JP2510031B2 - 入出力命令，割込み応答発行制御方式 - Google Patents
入出力命令，割込み応答発行制御方式Info
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- 238000010586 diagram Methods 0.000 description 4
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- 230000000694 effects Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000012790 confirmation Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
Description
【発明の詳細な説明】 〔概要〕 情報処理装置内で複数のチャネル装置（CH）に対し
て、バスを介して入出力命令と，割込み処理の制御等を
行う機構、例えば、チャネル制御部（CHC）における割
込み制御方式、特に、同一チャネル装置（CH）に対す
る、入出力命令と，割込み応答信号（IACK信号）の発行
制御方式に関し、 チャネル装置（CH）に対する、入出力命令と，割込み
応答信号（IACK信号）の順序を、中央処理装置（CPU）
と，チャネル装置（CH）との間にあるチャネル制御装置
（CHC）で管理し、中央処理装置（CPU）と，チャネル装
置（CH）との間でのインターロック制御を不要とし、中
央処理装置（CPU）での該インターロック制御におる無
駄な処理停止時間を無くして、中央処理装置（CPU）の
性能の向上を図ることを目的とし、 該中央処理装置（CPU）からの同一のチャネル装置番
号に対する、入出力命令と，割込み応答信号（IACK信
号）とを、該番号のチャネル装置（CH）側での受信順序
のとおり制御する手段、即ち、その受け付け順序を記憶
して、発行順序をシリアライズする手段を設けて、チャ
ネル装置（CH）に対する受け付け順序を保証するように
構成する。
て、バスを介して入出力命令と，割込み処理の制御等を
行う機構、例えば、チャネル制御部（CHC）における割
込み制御方式、特に、同一チャネル装置（CH）に対す
る、入出力命令と，割込み応答信号（IACK信号）の発行
制御方式に関し、 チャネル装置（CH）に対する、入出力命令と，割込み
応答信号（IACK信号）の順序を、中央処理装置（CPU）
と，チャネル装置（CH）との間にあるチャネル制御装置
（CHC）で管理し、中央処理装置（CPU）と，チャネル装
置（CH）との間でのインターロック制御を不要とし、中
央処理装置（CPU）での該インターロック制御におる無
駄な処理停止時間を無くして、中央処理装置（CPU）の
性能の向上を図ることを目的とし、 該中央処理装置（CPU）からの同一のチャネル装置番
号に対する、入出力命令と，割込み応答信号（IACK信
号）とを、該番号のチャネル装置（CH）側での受信順序
のとおり制御する手段、即ち、その受け付け順序を記憶
して、発行順序をシリアライズする手段を設けて、チャ
ネル装置（CH）に対する受け付け順序を保証するように
構成する。
本発明は、情報処理装置内で複数のチャネル装置（C
H）に対して、バスを介して入出力命令と，割込み処理
の制御等を行う構成、例えば、チャネル制御部（CHC）
における割込み制御方式、特に、同一チャネル装置（C
H）に対する、入出力命令と，割込み応答信号（IACK信
号）の発行制御方式に関する。
H）に対して、バスを介して入出力命令と，割込み処理
の制御等を行う構成、例えば、チャネル制御部（CHC）
における割込み制御方式、特に、同一チャネル装置（C
H）に対する、入出力命令と，割込み応答信号（IACK信
号）の発行制御方式に関する。
最近の情報処理装置によるデータ処理の多様化と，処
理量の増大化により、該情報処理装置に対する処理能力
の向上が求められている一方、各種の入出力装置が接続
される動向にある。
理量の増大化により、該情報処理装置に対する処理能力
の向上が求められている一方、各種の入出力装置が接続
される動向にある。
従来、各入出力装置が接続されているチャネル装置
（CH）に対する入出力命令と、チャネル装置（CH）から
の割込みに対する割込み応答信号（IACK信号）とは、中
央処理装置（CPU）とチャネル装置（CH）との間でイン
ターロックを掛けて、その順序を保証している。
（CH）に対する入出力命令と、チャネル装置（CH）から
の割込みに対する割込み応答信号（IACK信号）とは、中
央処理装置（CPU）とチャネル装置（CH）との間でイン
ターロックを掛けて、その順序を保証している。
このインターロック制御では、例えば、上記情報処理
装置に接続される各種の入出力装置の中に、低速度のも
のがあると、中央処理装置（CPU）の性能に大きな影響
を与えることがあることから、入出力命令と，割込み応
答との順序を、該中央処理装置（CPU）自身に監視させ
ることなく、その発行順序を保証することができる割込
み制御方式が必要とされる。
装置に接続される各種の入出力装置の中に、低速度のも
のがあると、中央処理装置（CPU）の性能に大きな影響
を与えることがあることから、入出力命令と，割込み応
答との順序を、該中央処理装置（CPU）自身に監視させ
ることなく、その発行順序を保証することができる割込
み制御方式が必要とされる。
第２図は、従来の入出力命令と，割込み応答信号の発
行制御方式を説明する図である。
行制御方式を説明する図である。
第２図に示した従来の回路例で、１は中央処理装置
（CPU）,32はチャネル制御装置（CHC）内のCPUインタフ
ェース部,33はバス制御部,35は中央処理装置（CHU）１
からの割込み応答信号（IACK信号）送出要求を保持する
フリップ・フロップ回路（以下、FFいう）,36は同じ
く、中央処理装置（CPU）１からの入出力命令の送出要
求を保持するFFである。そして、中央処理装置（CPU）
１と、CPUインタフェース部32,及び、バス制御部33とチ
ャネル装置（CH）２とは、それぞれ、バス5,4で接続さ
れている。
（CPU）,32はチャネル制御装置（CHC）内のCPUインタフ
ェース部,33はバス制御部,35は中央処理装置（CHU）１
からの割込み応答信号（IACK信号）送出要求を保持する
フリップ・フロップ回路（以下、FFいう）,36は同じ
く、中央処理装置（CPU）１からの入出力命令の送出要
求を保持するFFである。そして、中央処理装置（CPU）
１と、CPUインタフェース部32,及び、バス制御部33とチ
ャネル装置（CH）２とは、それぞれ、バス5,4で接続さ
れている。
上記35,36で示したFFの出力信号は、バス制御部33に
伝えられ、チャネル制御装置（CHC）−チャネル装置（C
H）間のバス４を通って、チャネル装置（CH）２へ転送
される。
伝えられ、チャネル制御装置（CHC）−チャネル装置（C
H）間のバス４を通って、チャネル装置（CH）２へ転送
される。
該FF35,36は，中央処理装置（CPU）１からの命令によ
って、CPUインタフェース部32からセットされ、チャネ
ル装置（CH）２への転送終了信号を、バス制御部33より
受け取ってリセットされる。
って、CPUインタフェース部32からセットされ、チャネ
ル装置（CH）２への転送終了信号を、バス制御部33より
受け取ってリセットされる。
この時、バス制御部33では、通常は要求を受け付けた
順番に処理を行うが、例えば、相手のチャネル装置（C
H）２が、他の中央処理装置（CPU）１からのアクセス等
によりビジー状態であった場合等には、一旦、そのバス
要求を取り下げて、一定時間経過後にリトライを行う事
とし、その間つぎの要求の処理に移ってしまう。この
為、入出力命令と，割込み応答信号（IACK信号）の順序
が入れ代わってちまう事がある。
順番に処理を行うが、例えば、相手のチャネル装置（C
H）２が、他の中央処理装置（CPU）１からのアクセス等
によりビジー状態であった場合等には、一旦、そのバス
要求を取り下げて、一定時間経過後にリトライを行う事
とし、その間つぎの要求の処理に移ってしまう。この
為、入出力命令と，割込み応答信号（IACK信号）の順序
が入れ代わってちまう事がある。
そこで、従来方式においては、チャネル装置（CH）２
に対する入出力命令と，割込み応答信号（IACK信号）
は、中央処理装置（CPU）１と、チャネル装置（CH）２
の間でインターロックをかけて順序を保証していた。
に対する入出力命令と，割込み応答信号（IACK信号）
は、中央処理装置（CPU）１と、チャネル装置（CH）２
の間でインターロックをかけて順序を保証していた。
具体的には、中央処理装置（CPU）１内のインターロ
ック機構10により、中央処理装置（CPU）１が割込み信
号を受け付けてから、上記割込み応答信号（IACK信号）
がチャネル装置（CH）２にに届いた事をバス制御部33か
らのIACK確認信号を受信して確認するまでの間は、該中
央処理装置（CPU）１での処理を停止して、その同じチ
ャネル装置（CH）２に対する割込み処理と，次の入出力
命令との順序性を保証していた。従って、中央処理装置
（CPU）１での、性能向上の妨げとなっていた。
ック機構10により、中央処理装置（CPU）１が割込み信
号を受け付けてから、上記割込み応答信号（IACK信号）
がチャネル装置（CH）２にに届いた事をバス制御部33か
らのIACK確認信号を受信して確認するまでの間は、該中
央処理装置（CPU）１での処理を停止して、その同じチ
ャネル装置（CH）２に対する割込み処理と，次の入出力
命令との順序性を保証していた。従って、中央処理装置
（CPU）１での、性能向上の妨げとなっていた。
本発明は上記従来の欠点に鑑み、中央処理装置（CP
U）からチャネル装置（CH）に対する、入出力命令と，
割込み応答（IACK信号）の順序を、中央処理装置（CP
U）と，チャネル装置（CH）の間にあるチャネル制御装
置（CHC）によって管理し、中央処理装置（CPU）と，チ
ャネル装置（CH）の間でのインターロック制御を不要に
する事により、該インターロック制御による中央処理装
置（CPU）の無駄な処理停止時間を無くして、中央処理
装置（CPU）の性能の向上を図ることができる入出力命
令，割込み応答発行制御方式を提供することを目的とす
るものである。
U）からチャネル装置（CH）に対する、入出力命令と，
割込み応答（IACK信号）の順序を、中央処理装置（CP
U）と，チャネル装置（CH）の間にあるチャネル制御装
置（CHC）によって管理し、中央処理装置（CPU）と，チ
ャネル装置（CH）の間でのインターロック制御を不要に
する事により、該インターロック制御による中央処理装
置（CPU）の無駄な処理停止時間を無くして、中央処理
装置（CPU）の性能の向上を図ることができる入出力命
令，割込み応答発行制御方式を提供することを目的とす
るものである。
（１） 情報処理装置内で複数のチャネル装置（CH）に
対して、バスを介して中央処理装置（CPU）からの入出
力命令と，割込み処理の制御等を行う制御機構｛チャネ
ル制御装置（CHC）｝において、 上記中央処理装置（CPU）からの同一のチャネル装置
番号に対する、入出力命令と，割込み応答信号（IACK信
号）とを、該番号のチャネル装置（CH）側での受信順序
のとおり発行する順序制御手段を設けて、 該順序制御手段により、上記同一チャネル装置（CH）
に対する上記入出力命令と，割込み応答（IACK）との間
の受信，発行順序を制御するように構成する。
対して、バスを介して中央処理装置（CPU）からの入出
力命令と，割込み処理の制御等を行う制御機構｛チャネ
ル制御装置（CHC）｝において、 上記中央処理装置（CPU）からの同一のチャネル装置
番号に対する、入出力命令と，割込み応答信号（IACK信
号）とを、該番号のチャネル装置（CH）側での受信順序
のとおり発行する順序制御手段を設けて、 該順序制御手段により、上記同一チャネル装置（CH）
に対する上記入出力命令と，割込み応答（IACK）との間
の受信，発行順序を制御するように構成する。
（２） 上記順序制御手段として、中央処理装置（CP
U）からの割込み応答信号（IACK信号），又は、入出力
命令によって、セット，又は、リセットされるフリプフ
ロック（FF）を設けて、 該フリップフロップ（FF）の出力によって、割込み応
答信号（IACK信号）と，入出力信号との発行順序を制御
するように構成する。
U）からの割込み応答信号（IACK信号），又は、入出力
命令によって、セット，又は、リセットされるフリプフ
ロック（FF）を設けて、 該フリップフロップ（FF）の出力によって、割込み応
答信号（IACK信号）と，入出力信号との発行順序を制御
するように構成する。
即ち、本発明によれば、情報処理装置内で複数のチャ
ネル装置（CH）に対して、例えば、汎用バスを介して入
出力命令と，割込み処理の制御等を行う制御機構｛チャ
ネル制御装置（CHC）｝において、 中央処理装置（CPU）からの同一のチャネル装置番号
に対する、入出力命令と，割込み応答信号（IACK信号）
とを、該番号のチャネル装置（CH）側での受信順序のと
おり発行する制御手段、例えば、中央処理装置（CPU）
からの割込み応答信号（IACK信号），又は、入出力命令
によって、セット，又は、リセットされるフリップフロ
ップ（FF）を設けて、 上記中央処理装置（CPU）からの同一のチャネル番号
に対する入出力命令と，割込み応答信号（IACK信号）が
同時に、チャネル制御装置（CHC）上に存在する場合
に、その受付け順序を記憶して発行順序をシリアライズ
することで、チャネル装置（CH）に於ける受付け順序を
保証するものである。
ネル装置（CH）に対して、例えば、汎用バスを介して入
出力命令と，割込み処理の制御等を行う制御機構｛チャ
ネル制御装置（CHC）｝において、 中央処理装置（CPU）からの同一のチャネル装置番号
に対する、入出力命令と，割込み応答信号（IACK信号）
とを、該番号のチャネル装置（CH）側での受信順序のと
おり発行する制御手段、例えば、中央処理装置（CPU）
からの割込み応答信号（IACK信号），又は、入出力命令
によって、セット，又は、リセットされるフリップフロ
ップ（FF）を設けて、 上記中央処理装置（CPU）からの同一のチャネル番号
に対する入出力命令と，割込み応答信号（IACK信号）が
同時に、チャネル制御装置（CHC）上に存在する場合
に、その受付け順序を記憶して発行順序をシリアライズ
することで、チャネル装置（CH）に於ける受付け順序を
保証するものである。
従って、中央処理装置（CPU）とチャネル装置（CH）
との間でインターロック制御を行う必要がなくなり、中
央処理装置（CPU）は、所謂、突き放しの動作を行うこ
とができ、無駄な処理停止時間がなくなり、結果として
該情報処理装置の性能を向上させることができる効果が
ある。
との間でインターロック制御を行う必要がなくなり、中
央処理装置（CPU）は、所謂、突き放しの動作を行うこ
とができ、無駄な処理停止時間がなくなり、結果として
該情報処理装置の性能を向上させることができる効果が
ある。
以下本発明の実施例を図面によって詳述する。
第１図は、本発明の一実施令を示した図であり、同一
のチャネル装置番号に対する、入出力命令と，割込み応
答信号（IACK）とを、該番号のチャネル装置（CH）側で
の受信順序のとおり発行する順序制御手段37を設けて、
中央処理装置（CPU）からの同一のチャネル番号に対す
る入出力命令と，割込み応答信号（IACK信号）が同時
に、チャネル制御装置（CHC）３上に存在する場合に、
その受付け順序を記憶して発行順序をシリアライズする
ことで、チャネル装置（CH）２における受付け順序を保
証する手段が本発明を実施するのに必要な手段である。
尚、全図を通して同じ符号は同じ対象物を示している。
のチャネル装置番号に対する、入出力命令と，割込み応
答信号（IACK）とを、該番号のチャネル装置（CH）側で
の受信順序のとおり発行する順序制御手段37を設けて、
中央処理装置（CPU）からの同一のチャネル番号に対す
る入出力命令と，割込み応答信号（IACK信号）が同時
に、チャネル制御装置（CHC）３上に存在する場合に、
その受付け順序を記憶して発行順序をシリアライズする
ことで、チャネル装置（CH）２における受付け順序を保
証する手段が本発明を実施するのに必要な手段である。
尚、全図を通して同じ符号は同じ対象物を示している。
以下、第１図によって、本発明の割込み応答，及び、
入出力命令の発行制御方式を説明する。
入出力命令の発行制御方式を説明する。
第１図の実施例で、特徴的であるのは、入出力命令
と，割込み応答信号（以下、IACK信号という）とを受信
タイミングに従ってシリアライズする為のFF37が設けら
れていることであり、例えば、該FF37に対して、CPUイ
ンタフェース部32からIACK信号を受け取った際にセッ
ト，入出力命令を受け取った際にリセットを行う事によ
り、該FF37が‘1'の時には、入出力命令が先，‘0'の時
にIACK信号が先であるよう動作させることができる。
と，割込み応答信号（以下、IACK信号という）とを受信
タイミングに従ってシリアライズする為のFF37が設けら
れていることであり、例えば、該FF37に対して、CPUイ
ンタフェース部32からIACK信号を受け取った際にセッ
ト，入出力命令を受け取った際にリセットを行う事によ
り、該FF37が‘1'の時には、入出力命令が先，‘0'の時
にIACK信号が先であるよう動作させることができる。
ゲート38,310はIACK信号の転送要求をバス制御部33へ
伝える際の条件を挿入しており、本発明のFF37が‘1'
で、入出力命令要求が有り，且つ、チャネル装置の番号
（CH−No.）が一致している場合にはIACK信号の転送要
求を抑止する。
伝える際の条件を挿入しており、本発明のFF37が‘1'
で、入出力命令要求が有り，且つ、チャネル装置の番号
（CH−No.）が一致している場合にはIACK信号の転送要
求を抑止する。
同様に、ゲート39,311は入出力命令の要求を伝える際
の条件を挿入し，上記FF37が‘0'で、IACK信号の転送要
求が有り，且つ、チャネル装置の番号（CH−No.）が一
致している場合には入出力命令の転送要求を抑止する。
の条件を挿入し，上記FF37が‘0'で、IACK信号の転送要
求が有り，且つ、チャネル装置の番号（CH−No.）が一
致している場合には入出力命令の転送要求を抑止する。
この様に、FF37,ゲート38,310,39,311の回路を追加す
る事により、バス４やチャネル装置（CH）２の状態に係
わらず、同一のチャネル番号に対して、先に受け付けた
側の要求が完全に終了するまで次の要求が抑止される
為、順序を保証する事ができる。
る事により、バス４やチャネル装置（CH）２の状態に係
わらず、同一のチャネル番号に対して、先に受け付けた
側の要求が完全に終了するまで次の要求が抑止される
為、順序を保証する事ができる。
勿論、チャネル番号が異なる入出力命令，又は、割込
み応答信号に対しては、上記、ゲート38,39は常時、開
いているので、本発明の順序制御を受けることなく、従
来の同じ転送動作が行われることになる。
み応答信号に対しては、上記、ゲート38,39は常時、開
いているので、本発明の順序制御を受けることなく、従
来の同じ転送動作が行われることになる。
このように、本発明は、情報処理装置内で複数のチャ
ネル装置（CH）に対して、例えば、汎用バスを介して入
出力命令と，割込み処理の制御等を行うチャネル制御部
（CHC）における割込み制御方式、特に、同一チャネル
装置（CH）に対する、入出力命令と，割込み応答信号
（IACK信号）の発行の順序を制御するのに、中央処理装
置（CPU）からの同一のチャネル装置番号に対する、入
出力命令と，割込み応答信号（IACK）とを、該番号のチ
ャネル装置（CH）側での受信順序のとおり発行する制御
手段37を設けて、同一のチャネル番号に対する入出力命
令と，割込み応答信号（IACK信号）が同時に、チャネル
制御装置（CHC）３上に存在する場合に、その受付け順
序を記憶して発行順序をシリアライズすることで、チャ
ネル装置（CH）２における受付け順序を保証するように
したところに特徴がある。
ネル装置（CH）に対して、例えば、汎用バスを介して入
出力命令と，割込み処理の制御等を行うチャネル制御部
（CHC）における割込み制御方式、特に、同一チャネル
装置（CH）に対する、入出力命令と，割込み応答信号
（IACK信号）の発行の順序を制御するのに、中央処理装
置（CPU）からの同一のチャネル装置番号に対する、入
出力命令と，割込み応答信号（IACK）とを、該番号のチ
ャネル装置（CH）側での受信順序のとおり発行する制御
手段37を設けて、同一のチャネル番号に対する入出力命
令と，割込み応答信号（IACK信号）が同時に、チャネル
制御装置（CHC）３上に存在する場合に、その受付け順
序を記憶して発行順序をシリアライズすることで、チャ
ネル装置（CH）２における受付け順序を保証するように
したところに特徴がある。
以上、詳細に説明したように、本発明の入出力命令，
割込み応答発行制御方式は、情報処理装置内で複数のチ
ャネル装置（CH）に対して、例えば、汎用バスを介して
入出力命令と，割込み処理の制御等を行うチャネル制御
部（CHC）における割込み制御方式、特に、同一チャネ
ル装置（CH）に対する、入出力命令と，割込み応答信号
（IACK信号）の発行制御を行うのに、同一のチャネル装
置番号に対する、入出力命令と，割込み応答信号（IACK
信号）とを、該番号のチャネル装置（CH）側での受信順
序のとおり制御する手段、即ち、その受け付け順序を記
憶して、発行順序をシリアライズする手段を設けて、チ
ャネル装置（CH）に対する受け付け順序を保証するよう
にしたものであるので、中央処理装置（CPU）と，チャ
ネル装置（CH）との間でインターロック制御を行う必要
が無くなり、中央処理装置（CPU）は突き放しの動作を
行う事ができ、無駄な処理停止時間が無くなり、情報処
理装置の性能を向上させる事ができる効果がある。
割込み応答発行制御方式は、情報処理装置内で複数のチ
ャネル装置（CH）に対して、例えば、汎用バスを介して
入出力命令と，割込み処理の制御等を行うチャネル制御
部（CHC）における割込み制御方式、特に、同一チャネ
ル装置（CH）に対する、入出力命令と，割込み応答信号
（IACK信号）の発行制御を行うのに、同一のチャネル装
置番号に対する、入出力命令と，割込み応答信号（IACK
信号）とを、該番号のチャネル装置（CH）側での受信順
序のとおり制御する手段、即ち、その受け付け順序を記
憶して、発行順序をシリアライズする手段を設けて、チ
ャネル装置（CH）に対する受け付け順序を保証するよう
にしたものであるので、中央処理装置（CPU）と，チャ
ネル装置（CH）との間でインターロック制御を行う必要
が無くなり、中央処理装置（CPU）は突き放しの動作を
行う事ができ、無駄な処理停止時間が無くなり、情報処
理装置の性能を向上させる事ができる効果がある。
第１図は本発明の一実施例を示した図， 第２図は従来の入出力命令と，割込み応答信号の発行制
御方式を説明する図， である。 図面において、 １は中央処理装置（CPU）， 10はインターロック制御機構， ２はチャネル装置（CH）， ３はチャネル制御装置（CHC），又は、入出力命令と，
割込み処理の制御を行う機構， 32はCPUインタフェース部， 33はバス制御部， 35はIACK信号の送出要求を保持するフリップ・フロップ
（FF）， 36は入出力命令の送出要求を保持するフリップ・フロッ
プ（FF）， 37は入出力命令と,IACK信号をシリアライズする為のフ
リップ・フロップ（FF），又は、順序制御手段， 38,39,310,311はゲート， をそれぞれ示す。
御方式を説明する図， である。 図面において、 １は中央処理装置（CPU）， 10はインターロック制御機構， ２はチャネル装置（CH）， ３はチャネル制御装置（CHC），又は、入出力命令と，
割込み処理の制御を行う機構， 32はCPUインタフェース部， 33はバス制御部， 35はIACK信号の送出要求を保持するフリップ・フロップ
（FF）， 36は入出力命令の送出要求を保持するフリップ・フロッ
プ（FF）， 37は入出力命令と,IACK信号をシリアライズする為のフ
リップ・フロップ（FF），又は、順序制御手段， 38,39,310,311はゲート， をそれぞれ示す。
Claims (2)
- 【請求項１】情報処理装置内で複数のチャネル装置（C
H）（２）に対して、バス（４）を介して中央処理装置
（CPU）（１）からの入出力命令と，割込み処理の制御
等を行う制御機構（３）において、 上記中央処理装置（CPU）（１）からの同一チャネル
装置番号に対する、入出力命令と，割込み応答信号（IA
CK信号）とを、該番号のチャネル装置（CH）（２）側で
の受信順序のとおり発行する順序制御手段（37）を設け
て、 該順序制御手段（37）により、上記同一チャネル装置
（CH）（２）に対する上記入出力命令と，割込み応答
（IACK）との間の受信，発行順序を制御することを特徴
とする入出力命令，割込み応答発行制御方式。 - 【請求項２】上記順序制御手段（37）として、中央処理
装置（CPU）（１）からの割込み応答信号（IACK信
号），又は、入出力命令によって、セット，又は、リセ
ットされるフリップフロップ（FF）（37）を設けて、 該フリップフロップ（FF）（37）の出力によって、割込
み応答信号（IACK信号）と，入出力命令との発行順序を
制御することを特徴とする請求項１に記載の入出力命
令，割込み応答発行制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12643190A JP2510031B2 (ja) | 1990-05-16 | 1990-05-16 | 入出力命令，割込み応答発行制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12643190A JP2510031B2 (ja) | 1990-05-16 | 1990-05-16 | 入出力命令，割込み応答発行制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0421148A JPH0421148A (ja) | 1992-01-24 |
| JP2510031B2 true JP2510031B2 (ja) | 1996-06-26 |
Family
ID=14935026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12643190A Expired - Lifetime JP2510031B2 (ja) | 1990-05-16 | 1990-05-16 | 入出力命令，割込み応答発行制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2510031B2 (ja) |
-
1990
- 1990-05-16 JP JP12643190A patent/JP2510031B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0421148A (ja) | 1992-01-24 |
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