JP2508488B2

JP2508488B2 - バッファ回路

Info

Publication number: JP2508488B2
Application number: JP62158883A
Authority: JP
Inventors: 哲生山本; 文男石川
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1987-06-26
Filing date: 1987-06-26
Publication date: 1996-06-19
Anticipated expiration: 2011-06-19
Also published as: JPS644106A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、高速の信号を扱う回路等に用いて好適な
バッファ回路に関する。

〔発明の概要〕

この発明は、PNP型トランジスタとNPN型トランジスタ
のコンプリメンタリ・エミッタ・フォロア構成のバッフ
ァ回路において、一対の入力段トランジスタの少なくと
も一方のコレクタに電流検出回路を設け、その出力によ
って対応するトランジスタのエミッタに接続された電流
源を制御することにより、低消費電力で高スルーレート
のバッファ回路を実現するようにしたものである。

〔従来の技術〕

高速の信号を扱う回路として例えば第４図に示すよう
なものがある（特開昭59-119908号公報）。これは、エ
ミッタフォロアを構成するPNP型及びNPN型の入力段トラ
ンジスタ（１），（２）のベースを入力端子（３）に共
通接続し、その各出力でSEPP回路を構成するNPN型及びP
NP型の出力段トランジスタ（４），（５）を駆動し、出
力端子（６）に出力を得る回路で、トランジスタ
（１），（２）のエミッタは夫々トランジスタ（４），
（５）のベースに接続されると共に夫々電流源（７），
（８）を介して正の電源端子＋V_cc及び負の電源端子−V
_ccに接続され、トランジスタ（１），（２）のコレクタ
は夫々負の電源端子−V_cc及び正の電源端子＋V_ccに接続
され、トランジスタ（４），（５）のコレクタは夫々正
の電源端子＋V_cc及び負の電源端子−V_ccに接続され、ト
ランジスタ（４），（５）のエミッタは出力端子（６）
に共通接続される。入力端子（３）に印加される入力信
号V_inが急速に立上がった場合、トランジスタ（１）は
オフし、トランジスタ（２）はオンし、トランジスタ
（４）はオンし、トランジスタ（５）はオフの状態とな
る。そして、バイアス用の電流源（７）がトランジスタ
（４）のベース電流と接続点Ｐの浮遊容量（図示せず）
の充電電流を供給することにより接続点Ｐの電位が上昇
し、これに追従して出力端子（６）に得られる出力信号
V_outが上昇する。

〔発明が解決しようとする問題点〕

ところで第４図の如き構成の従来回路の場合、出力端
子（６）に得られる出力信号V_outの上昇速度を大きくす
るためにはすなわちいわゆるスルーレート（SLEW RAT
E）を大きくするためには電流源（７）の電流量を増や
さなければならず、消費電力が大きくなる欠点があっ
た。つまり高スルーレートと低消費電力を同時に達成す
ることが困難であった。

また、入力端子（３）に印加される入力信号V_inの急
速な立下がりについても同様に電流源（８）の電流量を
増やさなければ出力信号V_outの下降速度を大きくでき
ず、高スルーレートを低消費電力を同時に達成すること
は困難であった。

このような欠点は特に出力端子（６）に接続される負
荷が容量負荷の場合に出力段のトランジスタ（４），
（５）のベースに大電流が流れたるため顕著である。

この発明は斯る点に鑑みてなされたもので、高スルー
レートと低消費電力を同時に達成することができるバッ
ファ回路を提供するものである。

〔問題点を解決するための手段〕

この発明によるバッファ回路は、入力端子（３）にベ
ースが共通に接続されたPNP型の第１のトランジスタ
（１）及びNPN型の第２のトランジスタ（２）と、出力
端子（６）にエミッタが共通に接続されたNPN型の第３
のトランジスタ（４）及びPNP型の第４のトランジスタ
（５）とを備え、第１のトランジスタ（１）のエミッタ
は第１の電流源（７）と第３のトランジスタ（４）のベ
ースに接続され、第２のトランジスタ（２）のエミッタ
は第２の電流源（８）と第４のトランジスタ（５）のベ
ースに接続され、第１及び第２のトランジスタ（1,2）
の少なくとも一方のコレクタに電流検出回路（９）を設
け、その出力によって対応するトランジスタ（１又は
２）のエミッタに接続された電流源（７又は８）を制御
するように構成している。

〔作用〕

第１のトランジスタ（１）及び第２のトランジスタ
（２）の少なくとも一方のコレクタに電流検出回路
（９）を設け、その出力によって対応するトランジスタ
（１）又は（２）のエミッタに接続された電流源（７）
又は（８）を制御する。すなわち、例えば入力端子
（３）に印加される入力信号V_inが急速に立上がった場
合第１のトランジスタ（１）がオフしようとしてそのコ
レクタ電流が減少する。これを電流検出回路（９）で検
出して電流源（７）の電流量を増大させトランジスタ
（１）がオフの状態にならないようにする。また、入力
端子（３）に印加される入力信号V_inが急速に立下がっ
た場合第２のトランジスタ（２）がオフしようとしてそ
のコレクタ電流が減少する。これを電流検出回路（９）
で検出して電流源（８）の電流量を増大させトランジス
タ（２）がオフの状態にならないようにする。このよう
に、入出力信号の過渡期間のみに電流源（７）又は
（８）の電流量を増大させ、過渡期間以外の期間には通
常のバイアス電流を流すので、低消費電力で高スルーレ
ートが実現できる。

〔実施例〕

以下、この発明の一実施例を第１図〜第３図に基づい
て詳しく説明する。

第１図は本実施例の回路構成を示すもので、同図にお
いて、第４図と対応する部分には同一符号を付し、その
詳細説明は省略する。

本実施例では低消費電力で例えば出力立上がりのスル
ーレートを改善しようとする場合で、トランジスタ
（１）のコレクタ電流を検出するための電流検出回路
（９）をトランジスタ（１）のコレクタに設ける。そし
てこの電流検出回路（９）の出力で電流源（７）を制御
する。例えばいま入力端子（３）に印加される入力信号
V_inが急速に立上がった場合、トランジスタ（１）がオ
フ状態になろうとする。従ってトランジスタ（１）のコ
レクタ電流が減少する。これを電流検出器回路（９）を
用いて検出し、その検出出力により電流源（７）の電流
量を増大させ、トランジスタ（１）がオフの状態になら
ないようにする。すると、接続点Ｐの電位が入力信号V
_inに追従して変化し、これに出力信号V_outも追従して変
化し、この結果出力信号V_outの上昇速度が早くなり、ス
ルーレートが高くなる。ここでスルーレートはΔV/Δｔ
で表わされ、ΔＶは出力信号V_outが或る値より別な或る
値まで変化した時の両者間の差電圧、Δｔはその変化に
要した時間である。

このように本実施例では入出力信号の過渡期間のみに
電流源（７）の電流を増大させ、過渡期間以外の期間は
通常のバイアス電流を流すので、平均して見ると結果的
に低消費電力となり、また出力信号V_outの上昇速度が早
くなり、Δｔが小さくなるので、高スルーレートが得ら
れる。

なお、第１図の回路において、出力立下がりのスルー
レートを改善しようとする場合には、電流検出回路
（９）をトランジスタ（２）のコレクタ側に設け、その
検出出力により電流源（８）を制御するようにすればよ
い。

第２図は第１図の具体回路の一例を示すもので、ここ
では電流源（７）をトランジスタ（71）、抵抗器（7
2），（73）、ダイオード（74）及び電流源（75）で構
成する。そして、トランジスタ（71）のエミッタを抵抗
器（72）を介して正の電源端子＋V_ccに接続し、コレク
タを接続点Ｐに接続し、ベースをダイオード（74）のカ
ソードと電流源（75）の接続点に接続し、ダイオード
（74）のアノードを抵抗器（73）を介して正の電源端子
＋V_ccに接続する。

また、電流検出回路（９）を抵抗器（91）、トランジ
スタ（92）及び直流電源（93）で構成する。そして、抵
抗器（91）の一端をトランジスタ（１）のコレクタに接
続すると共にトランジスタ（92）のエミッタに接続し、
他端を負の電源端子−V_ccに接続し、トランジスタ（9
2）のコレクタをトランジスタスタ（71）のベースに接
続し、トランジスタ（92）のベースを直流電源（93）に
接続する。

斯る構成において、入力端子（３）に印加される入力
信号V_inが急速に立上がってトランジスタ（１）のコレ
クタ電流が減少したときトランジスタ（92）のエミッタ
側の電位が下がり、トランジスタ（92）のコレクタ電流
が増加する。このトランジスタ（92）のコレクタ電流の
増加によりトランジスタ（71）のベース側の電位が下が
り、トランジスタ（71）のコレクタ電流が増大してトラ
ンジスタ（１）がオフの状態にならないようにする。こ
のことはすなわち入出力信号の過渡期間のみに電流源
（７）の電流量を増大させることであり、これにより低
消費電力で高スルーレートが実現できる。

第３図はこの発明の他の実施例を示すもので、本実施
例では低消費電力で出力立上がり及び出力立下がりの両
方のスルーレートを改善しようとする場合である。回路
構成としては入出力信号の立上がりに対しては第２図と
同様の回路構成とすればよく、また入出力信号の立下が
りに対しては第２図と対称的な回路構成とすればよい。
そのために、トランジスタ（２）のエミッタをトランジ
スタ（71′）のコレクタ−エミッタ路及び抵抗器（7
2′）を介して負の電源端子−V_ccに接続し、トランジス
タ（71′）のベースをダイオード（74′）及び抵抗器
（73′）を介して負の電源端子−V_ccに接続すると共に
抵抗器（10）を介してトランジスタ（92）のベースに接
続する。

また、トランジスタ（２）のコレクタを抵抗器（9
1′）を介して正の電源端子＋V_ccに接続すると共にトラ
ンジスタ（92′）のエミッタに接続し、トランジスタ
（92′）のコレクタをトランジスタ（71′）のベースに
接続し、トランジスタ（92′）のベースを抵抗器（11）
を介してトランジスタ（92）のベースに接続すると共に
抵抗器（12）を介してトランジスタ（71）のベースに接
続する。

いま、入力端子（３）に印加される入力信号V_inが急
速に立上がった場合、トランジスタ（１）がオフの状態
になろうとするので、そのコレクタ電流が減少しトラン
ジスタ（92）のエミッタ側の電位が下がる。これにより
トランジスタ（92）のコレクタ電流が増加し、トランジ
スタ（71）のベース側の電位が下がり、トランジスタ
（71）のコレクタ電流が増大してトランジスタ（１）が
オフの状態にならないようにする。

また、入力端子（３）に印加される入力信号V_inが急
速に立下がった場合トランジスタ（２）がオフの状態に
なろうとするのでそのコレクタ電流が減少しトランジス
タ（92′）のエミッタ側の電位が上がる。これによりト
ランジスタ（92′）のコレクタ電流が増加し、トランジ
スタ（71′）のベース側の電位が上がりトランジスタ
（71′）のコレクタ電流が増大してトランジスタ（２）
がオフの状態にならないようにする。

このように本実施例でも入出力信号の過渡期間のみに
電流源の電流量を増大させることにより、低消費電力で
立上がり、立下がり両方の高スルーレートが実現でき
る。

なお、第３図の回路において、トランジスタ（92）及
び（92′）のベースをコンデンサで接地する等してイン
ピーダンスを下げれば、更に高速となることは云うまで
もない。

〔発明の効果〕

上述の如くこの発明によれば、PNP型トランジスタとN
PN型トランジスタのコンプリメンタリ・エミッタ・フォ
ロア構成のバッファ回路において、バイアス用の電流源
の電流量を、入出力信号の過渡期間のみに増大させるよ
うにしたので、低消費電力でしかも高スルーレートのバ
ッファ回路を得ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路構成図、第２図
は第１図の具体回路の一例を示す接続図、第３図はこの
発明の他の実施例を示す接続図、第４図は従来回路の一
例を示す接続図である。（１）は第１のトランジスタ、（２）は第２のトランジ
スタ、（３）は入力端子、（４）は第３のトランジス
タ、（５）は第４のトランジスタ、（６）は出力端子、
（７）は第１の電流源、（８）は第２図の電流源、
（９）は電流検出回路である。

Claims

(57)【特許請求の範囲】

【請求項１】入力端子にベースが共通に接続されたPNP
型の第１のトランジスタ及びNPN型の第２のトランジス
タと、出力端子にエミッタが共通に接続されたNPN型の第３の
トランジスタ及びPNP型の第４のトランジスタとを備
え、上記第１のトランジスタのエミッタは第１の電流源と上
記第３のトランジスタのベースに接続され、上記第２のトランジスタのエミッタは第２の電流源と上
記第４のトランジスタのベースに接続され、上記第１及び第２のトランジスタの少なくとも一方のコ
レクタに電流検出回路を設け、その出力によって対応するトランジスタのエミッタに接
続された電流源を制御するようにしたことを特徴とする
バッファ回路。