JP2501639B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2501639B2 JP2501639B2 JP16781889A JP16781889A JP2501639B2 JP 2501639 B2 JP2501639 B2 JP 2501639B2 JP 16781889 A JP16781889 A JP 16781889A JP 16781889 A JP16781889 A JP 16781889A JP 2501639 B2 JP2501639 B2 JP 2501639B2
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- semiconductor integrated
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はCMOSゲートアレイを備えた半導体集積回路
装置に関するものである。
装置に関するものである。
第７図はゲートアレイを備えた半導体集積回路装置の
平面図である。図において、１は半導体チップ、２は入
出力パッド、３はベーシックセル段である。
平面図である。図において、１は半導体チップ、２は入
出力パッド、３はベーシックセル段である。
また、第８図は第７図のベーシックセル段３を示す拡
大平面図である。ここではベーシックセル段３の一例と
してゲート分離方式のものを示している。図において、
4aはＰ型拡散領域、4bはＮ型拡散領域で、それぞれＰチ
ャネルトランジスタのソースまたはドレイン、Ｎチャネ
ルトランジスタのソースまたはドレインに相当する。5
a,5bはそれぞれＰチャネル、Ｎチャネルトランジスタの
ゲートである。第９図は第８図におけるベーシックセル
段３の等価回路図である。図において、6aはＰチャネル
トランジスタ、6bはＮチャネルトランジスタで、それぞ
れ直列接続された回路になっている。ゲート分離方式の
ベーシックセル段３は分離したい位置のトランジスタを
オフ状態にすることによって直列接続されたトランジス
タを分断し、この分断したトランジスタを用いて所望の
回路を構成している。
大平面図である。ここではベーシックセル段３の一例と
してゲート分離方式のものを示している。図において、
4aはＰ型拡散領域、4bはＮ型拡散領域で、それぞれＰチ
ャネルトランジスタのソースまたはドレイン、Ｎチャネ
ルトランジスタのソースまたはドレインに相当する。5
a,5bはそれぞれＰチャネル、Ｎチャネルトランジスタの
ゲートである。第９図は第８図におけるベーシックセル
段３の等価回路図である。図において、6aはＰチャネル
トランジスタ、6bはＮチャネルトランジスタで、それぞ
れ直列接続された回路になっている。ゲート分離方式の
ベーシックセル段３は分離したい位置のトランジスタを
オフ状態にすることによって直列接続されたトランジス
タを分断し、この分断したトランジスタを用いて所望の
回路を構成している。
第10図はゲートアレイにより構成された従来のROMの
メモリセル部分の一例を示す構成図である。
メモリセル部分の一例を示す構成図である。
図では複数のメモリセルを構成しているベーシックセ
ル段の一部分を示している。
ル段の一部分を示している。
図中、太い実線は第１層の配線、破線は第２層の配線
を示している。
を示している。
また図において、７はコンタクトホール、８はスルー
ホール、９はワード線、10はビット線、11はGND配線で
ある。
ホール、９はワード線、10はビット線、11はGND配線で
ある。
コンタクトホール７は第１層の配線とトランジスタの
ゲートまたはソース／ドレインを接続する機能を持ち、
スルーホール８は第１層目の配線と第２層目の配線を接
続する機能を持つ。
ゲートまたはソース／ドレインを接続する機能を持ち、
スルーホール８は第１層目の配線と第２層目の配線を接
続する機能を持つ。
メモリセルのデータの0/1は、トランジスタのゲート
部分に配置されているコンタクトの位置によって決定さ
れており、第10図に示したゲート部分のコンタクトの位
置はROMデータの一例に過ぎない。
部分に配置されているコンタクトの位置によって決定さ
れており、第10図に示したゲート部分のコンタクトの位
置はROMデータの一例に過ぎない。
第11図は第10図の等価回路図である。
Ｎチャネルトランジスタ6bのソース、ドレインはそれ
ぞれGND配線11、ビット線10に接続されている。
ぞれGND配線11、ビット線10に接続されている。
また、トランジスタのゲートはメモリセルのデータに
応じてGND配線またはワード線に接続される。
応じてGND配線またはワード線に接続される。
複数のワード線の内、どれか１つがHIGHレベルになる
と、対応するトランジスタのゲートがそのワード線に接
続されていれば、トランジスタがON状態になりビット線
とGND配線間が接続状態になる。
と、対応するトランジスタのゲートがそのワード線に接
続されていれば、トランジスタがON状態になりビット線
とGND配線間が接続状態になる。
一方、対応するトランジスタのゲートがGND配線に接
続されていれば、トランジスタはOFF状態のままであ
り、ビット線とGND配線間は非接続状態になる。
続されていれば、トランジスタはOFF状態のままであ
り、ビット線とGND配線間は非接続状態になる。
つまり、ビット線とGND配線間が接続状態であるか非
接続状態であるかによって、対応するメモリセルのデー
タが読み出されたことになる。
接続状態であるかによって、対応するメモリセルのデー
タが読み出されたことになる。
第12図は第10図のメモリセルを用いたROMの構成図で
ある。
ある。
図において12は複数のメモリセルを構成したベーシッ
クセル段、13はワード線の信号を発生するデコーダであ
る。
クセル段、13はワード線の信号を発生するデコーダであ
る。
従来の半導体集積回路装置は以上のように構成されて
いたので、１つのベーシックセル段に対してメモリセル
の個数がｎであると仮定すると、図に示すようにｎ本の
ワード線が必要になる。
いたので、１つのベーシックセル段に対してメモリセル
の個数がｎであると仮定すると、図に示すようにｎ本の
ワード線が必要になる。
また、第10図に示したように、ワード線はトランジス
タのピッチと同一のピッチで配線する必要があり、デコ
ーダは非常に高密度のピッチでワード線信号を発生しな
ければならず、デコーダの設計は非常に困難であるとい
う問題点があった。
タのピッチと同一のピッチで配線する必要があり、デコ
ーダは非常に高密度のピッチでワード線信号を発生しな
ければならず、デコーダの設計は非常に困難であるとい
う問題点があった。
この発明は上記従来の問題点を解決するためになされ
たもので、ゲートアレイにおいてデコーダの設計が容易
なROMを構成した半導体集積回路を得る事を目的とす
る。
たもので、ゲートアレイにおいてデコーダの設計が容易
なROMを構成した半導体集積回路を得る事を目的とす
る。
この発明に係る半導体集積回路装置は、メモリセル部
分において隣接する同一チャネルのトランジスタをペア
として共通のワード線を割当てるようにしたものであ
る。
分において隣接する同一チャネルのトランジスタをペア
として共通のワード線を割当てるようにしたものであ
る。
この発明における半導体集積回路装置は隣接する同一
チャネルのトランジスタをペアとして共通のワード線を
割当てたので、ワード線の配線ピッチはトランジスタの
ピッチの２倍になり設計が容易となる。
チャネルのトランジスタをペアとして共通のワード線を
割当てたので、ワード線の配線ピッチはトランジスタの
ピッチの２倍になり設計が容易となる。
以下、この発明の一実施例について図を参照して説明
する。第１図はこの発明の一実施例を示すメモリセルの
構成図である。
する。第１図はこの発明の一実施例を示すメモリセルの
構成図である。
図において、10a,10bはビット線である。
図に示すように、隣接する同一チャネルのトランジス
タをペアとして共通のワード線９を割当てている。
タをペアとして共通のワード線９を割当てている。
第２図は第１図の構成に対する等価回路図である。ワ
ード線９が２つのメモリセルに対して共通であり、２つ
のメモリセルのデータが同時に読み出されるので、第１
図および第２図に示すようにビット線10a,10bが２本必
要になる。
ード線９が２つのメモリセルに対して共通であり、２つ
のメモリセルのデータが同時に読み出されるので、第１
図および第２図に示すようにビット線10a,10bが２本必
要になる。
第１図に示すようにワード線９の配線ピッチは従来に
比べて２倍である。
比べて２倍である。
第３図は第１図のメモリセルを用いたROMの構成図で
ある。
ある。
第３図と従来の第12図を比較しても分かるように、同
じ容量のROMを実現するのにワード線９は半分の本数（n
/2）でよい。
じ容量のROMを実現するのにワード線９は半分の本数（n
/2）でよい。
このため、デコーダは従来に比べ半分のワード線信号
を発生するだけでよいので、回路構成が簡単になり容易
に設計が行なえる。
を発生するだけでよいので、回路構成が簡単になり容易
に設計が行なえる。
第４図はP/N両チャネルのトランジスタを用いて構成
したこの発明の他の実施例によるメモリセルの構成図で
ある。また、第５図は第４図の等価回路図である。
したこの発明の他の実施例によるメモリセルの構成図で
ある。また、第５図は第４図の等価回路図である。
図において、14はVDD配線、10a,10b,10c,10dはビット
線、9aはＰチャネルメモリセル用のワード線、9bはＮチ
ャネルメモリセル用のワード線である。
線、9aはＰチャネルメモリセル用のワード線、9bはＮチ
ャネルメモリセル用のワード線である。
Ｎチャネルのメモリセルは第１図、第２図に示したも
のと同じである。また、ＰチャネルのメモリセルはＮチ
ャネルのメモリセルと同様の構成をしており、GND配線
の代わりにVDD配線が用いられている。
のと同じである。また、ＰチャネルのメモリセルはＮチ
ャネルのメモリセルと同様の構成をしており、GND配線
の代わりにVDD配線が用いられている。
ＮチャネルのトランジスタとＰチャネルのトランジス
タでは動作論理が異なるため、ワード線は別々に設ける
必要がある。
タでは動作論理が異なるため、ワード線は別々に設ける
必要がある。
このため、第４図のようにＰチャネルメモリセル用の
ワード線、Ｎチャネルメモリセル用のワード線を交互に
設ける必要があり、ＰチャネルメモリセルとＮチャネル
メモリセルはトランジスタの１ピッチ分ずれた位置関係
になっている。
ワード線、Ｎチャネルメモリセル用のワード線を交互に
設ける必要があり、ＰチャネルメモリセルとＮチャネル
メモリセルはトランジスタの１ピッチ分ずれた位置関係
になっている。
第６図は第４図のメモリセルを用いたROMの構成図で
ある。図において、15はインバータである。
ある。図において、15はインバータである。
第６図では第３図に示したのと同様の設計の容易なデ
コーダを用いている。デコーダの出力を一方のチャネル
のメモリセルのワード線信号として用い、その反転信号
をもう一方のチャネルのメモリセルのワード線信号とし
て用いることにより、１つのデコーダで両チャネルのメ
モリセルに対応できる。
コーダを用いている。デコーダの出力を一方のチャネル
のメモリセルのワード線信号として用い、その反転信号
をもう一方のチャネルのメモリセルのワード線信号とし
て用いることにより、１つのデコーダで両チャネルのメ
モリセルに対応できる。
これは、P/Nそれぞれのチャネルのメモリセルに対し
てデコーダを１つずつ（合計２つ）設ける場合に比べ、
デコーダの数が少なくてすむ。
てデコーダを１つずつ（合計２つ）設ける場合に比べ、
デコーダの数が少なくてすむ。
なお、第６図の他の実施例ではデコーダの出力が正論
理（どれか１つの出力がHIGH）であると仮定している
が、負論理出力の場合はデコーダ出力をＰチャネルメモ
リセル用ワード線信号として用い、インバータ出力をＮ
チャネルメモリセル用ワード線信号として用いる。
理（どれか１つの出力がHIGH）であると仮定している
が、負論理出力の場合はデコーダ出力をＰチャネルメモ
リセル用ワード線信号として用い、インバータ出力をＮ
チャネルメモリセル用ワード線信号として用いる。
以上のようにこの発明によれば、ワード線の配線ピッ
チはトランジスタのピッチの２倍になるので、デコーダ
は従来より広いピッチでワード線信号を発生すればよ
く、デコーダの設計が容易になるという効果がある。
チはトランジスタのピッチの２倍になるので、デコーダ
は従来より広いピッチでワード線信号を発生すればよ
く、デコーダの設計が容易になるという効果がある。
第１図はこの発明の一実施例を示すメモリセルの構成
図、第２図は第１図の等価回路図、第３図は第１図のメ
モリセルを用いたROMの構成図、第４図はこの発明の他
の実施例を示すメモリセルの構成図、第５図は第４図の
等価回路図、第６図は第４図のメモリセルを用いたROM
の構成図、第７図は従来のゲートアレイを備えた半導体
集積回路装置の平面図、第８図はベーシックセル段を示
す拡大平面図、第９図は第８図のベーシックセル段の等
価回路図、第10図は従来のメモリセルの構成図、第11図
は第10図の等価回路図、第12図は第10図のメモリセルを
用いたROMの構成図である。 図中、１は半導体チップ、２は入出力パッド、３はベー
シックセル段、4aはＰ型拡散領域、4bはＮ型拡散領域、
４は拡散領域の抵抗、5a,5bはそれぞれＰチャネル、Ｎ
チャネルトランジスタのゲート、6a,6bはそれぞれＰチ
ャネル、Ｎチャネルトランジスタ、７はコンタクトホー
ル、８はスルーホール、９はワード線、9a,9bはそれぞ
れＰチャネル、Ｎチャネルメモリセル用ワード線、10,1
0a,10b,10c,10dはビット線、11はGND配線、12は複数の
メモリセルを構成したベーシックセル段、13はデコー
ダ、14はVDD配線、15はインバータである。 なお、図中同一符号は同一、または相当部分を示す。
図、第２図は第１図の等価回路図、第３図は第１図のメ
モリセルを用いたROMの構成図、第４図はこの発明の他
の実施例を示すメモリセルの構成図、第５図は第４図の
等価回路図、第６図は第４図のメモリセルを用いたROM
の構成図、第７図は従来のゲートアレイを備えた半導体
集積回路装置の平面図、第８図はベーシックセル段を示
す拡大平面図、第９図は第８図のベーシックセル段の等
価回路図、第10図は従来のメモリセルの構成図、第11図
は第10図の等価回路図、第12図は第10図のメモリセルを
用いたROMの構成図である。 図中、１は半導体チップ、２は入出力パッド、３はベー
シックセル段、4aはＰ型拡散領域、4bはＮ型拡散領域、
４は拡散領域の抵抗、5a,5bはそれぞれＰチャネル、Ｎ
チャネルトランジスタのゲート、6a,6bはそれぞれＰチ
ャネル、Ｎチャネルトランジスタ、７はコンタクトホー
ル、８はスルーホール、９はワード線、9a,9bはそれぞ
れＰチャネル、Ｎチャネルメモリセル用ワード線、10,1
0a,10b,10c,10dはビット線、11はGND配線、12は複数の
メモリセルを構成したベーシックセル段、13はデコー
ダ、14はVDD配線、15はインバータである。 なお、図中同一符号は同一、または相当部分を示す。
Claims (1)
- 【請求項１】CMOSゲートアレイを備え、ゲートアレイを
構成するベーシックセル段において隣接する同一チャネ
ルのトランジスタをペアとして共通のワード線を割当
て、前記ペアのトランジスタの共通の拡散領域に電源を
接続し、それぞれのトランジスタの他方の拡散領域をそ
れぞれ第１のビット線、第２のビット線に接続しROMの
メモリセルを構成した事を特徴とする半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16781889A JP2501639B2 (ja) | 1989-06-28 | 1989-06-28 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16781889A JP2501639B2 (ja) | 1989-06-28 | 1989-06-28 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0332058A JPH0332058A (ja) | 1991-02-12 |
| JP2501639B2 true JP2501639B2 (ja) | 1996-05-29 |
Family
ID=15856668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16781889A Expired - Fee Related JP2501639B2 (ja) | 1989-06-28 | 1989-06-28 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2501639B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0690477B2 (ja) * | 1986-08-05 | 1994-11-14 | 富士写真フイルム株式会社 | ハロゲン化銀カラ−写真感光材料 |
| JP2563176B2 (ja) * | 1986-08-05 | 1996-12-11 | 富士写真フイルム株式会社 | ハロゲン化銀カラ−写真感光材料 |
| CA1338796C (en) * | 1987-01-28 | 1996-12-17 | Nobuo Furutachi | Color photographs, a process for preparing them and color photographic materials employed therefor |
| JPH07122745B2 (ja) * | 1987-06-25 | 1995-12-25 | 富士写真フイルム株式会社 | ハロゲン化銀カラ−写真感光材料 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS639132A (ja) * | 1986-06-30 | 1988-01-14 | Toshiba Corp | マスタ−スライス型半導体集積回路装置 |
-
1989
- 1989-06-28 JP JP16781889A patent/JP2501639B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS639132A (ja) * | 1986-06-30 | 1988-01-14 | Toshiba Corp | マスタ−スライス型半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0332058A (ja) | 1991-02-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |