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JP2024014780A - マルチチップが相互接続しているパッケージ構造及びその製造方法 - Google Patents

マルチチップが相互接続しているパッケージ構造及びその製造方法 Download PDF

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JP2024014780A
JP2024014780A JP2023114902A JP2023114902A JP2024014780A JP 2024014780 A JP2024014780 A JP 2024014780A JP 2023114902 A JP2023114902 A JP 2023114902A JP 2023114902 A JP2023114902 A JP 2023114902A JP 2024014780 A JP2024014780 A JP 2024014780A
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glass frame
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Xianming Chen
イェジー ホン
Yejie Hong
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Gao Huang
ベンキア フアン
Benxia Huang
ジンドン フェン
Jindong Feng
グイリン チュー
Guilin Zhu
ユエ バオ
Yue Bao
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Nantong Access Semiconductor Co Ltd
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Abstract

【課題】マルチチップが相互接続しているパッケージ構造及びその製造方法を提供する。
【解決手段】パッケージ構造は、ガラスフレーム１００と、ガラスフレームの第１表面及び第２表面にそれぞれ設けられた第１回路層２０１及び第２回路層２０２と、ガラスフレームを貫通する第１ビアピラー１０１と、ガラスフレームを貫通する空洞１０２と、空洞内に埋め込まれたチップ接続素子１０４と、チップ接続素子を覆うように空洞を充填する第１絶縁層１０５と、第１回路層の表面に設けられた第１チップ５０２及び第２チップ５０３と、を含む。ここで、チップ接続素子の端子は第１回路層に接続され、第１回路層と第２回路層とは第１ビアピラーを介して導電連通し、第１チップと第２チップとは、第１回路層を介してチップ接続素子に接続されることにより、第１チップと第２チップとが相互接続する。
【選択図】図２

Description

本願は、電子素子パッケージ技術の分野に関し、特に、マルチチップが相互接続しているパッケージ構造及びその製造方法に関する。
電子技術がますます発展するのに伴い、電子製品の性能に対する要求がますます高くなることにより、電子素子及び回路基板の回路がますます複雑になり、また、電子製品のサイズがますます小さく、ますます薄くなることが要求され、それにより、チップ等の電子構成要素、パッケージ基板、パッケージ構造の高密度集積化、小型化、多機能化は、不可避なトレンドになっている。チップのライン幅とライン間距離がますます小さくなることにより、チップの小型化を続けようとする場合、ますます難しくなり、より高い電子製品の性能を満たすことを実現するためには、通常、複数のチップをパッケージに集積する必要があり、マルチチップの集積・パッケージ・小型化を実現するためには、複数のチップ間の相互接続の実現がトレンドになっている。
既存技術のマルチチップが相互接続しているパッケージ構造では、通常、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）インターポーザーを利用してチップとチップとの相互接続、チップとパッケージキャリアとの相互接続を実現する。しかし、ＴＳＶインターポーザーは、単独で製造する必要があるため、コストが高く、ＴＳＶインターポーザーの厚さが厚いため、パッケージモジュールの体積が増加し、パッケージモジュールの軽薄短小を実際に実現することができず、ＴＳＶインターポーザーにより実現されるマルチチップ相互接続は、設計の自由度が低く、２．５Ｄパッケージ構造では、チップがＴＳＶインターポーザーの表面にマウントされ、インターポーザーとパッケージキャリアとを溶接して相互接続を実現するため、集積度が低いことになる。
これに鑑みて、本願は、既存技術の欠陥を克服するための、マルチチップが相互接続しているパッケージ構造及びその製造方法を提供することを目的とする。
上記の目的に基づいて、本願の実施例は、マルチチップが相互接続しているパッケージ構造を提供し、ガラスフレームと、前記ガラスフレームの第１表面及び第２表面にそれぞれ設けられた第１回路層及び第２回路層と、前記ガラスフレームを貫通する第１ビアピラーと、前記ガラスフレームを貫通する空洞と、前記空洞内に埋め込まれたチップ接続素子と、前記チップ接続素子を覆うように前記空洞を充填する第１絶縁層と、前記第１回路層の表面に設けられた第１チップ及び第２チップと、を含み、
ここで、前記チップ接続素子の端子は前記第１回路層に接続され、前記第１回路層と前記第２回路層とは前記第１ビアピラーを介して導電連通し、前記第１チップと前記第２チップとは、前記第１回路層を介してチップコネクタに接続されることにより、前記第１チップと前記第２チップとが相互接続する。
本願の実施例にて提供されるマルチチップが相互接続しているパッケージ構造の製造方法は、
ガラスフレームを用意し、前記ガラスフレームに前記ガラスフレームを貫通した第１ビア及び前記ガラスフレームを貫通した空洞を形成するステップ（ａ）と、
前記ガラスフレームの空洞内にチップ接続素子をマウントするステップ（ｂ）と、
前記チップ接続素子をパッケージするために、前記空洞内に第１絶縁層を形成するステップ（ｃ）と、
前記ガラスフレームの第１表面及び第２表面にそれぞれ第１回路層及び第２回路層を形成し、前記第１回路層と前記第２回路層とが第１ビアピラーを介して互いに導電連通するように、前記第１ビア内に前記第１ビアピラーを形成するステップ（ｄ）と、
前記第１回路層に第１チップ及び第２チップをマウントし、前記第１チップと前記第２チップとを、前記第１回路層を介してチップコネクタにそれぞれ接続させることにより、前記第１チップと前記第２チップとを相互接続させるステップ（ｅ）と、を含む。
上記から分かるように、本願にて提供されるマルチチップが相互接続しているパッケージ構造及びその製造方法は、ビアピラーを有するガラスフレームを埋め込み・パッケージフレームとし、パッケージキャリアの内部にチップ接続素子を埋め込んでパッケージするために、チップ接続素子をガラスフレームの内部に埋め込んでパッケージすることにより、チップ接続素子を有するパッケージキャリアを形成し、且つチップ接続素子の端子を外層回路パッド（即ち第１回路層）まで導出する。ガラスキャリアにパッケージされた複数のチップ（例えば第１チップ及び第２チップ）は、チップ接続素子が導出された外層回路パッドとの溶接を実現でき、マルチチップが相互接続されているパッケージキャリアにパッケージされた複数のチップ間の相互接続及び基板との相互接続が実現され、パッケージモジュールの高密度集積が実現される。
本願又は関連技術における技術的解決手段をより明確に説明するために、以下、実施例又は関連技術の説明に用いる必要のある図面を簡単に紹介し、明らかに、以下の説明における図面は本願の実施例にすぎず、当業者にとって、創造的な労働をしない前提で、さらにこれらの図面に基づいて他の図面を得ることができる。
関連技術における、ＴＳＶインターポーザー１を利用してマルチチップ相互接続を実現する２．５Ｄパッケージ構造を示す。 本願の実施例にて提供されるマルチチップが相互接続しているパッケージ構造を示す模式図である。 （ａ）図２のマルチチップが相互接続しているパッケージ構造の製造方法の各ステップの中間構造を示す断面模式図である。（ｂ）図２のマルチチップが相互接続しているパッケージ構造の製造方法の各ステップの中間構造を示す断面模式図である。 （ｃ）図２のマルチチップが相互接続しているパッケージ構造の製造方法の各ステップの中間構造を示す断面模式図である。（ｄ）図２のマルチチップが相互接続しているパッケージ構造の製造方法の各ステップの中間構造を示す断面模式図である。（ｅ）図２のマルチチップが相互接続しているパッケージ構造の製造方法の各ステップの中間構造を示す断面模式図である。（ｆ）図２のマルチチップが相互接続しているパッケージ構造の製造方法の各ステップの中間構造を示す断面模式図である。（ｇ）図２のマルチチップが相互接続しているパッケージ構造の製造方法の各ステップの中間構造を示す断面模式図である。（ｈ）図２のマルチチップが相互接続しているパッケージ構造の製造方法の各ステップの中間構造を示す断面模式図である。 （ｉ）図２のマルチチップが相互接続しているパッケージ構造の製造方法の各ステップの中間構造を示す断面模式図である。（ｊ）図２のマルチチップが相互接続しているパッケージ構造の製造方法の各ステップの中間構造を示す断面模式図である。（ｋ）図２のマルチチップが相互接続しているパッケージ構造の製造方法の各ステップの中間構造を示す断面模式図である。
本願の目的、技術的解決手段及び利点をより明確にするために、以下では具体的な実施例と併せて、図面を参照しながら、本願についてさらに詳細に説明する。
なお、特に定義しない限り、本願の実施例に使用される技術用語又は科学用語は、本願が属する分野の一般的なスキルを有する者が理解する一般的な意味であるべきである。本願の実施例に使用される「第１」、「第２」及び類似の単語はいかなる順序、数量又は重要性を表すものではなく、異なる構成部分を区別するために用いられる。「含む」又は「備える」等の類似する単語は、当該単語の前に出現する構成要素又は物品が当該単語の後に列挙される構成要素又は物品及びその同等なものをカバーし、他の構成要素又は物品を排除しないことを意味する。「接続」又は「連結」等の類似する単語は物理的又は機械的な接続に限定されず、直接的であるか、間接的であるかに関わらず、電気的な接続を含むことができる。「上」、「下」、「左」、「右」等は相対的な位置関係を示すものであり、説明対象の絶対的な位置が変化すると、それに応じて相対的な位置関係も変化する可能性がある。
図１は、関連技術における、ＴＳＶインターポーザー１を利用してマルチチップ相互接続を実現する２．５Ｄパッケージ構造を示す。
ＴＳＶインターポーザー１を利用してマルチチップ相互接続を実現する一部の２．５Ｄパッケージ構造は、図１に示すように、ＴＳＶインターポーザー１をパッケージキャリア２とチップ３との間に設ける必要があり、こうしてからこそＴＳＶインターポーザー１を利用してチップとチップとの相互接続、チップとパッケージキャリア２との相互接続を実現できる。しかし、このような構造は、ＴＳＶインターポーザー１を単独で製造する必要があるため、コストが高くなり、且つ、ＴＳＶインターポーザー１の厚さが厚いため、パッケージモジュールの体積が増加し、パッケージモジュールの軽薄短小を実際に実現することができず、ＴＳＶインターポーザー１でマルチチップの相互接続を実現することにより、設計の自由度が低くなり、２．５Ｄパッケージ構造では、チップがＴＳＶインターポーザー１の表面にマウントされ、ＴＳＶインターポーザー１とパッケージキャリア２との溶接により相互接続が実現されるため、集積度が比較的低い。
これに基づいて、本願の実施例は、ガラスキャリアの内部にチップ接続素子を埋め込んでパッケージしたパッケージキャリアを提供し、複数のチップをガラスキャリアにパッケージして、ＴＳＶインターポーザーをパッケージキャリアとチップとの間に設ける問題をある程度解決できる。
図２は、本願の実施例にて提供されるマルチチップが相互接続しているパッケージ構造を示す模式図である。
図２に示すように、本願の実施例にて提供されるマルチチップが相互接続しているパッケージ構造は、ガラスフレーム１００と、前記ガラスフレームの第１表面及び第２表面にそれぞれ設けられた第１回路層２０１及び第２回路層２０２と、ガラスフレーム１００を貫通する第１ビアピラー１０１と、ガラスフレーム１００を貫通する空洞１０２と、空洞１０２内に埋め込まれたチップ接続素子１０４と、空洞１０２を充填する第１絶縁層１０５と、第１回路層２０１に設けられた第１チップ５０２及び第２チップ５０３とを含み、
ここで、チップ接続素子１０４の端子は、第１回路層２０１に電気的に接続され、第１回路層２０１と第２回路層２０２とは、第１ビアピラー１０１を介して導電連通し、第１チップ５０２と第２チップ５０３とは、第１チップ５０２と第２チップ５０３とが相互接続するように、それぞれ第１回路層２０１を介してチップ接続素子１０４に電気的に接続される。
第１回路層２０１は、チップ接続素子１０４の端子を接続するパッドを含んでもよく、第１チップ５０２と第２チップ５０３とは、当該パッドを介してチップ接続素子１０４に電気的に接続できることを理解されたい。
本願の実施例にて提供されるマルチチップが相互接続しているパッケージ構造は、第１ビアピラー１０１を有するガラスフレームを埋め込み・パッケージフレームとし、チップ接続素子１０４をガラスフレームの内部に埋め込んでパッケージして、チップ接続素子１０４が埋め込まれているパッケージキャリアを形成し、チップ接続素子１０４の端子は第１回路層２０１に接続される。第１チップ５０２及び第２チップ５０３等の、ガラスキャリアにパッケージされている複数のチップは、チップ接続素子１０４を接続する第１回路層２０１に電気的に接続されることができ、それにより、パッケージキャリアにパッケージされている複数のチップ間の相互接続、及びパッケージキャリアとチップとの間の相互接続が実現され、これにより、パッケージモジュールの高密度集積が実現される。
通常、第１チップ５０２及び第２チップ５０３は、集積回路の駆動チップ（ＩＣ ｄｒｉｖｅｒ）又は電界効果トランジスタ（ＦＥＴ）等であってもよい。第１チップ５０２及び第２チップ５０３は、それぞれ複数設けられてもよい。第１ビアピラー１０１は複数設けられてもよく、複数の第１ビアピラー１０１のサイズは同じであっても、異なってもよい。チップ接続素子１０４も、必要に応じて複数設けられてもよい。
幾つかの実施例では、チップ接続素子１０４は、第１チップ５０２と第２チップ５０３との高精度相互接続を実現するために、薄膜回路層、シリコンインターポーザー、ガラスインターポーザー又はチップ等であってもよい。
幾つかの実施例では、チップ接続素子１０４の高さは空洞１０２の高さより低い。第１絶縁層１０５が空洞１０２を完全に充填することにより、チップ接続素子１０４が第１絶縁層１０５に埋め込まれ、パッケージが実現される。
幾つかの実施例では、第１絶縁層１０５はガラスフレーム１００の第２表面と面一である。こうすると、ガラスフレームの第２表面を平坦にすることができ、第２回路層２０２の製造に有利であり、マルチチップが相互接続しているパッケージ構造の歩留まりを向上させる。
幾つかの実施例では、第１回路層２０１は、第１ビアピラー１０１の端面を接続する第１パッドと、チップ接続素子１０４の端子に接続される第２パッドとを含み、第１パッド及び第２パッドは、それぞれ第１チップ５０２及び／又は第２チップ５０３に電気的に接続されることができる。こうすると、第１チップ５０２及び／又は第２チップ５０３とチップ接続素子１０４及び外部基板との相互接続をそれぞれ実現できる。
幾つかの実施例では、第２回路層２０２に設けられている第２絶縁層２０３及び第３回路層３０１をさらに含み、第３回路層３０１と第２回路層２０２とは、第２絶縁層２０３を貫通する第２ビアピラーを介して導電連通する。第２絶縁層２０３及び第３回路層３０１の厚さは、実際の要件に合わせて決定することができる。
幾つかの実施例では、第３回路層３０１に設けられている第３絶縁層３０２及び第４回路層４０１をさらに含み、第４回路層４０１と第３回路層３０１とは、第３絶縁層３０２を貫通する第３ビアピラーを介して導電連通する。第３絶縁層３０２及び第４回路層４０１の厚さは、実際の要件に合わせて決定することができる。
本願の実施例は、同じ発明概念に基づいて、上記任意の実施例のマルチチップが相互接続しているパッケージ構造に対応して、マルチチップが相互接続しているパッケージ構造の製造方法をさらに提供する。
図３（ａ）～図３（ｋ）は、図２のマルチチップが相互接続しているパッケージ構造の製造方法の各ステップの中間構造を示す断面模式図である。
マルチチップが相互接続しているパッケージ構造の製造方法は、次のステップを含む。ガラスフレーム１００を用意し、且つガラスフレーム１００にガラスフレーム１００を貫通する第１ビア（Ｔｈｒｏｕｇｈ Ｇ Ｖｉａ、ＴＧＶ）１０１'及びガラスフレーム１００を貫通する空洞１０２（Ｃａｖｉｔｙ）を形成するステップ（ａ）であって、図３（ａ）に示すとおりである。通常、ガラスフレーム１００は、透明ガラスであり、ガラスフレーム１００の厚さは、埋め込まれたチップ接続素子１０４の要件に応じて決定できる。通常、第１ビアを複数設けることができ、複数の第１ビアのサイズは同じであっても、異なってもよい。空洞１０２のサイズを、パッケージしようとするチップ接続素子のサイズより大きくするべきである。空洞１０２を複数設けてもよい。具体的には、レーザ後にエッチングする方法により第１ビア及び空洞１０２を形成することができる。エッチング剤の濃度は、エッチング速度及びエッチング深さの要件に応じて調整でき、エッチング剤がフッ化水素酸溶液であることが好ましい。
ガラスフレーム１００を用いると、パッケージキャリアがウェハ基材に近い熱膨張係数を有することができ、こうすると、後続のチップのパッケージの後、マルチチップが相互接続しているパッケージ構造は、よりよい信頼性を有する。且つ、有機材料に対して、より優れた平坦性及び平滑性等の性能を有し、後続のより精密な回路の製造に有利である。
次に、ガラスフレーム１００の空洞１０２内にチップ接続素子１０４をマウントするステップ（ｂ）であって、図３（ｂ）に示すとおりである。通常、当該ステップは、
ガラスフレーム１００の第１表面に接着剤層１０３を施すサブステップと、
空洞１０２内でチップ接続素子１０４を接着剤層１０３に貼り付けるサブステップと、を含む。
チップ接続素子１０４は、通常、後続でチップ接続素子１０４に第１回路層を形成するために、空洞１０２の底部にマウントされる。接着剤層を施すことにより、チップ接続素子１０４に対する予め固定を実現でき、チップ接続素子１０４の空洞１０２内での固定強度を向上させる。好ましくは、チップ接続素子１０４は、空洞１０２の中間に取り付けられてもよい。こうすると、チップ接続素子１０４の安定性を向上させることができる。
その後、チップ接続素子１０４をパッケージするために、空洞１０２内に第１絶縁層１０５を形成し、図３（ｃ）に示すとおりである。通常、当該ステップは、次のサブステップを含み、
ガラスフレーム１００の第２表面に第１絶縁層１０５を圧着し、ガラスフレーム１００の第２表面上、第１ビア内及び空洞１０２内に第１絶縁層１０５を形成し、図３（ｄ）に示すとおりである。通常、第１絶縁層１０５は、感光性絶縁材料であってもよく、ガラスフレーム１００の第２表面、第１ビア及び空洞１０２内に圧着されることにより成形することができ、後続の露光現像等の処理に有利である。
第１絶縁層１０５に対して露光現像処理を行って、空洞１０２内及びガラスフレーム１００の空洞１０２に対応する表面上の第１絶縁層１０５のみを保留し、図３（ｅ）に示すとおりである。通常、露光現像により空洞領域以外の第１絶縁層１０５を除去することができ、こうすると、空洞領域の第１絶縁層１０５のみを保留することができ、残り位置の第２表面上及びＴＧＶ穴内の感光性媒体を全部除去する。
空洞１０２領域以外の第１絶縁層１０５を除去して、図３（ｃ）に示すような構造を得る。通常、ガラスフレーム１００の平坦性を保証するために、プラズマエッチング又は化学研磨等の方法を用いてガラスフレーム１００の第２表面に残っている第１絶縁層１０５を除去して、第１絶縁層１０５と前記ガラスフレーム１００の第２表面とを面一にすることができ、後続の構造製造等に有利である。
次に、粘着テープ等の接着剤層１０３を除去して、図３（ｆ）に示すような構造を得る。通常、引き剥がす等の方法により接着剤層を除去することができる。
その後、第１回路層２０１と第２回路層２０２とが第１ビアピラー１０１を介して導電連通するように、ガラスフレーム１００の第１及び第２表面に第１回路層２０１及び第２回路層２０２をそれぞれ形成するとともに、第１ビア内に第１ビアピラー１０１を形成するステップ（ｄ）であって、図３（ｇ）に示すとおりである。通常、当該ステップは、
第１ビアの内面及び第１絶縁層１０５の表面を覆うように、ガラスフレーム１００の第１及び第２表面にそれぞれ金属シード層を形成するサブステップと、
ガラスフレーム１００の第１及び第２表面にそれぞれフォトレジスト層を施し、且つパターニングして金属シード層を露出させるサブステップと、
露出している金属シード層に銅を電気めっきして、第１ビア内の第１ビアピラー１０１を形成し、ガラスフレーム１００の第１及び第２表面上の第１回路層２０１及び第２回路層２０２を形成するサブステップと、
前記フォトレジスト層を除去し、且つ露出している金属シード層をエッチングするサブステップと、を含む。
通常、第１回路層２０１の形成には、第１ビアピラー１０１の端面に接続される第１パッド２０１１及びチップ接続素子１０４の端子に接続される第２パッド２０１２を含む第１回路層２０１の形成が含まれてもよい。
次に、第２回路層２０２に第２絶縁層２０３を形成し、図３（ｈ）に示すとおりである。当該ステップは、
第２回路層２０２の表面に第２絶縁層２０３を圧着するサブステップを含んでもよい。第２絶縁層２０３は、感光性絶縁材料又は熱硬化性絶縁材料であってもよい。
第２絶縁層２０３の第１回路層２０１に対応する位置に第２絶縁層２０３を貫通する第２ビア２０４を形成する。通常、第２絶縁層２０３が感光性絶縁材料である場合、露光、現像等のプロセスにより第２ビア２０４を形成することができる。第２絶縁層２０３が熱硬化性絶縁材料である場合、レーザドリル加工により第２ビア２０４を形成することができる。
その後、第２絶縁層２０３の表面及び第２ビア２０４内に金属層を製造して、第２ビアピラー２０４及び第３回路層３０１を形成し、且つ第３回路層３０１が第２ビアピラー２０４を介して第２回路層２０２に電気的に接続され、図３（ｉ）に示すとおりである。通常、第３回路層３０１の製造方法は、金属シード層の製造、第３回路パターンの製造、第３回路層３０１の電気めっき、膜除去及び金属シード層のエッチング等のサブステップを含んでもよい。又は、金属シード層の製造、全面における穴埋めと電気めっき、第３回路パターンの製造、第３回路層３０１のエッチング及び膜除去等のサブステップを含んでもよく、各サブステップの具体的な実施は、前述の第１回路層２０１及び第２回路層２０２の製造方法と同じであってもよく、ここでは詳細な説明を省略する。
次に、第３回路層３０１に第３絶縁層３０２を形成し、図３（ｊ）に示すとおりである。通常、当該ステップは、
第３回路層３０１の表面に第３絶縁層３０２を圧着するステップを含んでもよい。第３絶縁層３０２は、感光性絶縁材料又は熱硬化性絶縁材料であってもよい。第３絶縁層３０２及び第２絶縁層２０３の材料は同じであっても、異なってもよく、具体的な要件に合わせて決定すればよい。
第３絶縁層３０２の第２回路層２０２に対応する位置に第３ビア３０３を形成する。通常、第３絶縁層３０２が感光性絶縁材料である場合、露光、現像等のプロセスにより第３ビア３０３を形成することができる。第３絶縁層３０２が熱硬化性絶縁材料出る場合、レーザドリル加工により第３ビア３０３を形成することができる。
その後、第３絶縁層３０２の表面及び第３ビア３０３内に金属層を形成して、第３ビアピラー３０３及び第４回路層４０１を形成し、且つ前記第４回路層４０１が第３ビアピラー３０３を介して第３回路層３０１に接続され、図３（ｋ）に示すとおりである。こうすると、第３ビアピラー３０３により第３回路層３０１と第４回路層４０１との電気的接続を実現できる。通常、第４回路層４０１の製造方法は、金属シード層の製造、第４回路パターンの製造、第４回路層４０１の電気めっき、膜除去及び金属シード層エッチング等のサブステップを含んでもよい。又は、金属シード層の製造、全面における穴埋めと電気めっき、第４回路パターンの製造、第４回路層４０１のエッチング及び膜除去等のサブステップを含んでもよく、各サブステップの具体的な実施は、前述の第１回路層２０１及び第２回路層２０２の製造方法と同じであってもよく、ここでは詳細な説明を省略する。
次に、第１回路層２０１に第１チップ５０２及び第２チップ５０３をマウント（フリップチップであってもよい）し、第１チップ５０２と第２チップ５０３とが相互接続するように、第１チップ５０２及び第２チップ５０３を、それぞれ第１回路層２０１を介してチップ接続素子１０４に接続するステップ（ｅ）であって、こうすると、図２に示すようなマルチチップが相互接続しているパッケージ構造を得る。通常、第１チップ５０２及び第２チップ５０３は、それぞれチップ接続素子１０４から引き出された第２パッドにフリップチップ実装されてチップ接続素子１０４に電気的に接続され、こうすると、チップ接続素子１０４との接続により、第１チップ５０２と第２チップ５０３との相互接続を実現する。
本願は、ガラスキャリア内部にチップ接続素子１０４を埋め込んでパッケージすることにより、マルチチップが相互接続しているパッケージキャリアを得る。ＴＧＶを有するガラスフレーム１００を埋め込み・パッケージフレームとし、チップ接続素子１０４をパッケージキャリア内部に埋め込んでパッケージし、且つチップ接続素子１０４の端子ピンを導出すると、パッドが形成される。こうすると、パッケージキャリアにパッケージされた複数のチップは、チップ接続素子１０４から導出されたパッドと溶接することができ、キャリアにパッケージされた複数のチップ間の相互接続、パッケージキャリアとチップとの相互接続、及びパッケージキャリア自体と基板との相互接続を実現し、それにより、パッケージモジュールの高密度集積が実現される。
本願は、ＴＳＶインターポーザーを必要としないため、生産コストが低下し、マルチチップの相互接続を実現するチップ接続素子１０４がガラスフレーム１００の内部に埋め込まれてパッケージされ、パッケージモジュールの体積を効果的に小さくし、チップ接続素子１０４の埋め込み・パッケージ位置は、マルチチップの相互接続位置に応じて調整でき、設計の自由度が高く、チップ接続素子１０４がガラスフレーム１００の内部に埋め込まれてパッケージされるため、より高密度集積パッケージを実現できるとともに、パッケージモジュールが信頼性、安定性により優れ、ガラス材料の熱膨張係数がウェハ基材に近く、チップパッケージを行った後、信頼性により優れ、有機基板材料に対して、ガラス材料がより平坦で、平滑であり、より精密な回路の製造を実現できる等の利点を有する。
当業者であれば、以上のいずれの実施例の説明は例示的なものにすぎず、本願の範囲（請求項を含む）がこれらの例に限定されることを意図するものではなく、本願の構想の下で、以上の実施例又は異なる実施例における技術的特徴も組み合わせることができ、ステップは任意の順序で実現でき、且つ上記のような本願の実施例の異なる態様の多くの他の変化が存在し、それらは、簡潔性のために詳細に提供されていないことを理解されたい。
また、説明及び議論を簡単にし、また本願の実施例の理解を困難にしないために、集積回路（ＩＣ）チップ及び他の部品との公知の電源／接地接続が、提供される図面に示されてもよく、又は示されなくてもよい。また、本願の実施形態の理解を困難にすることを避けるために、装置をブロック図の形で示すことができ、このブロック図の装置の実施形態に関する詳細は、本願の実施例を実施するプラットフォームに大きく依存する（即ち、これらの詳細は、完全に当業者の理解の範囲内である）という事実も考慮した。具体的な詳細（例えば、回路）を説明して本願の例示的な実施例を説明する場合、当業者にとって明らかなように、これらの具体的な詳細がない場合又はこれらの具体的な詳細が変化する場合に、本願の実施例を実施することができる。したがって、これらの説明は、限定的なものではなく、例示的なものであると考えられるべきである。
本願の具体的な実施例を参照して本願について説明したが、これらの実施例の多くの置換、修正、及び変形は、上記の説明から当業者にとって明らかであろう。例えば、他のメモリアーキテクチャ（例えば、ダイナミックＲＡＭ（ＤＲＡＭ））として、論じられている実施例を使用し得る。
本願の実施例は、添付の特許請求の範囲の広い範囲内に入る、そのような全ての置換、修正、及び変形を包含することを意図している。したがって、本願の実施例の精神及び原則内でなされた任意の省略、修正、等価置換、改良等は、いずれも本願の保護範囲に含まれるべきである。
１００ ガラスフレーム
１０１ 第１ビアピラー
１０１' 第１ビア（Ｔｈｒｏｕｇｈ Ｇ Ｖｉａ、ＴＧＶ）
１０２ 空洞
１０３ 接着剤層
１０４ チップ接続素子
１０５ 第１絶縁層
２０１ 第１回路層
２０１１ 第１パッド
２０１２ 第２パッド
２０２ 第２回路層
２０３ 第２絶縁層
２０４ 第２ビア
３０１ 第３回路層
３０２ 第３絶縁層
３０３ 第３ビア
４０１ 第４回路層
５０２ 第１チップ
５０３ 第２チップ

Claims (15)

  1. ガラスフレームと、前記ガラスフレームの第１表面及び第２表面にそれぞれ設けられた第１回路層及び第２回路層と、前記ガラスフレームを貫通する第１ビアピラーと、前記ガラスフレームを貫通する空洞と、前記空洞内に埋め込まれたチップ接続素子と、前記チップ接続素子を覆うように前記空洞を充填する第１絶縁層と、前記第１回路層の表面に設けられた第１チップ及び第２チップと、を含み、
    ここで、前記チップ接続素子の端子は前記第１回路層に接続され、前記第１回路層と前記第２回路層とは前記第１ビアピラーを介して導電連通し、前記第１チップと前記第２チップとは、前記第１回路層を介してチップコネクタに接続されることにより、前記第１チップと前記第２チップとが相互接続する、ことを特徴とするマルチチップが相互接続しているパッケージ構造。
  2. 前記マルチチップが相互接続しているパッケージ構造は、前記第２回路層を介して基板に電気的に接続される、ことを特徴とする請求項１に記載のマルチチップが相互接続しているパッケージ構造。
  3. 前記チップ接続素子の高さが前記空洞の高さより低い、ことを特徴とする請求項２に記載のマルチチップが相互接続しているパッケージ構造。
  4. 前記第１回路層は、前記第１ビアピラーに接続されている第１パッドと、前記チップ接続素子の端子に接続されている第２パッドとを含み、前記チップ接続素子は、前記第２パッドを介してそれぞれ前記第１チップ及び前記第２チップに電気的に接続される、ことを特徴とする請求項１に記載のマルチチップが相互接続しているパッケージ構造。
  5. 前記第２回路層に設けられている第２絶縁層及び第３回路層をさらに含み、前記第３回路層と前記第２回路層とは、前記第２絶縁層を貫通する第２ビアピラーを介して導電連通する、ことを特徴とする請求項１に記載のマルチチップが相互接続しているパッケージ構造。
  6. 前記第３回路層に設けられている第３絶縁層及び第４回路層をさらに含み、前記第４回路層と前記第３回路層とは、前記第３絶縁層を貫通する第３ビアピラーを介して導電連通する、ことを特徴とする請求項５に記載のマルチチップが相互接続しているパッケージ構造。
  7. 前記チップ接続素子は、薄膜回路層、シリコンインターポーザー、ガラスインターポーザー又はチップから選択される、ことを特徴とする請求項１に記載のマルチチップが相互接続しているパッケージ構造。
  8. ガラスフレームを用意し、前記ガラスフレームに前記ガラスフレームを貫通した第１ビア及び前記ガラスフレームを貫通した空洞を形成するステップ（ａ）と、
    前記ガラスフレームの空洞内にチップ接続素子をマウントするステップ（ｂ）と、
    前記チップ接続素子をパッケージするために、前記空洞内に第１絶縁層を形成するステップ（ｃ）と、
    前記ガラスフレームの第１表面及び第２表面にそれぞれ第１回路層及び第２回路層を形成し、前記第１回路層と前記第２回路層とが第１ビアピラーを介して互いに導電連通するように、前記第１ビア内に前記第１ビアピラーを形成するステップ（ｄ）と、
    前記第１回路層に第１チップ及び第２チップをマウントし、前記第１チップと前記第２チップとを、前記第１回路層を介してチップコネクタにそれぞれ接続させることにより、前記第１チップと前記第２チップとを相互接続させるステップ（ｅ）と、を含む、ことを特徴とするマルチチップが相互接続しているパッケージ構造の製造方法。
  9. 前記ステップ（ｂ）は、前記ガラスフレームの第１表面に接着剤層を施すことと、前記空洞内で前記チップ接続素子を前記接着剤層に貼り付けることと、を含む、ことを特徴とする請求項８に記載の方法。
  10. 前記ステップ（ｃ）は、前記第１絶縁層が前記空洞を充填して前記チップ接続素子を覆うように、前記ガラスフレームの第２表面に第１絶縁層を圧着することと、
    前記第１絶縁層と前記第２表面とが面一になるように、前記第１絶縁層に対して露光現像処理を行って、前記空洞内の第１絶縁層のみを保留することと、を含む、ことを特徴とする請求項９に記載の方法。
  11. 前記ステップ（ｃ）の後、前記ステップ（ｄ）の前に、さらに、前記接着剤層を除去することを含む、ことを特徴とする請求項９に記載の方法。
  12. 前記ステップ（ｄ）での前記第１回路層の形成には、前記第１ビアピラーに接続される第１パッドと、前記チップ接続素子に接続される第２パッドと、を形成することが含まれる、ことを特徴とする請求項８に記載の方法。
  13. 前記第２回路層の表面に第２絶縁層を圧着するステップと、
    前記第２絶縁層に前記第２絶縁層を貫通する第２ビアピラーを形成するステップと、
    前記第３回路層が前記第２ビアピラーを介して前記第２回路層に電気的に接続されるように、前記第２絶縁層に第３回路層を形成するステップと、をさらに含む、ことを特徴とする請求項８に記載の方法。
  14. 前記第３回路層の表面に第３絶縁層を圧着するステップと、
    前記第３絶縁層に前記第３絶縁層を貫通する第３ビアピラーを形成するステップと、
    前記第４回路層が前記第３ビアピラーを介して前記第３回路層に電気的に接続されるように、前記第３絶縁層に第４回路層を形成するステップと、をさらに含む、ことを特徴とする請求項１３に記載の方法。
  15. 前記マルチチップが相互接続しているパッケージ構造と基板とが相互接続するように、前記第４回路層を基板に電気的に接続するステップをさらに含む、ことを特徴とする請求項１４に記載の方法。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN118866925A (zh) * 2024-09-23 2024-10-29 杭州积海半导体有限公司 Bsi器件的封装结构及封装方法

Citations (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004111415A (ja) * 2002-09-13 2004-04-08 Sony Corp 回路基板およびその製造方法、並びに半導体装置およびその製造方法
US20080123318A1 (en) * 2006-11-08 2008-05-29 Atmel Corporation Multi-component electronic package with planarized embedded-components substrate
WO2009118950A1 (ja) * 2008-03-27 2009-10-01 イビデン株式会社 多層プリント配線板の製造方法
WO2015079551A1 (ja) * 2013-11-29 2015-06-04 株式会社日立製作所 半導体装置および情報処理装置
JP2018006450A (ja) * 2016-06-29 2018-01-11 新光電気工業株式会社 電子部品内蔵基板及びその製造方法と電子部品装置
WO2018125132A1 (en) * 2016-12-29 2018-07-05 Intel IP Corporation Bare-die smart bridge connected with copper pillars for system-in-package apparatus
JP2018523925A (ja) * 2015-08-21 2018-08-23 クアルコム，インコーポレイテッド リソエッチング可能層内にブリッジを備える集積デバイスパッケージ
WO2019091728A1 (de) * 2017-11-10 2019-05-16 Lpkf Laser & Electronics Ag Verfahren und vorrichtung zur integration von halbleiter-wafern
US20200006232A1 (en) * 2018-06-29 2020-01-02 Intel Corporation Hybrid fan-out architecture with emib and glass core for heterogeneous die integration applications
US20200243450A1 (en) * 2019-01-24 2020-07-30 Samsung Electro-Mechanics Co., Ltd. Bridge embedded interposer, and package substrate and semicondcutor package comprising the same
US20200312767A1 (en) * 2019-03-25 2020-10-01 Intel Corporation Inorganic-based embedded-die layers for modular semiconductive devices
US20210028080A1 (en) * 2019-07-25 2021-01-28 Intel Corporation Glass core patch with in situ fabricated fan-out layer to enable die tiling applications
CN112599493A (zh) * 2020-12-22 2021-04-02 珠海越亚半导体股份有限公司 一种两面嵌埋玻璃基板及其制造方法
US20210134728A1 (en) * 2019-11-06 2021-05-06 International Business Machines Corporation Multi-chip package structures having embedded chip interconnect bridges and fan-out redistribution layers
US20210202440A1 (en) * 2019-12-31 2021-07-01 Powertech Technology Inc. Packaging structure and manufacturing method thereof
WO2021200406A1 (ja) * 2020-03-31 2021-10-07 ソニーセミコンダクタソリューションズ株式会社 半導体装置
JP2022017148A (ja) * 2020-07-13 2022-01-25 珠海越亜半導体股▲分▼有限公司 パッケージ基板及びその製造方法
CN114267661A (zh) * 2021-11-09 2022-04-01 华为技术有限公司 电子设备、芯片封装结构及其制作方法
JP2022095515A (ja) * 2020-12-16 2022-06-28 サムソン エレクトロ－メカニックス カンパニーリミテッド． 連結構造体内蔵基板

Patent Citations (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004111415A (ja) * 2002-09-13 2004-04-08 Sony Corp 回路基板およびその製造方法、並びに半導体装置およびその製造方法
US20080123318A1 (en) * 2006-11-08 2008-05-29 Atmel Corporation Multi-component electronic package with planarized embedded-components substrate
WO2009118950A1 (ja) * 2008-03-27 2009-10-01 イビデン株式会社 多層プリント配線板の製造方法
WO2015079551A1 (ja) * 2013-11-29 2015-06-04 株式会社日立製作所 半導体装置および情報処理装置
JP2018523925A (ja) * 2015-08-21 2018-08-23 クアルコム，インコーポレイテッド リソエッチング可能層内にブリッジを備える集積デバイスパッケージ
JP2018006450A (ja) * 2016-06-29 2018-01-11 新光電気工業株式会社 電子部品内蔵基板及びその製造方法と電子部品装置
WO2018125132A1 (en) * 2016-12-29 2018-07-05 Intel IP Corporation Bare-die smart bridge connected with copper pillars for system-in-package apparatus
WO2019091728A1 (de) * 2017-11-10 2019-05-16 Lpkf Laser & Electronics Ag Verfahren und vorrichtung zur integration von halbleiter-wafern
US20200006232A1 (en) * 2018-06-29 2020-01-02 Intel Corporation Hybrid fan-out architecture with emib and glass core for heterogeneous die integration applications
US20200243450A1 (en) * 2019-01-24 2020-07-30 Samsung Electro-Mechanics Co., Ltd. Bridge embedded interposer, and package substrate and semicondcutor package comprising the same
US20200312767A1 (en) * 2019-03-25 2020-10-01 Intel Corporation Inorganic-based embedded-die layers for modular semiconductive devices
US20210028080A1 (en) * 2019-07-25 2021-01-28 Intel Corporation Glass core patch with in situ fabricated fan-out layer to enable die tiling applications
US20210134728A1 (en) * 2019-11-06 2021-05-06 International Business Machines Corporation Multi-chip package structures having embedded chip interconnect bridges and fan-out redistribution layers
US20210202440A1 (en) * 2019-12-31 2021-07-01 Powertech Technology Inc. Packaging structure and manufacturing method thereof
WO2021200406A1 (ja) * 2020-03-31 2021-10-07 ソニーセミコンダクタソリューションズ株式会社 半導体装置
JP2022017148A (ja) * 2020-07-13 2022-01-25 珠海越亜半導体股▲分▼有限公司 パッケージ基板及びその製造方法
JP2022095515A (ja) * 2020-12-16 2022-06-28 サムソン エレクトロ－メカニックス カンパニーリミテッド． 連結構造体内蔵基板
CN112599493A (zh) * 2020-12-22 2021-04-02 珠海越亚半导体股份有限公司 一种两面嵌埋玻璃基板及其制造方法
CN114267661A (zh) * 2021-11-09 2022-04-01 华为技术有限公司 电子设备、芯片封装结构及其制作方法

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