JP2023073952A - 電流源回路 - Google Patents

Abstract

【課題】起動時間を短縮することが可能となる電流源回路を提供する。【解決手段】電流源回路（１０）は、固定電圧（ＧＮＤ）の印加端に接続可能なソースと、ドレインと、前記ドレインと短絡されるゲートを有する第１のＭＯＳトランジスタ（４Ａ）と、前記第１のＭＯＳトランジスタよりもＶｔｈが低く、かつ前記第１のＭＯＳトランジスタのゲートに接続されるゲートを有する第２のＭＯＳトランジスタ（４Ｂ）と、前記第２のＭＯＳトランジスタのソースと前記第１のＭＯＳトランジスタのソースとの間に接続される第１の抵抗（４Ｃ）と、を有する定電流回路（４）と、前記第１のＭＯＳトランジスタのゲートに電流を供給する電流供給部（３）と、を備える。【選択図】図１

Description

本開示は、電流源回路に関する。

従来、他の回路ブロックに電流を供給可能な電流源回路が知られている。電流源回路には、定電流回路と、当該定電流回路を起動するための起動回路と、を備えるものが知られている（例えば、特許文献１参照）。

特開２０２１－１２４７４２号公報

しかしながら、上記のような起動回路を備える電流源回路においては、電源電圧投入から立ち上がった電流が定常化するまでの起動時間が長くなる課題があった。

上記状況に鑑み、本開示は、起動時間を短縮することが可能となる電流源回路を提供することを目的とする。

例えば、本開示に係る電流源回路は、
固定電圧の印加端に接続可能なソースと、ドレインと、前記ドレインと短絡されるゲートを有する第１のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタよりもＶｔｈが低く、かつ前記第１のＭＯＳトランジスタのゲートに接続されるゲートを有する第２のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタのソースと前記第１のＭＯＳトランジスタのソースとの間に接続される第１の抵抗と、
を有する定電流回路と、
前記第１のＭＯＳトランジスタのゲートに電流を供給する電流供給部と、
を備える構成としている。

本開示に係る電流源回路によれば、起動時間を短縮することが可能となる。

図１は、本開示の例示的な実施形態に係る電流源回路の構成を示す図である。 図２は、パワーダウン状態の電流源回路を示す図である。 図３は、パワーオン状態の電流源回路を示す図である。 図４は、定電流回路におけるＮＭＯＳトランジスタの縦構造の一例を示す図である。 図５は、変形例に係る電流源回路の構成を示す図である。 図６は、変形例に係る定電流回路の構成を示す図である。 図７は、温度特性補償を行うことが可能な電流源回路の第１構成例を示す図である。 図８は、温度特性補償を行うことが可能な電流源回路の第２構成例を示す図である。

以下に、本開示の例示的な実施形態について図面を参照して説明する。

＜１．電流源回路の構成＞
図１は、本開示の例示的な実施形態に係る電流源回路１０の構成を示す図である。図１に示す電流源回路１０は、インバータ１，２と、電流供給部３と、定電流回路４と、出力カレントミラー５と、ＰＭＯＳトランジスタ（Ｐチャネル型ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor））６と、ブースト回路７と、を備え、これらの構成要素を集積化した半導体集積回路である。

インバータ１は、ＰＭＯＳトランジスタ１Ａと、ＮＭＯＳトランジスタ（Ｎチャネル型ＭＯＳＦＥＴ）１Ｂと、を有する。ＰＭＯＳトランジスタ１のソースは、電源電圧ＶＣＣの印加端に接続される。ＰＭＯＳトランジスタ１Ａのドレインは、ノードＮＤ１にてＮＭＯＳトランジスタ１Ｂのドレインと接続される。ＮＭＯＳトランジスタ１Ｂのソースは、グランド電位の印加端に接続される。ＰＭＯＳトランジスタ１ＡのゲートおよびＮＭＯＳトランジスタ１Ｂのゲートには、パワーダウン信号ＰＤＢが印加される。パワーダウン信号ＰＤＢは、ハイレベルまたはローレベルとなる信号である。

インバータ２は、ＰＭＯＳトランジスタ２Ａと、ＮＭＯＳトランジスタ２Ｂと、を有する。ＰＭＯＳトランジスタ２Ａのソースは、電源電圧ＶＣＣの印加端に接続される。ＰＭＯＳトランジスタ２Ａのドレインは、ノードＮＤ２にてＮＭＯＳトランジスタ２Ｂのドレインと接続される。ＮＭＯＳトランジスタ２Ｂのソースは、グランド電位の印加端に接続される。ＰＭＯＳトランジスタ２ＡのゲートおよびＮＭＯＳトランジスタ２Ｂのゲートは、ノードＮＤ１に共通接続される。

これにより、パワーダウン信号ＰＤＢは、インバータ１によりレベル反転され、インバータ２によりさらにレベル反転される。

電流供給部３は、後述する定電流回路４におけるＮＭＯＳトランジスタ４Ａのゲートに電流を供給する回路であり、ＰＭＯＳトランジスタ３Ａと、電流供給抵抗３Ｂと、を有する。

ＰＭＯＳトランジスタ３Ａは、ＮＭＯＳトランジスタ４Ａのゲートへの電流供給のオンオフを切り替えるスイッチである。ＰＭＯＳトランジスタ３Ａのソースは、電源電圧ＶＣＣの印加端に接続される。ＰＭＯＳトランジスタ３Ａのドレインは、電流供給抵抗３Ｂの第１端に接続される。ＰＭＯＳトランジスタ３Ａのゲートは、ノードＮＤ１に接続される。これにより、パワーダウン信号ＰＤＢがインバータ１によりレベル反転された信号に基づき、ＰＭＯＳトランジスタ３Ａのオンオフが切り替えられる。

定電流回路４は、ＮＭＯＳトランジスタ４Ａと、ＮＭＯＳトランジスタ４Ｂと、定電流抵抗４Ｃと、を有する。ＮＭＯＳトランジスタ４Ａのドレインは、電流供給抵抗３Ｂの第２端に接続される。ＮＭＯＳトランジスタ４Ａのゲートと、ＮＭＯＳトランジスタ４Ａのドレインは、短絡される。ＮＭＯＳトランジスタ４Ａのソースは、グランド電位の印加端に接続される。ＮＭＯＳトランジスタ４Ａ，４Ｂのゲート同士は、接続される。ＮＭＯＳトランジスタ４Ｂのソースは、定電流抵抗４Ｃの第１端に接続される。定電流抵抗４Ｃの第２端は、グランド電位の印加端に接続される。

電流供給部３によりＮＭＯＳトランジスタ４Ａのゲートに電流が供給されると、定電流抵抗４Ｃにおいて定電流が生成される。当該定電流の生成については、後に詳述する。

出力カレントミラー５は、定電流回路４において生成される定電流をミラーリングして出力する回路であり、ＰＭＯＳトランジスタ５Ａ，５Ｂを有する。入力側のＰＭＯＳトランジスタ５Ａのソースは、電源電圧ＶＣＣの印加端に接続される。ＰＭＯＳトランジスタ５Ａのゲートと、ＰＭＯＳトランジスタ５Ａのドレインは、短絡される。ＰＭＯＳトランジスタ５Ａのドレインは、ＮＭＯＳトランジスタ４Ｂのドレインに接続される。ＰＭＯＳトランジスタ５Ａ，５Ｂのゲート同士は、接続される。ＰＭＯＳトランジスタ５Ｂのソースは、電源電圧ＶＣＣの印加端に接続される。ＰＭＯＳトランジスタ５Ｂのドレインは、出力電流を出力するための出力端子Ｔｏｕｔに接続される。

ＰＭＯＳトランジスタ６は、出力カレントミラー５におけるＰＭＯＳトランジスタ５Ａ，５Ｂの有効・無効を切り替えるスイッチである。ＰＭＯＳトランジスタ６のソースは、電源電圧ＶＣＣの印加端に接続される。ＰＭＯＳトランジスタ６のドレインは、ＰＭＯＳトランジスタ５Ａのドレインに接続される。ＰＭＯＳトランジスタ６のゲートは、ノードＮＤ２に接続される。これにより、パワーダウン信号ＰＤＢがインバータ１，２それぞれによりレベル反転された信号に基づき、ＰＭＯＳトランジスタ６のオンオフが切り替えられる。

ブースト回路７は、出力カレントミラー５の起動を高速化するための回路であり、キャパシタ７Ａと、ブースト抵抗７Ｂと、を有する。キャパシタ７Ａの第１端は、ノードＮＤ１に接続される。キャパシタ７Ａの第２端は、ブースト抵抗７Ｂの第１端に接続される。ブースト抵抗７Ｂの第２端は、ＰＭＯＳトランジスタ５Ａのドレインに接続される。すなわち、キャパシタ７Ａとブースト抵抗７Ｂは、直列に接続される。

＜２．電流源回路の動作＞
上記のような構成の電流源回路１０の動作について、図２および図３を参照して説明する。

図２は、電流源回路１０のパワーダウン状態を示す図である。パワーダウン状態では、パワーダウン信号ＰＤＢは、ローレベルである。これにより、パワーダウンＰＤＢがインバータ１によりレベル反転されてノードＮＤ１に生じる信号は、ハイレベルである。従って、ＰＭＯＳトランジスタ３Ａはオフ状態とされ、電流供給部３によりＮＭＯＳトランジスタ４Ａのゲートに電流は供給されない。このとき、ノードＮＤ１に生じる信号がインバータ２によりレベル反転されてノードＮＤ２に生じる信号は、ローレベルである。これにより、ＰＭＯＳトランジスタ６は、オン状態とされる。従って、ＰＭＯＳトランジスタ５Ａ，５Ｂのゲートがハイレベルとされ、ＰＭＯＳトランジスタ５Ａ，５Ｂはオフ状態（無効）とされる。

図３は、電流源回路１０のパワーオン状態を示す図である。パワーオン状態では、パワーダウン信号ＰＤＢは、ハイレベルである。これにより、パワーダウンＰＤＢがインバータ１によりレベル反転されてノードＮＤ１に生じる信号は、ローレベルである。従って、ＰＭＯＳトランジスタ３Ａはオン状態とされ、電流供給部３によりＮＭＯＳトランジスタ４Ａのゲートに電流が供給される。

ここで、ＮＭＯＳトランジスタ４ＢのＶｔｈ（しきい値電圧）は、ＮＭＯＳトランジスタ４ＡのＶｔｈよりも低くしている。ＮＭＯＳトランジスタ４Ａ，４Ｂのゲートの電位は共通であり、定電流抵抗４ＣをＮＭＯＳトランジスタ４ＢのソースとＮＭＯＳトランジスタ４Ａのソースとの間に接続しているので、ＮＭＯＳトランジスタ４Ａ，４ＢのＶｔｈの差をΔＶｔｈとすると、定電流抵抗４Ｃには、定電流Ｉｃ＝ΔＶｔｈ／Ｒ（Ｒ：定電流抵抗４Ｃの抵抗値）が生成される。

このとき、ノードＮＤ１に生じる信号がインバータ２によりレベル反転されてノードＮＤ２に生じる信号は、ハイレベルである。これにより、ＰＭＯＳトランジスタ６は、オフ状態とされる。従って、出力カレントミラー５におけるＰＭＯＳトランジスタ５Ａ，５Ｂは有効とされる。ここで、ブースト回路７Ａにおけるキャパシタ７Ａの第１端には、ノードＮＤ１に生じるローレベルの信号が印加されるため、ＰＭＯＳトランジスタ５Ａ，５Ｂのゲート電圧がブースト回路７により低下される。すなわち、ブースト回路７は、出力カレントミラー５におけるＰＭＯＳトランジスタ５Ａ，５Ｂのゲート電圧をＰＭＯＳトランジスタ５Ａ，５Ｂをオンさせる方向に変化させる。これにより、定電流回路４において生成される定電流Ｉｃが出力カレントミラー５によりミラーリングされて出力端子Ｔｏｕｔから出力電流Ｉｏｕｔとして出力される。なお、ブースト回路７においてブースト抵抗７ＢによりＰＭＯＳトランジスタ５Ａ，５Ｂのゲート電圧の変化を緩衝する。

このように本実施形態では、定電流回路４の構成により、起動回路が不要となり、パワーダウン信号ＰＤＢがローレベルからハイレベルに切り替えられてから出力電流Ｉｏｕｔが立ち上がって定常化するまでの起動時間を短縮できる。さらに、ブースト回路７を設けることにより、出力カレントミラー５の起動を高速化し、上記起動時間をさらに短縮している。また、起動回路が不要となり、回路面積を小さくすることができる。

＜３．ＮＭＯＳトランジスタの構成＞
ここで、定電流回路４におけるＮＭＯＳトランジスタ４Ａ，４Ｂの構成例について説明する。図４は、ＮＭＯＳトランジスタ４Ａ，４Ｂの縦構造の一例を示す図である。

図４に示す構造においては、埋め込み層（ＢＬ）４２は、Ｐ型基板４１上に形成される。Ｐウェル層（ＨＶＰＷ）４３は、埋め込み層４２上に形成される。Ｐウェル層４３の表面部においては、横方向の一方にＮ＋型領域４３１が形成され、他方にＮ＋型領域４３２が形成される。Ｎ＋型領域４３１がソース領域に相当し、Ｎ＋型領域４３２がドレイン領域に相当する。Ｐウェル層４３の表面部においてＮ＋型領域４３１，４３２の間にはチャネル領域４３３が形成される。ゲート酸化膜４４は、チャネル領域４３３上に形成される。ゲート電極４５は、ゲート酸化膜４４上に形成される。

ＮＭＯＳトランジスタ４Ａ，４Ｂの両方において、ゲート電極４５は、Ｐ型ポリシリコンまたはＮ型ポリシリコンにより形成される。そして、ゲート電極４５における不純物のドープ量の差により、ゲートのフェルミ準位を異ならせることで、ＮＭＯＳトランジスタ４Ａ，４ＢのＶｔｈに差を設けている。

または、ＮＭＯＳトランジスタ４Ａのゲート電極４５をＰ型ポリシリコンにより形成し、ＮＭＯＳトランジスタ４Ｂのゲート電極４５をＮ型ポリシリコンにより形成することで、ＮＭＯＳトランジスタ４ＢのＶｔｈをＮＭＯＳトランジスタ４ＡのＶｔｈよりも低くしてもよい。

＜４．電流源回路の変形例＞
図５は、電流源回路１０の変形例を示す図である。図５に示す電流源回路１０においては、先述した実施形態（図１）と比べて、パワーダウンスイッチ８を設けている。なお、パワーダウンスイッチ８を設けることに伴い、電流供給部３からＰＭＯＳトランジスタ３Ａは除いている。

パワーダウンスイッチ８は、ＮＭＯＳトランジスタにより構成される。ＮＭＯＳトランジスタ４Ａのソースと定電流抵抗４Ｃの第２端は、パワーダウンスイッチ８のドレインに共通接続される。パワーダウンスイッチ８のソースは、グランド電位の印加端に接続される。パワーダウンスイッチ８のゲートは、ノードＮＤ２に接続される。

このような構成により、図５に示すように、パワーダウン状態（パワーダウン信号ＰＤＢ＝ローレベル）では、ノードＮＤ２がローレベルとなり、パワーダウンスイッチ８はオフ状態とされる。先述した実施形態（図１）では、ＮＭＯＳトランジスタ４ＢのＶｔｈが低いため、パワーダウン状態においてＮＭＯＳトランジスタ４Ｂにリーク電流が流れる可能性がある。これに対し、本実施形態においては、パワーダウンスイッチ８がオフ状態となるため、ＮＭＯＳトランジスタ４Ｂにリーク電流が流れることを阻止できる。

＜５．定電流回路の変形例＞
電流源回路において、定電流回路４は、図６に示すような構成としてもよい。図６に示す定電流回路４は、ＰＭＯＳトランジスタ４Ｄ，４Ｅを有している。ＰＭＯＳトランジスタ４Ｄのソースは、電源電圧ＶＣＣ（固定電圧）の印加端に接続される。ＰＭＯＳトランジスタ４ＤのゲートとＰＭＯＳトランジスタ４Ｄのドレインは、短絡される。ＰＭＯＳトランジスタ４Ｄ，４Ｅのゲート同士は、接続される。ＰＭＯＳトランジスタ４Ｅのソースは、定電流抵抗４Ｃの第１端に接続される。定電流抵抗４Ｃの第２端は、電源電圧ＶＣＣの印加端に接続される。

ＰＭＯＳトランジスタ４ＥのＶｔｈは、ＰＭＯＳトランジスタ４ＤのＶｔｈより低くしている。これにより、定電流抵抗４Ｃには、ＰＭＯＳトランジスタ４Ｄ，４ＥのＶｔｈの差をΔＶｔｈとして、定電流Ｉｃ＝ΔＶｔｈ／Ｒが生成される。

＜６．温度特性補償＞
ここで、温度特性補償を行うことが可能な電流源回路について説明する。図７は、温度特性補償を行うことが可能な電流源回路１０の第１構成例を示す図である。

図７に示す電流源回路１０において、ＮＭＯＳトランジスタ４Ａは、エンハンスメント型ＭＯＳＦＥＴにより構成され、ＮＭＯＳトランジスタ４Ｂは、デプレッション型ＭＯＳＦＥＴにより構成される。

電流供給部３は、デプレッション型ＭＯＳＦＥＴにより構成されるＮＭＯＳトランジスタ３１と、バイアス抵抗３２と、を有する定電流源である。ＮＭＯＳトランジスタ３１のソースは、バイアス抵抗３２の第１端に接続される。バイアス抵抗３２の第２端は、ＮＭＯＳトランジスタ３１のゲートに接続される。バイアス抵抗３２の第２端は、ＮＭＯＳトランジスタ４Ａのドレインに接続される。

出力カレントミラー５におけるＰＭＯＳトランジスタ５Ｂのドレインは、電流源９に接続される。電流源９は、ＮＭＯＳトランジスタ９１を有する。ＮＭＯＳトランジスタ９１のドレインは、ＰＭＯＳトランジスタ５Ｂのドレインに接続される。ＮＭＯＳトランジスタ９１のゲートは、ＮＭＯＳトランジスタ４Ａのゲートに接続される。ＮＭＯＳトランジスタ４ＡとＮＭＯＳトランジスタ９１によりカレントミラーが構成される。

ここで、電流供給部３により生成される参照電流Ｉｒｅｆは、温度が高いほど増加する正の温度特性を有するとする。この場合、参照電流Ｉｒｅｆに基づいてＰＭＯＳトランジスタ５Ｂに流れる電流ＩＢは、正の温度特性を有する。ここで、電流源９を流れる電流Ｉ９は参照電流Ｉｒｅｆに基づくので、正の温度特性を有する。従って、ＰＭＯＳトランジスタ５Ｂのドレインと電流源９とが接続されるノードＮＢから出力される出力電流ＩｏｕｔＢは、電流ＩＢから電流Ｉ９を減算することで生成されるため、温度特性がキャンセルされ、温度に応じた電流変化を抑制することができる。

また、図７に示す構成では、ＰＭＯＳトランジスタ５Ａとゲート同士が接続されるＰＭＯＳトランジスタとして、ＰＭＯＳトランジスタ５Ｂに加えて、ＰＭＯＳトランジスタ５Ｃ，５Ｄなどを設けることが可能である。図７に示す例では、ＰＭＯＳトランジスタ５Ｃのドレインには電流源９を接続し、ＰＭＯＳトランジスタ５Ｄについては電流源９を設けていない。これにより、ＰＭＯＳトランジスタ５Ｃ（出力電流ＩｏｕｔＣ）については温度補償を行い、ＰＭＯＳトランジスタ５Ｄ（出力電流ＩｏｕｔＤ）については温度補償を行わないといったように、出力ごとに温度補償を行うかを選択できる。

図８は、温度特性補償を行うことが可能な電流源回路１０の第２構成例を示す図である。図８に示す構成の図７に示す構成との相違点は、ＮＭＯＳトランジスタ４Ｂのソースと定電流抵抗４Ｃとが接続されるノードＮ４に電流源９が接続されること、及びＰＭＯＳトランジスタ５Ｂのドレインに図７のＮＭＯＳトランジスタ９１が接続されていないことである。本構成では、電流源９は、電流供給部３と同様な構成であり、デプレッション型ＭＯＳＦＥＴにより構成されるＮＭＯＳトランジスタ９２と、バイアス抵抗９３と、を有する。ただし、例えばバイアス抵抗９３の抵抗値は調整され、バイアス抵抗３２の抵抗値と異ならせる。

ここで、電流供給部３により生成される参照電流Ｉｒｅｆは、温度が高いほど増加する正の温度特性を有するとする。この場合、電流源９により生成される電流Ｉ９がノードＮ４に注入され、電流Ｉ９は正の温度特性を有する。これにより、ＮＭＯＳトランジスタ４Ｂのゲート・ソース間電圧Ｖｇｓが温度が高いほど絞られ、ＮＭＯＳトランジスタ４Ｂに流れる電流の温度特性がキャンセルされる。従って、ＰＭＯＳトランジスタ５Ｂに流れる出力電流Ｉｏｕｔは、温度に応じた電流変化を抑制することができる。

なお、第１構成例（図７）では、温度によって電流ＩＢが増加した分を捨てる構成のため、消費電流が比較的大きいが、第２構成例（図８）であれば、出力電流Ｉｏｕｔの増加を抑制するので消費電流が比較的小さくなる。

なお、上記第１構成例および第２構成例のいずれも、参照電流Ｉｒｅｆが負の温度特性を有する場合は、電流源９により生成される電流Ｉ９が負の温度特性を有するようにすればよい。

＜７．その他＞
なお、本開示に係る種々の技術的特徴は、上記実施形態の他、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味および範囲内に属する全ての変更が含まれると理解されるべきである。

＜８．付記＞
以上の通り、例えば、本開示に係る電流源回路（１０）は、
固定電圧（ＧＮＤ）の印加端に接続可能なソースと、ドレインと、前記ドレインと短絡されるゲートを有する第１のＭＯＳトランジスタ（４Ａ）と、
前記第１のＭＯＳトランジスタよりもＶｔｈが低く、かつ前記第１のＭＯＳトランジスタのゲートに接続されるゲートを有する第２のＭＯＳトランジスタ（４Ｂ）と、
前記第２のＭＯＳトランジスタのソースと前記第１のＭＯＳトランジスタのソースとの間に接続される第１の抵抗（４Ｃ）と、
を有する定電流回路（４）と、
前記第１のＭＯＳトランジスタのゲートに電流を供給する電流供給部（３）と、
を備える構成としている（第１の構成）。

また、上記第１の構成において、前記第２のＭＯＳトランジスタ（４Ｂ）のドレインに入力側が接続される出力カレントミラー（５）と、前記出力カレントミラーにおけるＭＯＳトランジスタ（５Ａ，５Ｂ）のゲート電圧を当該ＭＯＳトランジスタをオンさせる方向に変化させるブースト回路（７）と、をさらに備える構成としてもよい（第２の構成）。

また、上記第２の構成において、前記ブースト回路（７）は、キャパシタ（７Ａ）と第２の抵抗（３Ｂ）とを直列に接続した構成を有する構成としてもよい（第３の構成）。

また、上記第１から第３のいずれかの構成において、前記第１のＭＯＳトランジスタ（４Ａ）のソースと前記第１の抵抗（４Ｃ）とに共通接続される第１端と、前記固定電圧（ＧＮＤ）の印加端に接続可能な第２端とを有するパワーダウンスイッチ（８）をさらに備える構成としてもよい（第４の構成）。

また、上記第１から第４のいずれかの構成において、前記第１のＭＯＳトランジスタ（４Ａ）および前記第２のＭＯＳトランジスタ（４Ｂ）は、いずれもＮＭＯＳトランジスタにより構成され、前記固定電圧は、グランド電位である構成としてもよい（第５の構成）。

また、上記第５の構成において、前記電流供給部（３）は、電源電圧（ＶＣＣ）の印加端と前記第１のＭＯＳトランジスタ（４Ａ）のドレインとの間に直列に接続可能なスイッチ素子（３Ａ）と第３の抵抗（３Ｂ）とを有する構成としてもよい（第６の構成）。

また、上記第１から第６のいずれかの構成において、前記第１のＭＯＳトランジスタ（４Ａ）のゲート電極および前記第２のＭＯＳトランジスタ（４Ｂ）のゲート電極は両方ともＰ型ポリシリコンまたはＮ型ポリシリコンにより形成され、前記ゲート電極において不純物のドープ量に差を設けることで、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとでＶｔｈの差を設けている構成としてもよい（第７の構成）。

また、上記第１から第６のいずれかの構成において、前記第１のＭＯＳトランジスタ（４Ａ）の前記ゲート電極は、Ｐ型ポリシリコンにより形成され、前記第２のＭＯＳトランジスタ（４Ｂ）の前記ゲート電極は、Ｎ型ポリシリコンにより形成される構成としてもよい（第８の構成）。

また、上記第１の構成において、前記第２のＭＯＳトランジスタ（４Ｂ）のドレインに入力側が接続される出力カレントミラー（５）と、
前記電流供給部（３）の電流の温度特性と同じ極性の温度特性を有する電流を生成するように構成される電流源（９）と、をさらに備え、
前記出力カレントミラーの出力から前記電流源により生成される電流が減算されることで出力電流が生成される構成としてもよい（第９の構成）。

また、上記第９の構成において、前記出力カレントミラー（５）における入力側トランジスタ（５Ａ）のゲートに接続されるゲートを有する複数の出力側トランジスタ（５Ｂ，５Ｃ，５Ｄ）を備え、
前記複数の出力側トランジスタのいずれか（５Ｂ，５Ｃ）に対応して前記電流源（９）が設けられ、前記複数の出力側トランジスタのいずれか（５Ｄ）に対応して前記電流源が設けられない構成としてもよい（第１０の構成）。

また、上記第９または第１０の構成において、前記電流源（９）は、前記第１のＭＯＳトランジスタ（４Ａ）のゲートに接続されるゲートを含むＭＯＳトランジスタ（９１）を有する構成としてもよい（第１１の構成）。

また、上記第１の構成において、前記第２のＭＯＳトランジスタ（４Ｂ）のドレインに入力側が接続される出力カレントミラー（５）と、
前記電流供給部（３）の電流の温度特性と同じ極性の温度特性を有する電流を生成するように構成される電流源（９）と、をさらに備え、
前記電流源により生成される電流を前記第２のＭＯＳトランジスタのソースと前記第１の抵抗（４Ｃ）が接続されるノード（Ｎ４）に注入する構成としてもよい（第１２の構成）。

また、上記第１２の構成において、前記電流源（９）は、
デプレッション型ＭＯＳＦＥＴにより構成されるＮＭＯＳトランジスタ（９２）と、
前記ＮＭＯＳトランジスタのソースに接続される第１端と前記ＮＭＯＳトランジスタのゲートに接続される第２端とを有するバイアス抵抗（９３）と、を有する構成としてもよい（第１３の構成）。

また、上記第１から第１３のいずれかの構成において、前記第１のＭＯＳトランジスタは、エンハンスメント型ＭＯＳＦＥＴにより構成され、前記第２のＭＯＳトランジスタは、デプレッション型ＭＯＳＦＥＴにより構成される構成としてもよい（第１４の構成）。

本開示は、各種回路に電流を供給するための電流源として利用することが可能である。

１ インバータ
１Ａ ＰＭＯＳトランジスタ
１Ｂ ＮＭＯＳトランジスタ
２ インバータ
２Ａ ＰＭＯＳトランジスタ
２Ｂ ＮＭＯＳトランジスタ
３ 電流供給部
３Ａ ＰＭＯＳトランジスタ
３Ｂ 電流供給抵抗
４ 定電流回路
４Ａ，４Ｂ ＮＭＯＳトランジスタ
４Ｃ 定電流抵抗
４Ｄ，４Ｅ ＰＭＯＳトランジスタ
５ 出力カレントミラー
５Ａ，５Ｂ ＰＭＯＳトランジスタ
５Ｃ，５Ｄ ＰＭＯＳトランジスタ
６ ＰＭＯＳトランジスタ
７ ブースト回路
７Ａ キャパシタ
７Ｂ ブースト抵抗
８ パワーダウンスイッチ
９ 電流源
１０ 電流源回路
３１ ＮＭＯＳトランジスタ
３２ バイアス抵抗
４１ Ｐ型基板
４２ 埋め込み層
４３ Ｐウェル層
４４ ゲート酸化膜
４５ ゲート電極
９１ ＮＭＯＳトランジスタ
９２ ＮＭＯＳトランジスタ
９３ バイアス抵抗
４３１，４３２ Ｎ＋型領域
４３３ チャネル領域
Ｔｏｕｔ 出力端子

Claims (14)

1. 固定電圧の印加端に接続可能なソースと、ドレインと、前記ドレインと短絡されるゲートを有する第１のＭＯＳトランジスタと、
   前記第１のＭＯＳトランジスタよりもＶｔｈが低く、かつ前記第１のＭＯＳトランジスタのゲートに接続されるゲートを有する第２のＭＯＳトランジスタと、
   前記第２のＭＯＳトランジスタのソースと前記第１のＭＯＳトランジスタのソースとの間に接続される第１の抵抗と、
   を有する定電流回路と、
   前記第１のＭＯＳトランジスタのゲートに電流を供給する電流供給部と、
   を備える、電流源回路。
2. 前記第２のＭＯＳトランジスタのドレインに入力側が接続される出力カレントミラーと、
   前記出力カレントミラーにおけるＭＯＳトランジスタのゲート電圧を当該ＭＯＳトランジスタをオンさせる方向に変化させるブースト回路と、
   をさらに備える、請求項１に記載の電流源回路。
3. 前記ブースト回路は、キャパシタと第２の抵抗とを直列に接続した構成を有する、請求項２に記載の電流源回路。
4. 前記第１のＭＯＳトランジスタのソースと前記第１の抵抗とに共通接続される第１端と、前記固定電圧の印加端に接続可能な第２端とを有するパワーダウンスイッチをさらに備える、請求項１に記載の電流源回路。
5. 前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳトランジスタは、いずれもＮＭＯＳトランジスタにより構成され、
   前記固定電圧は、グランド電位である、請求項１に記載の電流源回路。
6. 前記電流供給部は、電源電圧の印加端と前記第１のＭＯＳトランジスタのドレインとの間に直列に接続可能なスイッチ素子と第３の抵抗とを有する、請求項５に記載の電流源回路。
7. 前記第１のＭＯＳトランジスタのゲート電極および前記第２のＭＯＳトランジスタのゲート電極は両方ともＰ型ポリシリコンまたはＮ型ポリシリコンにより形成され、
   前記ゲート電極において不純物のドープ量に差を設けることで、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとでＶｔｈの差を設けている、請求項１に記載の電流源回路。
8. 前記第１のＭＯＳトランジスタの前記ゲート電極は、Ｐ型ポリシリコンにより形成され、
   前記第２のＭＯＳトランジスタの前記ゲート電極は、Ｎ型ポリシリコンにより形成される、請求項１に記載の電流源回路。
9. 前記第２のＭＯＳトランジスタのドレインに入力側が接続される出力カレントミラーと、
   前記電流供給部の電流の温度特性と同じ極性の温度特性を有する電流を生成するように構成される電流源と、をさらに備え、
   前記出力カレントミラーの出力から前記電流源により生成される電流が減算されることで出力電流が生成される、請求項１に記載の電流源回路。
10. 前記出力カレントミラーにおける入力側トランジスタのゲートに接続されるゲートを有する複数の出力側トランジスタを備え、
    前記複数の出力側トランジスタのいずれかに対応して前記電流源が設けられ、前記複数の出力側トランジスタのいずれかに対応して前記電流源が設けられない、請求項９に記載の電流源回路。
11. 前記電流源は、前記第１のＭＯＳトランジスタのゲートに接続されるゲートを含むＭＯＳトランジスタを有する、請求項９または請求項１０に記載の電流源回路。
12. 前記第２のＭＯＳトランジスタのドレインに入力側が接続される出力カレントミラーと、
    前記電流供給部の電流の温度特性と同じ極性の温度特性を有する電流を生成するように構成される電流源と、をさらに備え、
    前記電流源により生成される電流を前記第２のＭＯＳトランジスタのソースと前記第１の抵抗が接続されるノードに注入する、請求項１に記載の電流源回路。
13. 前記電流源は、
    デプレッション型ＭＯＳＦＥＴにより構成されるＮＭＯＳトランジスタと、
    前記ＮＭＯＳトランジスタのソースに接続される第１端と前記ＮＭＯＳトランジスタのゲートに接続される第２端とを有するバイアス抵抗と、
    を有する、請求項１２に記載の電流源回路。
14. 前記第１のＭＯＳトランジスタは、エンハンスメント型ＭＯＳＦＥＴにより構成され、前記第２のＭＯＳトランジスタは、デプレッション型ＭＯＳＦＥＴにより構成される、請求項１に記載の電流源回路。

Images