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JP2021500736A - 静電気保護回路、アレイ基板、及び表示装置 - Google Patents

静電気保護回路、アレイ基板、及び表示装置 Download PDF

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Abstract

当該静電気保護回路は、少なくとも１つの第１トランジスタ（Ｍ１）と少なくとも１つの第２トランジスタ（Ｍ２）とを含み、第１トランジスタ（Ｍ１）のゲート（１１）および第１極（１２）は第１信号線（Ｐ１）に接続され、第１トランジスタ（Ｍ１）の第２極（１３）は第２信号線（Ｐ２）に接続され、第２トランジスタ（Ｍ２）のゲート（２１）および第１極（２２）は第２信号線（Ｐ２）に接続され、第２トランジスタ（Ｍ２）の第２極（２３）は第１信号線（Ｐ１）に接続される。第１トランジスタ（Ｍ１）は、第１信号線（Ｐ１）で発生した静電気を第２信号線（Ｐ２）に放電することができ、第２トランジスタ（Ｍ２）は、第２信号線（Ｐ２）で発生した静電気を第１信号線（Ｐ１）に放電することができるので、静電気による短絡などの欠陥を回避することができ、さらに、当該静電気保護回路は、アレイ基板上に別途の配線を必要とせず、占有スペースが小さい。

Description

本開示は、２０１７年１０月２３日に中国特許庁に提出された出願番号２０１７１０９９４７２４.６、発明の名称「静電気保護回路、アレイ基板、及び表示装置」の中国特許出願の優先権を主張し、その全ての内容は参照により本明細書に援用する。
本開示は静電気保護回路、アレイ基板、及び表示装置に関するものである。
表示装置の解像度が高くなるにつれて、表示装置のアレイ基板上に配置された信号線がますます密になり、隣接する信号線の間の間隔もますます小さくなるため、隣接する信号線の間にも静電気による漏電や短絡などの欠陥がより発生しやすくなる。さまざまな信号線の正常な作動を保証するために、アレイ基板上に、信号線に接続された静電気保護デバイスを配置する。
関連技術における静電気保護デバイスは、一般的に、複数のトランジスタと、共通電極線や短絡環などの少なくとも１つの静電気保護線とを含む。各トランジスタは、信号線で発生した静電気を当該静電気防護線にタイミングよく放電するために、１つの信号線と当該静電気防護線にそれぞれ接続することができる。
しかしながら、関連技術における静電気保護デバイスは、アレイ基板上に別途の静電気保護線を必要とし、この結果、静電気保護デバイスが占めるスペースが大きく、狭額縁の表示パネルの実現に不利である。
本開示は、静電気保護回路、アレイ基板、及び表示装置を提供する。技術案は以下の通りである。
一側面において、少なくとも１つの第１トランジスタと少なくとも１つの第２トランジスタとを含み、前記第１トランジスタのゲートおよび第１極は第１信号線に接続され、前記第１トランジスタの第２極は第２信号線に接続され、前記第２トランジスタのゲートおよび第１極は前記第２信号線に接続され、前記第２トランジスタの第２極は前記第１信号線に接続され、ここで、前記第１信号線および前記第２信号線は、アレイ基板上の任意の２つの隣接する信号線である、静電気保護回路に関する。
選択肢の一つとして、前記第１トランジスタ及び前記第２トランジスタはいずれも薄膜トランジスタであり、前記第１トランジスタのゲートは、前記第１信号線と同層に配置され、前記第２トランジスタのゲートは、前記第２信号線と同層に配置される。
選択肢の一つとして、前記第１トランジスタ及び前記第２トランジスタはいずれも薄膜トランジスタであり、前記第１トランジスタの第１極及び第２極は、前記第１信号線と同層に配置され、前記第２トランジスタの第１極及び第２極は、前記第２信号線と同層に配置される。
選択肢の一つとして、前記第１トランジスタは薄膜トランジスタであり、前記第１信号線は、異なる層に配置された第１導線と第２導線とを含み、前記第１導線のリード部分は、リード領域に設けられたオーバーホールによって前記第２導線のリード部分に接続され、前記第１トランジスタのゲートは前記第１導線のリード部分で構成され、前記第１トランジスタの第１極は前記第２導線のリード部分で構成され、前記第１トランジスタの第２極は前記第２信号線のリード部分で構成される。
前記第２トランジスタは薄膜トランジスタであり、前記第２信号線は、異なる層に配置された第３導線と第４導線とを含み、前記第３導線のリード部分は、リード領域に設けられたオーバーホールによって前記第４導線のリード部分に接続され、前記第２トランジスタのゲートは前記第３導線のリード部分で構成され、前記第２トランジスタの第１極は前記第４導線のリード部分で構成され、前記第２トランジスタの第２極は前記第１信号線のリード部分で構成される。
選択肢の一つとして、各トランジスタのチャネルのアスペクト比は１／４以下である。
選択肢の一つとして、各トランジスタのチャネルの前記アレイ基板上への正射影は、曲折された蛇行形状である。
選択肢の一つとして、前記第１トランジスタのチャネルの前記アレイ基板上への正射影は、前記第１信号線の前記アレイ基板上への正射影内にあり、前記第２トランジスタのチャネルの前記アレイ基板上への正射影は、前記第２信号線の前記アレイ基板上への正射影内にある。
選択肢の一つとして、前記第１トランジスタの第１極の前記アレイ基板上への正射影は、前記第１信号線の前記アレイ基板上への正射影内にあり、前記第２トランジスタの第１極の前記アレイ基板上への正射影は、前記第２信号線の前記アレイ基板上への正射影内にある。
選択肢の一つとして、各トランジスタの第１極と第２極の少なくとも一方のチャネルに近い端のアレイ基板上への正射影は、三角形または台形であり、前記三角形の先端は前記チャネルに向かって、前記台形の上底は下底に対して前記チャネルに近い。
選択肢の一つとして、各トランジスタのチャネルの第１極に近い端のアレイ基板上への正射影は、三角形または台形であり、前記三角形の先端は前記第１極に向かって、前記台形の上底は下底に対して前記第１極に近く、及び／または、各トランジスタのチャネルの第２極に近い端のアレイ基板上への正射影は、三角形または台形であり、前記三角形の先端は前記第２極に向かって、前記台形の上底は下底に対して前記第２極に近い。
別の側面において、少なくとも１つの第１トランジスタと少なくとも１つの第２トランジスタを形成することを含み、ここで、前記第１トランジスタのゲートおよび第１極は第１信号線に接続され、前記第１トランジスタの第２極は第２信号線に接続され、前記第２トランジスタのゲートおよび第１極は前記第２信号線に接続され、前記第２トランジスタの第２極は前記第１信号線に接続され、前記第１信号線および前記第２信号線は、アレイ基板上の任意の２つの隣接する信号線である、
静電気保護回路の製造方法に関する。
選択肢の一つとして、前記第１トランジスタ及び前記第２トランジスタはいずれも薄膜トランジスタであり、前記第１トランジスタのゲートと前記第１信号線は、一次パターニングプロセスによって形成され、前記第２トランジスタのゲートと前記第２信号線は、一次パターニングプロセスによって形成される。
選択肢の一つとして、前記第１トランジスタ及び前記第２トランジスタはいずれも薄膜トランジスタであり、前記第１トランジスタの第１極及び第２極と前記第１信号線は、一次パターニングプロセスによって形成され、前記第２トランジスタの第１極及び第２極と前記第２信号線は、一次パターニングプロセスによって形成される。
選択肢の一つとして、前記第１トランジスタは薄膜トランジスタであり、前記第１信号線は、異なる層に形成された第１導線と第２導線とを含み、前記第１導線のリード部分は、リード領域に形成されたオーバーホールによって前記第２導線のリード部分に接続され、前記第１トランジスタのゲートは前記第１導線のリード部分で形成され、前記第１トランジスタの第１極は前記第２導線のリード部分で形成され、前記第１トランジスタの第２極は前記第２信号線のリード部分で形成される。
また別の側面において、上述の側面に記載の静電気保護回路を含むアレイ基板に関する。
選択肢の一つとして、前記アレイ基板上に複数の信号線が配置され、前記複数の信号線のうち、２つの隣接する信号線の間に前記静電気保護回路が配置される。
さらに別の側面において、上述の側面に記載のアレイ基板を含む表示装置に関する。
本開示の実施例による静電気保護回路の概略構造図である。 本開示の実施例による静電気保護回路の等価回路図である。 本開示の実施例による別の静電気保護回路の等価回路図である。 本開示の実施例による別の静電気保護回路の概略構造図である。 本開示の実施例によるまた別の静電気保護回路の概略構造図である。 本開示の実施例によるさらに別の静電気保護回路の概略構造図である。 本開示の実施例によるさらに別の静電気保護回路の概略構造図である。 本開示の実施例によるさらに別の静電気保護回路の概略構造図である。 本開示の実施例による静電気保護回路の製造方法のフローチャートである。
本開示の原理および利点をより明確にするために、以下、図面を参照して本開示の実施形態をさらに詳しく説明する。
本開示の実施例において使用されるトランジスタは、いずれも薄膜トランジスタであってもよく、回路内での作用に応じて本開示の実施例において使用されるトランジスタは、主にスイッチングトランジスタである。ここで使用されるスイッチングトランジスタのソースとドレインは対称であるので、そのソースとドレインは交換可能である。本開示の実施例において、ソースを第１極と呼び、ドレインを第２極と呼ぶことができる。または、ソースを第２極と呼び、ドレインを第１極と呼んでもよい。図中の形態によれば、トランジスタの中間端子がゲートであり、信号入力端子がソースであり、信号出力端子がドレインであることが規定されている。
本開示の実施例は、アレイ基板に適用可能な静電気保護回路を提供する。当該静電気保護回路は、少なくとも１つの第１トランジスタと少なくとも１つの第２トランジスタとを含むことができる。図１は、本開示の実施例による静電気保護回路の概略構造図である。
図２は、本開示の実施例による静電気保護回路の等価回路図である。図１および図２に示すように、当該静電気保護回路は、１つの第１トランジスタＭ１と１つの第２トランジスタＭ２とを含むことができる。図３は、本開示の実施例による別の静電気保護回路の等価回路図である。図３に示すように、当該静電気保護回路は、２つの第１トランジスタＭ１と２つの第２トランジスタＭ２とを含むことができる。
図１から図３を参照すると、第１トランジスタＭ１のゲート１１および第１極１２は第１信号線Ｐ１に接続され、第１トランジスタＭ１の第２極１３は第２信号線Ｐ２に接続されていることが分かる。第２トランジスタＭ２のゲート２１および第１極２２は当該第２信号線Ｐ２に接続され、第２トランジスタＭ２の第２極２３は当該第１信号線Ｐ１に接続されている。
当該第１信号線Ｐ１および当該第２信号線Ｐ２は、アレイ基板上の任意の２つの隣接する信号線であることができる。当該第１信号線Ｐ１に静電気が発生すると、当該少なくとも１つの第１トランジスタＭ１がオンして、当該第１信号線Ｐ１を第２信号線Ｐ２に接続することにより、当該第１信号線Ｐ１に発生した静電気を第２信号線Ｐ２に放電することができる。相応的に、当該第２信号線Ｐ２に静電気が発生すると、当該少なくとも１つの第２トランジスタＭ２がオンして、当該第２信号線Ｐ２を第１信号線Ｐ１に接続することにより、当該第２信号線Ｐ２に発生した静電気を第１信号線Ｐ１に放電することができる。これにより、信号線上に蓄積された静電気を隣接する信号線に放電することが実現できるため、静電気による信号線の短絡などの欠陥が生じる確率を低くすることができる。
本開示の実施例において、静電気保護回路には１つの第１トランジスタＭ１と１つの第２トランジスタＭ２が含まれると、当該静電気保護回路の構造は比較的簡単で、占有面積は小さい。静電気保護回路には複数の第１トランジスタＭ１と複数の第２トランジスタＭ２が含まれる場合には、ある第１トランジスタまたはある第２トランジスタが失効すると、他のトランジスタも当該静電気保護回路の正常な作動を保証できるので、当該静電気保護回路の信頼性を効果的に向上することができる。本開示の実施例において、適用ニーズに応じて、静電気保護回路の第１トランジスタと第２トランジスタの数を柔軟に選択でき、本開示の実施例は、これに対して限定しない。
以上により、本開示の実施例に係る静電気保護回路は、少なくとも１つの第１トランジスタと少なくとも１つの第２トランジスタとを含み、第１トランジスタのゲートおよび第１極は第１信号線に接続され、第１トランジスタの第２極は第２信号線に接続される。第２トランジスタのゲートおよび第１極は第２信号線に接続され、第２トランジスタの第２極は第１信号線に接続される。したがって、当該第１信号線と第２信号線のいずれかに静電気が発生すると、ゲートが当該静電気の発生した信号線に接続したトランジスタは、静電気を他方の信号線に放電することができ、静電気の効果的な放電が実現され、これにより、静電気による信号線の短絡などの欠陥が生じる確率を低くする。そして、当該静電気保護回路は、アレイ基板上に別途の配線を必要とせず、占有スペースが小さく、狭額縁の表示パネルの実現に有利である。
選択肢の一つとして、本開示の実施例において、第１トランジスタＭ１及び第２トランジスタＭ２はいずれも薄膜トランジスタであってもよい。
第１トランジスタＭ１のゲート１１は、当該第１信号線Ｐ１と同層に配置されてもよい。そして、第２トランジスタＭ２のゲート２１は、当該第２信号線Ｐ２と同層に配置されてもよい。
選択肢として、第１トランジスタＭ１の第１極１２及び第２極１３は、当該第１信号線Ｐ１と同層に配置されてもよい。そして、第２トランジスタＭ２の第１極２２及び第２極２３は、当該第２信号線Ｐ２と同層に配置されてもよい。
例示的に、図１に示すように、当該第１トランジスタＭ１のゲート１１および第１極１２は、いずれも当該第１信号線Ｐ１の一部であり、当該第２トランジスタＭ２のゲート２１および第１極２２は、いずれも当該第２信号線Ｐ２の一部である。これにより、各トランジスタが余分に多すぎる空間を占有することを回避し、アレイ基板の空間利用率を向上することができる。
選択肢の一つとして、本開示の実施例に係る静電気保護回路は、アレイ基板の非表示領域に配置されてもよい。例えば、アレイ基板のリード領域（ｆａｎ-ｏｕｔ領域とも呼ばれる）に配置することができ、当該リード領域には各信号線のリード部分が配置される。
選択肢の一つとして、本開示の実施例において、図１に示すように、当該第１信号線Ｐ１は、異なる層に配置された第１導線Ｐ１１と第２導線Ｐ１２とを含むことができる。当該第１導線Ｐ１１のリード部分は、リード領域に設けられたオーバーホール１４によって当該第２導線Ｐ１２のリード部分に接続される。例示的に、当該オーバーホール１４内に導電層１５が形成され、当該第２導線Ｐ１２のリード部分が当該導電層１５に接続され、当該導電層１５が第１導線Ｐ１１に接続されることにより、第２導線Ｐ１２と第１導線Ｐ１１との効果的な接続が実現される。当該導電層１５は、酸化インジウムスズ（Ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ、ＩＴＯ）によって作製できる。
第１トランジスタＭ１のゲート１１は当該第１導線Ｐ１１のリード部分で構成されてもよく、第１トランジスタＭ１の第１極１２は当該第２導線Ｐ１２のリード部分で構成されてもよく、第１トランジスタＭ１の第２極１３は当該第２信号線Ｐ２のリード部分で構成されてもよい。
選択肢の一つとして、図１に示すように、当該第２信号線Ｐ２は、異なる層に配置された第３導線Ｐ２１と第４導線Ｐ２２とを含むことができる。当該第３導線Ｐ２１のリード部分は、リード領域に設けられたオーバーホール２４によって当該第４導線Ｐ２２のリード部分に接続される。例示的に、当該オーバーホール２４内に導電層２５（例えば、ＩＴＯ層）が形成され、当該第４導線Ｐ２２のリード部分が当該導電層２５に接続され、当該導電層２５が第３導線Ｐ２１に接続されることにより、第４導線Ｐ２２と第３導線Ｐ２１との効果的な接続が実現される。
第２トランジスタＭ２のゲート２１は当該第３導線Ｐ２１のリード部分で構成されてもよく、第２トランジスタＭ２の第１極２２は当該第４導線Ｐ２２のリード部分で構成されてもよく、第２トランジスタの第２極２３は当該第１信号線Ｐ１のリード部分で構成されてもよい。
本開示の実施例において、当該第１信号線Ｐ１の第１導線Ｐ１１は、当該第２信号線Ｐ２の第３導線Ｐ２１と同層に配置されてもよく、当該第１信号線Ｐ１の第２導線Ｐ１２は、当該第２信号線Ｐ２の第４導線Ｐ２４と同層に配置されてもよい。相応的に、図１に示すように、第１トランジスタＭ１の第２極１３は、当該第４導線Ｐ２２のリード部分で構成されてもよく、第２トランジスタＭ２の第２極２３は、当該第２導線Ｐ１２のリード部分で構成されてもよい。
当該静電気保護回路において、各トランジスタがボトムゲート構造のトランジスタである場合、図１に示すように、当該第２導線Ｐ１２は、第１導線Ｐ１１のアレイ基板から離れた側に位置することができ、第４導線Ｐ２２も第３導線Ｐ２１のアレイ基板から離れた側に位置する。静電気保護回路において、各トランジスタがトップゲート構造のトランジスタであれば、当該第２導線Ｐ１２は、第１導線Ｐ１１のアレイ基板に近い側に位置することができ、第４導線Ｐ２２も第３導線Ｐ２１のアレイ基板に近い側に位置する。本開示の実施例において、トランジスタの具体的な構造に応じて、各信号線における２つの導線の相対位置関係を適応的に調整することができ、本開示の実施例は、これに対して限定しない。
本開示の実施例の選択可能な実施形態において、各信号線における各導線は、リード領域にあるリード部分と、周辺領域に伸びる導線部分とを含んでもよい。
例示的に、図４に示すように、第１信号線Ｐ１の第１導線Ｐ１１は、当該リード領域にあるリード部分Ｐ１１１と、周辺領域（例えば、ＰＡＤ領域とも呼ばれる圧着領域）に伸びる導線部分Ｐ１１２とを含むことができる。そして、当該第２導線Ｐ１２は、当該リード領域にあるリード部分Ｐ１２１と、周辺領域に伸びる導線部分Ｐ１２２とを含むことができる。相応的に、第２信号線Ｐ２の第３導線Ｐ２１は、リード部分Ｐ２１１と導線部分Ｐ２１２とを含むことができ、第４導線Ｐ２２は、リード部分Ｐ２２１と導線部分Ｐ２２２とを含むことができる。
本開示の実施例の別の選択可能な実施形態において、各信号線における一方の導線は、リード領域にあるリード部分と、周辺領域に伸びる導線部分とを含んでもよい。他方の導線は、リード領域にあるリード部分のみを含んでもよい。
例示的に、図５に示すように、第１信号線Ｐ１の第１導線Ｐ１１は、当該リード領域にあるリード部分のみを含むことができ、当該第２導線Ｐ１２は、当該リード領域にあるリード部分Ｐ１２１と、周辺領域に伸びる導線部分Ｐ１２２とを含むことができる。相応的に、第２信号線Ｐ２の第３導線Ｐ２１は、リード部分のみを含むことができ、第４導線Ｐ２２は、リード部分Ｐ２２１と導線部分Ｐ２２２とを含むことができる。
選択肢の一つとして、図６に示すように、第１信号線Ｐ１の第１導線Ｐ１１は、当該リード領域にあるリード部分Ｐ１１１と、周辺領域に伸びる導線部分Ｐ１１２とを含むことができ、当該第２導線Ｐ１２は、当該リード領域にあるリード部分のみを含むことができる。相応的に、第２信号線Ｐ２の第３導線Ｐ２１は、リード部分Ｐ２１１と導線部分Ｐ２１２とを含むことができ、第４導線Ｐ２２は、リード部分のみを含むことができる。
本開示の実施例において、各トランジスタのチャネルのアスペクト比は１／４以下である。ここで、チャネルのアスペクト比とは、チャネルの幅とチャネルの長さとの比であってもよく、トランジスタのリーク電流は、トランジスタのチャネルのアスペクト比に比例し、即ち、チャネルのアスペクト比が大きいほど、トランジスタのリーク電流が大きくなる。本開示の実施例において、各トランジスタのチャネルのアスペクト比を１／４以下に制御することにより、静電気保護回路における各トランジスタのリーク電流を効果的に低減することができ、つまり、各トランジスタから隣接する信号線に出力される電流の大きさを低減し、さらに静電気保護回路の静電保護能力を効果的に向上することができる。
選択肢の一つとして、本開示の実施例に係る静電気保護回路において、各トランジスタのチャネルの当該アレイ基板上への正射影は、曲折された蛇行形状であってもよい。これにより、チャネルの幅が一定である場合には、チャネルの長さを効果的に増加させ、さらにチャネルのアスペクト比を効果的に小さくして、トランジスタのリーク電流を低減することができる。例示的に、図１は、各トランジスタのチャネルの平面図を示す。図１から、第１トランジスタＭ１のチャネル１６および第２トランジスタＭ２のチャネル２６は、いずれも曲折された蛇行形状であることが分かる。
図１から、第１トランジスタＭ１のチャネル１６のアレイ基板上への正射影は、第１信号線Ｐ１の当該アレイ基板上への正射影内にあることができることも分かる。第２トランジスタＭ２のチャネル２６の当該アレイ基板上への正射影は、当該第２信号線Ｐ２の当該アレイ基板上への正射影内にあることもできる。
選択肢の一つとして、第１トランジスタＭ１の第１極１２のアレイ基板上への正射影は、当該第１信号線Ｐ１の当該アレイ基板上への正射影内にあることができる、第２トランジスタＭ２の第１極２２の当該アレイ基板上への正射影は、当該第２信号線Ｐ２の当該アレイ基板上への正射影内にあることもできる。
トランジスタのチャネルおよびトランジスタの第１極をアレイ基板上の信号線の被覆領域内に配置することにより、静電気保護回路におけるトランジスタが余分に多すぎる空間を占有することを回避し、アレイ基板の空間利用率を効果的に向上することができ、狭額縁の表示パネルの実現に有利である。
選択肢の一つとして、本開示の実施例において、各トランジスタの第１極と第２極の少なくとも一方のチャネルに近い端のアレイ基板上への正射影は、三角形または台形であってもよく、当該三角形の先端はチャネルに向かって、当該台形の上底は下底に対してチャネルに近い。これにより、トランジスタの第１極とチャネルとの接触面積を減少させることができ、またはトランジスタの第２極とチャネルとの接触面積を減少させることができるため、トランジスタのリーク電流をさらに減少させ、静電気保護回路の静電気保護能力を向上させることができる。
図７は、本開示の実施例によるさらに別の静電気保護回路の概略構造図である。図７に示すように、各トランジスタの第１極と第２極のチャネルに近い端のアレイ基板上への正射影は、いずれも三角形であり、即ち、各トランジスタの第１極と第２極のチャネルに近い端は、いずれも先端形状であるため、各トランジスタをオンにしたときのリーク電流は小さい。
選択肢の一つとして、各トランジスタのチャネルの第１極に近い端のアレイ基板上への正射影は、三角形または台形であってもよく、当該三角形の先端は当該第１極に向かって、当該台形の上底は下底に対して当該第１極に近い。相応的に、各トランジスタのチャネルの第２極に近い端のアレイ基板上への正射影は、三角形または台形であってもよく、当該三角形の先端は当該第２極に向かって、当該台形の上底は下底に対して当該第２極に近い。これにより、トランジスタのチャネルと第１極との接触面積、及びチャネルと第２極との接触面積をさらに減少させることができるため、トランジスタをオンにしたときのリーク電流をさらに減少させることができる。
例示的に、図８に示すように、各トランジスタのチャネルの第１極に近い端のアレイ基板上への正射影、及び第２極に近い端のアレイ基板上への正射影は、いずれも三角形であるので、トランジスタをオンにしたときのリーク電流は小さく、当該静電気保護回路の静電気保護能力は強い。
以上により、本開示の実施例に係る静電気保護回路は、２つの隣接する信号線の間に配置された少なくとも１つの第１トランジスタと少なくとも１つの第２トランジスタとを含み、当該第１トランジスタは、第１信号線で発生した静電気を第２信号線に放電することができ、第２トランジスタは、第２信号線で発生した静電気を第１信号線に放電することができ、これにより、静電気による短絡などの欠陥を効果的に回避することができ、そして、当該静電気保護回路は、アレイ基板上に別途の配線を必要とせず、占有スペースが小さく、狭額縁の表示パネルの実現に有利である。
図９は、本開示の実施例による静電気保護回路の製造方法のフローチャートである。当該方法は、上記の実施例に係る静電気保護回路を製造するために使用されることができる。図９を参照すると、当該方法は、以下の作業プロセスを含むことができる。
ステップ１０１において、ベース基板を提供する。
当該ベース基板は、透明なガラス基板であってもよい。
ステップ１０２において、当該ベース基板上に、少なくとも１つの第１トランジスタと少なくとも１つの第２トランジスタを形成する。
第１トランジスタのゲートおよび第１極は第１信号線に接続され、第１トランジスタの第２極は第２信号線に接続される。第２トランジスタのゲートおよび第１極は当該第２信号線に接続され、第２トランジスタの第２極は当該第１信号線に接続される。当該第１信号線および当該第２信号線は、アレイ基板上の任意の２つの隣接する信号線であってもよい。
選択肢の一つとして、当該静電気保護回路における第１トランジスタ及び第２トランジスタはいずれも薄膜トランジスタであってもよい。
選択可能な実施形態として、上記ステップ１０２において、第１トランジスタのゲートと当該第１信号線は、一次パターニングプロセスによって形成されてもよく、第２トランジスタのゲートと当該第２信号線は、一次パターニングプロセスによって形成されてもよい。
別の選択可能な実施形態として、上記ステップ１０２において、第１トランジスタの第１極及び第２極と第１信号線は、一次パターニングプロセスによって形成されてもよく、第２トランジスタの第１極及び第２極と当該第２信号線は、一次パターニングプロセスによって形成されてもよい。そして、各トランジスタの第１極及び第２極は、いずれも一次パターニングプロセスによって形成されてもよい。
本開示の実施例において、各トランジスタのゲート及び当該信号線を形成する際に、まず、マグネトロンスパッタリングや蒸着などのプロセスを用いて、ベース基板上に金属膜を作製することができる。この後、フォトリソグラフィープロセスを用いて当該金属膜をパターニングすることにより、各トランジスタのゲートおよび各信号線を形成することができる
当該フォトリソグラフィープロセスは、フォトレジストコーティング、露光、現像、エッチング、およびフォトレジスト剥離などのステップを含んでもよい。当該金属膜の材料は、低抵抗金属材料で形成された膜層であってもよく、例えば、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、アルミニウムニッケル合金、クロム（Ｃｒ）または銅（Ｃｕ）、チタン（Ｔｉ）またはＡｌＮｄなどの材料で形成された単層金属膜であってもよく、またはＭｏ ／ Ａｌ ／ ＭｏまたはＴｉ ／ Ａｌ ／ Ｔｉで形成された多層金属膜であってもよい。
選択肢の一つとして、当該第１信号線は、異なる層に形成された第１導線と第２導線とを含んでもよく、当該第１導線のリード部分は、リード領域に形成されたオーバーホールによって当該第２導線のリード部分に接続されてもよい。第１トランジスタのゲートは当該第１導線のリード部分で形成されてもよく、第１トランジスタの第１極は当該第２導線のリード部分で形成されてもよく、第１トランジスタの第２極は当該第２信号線のリード部分で形成されてもよい。
選択肢の一つとして、当該第１信号線と同様に、当該第２信号線は、異なる層に形成された第３導線と第４導線とを含んでもよく、当該第３導線のリード部分は、リード領域に形成されたオーバーホールによって当該第４導線のリード部分に接続されてもよい。
第２トランジスタのゲートは当該第３導線のリード部分で形成され、第２トランジスタの第１極は当該第４導線のリード部分で形成され、第２トランジスタの第２極は当該第１信号線のリード部分で形成される。
本開示の実施例において、各トランジスタの第１極及び第２極を形成する材料は、ゲートを形成する材料と類似してもよく、各トランジスタの第１極及び第２極を形成する製造プロセスも、ゲートを形成する製造プロセスと類似してもよく、ここでは説明を省略する。
本開示の実施例に係るアレイ基板は、図１から図８のいずれかに示す静電気保護回路を含むことができる。
選択肢の一つとして、当該アレイ基板上に複数の信号線が配置されてもよい。図１、図４から図８を参照すると、当該複数の信号線のうち、２つの隣接する信号線の間に静電気保護回路が配置されることがわかる。ある信号線が２つの信号線にそれぞれ隣接すれば、当該信号線で被覆された領域には２つのトランジスタが配置されることができ、当該２つのトランジスタはそれぞれ１つの隣接する信号線に接続される。例えば図８に示された構造において、第２信号線Ｐ２で被覆された領域には、１つの第２トランジスタＭ２及び１つの第１トランジスタＭ１が配置される。当該第２トランジスタＭ２は、第２信号線Ｐ２の左側の第１信号線Ｐ１を接続するために使用され、当該第１トランジスタＭ１は、第２信号線Ｐ２の右側の信号線を接続するために使用される。
アレイ基板上の複数の信号線のいずれかに静電気が発生すると、静電気保護回路において、ゲートが当該静電気の発生した信号線に接続したトランジスタをオンにして、当該静電気の発生した信号線を隣接する信号線に接続することにより、静電気を当該隣接する信号線に放電する。当該静電気の発生した信号線が多くの静電気を放電すれば、ゲートが当該隣接する信号線に接続したトランジスタも駆動されてオンになり、これにより、静電気は、ある信号線から放電された静電気がトランジスタをオンにするように駆動できなくなるまで、他方の信号線に放電される。これにより、各信号線における静電気の効果的な放電を実現でき、信号線が静電気によって漏電や短絡などの欠陥を生じる確率を低くする。
本開示の実施例において、アレイ基板上の信号線は、ゲート線、データ線、共通電極線、ゲート駆動回路のクロック信号線、アレイ基板のテスト線または補修線などのいずれかを含むことができる。そして、隣接する信号線は同じ種類の信号線であってもよく、異なる種類の信号線であってもよく、本開示の実施例は、これに対して限定しない。
本開示の実施例は、図１〜図８のいずれかに示す静電気保護回路を含むアレイ基板を含むことができる表示装置も提供する。当該表示装置は、液晶パネル、電子ペーパー、ＯＬＥＤパネル、ＡＭＯＬＥＤパネル、携帯電話、タブレットコンピュータ、テレビ、ディスプレイ、ノートパソコン、デジタルフォトフレーム、ナビゲーションなど、表示機能を備えたあらゆる製品または部品であってもよい。
上記の説明は、本開示の例示的な実施例であり、本開示を限定するものではない。本開示の精神および原則内でなされたいかなる変更、等効の置換、および改良は、本開示に添付された請求項に係る範囲に含まれるものとする。
Ｍ１ 第１トランジスタ
Ｍ２ 第２トランジスタ
Ｐ１ 第１信号線
Ｐ２ 第２信号線
１１，２１ ゲート
１２，２２ 第１極
１３，２３ 第２極

Claims (20)

  1. 少なくとも１つの第１トランジスタと少なくとも１つの第２トランジスタとを含み、
    前記第１トランジスタのゲートおよび第１極は第１信号線に接続され、前記第１トランジスタの第２極は第２信号線に接続され、
    前記第２トランジスタのゲートおよび第１極は前記第２信号線に接続され、前記第２トランジスタの第２極は前記第１信号線に接続され、
    ここで、前記第１信号線および前記第２信号線は、アレイ基板上の任意の２つの隣接する信号線である、
    静電気保護回路。
  2. 前記第１トランジスタ及び前記第２トランジスタはいずれも薄膜トランジスタであり、
    前記第１トランジスタのゲートは、前記第１信号線と同層に配置され、
    前記第２トランジスタのゲートは、前記第２信号線と同層に配置される、
    請求項１に記載の静電気保護回路。
  3. 前記第１トランジスタ及び前記第２トランジスタはいずれも薄膜トランジスタであり、
    前記第１トランジスタの第１極及び第２極は、前記第１信号線と同層に配置され、
    前記第２トランジスタの第１極及び第２極は、前記第２信号線と同層に配置される、
    請求項１に記載の静電気保護回路。
  4. 前記第１トランジスタは薄膜トランジスタであり、
    前記第１信号線は、異なる層に配置された第１導線と第２導線とを含み、前記第１導線のリード部分は、リード領域に設けられたオーバーホールによって前記第２導線のリード部分に接続され、
    前記第１トランジスタのゲートは前記第１導線のリード部分で構成され、前記第１トランジスタの第１極は前記第２導線のリード部分で構成され、前記第１トランジスタの第２極は前記第２信号線のリード部分で構成される、
    請求項１に記載の静電気保護回路。
  5. 前記第２トランジスタは薄膜トランジスタであり、
    前記第２信号線は、異なる層に配置された第３導線と第４導線とを含み、前記第３導線のリード部分は、リード領域に設けられたオーバーホールによって前記第４導線のリード部分に接続され、
    前記第２トランジスタのゲートは前記第３導線のリード部分で構成され、前記第２トランジスタの第１極は前記第４導線のリード部分で構成され、前記第２トランジスタの第２極は前記第１信号線のリード部分で構成される、
    請求項１に記載の静電気保護回路。
  6. 各トランジスタのチャネルのアスペクト比は１／４以下である、
    請求項１から５のいずれか１項に記載の静電気保護回路。
  7. 各トランジスタのチャネルの前記アレイ基板上への正射影は、曲折された蛇行形状である、
    請求項１から５のいずれか１項に記載の静電気保護回路。
  8. 前記第１トランジスタのチャネルの前記アレイ基板上への正射影は、前記第１信号線の前記アレイ基板上への正射影内にあり、
    前記第２トランジスタのチャネルの前記アレイ基板上への正射影は、前記第２信号線の前記アレイ基板上への正射影内にある、
    請求項１から５のいずれか１項に記載の静電気保護回路。
  9. 前記第１トランジスタの第１極の前記アレイ基板上への正射影は、前記第１信号線の前記アレイ基板上への正射影内にあり、
    前記第２トランジスタの第１極の前記アレイ基板上への正射影は、前記第２信号線の前記アレイ基板上への正射影内にある、
    請求項１から５のいずれか１項に記載の静電気保護回路。
  10. 各トランジスタの第１極と第２極の少なくとも一方のチャネルに近い端のアレイ基板上への正射影は、三角形または台形であり、前記三角形の先端は前記チャネルに向かって、前記台形の上底は下底に対して前記チャネルに近い、
    請求項１から５のいずれか１項に記載の静電気保護回路。
  11. 各トランジスタのチャネルの第１極に近い端のアレイ基板上への正射影は、三角形または台形であり、前記三角形の先端は前記第１極に向かって、前記台形の上底は下底に対して前記第１極に近い、
    請求項１から５のいずれか１項に記載の静電気保護回路。
  12. 各トランジスタのチャネルの第２極に近い端のアレイ基板上への正射影は、三角形または台形であり、前記三角形の先端は前記第２極に向かって、前記台形の上底は下底に対して前記第２極に近い、
    請求項１から５のいずれか１項に記載の静電気保護回路。
  13. 各トランジスタのチャネルの第１極に近い端のアレイ基板上への正射影は、三角形または台形であり、前記三角形の先端は前記第１極に向かって、前記台形の上底は下底に対して前記第１極に近く、
    各トランジスタのチャネルの第２極に近い端のアレイ基板上への正射影は、三角形または台形であり、前記三角形の先端は前記第２極に向かって、前記台形の上底は下底に対して前記第２極に近い、
    請求項１から５のいずれか１項に記載の静電気保護回路。
  14. 少なくとも１つの第１トランジスタと少なくとも１つの第２トランジスタを形成することを含み、
    ここで、各前記第１トランジスタのゲートおよび第１極は第１信号線に接続され、各前記第１トランジスタの第２極は第２信号線に接続され、各前記第２トランジスタのゲートおよび第１極は前記第２信号線に接続され、各前記第２トランジスタの第２極は前記第１信号線に接続され、前記第１信号線および前記第２信号線は、アレイ基板上の任意の２つの隣接する信号線である、
    静電気保護回路の製造方法。
  15. 静電気保護回路の製造方法であって、
    各前記第１トランジスタ及び各前記第２トランジスタはいずれも薄膜トランジスタであり、
    各前記第１トランジスタのゲートと前記第１信号線は、一次パターニングプロセスによって形成され、
    各前記第２トランジスタのゲートと前記第２信号線は、一次パターニングプロセスによって形成される、
    請求項１４に記載の方法。
  16. 静電気保護回路の製造方法であって、
    各前記第１トランジスタ及び各前記第２トランジスタはいずれも薄膜トランジスタであり、
    各前記第１トランジスタの第１極及び第２極と前記第１信号線は、一次パターニングプロセスによって形成され、
    各前記第２トランジスタの第１極及び第２極と前記第２信号線は、一次パターニングプロセスによって形成される、
    請求項１４に記載の方法。
  17. 静電気保護回路の製造方法であって、
    各前記第１トランジスタは薄膜トランジスタであり、
    前記第１信号線は、異なる層に形成された第１導線と第２導線とを含み、前記第１導線のリード部分は、リード領域に形成されたオーバーホールによって前記第２導線のリード部分に接続され、
    各前記第１トランジスタのゲートは前記第１導線のリード部分で形成され、各前記第１トランジスタの第１極は前記第２導線のリード部分で形成され、各前記第１トランジスタの第２極は前記第２信号線のリード部分で形成される、
    請求項１４に記載の方法。
  18. 請求項１から１３のいずれか１項に記載の静電気保護回路を含む、
    アレイ基板。
  19. 前記アレイ基板上に複数の信号線が配置され、前記複数の信号線のうち、２つの隣接する信号線の間に前記静電気保護回路が配置される、
    請求項１８に記載のアレイ基板。
  20. 請求項１８または請求項１９に記載のアレイ基板を含む、
    表示装置。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109698192B (zh) * 2017-10-23 2021-01-22 京东方科技集团股份有限公司 静电保护电路、阵列基板及显示装置
CN115241254A (zh) * 2020-07-28 2022-10-25 武汉天马微电子有限公司 一种显示面板及显示装置
KR20220026172A (ko) * 2020-08-25 2022-03-04 엘지디스플레이 주식회사 디스플레이 장치
CN118176532A (zh) * 2021-12-29 2024-06-11 夏普显示科技株式会社 显示装置
TWI820876B (zh) * 2022-08-23 2023-11-01 友達光電股份有限公司 顯示裝置及檢測其之檢測方法
CN117479707A (zh) * 2023-11-07 2024-01-30 武汉华星光电半导体显示技术有限公司 一种显示面板

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050151462A1 (en) * 2003-12-17 2005-07-14 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
JP2005203351A (ja) * 2003-12-17 2005-07-28 Semiconductor Energy Lab Co Ltd 表示装置及びその作製方法
US20100065887A1 (en) * 2008-09-15 2010-03-18 Andreas Goebel Field effect transistor source or drain with a multi-facet surface
CN202550507U (zh) * 2012-03-15 2012-11-21 京东方科技集团股份有限公司 静电保护电路、阵列基板及显示装置
US20130207115A1 (en) * 2010-09-21 2013-08-15 Sharp Kabushiki Kaisha Semiconductor device and process for production thereof
WO2014054483A1 (ja) * 2012-10-02 2014-04-10 シャープ株式会社 半導体装置及び表示装置
JP2015046561A (ja) * 2012-11-28 2015-03-12 株式会社半導体エネルギー研究所 表示装置
CN105304645A (zh) * 2015-10-16 2016-02-03 京东方科技集团股份有限公司 一种阵列基板、其静电释放方法及相应装置
CN105810677A (zh) * 2016-05-16 2016-07-27 京东方科技集团股份有限公司 静电释放组件、阵列基板及其制备方法、显示面板
CN205450520U (zh) * 2016-04-06 2016-08-10 京东方科技集团股份有限公司 阵列基板和显示装置
WO2017128738A1 (en) * 2016-01-25 2017-08-03 Boe Technology Group Co., Ltd. Substrate and display device containing the same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050161707A1 (en) 2002-04-29 2005-07-28 Koninklijke Philips Electronics N.V. Esd-robust power switch and method of using same
JP4206279B2 (ja) 2003-02-10 2009-01-07 株式会社ルネサステクノロジ 半導体装置
JP4961819B2 (ja) * 2006-04-26 2012-06-27 株式会社日立製作所 電界効果トランジスタ及びその製造方法
JP2008192819A (ja) 2007-02-05 2008-08-21 Toshiba Corp 半導体装置
KR100878439B1 (ko) 2007-08-30 2009-01-13 주식회사 실리콘웍스 출력 드라이버단의 ｅｓｄ 보호 장치
CN202332851U (zh) * 2011-11-22 2012-07-11 京东方科技集团股份有限公司 一种静电保护电路、阵列基板和液晶显示器
US9172244B1 (en) * 2012-03-08 2015-10-27 Taiwan Semiconductor Manufacturing Co., Ltd. Self biased electro-static discharge clamp (ESD) for power rail
JP6103854B2 (ja) 2012-08-10 2017-03-29 三菱電機株式会社 薄膜トランジスタ基板
CN103199513B (zh) 2013-02-22 2016-04-06 合肥京东方光电科技有限公司 静电保护电路、显示装置和静电保护方法
KR101661015B1 (ko) * 2013-11-28 2016-09-28 엘지디스플레이 주식회사 대면적 유기발광 다이오드 표시장치
CN104113053B (zh) * 2014-04-21 2017-05-24 京东方科技集团股份有限公司 静电放电保护电路、显示基板和显示装置
CN105448224B (zh) * 2015-12-31 2018-05-25 上海中航光电子有限公司 显示面板及显示装置
CN205810810U (zh) * 2016-07-26 2016-12-14 京东方科技集团股份有限公司 一种静电保护电路、阵列基板及显示装置
CN109698192B (zh) * 2017-10-23 2021-01-22 京东方科技集团股份有限公司 静电保护电路、阵列基板及显示装置

Patent Citations (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050151462A1 (en) * 2003-12-17 2005-07-14 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
JP2005203351A (ja) * 2003-12-17 2005-07-28 Semiconductor Energy Lab Co Ltd 表示装置及びその作製方法
US20100065887A1 (en) * 2008-09-15 2010-03-18 Andreas Goebel Field effect transistor source or drain with a multi-facet surface
US20130207115A1 (en) * 2010-09-21 2013-08-15 Sharp Kabushiki Kaisha Semiconductor device and process for production thereof
JP2013251284A (ja) * 2010-09-21 2013-12-12 Sharp Corp 半導体装置およびその製造方法
CN202550507U (zh) * 2012-03-15 2012-11-21 京东方科技集团股份有限公司 静电保护电路、阵列基板及显示装置
US20150221680A1 (en) * 2012-10-02 2015-08-06 Sharp Kabushiki Kaisha Semiconductor device and display device
WO2014054483A1 (ja) * 2012-10-02 2014-04-10 シャープ株式会社 半導体装置及び表示装置
JP2015046561A (ja) * 2012-11-28 2015-03-12 株式会社半導体エネルギー研究所 表示装置
US9130367B2 (en) * 2012-11-28 2015-09-08 Semiconductor Energy Laboratory Co., Ltd. Display device
CN109449170A (zh) * 2012-11-28 2019-03-08 株式会社半导体能源研究所 显示装置
CN105304645A (zh) * 2015-10-16 2016-02-03 京东方科技集团股份有限公司 一种阵列基板、其静电释放方法及相应装置
US20170110478A1 (en) * 2015-10-16 2017-04-20 Boe Technology Group Co., Ltd. Array substrate, electro-static discharge method thereof and display device
WO2017128738A1 (en) * 2016-01-25 2017-08-03 Boe Technology Group Co., Ltd. Substrate and display device containing the same
CN205450520U (zh) * 2016-04-06 2016-08-10 京东方科技集团股份有限公司 阵列基板和显示装置
US20180204829A1 (en) * 2016-04-06 2018-07-19 Boe Technology Group Co., Ltd. Array substrate and display device
CN105810677A (zh) * 2016-05-16 2016-07-27 京东方科技集团股份有限公司 静电释放组件、阵列基板及其制备方法、显示面板
US20180204830A1 (en) * 2016-05-16 2018-07-19 Boe Technology Group Co., Ltd. Electro-static discharge assembly, array substrate and fabrication method thereof, and display panel

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