JP2021012447A - 情報処理装置および半導体装置 - Google Patents
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Abstract
【課題】第２制御手段が第１処理の開始後且つ完了前に第１処理よりも第２処理を優先して実行する場合において、第２処理が完了するまで第１処理が再開されない場合に比べて、第１処理が中断してからの待ち時間を減らす。【解決手段】機器から取得されるデータを処理し、機器の動作を制御する第１制御手段を有する第１集積回路と、第１制御手段よりもデータの処理速度が速い第２制御手段を有する第２集積回路と、を備え、第２制御手段は、第１処理の開始後且つ完了前に第１処理よりも第２処理を優先して実行する場合に、第１処理の対象のデータについて定められた条件に基づいて、第１制御手段に第１処理を再開させるか否かを決定することを特徴とする情報処理装置。【選択図】図４
Description
本発明は、情報処理装置および半導体装置に関する。
情報処理装置には、データを処理し機器の動作を制御する第１制御手段を有する第１集積回路と、第１制御手段よりもデータの処理速度が速い第２制御手段を有する第２集積回路とが設けられることがある。第１制御手段および第２制御手段は、例えば、処理ごとに使い分けられる。
ここで、例えば、第２制御手段は、第１処理の開始後且つ完了前に、第２処理の実行を指示されると、第１処理を中断し、第１処理よりも第２処理を優先して実行することがある。
ここで、例えば、第２制御手段は、第１処理の開始後且つ完了前に、第２処理の実行を指示されると、第１処理を中断し、第１処理よりも第２処理を優先して実行することがある。
第２制御手段が第１処理の開始後且つ完了前に第１処理よりも第２処理を優先して実行する場合に、第１処理の対象のデータに関わらず、第２処理が完了するまで第１処理が再開されないと、第１処理が中断してから再開されるまで待ち時間が発生することがある。
本発明は、第２制御手段が第１処理の開始後且つ完了前に第１処理よりも第２処理を優先して実行する場合において、第２処理が完了するまで第１処理が再開されない場合に比べて、第１処理が中断してからの待ち時間を減らすことを目的とする。
本発明は、第２制御手段が第１処理の開始後且つ完了前に第１処理よりも第２処理を優先して実行する場合において、第２処理が完了するまで第１処理が再開されない場合に比べて、第１処理が中断してからの待ち時間を減らすことを目的とする。
請求項１に記載の発明は、機器から取得されるデータを処理し、当該機器の動作を制御する第１制御手段を有する第１集積回路と、前記第１制御手段よりもデータの処理速度が速い第２制御手段を有する第２集積回路と、を備え、前記第２制御手段は、第１処理の開始後且つ完了前に当該第１処理よりも第２処理を優先して実行する場合に、当該第１処理の対象のデータについて定められた条件に基づいて、前記第１制御手段に当該第１処理を再開させるか否かを決定することを特徴とする情報処理装置である。
請求項２に記載の発明は、前記条件は、前記第１処理の対象の前記データに対して当該第１処理が実行されることの優先度について定められた条件であることを特徴とする請求項１記載の情報処理装置である。
請求項３に記載の発明は、前記優先度は、前記第１処理の対象の一部のデータについて当該第１処理が実行されることと、当該第１処理の対象の前記データであって当該一部のデータに続く他の一部のデータについて当該第１処理が実行されることとの間の時間の制約に基づいて定められることを特徴とする請求項２記載の情報処理装置である。
請求項４に記載の発明は、前記第１処理の対象の前記データは、パケット化された複数のデータであることを特徴とする請求項１記載の情報処理装置である。
請求項５に記載の発明は、前記決定に関する決定情報と、データの内容に関する内容情報とを関連付けて保持する保持手段をさらに有し、前記第２制御手段は、前記第１処理の対象の前記データに係る前記内容情報を取得し、取得した当該内容情報に関連付けられて前記保持手段に保持されている前記決定情報から、前記第１制御手段に当該第１処理を再開させるか否かを決定することを特徴とする請求項１記載の情報処理装置である。
請求項６に記載の発明は、データを格納する格納手段と、前記第１処理の対象の前記データを、パケット化されたデータごとに前記第２集積回路に送信する送信手段と、をさらに備え、前記第２集積回路は、前記送信手段から送信されたデータの前記格納手段への格納を制御する格納制御手段と、前記第２制御手段と、前記格納制御手段とを接続する第１通信路と、をさらに有し、前記第１制御手段は、前記第１処理を実行する場合、前記格納手段に格納されている当該第１処理の対象の前記データを取得し、取得した当該データに対して当該第１処理を実行し、前記第２制御手段は、前記格納手段に格納されているデータを、前記第１通信路を介して取得し、取得した当該データに対して前記第２処理を実行し、前記第２制御手段が前記第２処理を実行しているときにおいて、前記送信手段から前記格納制御手段へ送信されるデータが通る通信路、および、前記格納手段から前記第１制御手段へ送信されるデータが通る通信路は、何れも、前記第１通信路とは異なる通信路であることを特徴とする請求項１記載の情報処理装置である。
請求項７に記載の発明は、機器と接続可能な第１接続手段と、前記送信手段とを有する第３集積回路をさらに備え、前記送信手段は、前記第１接続手段に前記機器が接続された場合において、前記第２制御手段による前記第２処理が実行されている場合、当該機器から送信されるデータの処理の要求を、前記第１制御手段に送信することを特徴とする請求項６記載の情報処理装置である。
請求項８に記載の発明は、前記第２集積回路は、前記第１集積回路と接続可能な第２接続手段をさらに有し、前記第２制御手段は、前記第１制御手段に前記第１処理を再開させる場合、当該第１処理が完了した分のデータに関する情報を当該第１制御手段に送信することを特徴とする請求項１記載の情報処理装置である。
請求項９に記載の発明は、前記第２制御手段は、前記第１制御手段に前記第１処理を再開させた場合において、前記第２処理が完了しても当該第１処理が完了していない場合、当該第１制御手段に実行された当該第１処理を引き継いで再開することを特徴とする請求項１記載の情報処理装置である。
請求項１０に記載の発明は、機器から取得されるデータを処理し、当該機器の動作を制御する第１制御手段を有する第１集積回路と、前記第１制御手段よりもデータの処理速度が速い第２制御手段を有する第２集積回路と、を備え、前記第２制御手段は、第１処理の開始後且つ完了前に当該第１処理よりも第２処理を優先して実行する場合に、当該第１処理の対象のデータについて定められた条件に基づいて、前記第１制御手段に当該第１処理を再開させるか否かを決定することを特徴とする半導体装置である。
請求項１１に記載の発明は、前記条件は、前記第１処理の対象の前記データについて当該第１処理が実行されることの優先度について定められた条件であることを特徴とする請求項１０記載の半導体装置である。
請求項１２に記載の発明は、前記優先度は、前記第１処理の対象の一部のデータについて当該第１処理が実行されることと、当該第１処理の対象の前記データであって当該一部のデータに続く他の一部のデータについて当該第１処理が実行されることとの間の時間の制約に基づいて定められることを特徴とする請求項１１記載の半導体装置である。
請求項２に記載の発明は、前記条件は、前記第１処理の対象の前記データに対して当該第１処理が実行されることの優先度について定められた条件であることを特徴とする請求項１記載の情報処理装置である。
請求項３に記載の発明は、前記優先度は、前記第１処理の対象の一部のデータについて当該第１処理が実行されることと、当該第１処理の対象の前記データであって当該一部のデータに続く他の一部のデータについて当該第１処理が実行されることとの間の時間の制約に基づいて定められることを特徴とする請求項２記載の情報処理装置である。
請求項４に記載の発明は、前記第１処理の対象の前記データは、パケット化された複数のデータであることを特徴とする請求項１記載の情報処理装置である。
請求項５に記載の発明は、前記決定に関する決定情報と、データの内容に関する内容情報とを関連付けて保持する保持手段をさらに有し、前記第２制御手段は、前記第１処理の対象の前記データに係る前記内容情報を取得し、取得した当該内容情報に関連付けられて前記保持手段に保持されている前記決定情報から、前記第１制御手段に当該第１処理を再開させるか否かを決定することを特徴とする請求項１記載の情報処理装置である。
請求項６に記載の発明は、データを格納する格納手段と、前記第１処理の対象の前記データを、パケット化されたデータごとに前記第２集積回路に送信する送信手段と、をさらに備え、前記第２集積回路は、前記送信手段から送信されたデータの前記格納手段への格納を制御する格納制御手段と、前記第２制御手段と、前記格納制御手段とを接続する第１通信路と、をさらに有し、前記第１制御手段は、前記第１処理を実行する場合、前記格納手段に格納されている当該第１処理の対象の前記データを取得し、取得した当該データに対して当該第１処理を実行し、前記第２制御手段は、前記格納手段に格納されているデータを、前記第１通信路を介して取得し、取得した当該データに対して前記第２処理を実行し、前記第２制御手段が前記第２処理を実行しているときにおいて、前記送信手段から前記格納制御手段へ送信されるデータが通る通信路、および、前記格納手段から前記第１制御手段へ送信されるデータが通る通信路は、何れも、前記第１通信路とは異なる通信路であることを特徴とする請求項１記載の情報処理装置である。
請求項７に記載の発明は、機器と接続可能な第１接続手段と、前記送信手段とを有する第３集積回路をさらに備え、前記送信手段は、前記第１接続手段に前記機器が接続された場合において、前記第２制御手段による前記第２処理が実行されている場合、当該機器から送信されるデータの処理の要求を、前記第１制御手段に送信することを特徴とする請求項６記載の情報処理装置である。
請求項８に記載の発明は、前記第２集積回路は、前記第１集積回路と接続可能な第２接続手段をさらに有し、前記第２制御手段は、前記第１制御手段に前記第１処理を再開させる場合、当該第１処理が完了した分のデータに関する情報を当該第１制御手段に送信することを特徴とする請求項１記載の情報処理装置である。
請求項９に記載の発明は、前記第２制御手段は、前記第１制御手段に前記第１処理を再開させた場合において、前記第２処理が完了しても当該第１処理が完了していない場合、当該第１制御手段に実行された当該第１処理を引き継いで再開することを特徴とする請求項１記載の情報処理装置である。
請求項１０に記載の発明は、機器から取得されるデータを処理し、当該機器の動作を制御する第１制御手段を有する第１集積回路と、前記第１制御手段よりもデータの処理速度が速い第２制御手段を有する第２集積回路と、を備え、前記第２制御手段は、第１処理の開始後且つ完了前に当該第１処理よりも第２処理を優先して実行する場合に、当該第１処理の対象のデータについて定められた条件に基づいて、前記第１制御手段に当該第１処理を再開させるか否かを決定することを特徴とする半導体装置である。
請求項１１に記載の発明は、前記条件は、前記第１処理の対象の前記データについて当該第１処理が実行されることの優先度について定められた条件であることを特徴とする請求項１０記載の半導体装置である。
請求項１２に記載の発明は、前記優先度は、前記第１処理の対象の一部のデータについて当該第１処理が実行されることと、当該第１処理の対象の前記データであって当該一部のデータに続く他の一部のデータについて当該第１処理が実行されることとの間の時間の制約に基づいて定められることを特徴とする請求項１１記載の半導体装置である。
請求項１の発明によれば、第２制御手段が第１処理の開始後且つ完了前に第１処理よりも第２処理を優先して実行する場合において、第２処理が完了するまで第１処理が再開されない場合に比べて、第１処理が中断してからの待ち時間を減らすことができる。
請求項２の発明によれば、第２処理が完了するまで第１処理が再開されない場合に比べて、第１処理が中断してからの待ち時間を、第１処理が実行されることの優先度に応じて減らすことができる。
請求項３の発明によれば、第２処理が完了するまで第１処理が再開されない場合に比べて、一部のデータについて第１処理が実行されることと、他の一部のデータについて第１処理が実行されることとの間の時間の制約に応じて、第１処理が中断してからの待ち時間を減らすことができる。
請求項４の発明によれば、パケット化された複数のデータのうちの、第２制御手段による第１処理が完了した一部のデータに対して、第１制御手段が再び第１処理を行う必要がなくなる。
請求項５の発明によれば、第２制御手段が、第１処理の対象のデータに係る内容情報を取得した場合において、この内容情報に関連付けられて保持手段に保持されている決定情報に基づく決定とは異なる決定をすることがなくなる。
請求項６の発明によれば、送信手段から格納制御手段へ送信されるデータが通る通信路、および格納手段から第１制御手段へ送信されるデータが通る通信路の少なくとも一方が第１通信路である場合に比べて、第２制御手段による第２処理の実行が妨げられることを抑制できる。
請求項７の発明によれば、第２制御手段による第２処理が実行されているか否かに関わらず、機器から送信されるデータの処理の要求が第２制御手段に送信される場合に比べて、第２制御手段による第２処理の実行が妨げられることを抑制できる。
請求項８の発明によれば、第１制御手段が、第１処理が完了していない分のデータから第１処理を再開できるようになる。
請求項９の発明によれば、第２処理の完了後も第１制御手段が第１処理を継続する場合に比べて、第１処理が実行される時間を減らすことができる。
請求項１０の発明によれば、第２制御手段が第１処理の開始後且つ完了前に第１処理よりも第２処理を優先して実行する場合において、第２処理が完了するまで第１処理が再開されない場合に比べて、第１処理が中断してからの待ち時間を減らすことができる。
請求項１１の発明によれば、第２処理が完了するまで第１処理が再開されない場合に比べて、第１処理が中断してからの待ち時間を、第１処理が実行されることの優先度に応じて減らすことができる。
請求項１２の発明によれば、第２処理が完了するまで第１処理が再開されない場合に比べて、一部のデータについて第１処理が実行されることと、他の一部のデータについて第１処理が実行されることとの間の時間の制約に応じて、第１処理が中断してからの待ち時間を減らすことができる。
請求項２の発明によれば、第２処理が完了するまで第１処理が再開されない場合に比べて、第１処理が中断してからの待ち時間を、第１処理が実行されることの優先度に応じて減らすことができる。
請求項３の発明によれば、第２処理が完了するまで第１処理が再開されない場合に比べて、一部のデータについて第１処理が実行されることと、他の一部のデータについて第１処理が実行されることとの間の時間の制約に応じて、第１処理が中断してからの待ち時間を減らすことができる。
請求項４の発明によれば、パケット化された複数のデータのうちの、第２制御手段による第１処理が完了した一部のデータに対して、第１制御手段が再び第１処理を行う必要がなくなる。
請求項５の発明によれば、第２制御手段が、第１処理の対象のデータに係る内容情報を取得した場合において、この内容情報に関連付けられて保持手段に保持されている決定情報に基づく決定とは異なる決定をすることがなくなる。
請求項６の発明によれば、送信手段から格納制御手段へ送信されるデータが通る通信路、および格納手段から第１制御手段へ送信されるデータが通る通信路の少なくとも一方が第１通信路である場合に比べて、第２制御手段による第２処理の実行が妨げられることを抑制できる。
請求項７の発明によれば、第２制御手段による第２処理が実行されているか否かに関わらず、機器から送信されるデータの処理の要求が第２制御手段に送信される場合に比べて、第２制御手段による第２処理の実行が妨げられることを抑制できる。
請求項８の発明によれば、第１制御手段が、第１処理が完了していない分のデータから第１処理を再開できるようになる。
請求項９の発明によれば、第２処理の完了後も第１制御手段が第１処理を継続する場合に比べて、第１処理が実行される時間を減らすことができる。
請求項１０の発明によれば、第２制御手段が第１処理の開始後且つ完了前に第１処理よりも第２処理を優先して実行する場合において、第２処理が完了するまで第１処理が再開されない場合に比べて、第１処理が中断してからの待ち時間を減らすことができる。
請求項１１の発明によれば、第２処理が完了するまで第１処理が再開されない場合に比べて、第１処理が中断してからの待ち時間を、第１処理が実行されることの優先度に応じて減らすことができる。
請求項１２の発明によれば、第２処理が完了するまで第１処理が再開されない場合に比べて、一部のデータについて第１処理が実行されることと、他の一部のデータについて第１処理が実行されることとの間の時間の制約に応じて、第１処理が中断してからの待ち時間を減らすことができる。
以下、添付図面を参照して、本発明の実施形態について詳細に説明する。
ここでは、画像形成装置を例に説明する。本実施形態で説明する画像形成装置は、用紙に画像を形成する装置であり、コピー機能、スキャナ機能、ファックス送受信機能、印刷機能を備えている。
もっとも、これら全ての機能を有する画像形成装置である必要はなく、いずれか１つの機能に特化した装置、例えば複写機、スキャナ（３次元スキャナを含む。）、ファックス送受信機、プリンタ（３次元プリンタを含む。）でもよい。
ここでは、画像形成装置を例に説明する。本実施形態で説明する画像形成装置は、用紙に画像を形成する装置であり、コピー機能、スキャナ機能、ファックス送受信機能、印刷機能を備えている。
もっとも、これら全ての機能を有する画像形成装置である必要はなく、いずれか１つの機能に特化した装置、例えば複写機、スキャナ（３次元スキャナを含む。）、ファックス送受信機、プリンタ（３次元プリンタを含む。）でもよい。
＜画像形成装置の概略構成＞
図１は、本実施形態に係る画像形成装置１の外観図である。図２は、本実施形態に係る画像形成装置１の内部構造を示す図である。
画像形成装置１は、原稿の画像を読み取る画像読取装置１００と、用紙上に画像を記録する画像記録装置２００と、を備えている。
また、画像形成装置１は、ユーザによる操作の受付やユーザに対する各種の情報の提示に使用するユーザインタフェース（ＵＩ）３００を備えている。
さらに、画像形成装置１は、画像形成装置１の全体動作を制御する制御装置５００を備えている。
ここでの画像形成装置１は情報処理装置の一例である。なお、制御装置５００は情報処理装置の一例でもある。
図１は、本実施形態に係る画像形成装置１の外観図である。図２は、本実施形態に係る画像形成装置１の内部構造を示す図である。
画像形成装置１は、原稿の画像を読み取る画像読取装置１００と、用紙上に画像を記録する画像記録装置２００と、を備えている。
また、画像形成装置１は、ユーザによる操作の受付やユーザに対する各種の情報の提示に使用するユーザインタフェース（ＵＩ）３００を備えている。
さらに、画像形成装置１は、画像形成装置１の全体動作を制御する制御装置５００を備えている。
ここでの画像形成装置１は情報処理装置の一例である。なお、制御装置５００は情報処理装置の一例でもある。
画像読取装置１００は、画像記録装置２００の上に取り付けられている。画像読取装置１００は、原稿の画像を光学的に読み取る。
画像記録装置２００は、画像の形成に使用するエンジンや用紙の搬送に使用する機構で構成され、その内部には制御装置５００が配置されている。
ユーザインタフェース３００は、その操作面が画像形成装置１を操作するユーザと対面するように、画像読取装置１００の手前側に配置されている。
画像記録装置２００は、画像の形成に使用するエンジンや用紙の搬送に使用する機構で構成され、その内部には制御装置５００が配置されている。
ユーザインタフェース３００は、その操作面が画像形成装置１を操作するユーザと対面するように、画像読取装置１００の手前側に配置されている。
このうち、画像読取装置１００は、原稿の画像を読み取る画像読取部１１０と、この画像読取部１１０に原稿を搬送する原稿搬送部１２０と、を備えている。原稿搬送部１２０は、画像読取装置１００の上部に配置され、画像読取部１１０は、画像読取装置１００の下部に配置されている。
原稿搬送部１２０は、原稿を収容する原稿収容部１２１と、原稿収容部１２１から引き出された原稿が排出される原稿排出部１２２とを有し、不図示の搬送機構を使用して原稿収容部１２１から原稿排出部１２２に原稿を搬送する。
原稿搬送部１２０は、原稿自動送り装置（ＡＤＦ：Auto Document Feeder）とも呼ばれる。
なお、原稿に対して読取光学系を相対的に移動させ、原稿の画像を読み取ることもできる。
原稿搬送部１２０は、原稿を収容する原稿収容部１２１と、原稿収容部１２１から引き出された原稿が排出される原稿排出部１２２とを有し、不図示の搬送機構を使用して原稿収容部１２１から原稿排出部１２２に原稿を搬送する。
原稿搬送部１２０は、原稿自動送り装置（ＡＤＦ：Auto Document Feeder）とも呼ばれる。
なお、原稿に対して読取光学系を相対的に移動させ、原稿の画像を読み取ることもできる。
画像記録装置２００は、用紙トレイから引き出された用紙Ｐに画像を形成する画像形成部２０と、画像形成部２０に対して用紙Ｐを供給する用紙供給部６０と、画像形成部２０にて画像が形成された用紙Ｐを排出する用紙排出部７０と、画像形成部２０から出力される用紙Ｐの表裏を反転させ、画像形成部２０に向けて再度搬送する反転搬送部８０と、を備えている。
これらの構成はいずれも既知であるので、詳細な説明は省略する。なお、画像形成部２０には、用紙Ｐの搬送経路に沿ってブラック（Ｋ）、シアン（Ｃ）、マゼンタ（Ｍ）、イエロー（Ｙ）の各色に対応する記録ユニットが配置されている。色の種類及び色の組み合わせは一例である。
これらの構成はいずれも既知であるので、詳細な説明は省略する。なお、画像形成部２０には、用紙Ｐの搬送経路に沿ってブラック（Ｋ）、シアン（Ｃ）、マゼンタ（Ｍ）、イエロー（Ｙ）の各色に対応する記録ユニットが配置されている。色の種類及び色の組み合わせは一例である。
ユーザインタフェース３００は、ユーザからの指示を受け付ける受付装置とユーザに対して情報を提供する出力装置とで構成され、具体的には操作受付部と表示部とを有している。
ここで、操作受付部は、ハードウェアキーに対する操作を検知する機能とソフトウェアキーに対する操作を検知する機能などを提供する。一方、表示部は、情報を提供する画面やソフトウェアキー等を表示する。
ここで、操作受付部は、ハードウェアキーに対する操作を検知する機能とソフトウェアキーに対する操作を検知する機能などを提供する。一方、表示部は、情報を提供する画面やソフトウェアキー等を表示する。
＜機能モジュール間の接続構成＞
図３は、画像形成装置１を構成する制御装置５００等の機能モジュール間の接続構成の例を説明する図である。
画像読取装置１００、画像記録装置２００、ユーザインタフェース３００は、制御装置５００に対して接続されている。画像読取装置１００、画像記録装置２００、ユーザインタフェース３００、制御装置５００には、いずれも機能モジュール化された半導体チップが内蔵されている。
図３は、画像形成装置１を構成する制御装置５００等の機能モジュール間の接続構成の例を説明する図である。
画像読取装置１００、画像記録装置２００、ユーザインタフェース３００は、制御装置５００に対して接続されている。画像読取装置１００、画像記録装置２００、ユーザインタフェース３００、制御装置５００には、いずれも機能モジュール化された半導体チップが内蔵されている。
本実施形態では、複数のＭｏｃｈｉ（Modular Chip）チップが集約された半導体基板（Substrate）を使用する。Ｍｏｃｈｉチップとは、必要とされる機能だけを選択的に集約した半導体チップである。因みに、Ｍｏｃｈｉは商標である。
Ｍｏｃｈｉチップ間の相互接続方式には、パラレル接続方式とシリアル接続方式があるが、本実施形態では、シリアル接続方式を採用する。すなわち、本実施形態では、Ｍｏｃｈｉチップ間のデータをシリアル伝送方式により転送する。
Ｍｏｃｈｉチップ間の相互接続方式には、パラレル接続方式とシリアル接続方式があるが、本実施形態では、シリアル接続方式を採用する。すなわち、本実施形態では、Ｍｏｃｈｉチップ間のデータをシリアル伝送方式により転送する。
＜制御装置の内部構成＞
図４は、画像読取装置１００、画像記録装置２００および制御装置５００の内部構成の一例を説明する図である。
画像読取装置１００には、Ｍｏｃｈｉインタフェースモジュール１０１が設けられている。Ｍｏｃｈｉインタフェースモジュール１０１は、制御装置５００に対して原稿の画像データを転送する。
画像記録装置２００には、Ｍｏｃｈｉインタフェースモジュール２０１が設けられている。Ｍｏｃｈｉインタフェースモジュール２０１は、制御装置５００から転送された画像データを受信する。
図４は、画像読取装置１００、画像記録装置２００および制御装置５００の内部構成の一例を説明する図である。
画像読取装置１００には、Ｍｏｃｈｉインタフェースモジュール１０１が設けられている。Ｍｏｃｈｉインタフェースモジュール１０１は、制御装置５００に対して原稿の画像データを転送する。
画像記録装置２００には、Ｍｏｃｈｉインタフェースモジュール２０１が設けられている。Ｍｏｃｈｉインタフェースモジュール２０１は、制御装置５００から転送された画像データを受信する。
制御装置５００は、画像読取装置１００、画像記録装置２００、およびユーザインタフェース３００と外部バスで接続されている。本実施形態の制御装置５００は、複数のＭｏｃｈｉチップが集積化されたＭｏｃｈｉチップユニット５１０と、ＳＳＤ（Solid State Drive）５８０と、ＤＲＡＭ（Dynamic Random Access Memory）５９０とを有する。ここで、Ｍｏｃｈｉチップユニット５１０は、半導体装置の一例として捉えられる。
Ｍｏｃｈｉチップユニット５１０は、第１集積回路の一例としてのＭＦＰ（MultiFunction Peripheral）モジュールチップ５２０と、第２集積回路の一例としてのＭａｉｎＣＰＵモジュールチップ５４０と、第３集積回路の一例としてのＩ／Ｏ（Input/Output）モジュールチップ５７０とを有する。
ＭＦＰモジュールチップ５２０は、画像読取装置１００や画像記録装置２００の動作を制御する機能を持たされている。画像読取装置１００、画像記録装置２００、ユーザインタフェース３００、およびＭＦＰモジュールチップ５２０により、画像形成装置１による複写機、スキャナ、ファックス送受信機、プリンタ等の機能が満たされる。すなわち、制御装置５００にＭＦＰモジュールチップ５２０が設けられている場合には、ＭａｉｎＣＰＵモジュールチップ５４０が設けられていなくても、画像形成装置１としての機能が満たされる。
ＭＦＰモジュールチップ５２０は、ＭＦＰＣＰＵ５２７と、第１Ｍｏｃｈｉインタフェースモジュール５２１と、第２Ｍｏｃｈｉインタフェースモジュール５２２と、第３Ｍｏｃｈｉインタフェースモジュール５２３と、第４Ｍｏｃｈｉインタフェースモジュール５２４と、第５Ｍｏｃｈｉインタフェースモジュール５２５とを有する。また、ＭＦＰモジュールチップ５２０は、第１内部バス５２６と、メモリ管理ユニット（Memory Management Unit）５２８と、第１メモリコントローラ５２９と、侵入防止システム（Intrusion Prevention System）５３０とを有する。
第１制御手段の一例としてのＭＦＰＣＰＵ５２７は、画像形成装置１の動作を制御する。ＭＦＰＣＰＵ５２７は、画像データの読み込みの指示を受けると、画像読取装置１００から転送された画像データを読み込んでＳＳＤ５８０に格納させる。また、ＭＦＰＣＰＵ５２７は、画像の形成の指示を受けると、画像記録装置２００へ画像データを転送させ、用紙に対する画像の形成を行わせる。
また、ＭＦＰＣＰＵ５２７は、データの処理を行う。データの処理としては、例えば、データの種類を特定する処理が挙げられる。データの種類を特定する処理としては、例えば、データが画像データかまたは指示に関するデータであるかを特定する処理等が挙げられる。
ＭＦＰＣＰＵ５２７としては、例えば、動作周波数が０．６６ＭＨｚであるものが用いられる。
ＭＦＰＣＰＵ５２７としては、例えば、動作周波数が０．６６ＭＨｚであるものが用いられる。
第１Ｍｏｃｈｉインタフェースモジュール５２１は、画像読取装置１００から転送されたデータを受信する。
第２Ｍｏｃｈｉインタフェースモジュール５２２は、画像記録装置２００へデータを転送する。
第３Ｍｏｃｈｉインタフェースモジュール５２３は、ユーザインタフェース３００へデータを転送する。第３Ｍｏｃｈｉインタフェースモジュール５２３から転送されたデータは、ユーザインタフェース３００の表示部に表示される。なお、ＭａｉｎＣＰＵモジュールチップ５４０から転送されたデータがユーザインタフェース３００の表示部に表示されている間は、第３Ｍｏｃｈｉインタフェースモジュール５２３からユーザインタフェース３００へのデータの転送は行われない。
第２Ｍｏｃｈｉインタフェースモジュール５２２は、画像記録装置２００へデータを転送する。
第３Ｍｏｃｈｉインタフェースモジュール５２３は、ユーザインタフェース３００へデータを転送する。第３Ｍｏｃｈｉインタフェースモジュール５２３から転送されたデータは、ユーザインタフェース３００の表示部に表示される。なお、ＭａｉｎＣＰＵモジュールチップ５４０から転送されたデータがユーザインタフェース３００の表示部に表示されている間は、第３Ｍｏｃｈｉインタフェースモジュール５２３からユーザインタフェース３００へのデータの転送は行われない。
第４Ｍｏｃｈｉインタフェースモジュール５２４は、ＭａｉｎＣＰＵモジュールチップ５４０に対してデータの送受信を行う。
第５Ｍｏｃｈｉインタフェースモジュール５２５は、Ｉ／Ｏモジュールチップ５７０から転送されたデータを受信する。
第５Ｍｏｃｈｉインタフェースモジュール５２５は、Ｉ／Ｏモジュールチップ５７０から転送されたデータを受信する。
第１内部バス５２６は、予め定められたサイズ（例えば６４バイト）のパケットデータを転送する。第１内部バス５２６は、第１Ｍｏｃｈｉインタフェースモジュール５２１と、第２Ｍｏｃｈｉインタフェースモジュール５２２と、第３Ｍｏｃｈｉインタフェースモジュール５２３と、第４Ｍｏｃｈｉインタフェースモジュール５２４と、第５Ｍｏｃｈｉインタフェースモジュール５２５と、メモリ管理ユニット５２８と、第１メモリコントローラ５２９と、侵入防止システム５３０とを相互に接続し、パケットデータの受け渡しに用いられる。
なお、本実施形態では、Ｍｏｃｈｉチップユニット５１０内のデータの転送は、パケットデータごとに行われる。
なお、本実施形態では、Ｍｏｃｈｉチップユニット５１０内のデータの転送は、パケットデータごとに行われる。
メモリ管理ユニット５２８は、ＭＦＰＣＰＵ５２７に格納されるデータに対応するアドレス情報を管理する。
第１メモリコントローラ５２９は、ＳＳＤ５８０へのデータの格納、ＳＳＤ５８０からのデータの取り出し、ＳＳＤ５８０のリフレッシュなどを制御する回路である。第１メモリコントローラ５２９は、第１内部バス５２６に接続されており、第１内部バス５２６に接続された他のデバイスとの間でパケットデータを受け渡しする。
侵入防止システム５３０は、第１内部バス５２６を通るデータを監視し、ＭＦＰモジュールチップ５２０内への不正なアクセスを未然に防ぐ。
第１メモリコントローラ５２９は、ＳＳＤ５８０へのデータの格納、ＳＳＤ５８０からのデータの取り出し、ＳＳＤ５８０のリフレッシュなどを制御する回路である。第１メモリコントローラ５２９は、第１内部バス５２６に接続されており、第１内部バス５２６に接続された他のデバイスとの間でパケットデータを受け渡しする。
侵入防止システム５３０は、第１内部バス５２６を通るデータを監視し、ＭＦＰモジュールチップ５２０内への不正なアクセスを未然に防ぐ。
ＭａｉｎＣＰＵモジュールチップ５４０は、ＭａｉｎＣＰＵ５５０と、第６Ｍｏｃｈｉインタフェースモジュール５４１と、第７Ｍｏｃｈｉインタフェースモジュール５４２と、第８Ｍｏｃｈｉインタフェースモジュール５４３と、第２内部バス５４４と、第１データバス５４５と、第２データバス５４６と、第２メモリコントローラ５６０とを有する。
ＭａｉｎＣＰＵ５５０は、データの処理を行う。この処理は、ＭＦＰＣＰＵ５２７により行われるデータの処理と同様の処理である。ＭａｉｎＣＰＵ５５０は、例えば、Ｉ／Ｏモジュールチップ５７０から転送されたデータの処理を行う。Ｉ／Ｏモジュールチップ５７０から転送されたデータの処理を、以下では、Ｉ／Ｏデータ処理と称する。
ＭａｉｎＣＰＵ５５０は、ＭＦＰＣＰＵ５２７よりもデータの処理速度が速い。ＭａｉｎＣＰＵ５５０としては、例えば、動作周波数が１．６ＧＨｚのものが用いられる。
ＭａｉｎＣＰＵ５５０は、ＭＦＰＣＰＵ５２７よりもデータの処理速度が速い。ＭａｉｎＣＰＵ５５０としては、例えば、動作周波数が１．６ＧＨｚのものが用いられる。
また、ＭａｉｎＣＰＵ５５０は、デコンポーズ処理を行う。デコンポーズ処理とは、画像データを、用紙出力形式の画像データに変換する処理である。用紙出力形式の画像データとしては、例えば、ビットマップデータが挙げられる。
また、ＭａｉｎＣＰＵ５５０は、ＵＩ描画処理を行う。ＵＩ描画処理とは、ユーザインタフェース３００の操作受付部にて受け付けられた操作に応じた画像をユーザインタフェース３００の表示部に表示させる処理である。
なお、本実施形態では、デコンポーズ処理やＵＩ描画処理は、ＭＦＰＣＰＵ５２７を用いて行われずに、ＭａｉｎＣＰＵ５５０を用いて行われる。
また、ＭａｉｎＣＰＵ５５０は、ＵＩ描画処理を行う。ＵＩ描画処理とは、ユーザインタフェース３００の操作受付部にて受け付けられた操作に応じた画像をユーザインタフェース３００の表示部に表示させる処理である。
なお、本実施形態では、デコンポーズ処理やＵＩ描画処理は、ＭＦＰＣＰＵ５２７を用いて行われずに、ＭａｉｎＣＰＵ５５０を用いて行われる。
また、本実施形態のＭａｉｎＣＰＵ５５０は、Ｉ／Ｏデータ処理等、デコンポーズ処理やＵＩ描画処理とは異なる他の処理を行っているときに、デコンポーズ処理やＵＩ描画処理の要求を受けると、他の処理よりもデコンポーズ処理やＵＩ描画処理を優先して行う。
また、ＭａｉｎＣＰＵ５５０は、Ｉ／Ｏデータ処理を行っているときにデコンポーズ処理やＵＩ描画処理の要求を受けた場合に、行っていたＩ／Ｏデータ処理を、ＭＦＰＣＰＵ５２７に引き継ぐ。より具体的には、ＭａｉｎＣＰＵ５５０は、Ｉ／Ｏデータ処理の対象のデータに基づいて、このＩ／Ｏデータ処理をＭＦＰＣＰＵ５２７に引き継ぐか否かを決定する。そして、Ｉ／Ｏデータ処理をＭＦＰＣＰＵ５２７に引き継ぐ場合、ＭＦＰＣＰＵ５２７に対してＩ／Ｏデータ処理の引き継ぎを行い、ＭａｉｎＣＰＵ５５０により行われていない分のＩ／Ｏデータ処理をＭＦＰＣＰＵ５２７に行わせる。
また、ＭａｉｎＣＰＵ５５０は、Ｉ／Ｏデータ処理を行っているときにデコンポーズ処理やＵＩ描画処理の要求を受けた場合に、行っていたＩ／Ｏデータ処理を、ＭＦＰＣＰＵ５２７に引き継ぐ。より具体的には、ＭａｉｎＣＰＵ５５０は、Ｉ／Ｏデータ処理の対象のデータに基づいて、このＩ／Ｏデータ処理をＭＦＰＣＰＵ５２７に引き継ぐか否かを決定する。そして、Ｉ／Ｏデータ処理をＭＦＰＣＰＵ５２７に引き継ぐ場合、ＭＦＰＣＰＵ５２７に対してＩ／Ｏデータ処理の引き継ぎを行い、ＭａｉｎＣＰＵ５５０により行われていない分のＩ／Ｏデータ処理をＭＦＰＣＰＵ５２７に行わせる。
また、ＭａｉｎＣＰＵ５５０は、デコンポーズ処理やＵＩ描画処理を行う際に、デコンポーズ処理やＵＩ描画処理を行うことをＩ／Ｏモジュールチップ５７０のＤＭＡＣ５７２（後述）に通知する。そして、デコンポーズ処理やＵＩ描画処理が完了すると、これらの処理が完了したことをＤＭＡＣ５７２に通知する。
ＭａｉｎＣＰＵ５５０は、画像形成装置１全体の動作を制御する第１のＣＰＵ（Central Processing Unit）コア５５１Ａと、画像読取装置１００の動作を制御する第２のＣＰＵコア５５１Ｂと、画像を処理するＧＰＵ（Graphics Processing Unit）コア５５１Ｃとで構成される。すなわち、ＭａｉｎＣＰＵ５５０はマルチコア構成である。
第１のＣＰＵコア５５１Ａ、第２のＣＰＵコア５５１Ｂは、何れも第２制御手段の一例である。広義には、ＭａｉｎＣＰＵ５５０も第２制御手段の一例である。
第１のＣＰＵコア５５１Ａ、第２のＣＰＵコア５５１Ｂは、何れも第２制御手段の一例である。広義には、ＭａｉｎＣＰＵ５５０も第２制御手段の一例である。
本実施形態では、第１のＣＰＵコア５５１Ａ、第２のＣＰＵコア５５１Ｂは、一次キャッシュメモリ５５２Ａ、５５２Ｂと、二次キャッシュメモリ５５３Ａとを有している。
一方、ＧＰＵコア５５１Ｃは、一次キャッシュメモリ５５２Ｃを有している。
一方、ＧＰＵコア５５１Ｃは、一次キャッシュメモリ５５２Ｃを有している。
第２接続手段の一例としての第６Ｍｏｃｈｉインタフェースモジュール５４１は、第４Ｍｏｃｈｉインタフェースモジュール５２４および第２メモリコントローラ５６０に対してデータの送受信を行う。
第７Ｍｏｃｈｉインタフェースモジュール５４２は、第２内部バス５４４から転送されたデータを受信し、受信したデータを、ユーザインタフェース３００へ転送する。第７Ｍｏｃｈｉインタフェースモジュール５４２から転送されたデータは、ユーザインタフェース３００の表示部に表示される。
第８Ｍｏｃｈｉインタフェースモジュール５４３は、Ｉ／Ｏモジュールチップ５７０から転送されたデータを受信し、受信したデータを、第２内部バス５４４または第２メモリコントローラ５６０へ転送する。
第７Ｍｏｃｈｉインタフェースモジュール５４２は、第２内部バス５４４から転送されたデータを受信し、受信したデータを、ユーザインタフェース３００へ転送する。第７Ｍｏｃｈｉインタフェースモジュール５４２から転送されたデータは、ユーザインタフェース３００の表示部に表示される。
第８Ｍｏｃｈｉインタフェースモジュール５４３は、Ｉ／Ｏモジュールチップ５７０から転送されたデータを受信し、受信したデータを、第２内部バス５４４または第２メモリコントローラ５６０へ転送する。
第１通信路の一例としての第２内部バス５４４は、パケットデータの受け渡しに用いられる。第２内部バス５４４は、ＭａｉｎＣＰＵ５５０と、第６Ｍｏｃｈｉインタフェースモジュール５４１と、第７Ｍｏｃｈｉインタフェースモジュール５４２と、第８Ｍｏｃｈｉインタフェースモジュール５４３と、第２メモリコントローラ５６０とを相互に接続する。
第１データバス５４５は、第６Ｍｏｃｈｉインタフェースモジュール５４１と第２メモリコントローラ５６０とを直接接続する通信路である。
第２データバス５４６は、第８Ｍｏｃｈｉインタフェースモジュール５４３と第２メモリコントローラ５６０とを直接接続する通信路である。
第１データバス５４５は、第６Ｍｏｃｈｉインタフェースモジュール５４１と第２メモリコントローラ５６０とを直接接続する通信路である。
第２データバス５４６は、第８Ｍｏｃｈｉインタフェースモジュール５４３と第２メモリコントローラ５６０とを直接接続する通信路である。
格納制御手段の一例としての第２メモリコントローラ５６０は、ＤＲＡＭ５９０へのデータの格納、ＤＲＡＭ５９０からのデータの取り出し、ＤＲＡＭ５９０のリフレッシュなどを制御する回路である。第２メモリコントローラ５６０は、第２内部バス５４４、第１データバス５４５、および第２データバス５４６に接続されており、第２内部バス５４４、第１データバス５４５、および第２データバス５４６に接続された他のデバイスとの間でパケットデータを受け渡しする。
Ｉ／Ｏモジュールチップ５７０は、画像形成装置１に接続される外部機器からのデータの受信に用いられる。
Ｉ／Ｏモジュールチップ５７０は、外部機器インタフェース部５７１と、ＤＭＡＣ（Direct Memory Access Controller）５７２と、第９Ｍｏｃｈｉインタフェースモジュール５７３と、第１０Ｍｏｃｈｉインタフェースモジュール５７４と、を有する。
Ｉ／Ｏモジュールチップ５７０は、外部機器インタフェース部５７１と、ＤＭＡＣ（Direct Memory Access Controller）５７２と、第９Ｍｏｃｈｉインタフェースモジュール５７３と、第１０Ｍｏｃｈｉインタフェースモジュール５７４と、を有する。
第１接続手段の一例としての外部機器インタフェース部５７１は、外部機器に接続する。外部機器としては、例えば、ＰＣ（Personal Computer）等の端末装置、ＵＳＢメモリ、サーバ装置等の通信先などが挙げられる。外部機器インタフェース部５７１は、接続した外部機器からデータを取得する。
送信手段の一例としてのＤＭＡＣ５７２は、外部機器から外部機器インタフェース部５７１に転送されたデータをＤＲＡＭ５９０に転送させ、転送させたデータをＤＲＡＭ５９０に格納させる。この転送は、ＭａｉｎＣＰＵ５５０を介さないＤＭＡ（Direct Memory Access）転送である。
また、ＤＭＡＣ５７２は、ＭａｉｎＣＰＵ５５０がデコンポーズ処理やＵＩ描画処理を行う際に、フラグを立てる。より具体的には、ＤＭＡＣ５７２は、ＭａｉｎＣＰＵ５５０がデコンポーズ処理やＵＩ描画処理を行うことの通知をＭａｉｎＣＰＵ５５０から受けると、ＤＭＡＣ５７２に設けられているフラグレジスタをオンにする。また、デコンポーズ処理やＵＩ描画処理が完了したことの通知をＭａｉｎＣＰＵ５５０から受けると、フラグレジスタをオフにする。
また、ＤＭＡＣ５７２は、外部機器から外部機器インタフェース部５７１に転送されたデータをＤＲＡＭ５９０に格納させると、このデータの処理の割り込み要求を行う。ＤＭＡＣ５７２は、ＤＭＡＣ５７２に設けられているフラグレジスタを参照する。そして、フラグレジスタがオフになっている場合には、ＭａｉｎＣＰＵ５５０に対して割り込み要求を行う。一方、フラグレジスタがオンになっている場合には、ＭＦＰＣＰＵ５２７に対して割り込み要求を行う。
また、ＤＭＡＣ５７２は、外部機器から外部機器インタフェース部５７１に転送されたデータをＤＲＡＭ５９０に格納させると、このデータの処理の割り込み要求を行う。ＤＭＡＣ５７２は、ＤＭＡＣ５７２に設けられているフラグレジスタを参照する。そして、フラグレジスタがオフになっている場合には、ＭａｉｎＣＰＵ５５０に対して割り込み要求を行う。一方、フラグレジスタがオンになっている場合には、ＭＦＰＣＰＵ５２７に対して割り込み要求を行う。
第９Ｍｏｃｈｉインタフェースモジュール５７３は、外部機器インタフェース部５７１から転送されたデータを受信し、受信したデータを、第５Ｍｏｃｈｉインタフェースモジュール５２５へ転送する。
第１０Ｍｏｃｈｉインタフェースモジュール５７４は、外部機器インタフェース部５７１から転送されたデータを受信し、受信したデータを、第８Ｍｏｃｈｉインタフェースモジュール５４３へ転送する。
第１０Ｍｏｃｈｉインタフェースモジュール５７４は、外部機器インタフェース部５７１から転送されたデータを受信し、受信したデータを、第８Ｍｏｃｈｉインタフェースモジュール５４３へ転送する。
ＳＳＤ５８０は、例えば、不揮発性の半導体メモリである。なお、ＳＳＤ５８０の代わりに、例えば、ｅＭＭＣ（embedded Multi Media Card）が用いられてもよい。
格納手段の一例としてのＤＲＡＭ５９０は、例えば、揮発性の半導体メモリである。
格納手段の一例としてのＤＲＡＭ５９０は、例えば、揮発性の半導体メモリである。
＜引き継ぎ管理テーブルの説明＞
次に、引き継ぎ管理テーブルについて説明する。
図５は、引き継ぎ管理テーブルの構成例を示した図である。引き継ぎ管理テーブルは、ＭａｉｎＣＰＵ５５０がＩ／Ｏデータ処理をＭＦＰＣＰＵ５２７に引き継ぐか否かを管理するためのテーブルである。引き継ぎ管理テーブルは、ＭａｉｎＣＰＵ５５０の一次キャッシュメモリ５５２Ａに格納されている。
次に、引き継ぎ管理テーブルについて説明する。
図５は、引き継ぎ管理テーブルの構成例を示した図である。引き継ぎ管理テーブルは、ＭａｉｎＣＰＵ５５０がＩ／Ｏデータ処理をＭＦＰＣＰＵ５２７に引き継ぐか否かを管理するためのテーブルである。引き継ぎ管理テーブルは、ＭａｉｎＣＰＵ５５０の一次キャッシュメモリ５５２Ａに格納されている。
図５に示された引き継ぎ管理テーブルでは、「要求」に、ＭａｉｎＣＰＵ５５０がＩ／Ｏデータ処理を行っているときに要求される処理の内容が示されている。ここで、「ＵＩ描画」は、ＵＩ描画処理を意味する。また、「デコンポーズ」は、デコンポーズ処理を意味する。また、「その他」は、ＵＩ描画処理およびデコンポーズ処理の何れにも該当しない他の処理を意味する。また、「ＮＯＰ」は、何もしない（No Operation）ことを意味する。
また、引き継ぎ管理テーブルでは、「ヘッダ情報」に、Ｉ／Ｏデータ処理の対象のデータに含まれるヘッダ情報が示されている。「ＵＩ描画」および「デコンポーズ」に関連付けて示されている「Ａ」、「Ｂ」、「Ｃ」は、何れも、ヘッダ情報を意味する。また、「ＵＩ描画」および「デコンポーズ」に関連付けて示されている「Ａ〜Ｃ以外」は、「Ａ」、「Ｂ」、「Ｃ」の何れにも該当しないヘッダ情報を意味する。
「Ａ」、「Ｂ」および「Ｃ」の何れかのヘッダ情報が含まれるデータは、「Ａ〜Ｃ以外」のヘッダ情報が含まれるデータに比べて、Ｉ／Ｏデータ処理が実行されることの優先度が高い。より具体的に説明すると、まず、Ｉ／Ｏデータ処理の対象のデータが連続する複数のパケットデータである場合を前提とする。この場合において、「Ａ」、「Ｂ」および「Ｃ」の何れかが含まれるデータに対するＩ／Ｏデータ処理は、「Ａ〜Ｃ以外」が含まれるデータに対するＩ／Ｏデータ処理よりも、複数のパケットデータについて処理のリアルタイム性が求められる。リアルタイム性とは、一のパケットデータについてＩ／Ｏデータ処理が実行されることと、この一のパケットデータに連続する他の一のパケットデータについてＩ／Ｏデータ処理が実行されることとの間の時間の制約が設けられる性質である。
「Ａ」、「Ｂ」および「Ｃ」の各々は、例えば、ＱｏＳ（Quality of Service）が求められる処理の対象のデータに含まれるヘッダ情報である。また、「Ａ〜Ｃ以外」は、例えば、ＱｏＳが求められない処理の対象のデータに含まれるヘッダ情報である。ＱｏＳとは、ネットワーク上で提供するサービスの品質である。サービスの品質には、処理のリアルタイム性についての品質が含まれる。
「Ａ」、「Ｂ」および「Ｃ」の各々は、例えば、ＱｏＳ（Quality of Service）が求められる処理の対象のデータに含まれるヘッダ情報である。また、「Ａ〜Ｃ以外」は、例えば、ＱｏＳが求められない処理の対象のデータに含まれるヘッダ情報である。ＱｏＳとは、ネットワーク上で提供するサービスの品質である。サービスの品質には、処理のリアルタイム性についての品質が含まれる。
また、「引き継ぎ」には、ＭａｉｎＣＰＵ５５０がＩ／Ｏデータ処理をＭＦＰＣＰＵ５２７に引き継ぐか否かの情報が示されている。ここで、「する」は、ＭａｉｎＣＰＵ５５０がＩ／Ｏデータ処理をＭＦＰＣＰＵ５２７に引き継ぐことを意味する。また、「しない」は、ＭａｉｎＣＰＵ５５０がＩ／Ｏデータ処理をＭＦＰＣＰＵ５２７に引き継がないことを意味する。
図示の例では、「ＵＩ描画」および「デコンポーズ」の「Ａ、Ｂ、Ｃ」には、「引き継ぎ」として「する」が関連付けられている。また、「ＵＩ描画」および「デコンポーズ」の「Ａ〜Ｃ」には、「引き継ぎ」として「しない」が関連付けられている。すなわち、Ｉ／Ｏデータ処理が実行されることの優先度に応じて、ＭａｉｎＣＰＵ５５０がＩ／Ｏデータ処理をＭＦＰＣＰＵ５２７に引き継ぐか否かが定められている。また、「その他」および「ＮＯＰ」には、「ヘッダ情報」に関わらず、「引き継ぎ」として「しない」が関連付けられている。
図示の例では、「ＵＩ描画」および「デコンポーズ」の「Ａ、Ｂ、Ｃ」には、「引き継ぎ」として「する」が関連付けられている。また、「ＵＩ描画」および「デコンポーズ」の「Ａ〜Ｃ」には、「引き継ぎ」として「しない」が関連付けられている。すなわち、Ｉ／Ｏデータ処理が実行されることの優先度に応じて、ＭａｉｎＣＰＵ５５０がＩ／Ｏデータ処理をＭＦＰＣＰＵ５２７に引き継ぐか否かが定められている。また、「その他」および「ＮＯＰ」には、「ヘッダ情報」に関わらず、「引き継ぎ」として「しない」が関連付けられている。
ＭａｉｎＣＰＵ５５０は、Ｉ／Ｏデータ処理を行っているときに、このＩ／Ｏデータ処理とは異なる他の処理の要求を受けると、引き継ぎ管理テーブルを参照する。そして、「要求」および「ヘッダ情報」に基づいて、「引き継ぎ」を行うか否かを決定する。
本実施形態では、上述の通り、ＭａｉｎＣＰＵ５５０が、Ｉ／Ｏデータ処理を行っているときに、デコンポーズ処理やＵＩ描画処理の要求を受けると、Ｉ／Ｏデータ処理よりもデコンポーズ処理やＵＩ描画処理を優先して行う。この場合において、ＭａｉｎＣＰＵ５５０は、リアルタイム性が求められるＩ／Ｏデータ処理については、ＭＦＰＣＰＵ５２７に引き継ぐようにしている。
すなわち、本実施形態では、ＭａｉｎＣＰＵ５５０は、第１処理の開始後且つ完了前に第１処理よりも第２処理を優先して実行する場合に、第１処理の対象のデータについて定められた条件に基づいて、ＭＦＰＣＰＵ５２７に第１処理を再開させるか否かを決定する。特に、本実施形態では、第１処理の対象のデータについて定められた条件は、このデータについて第１処理が実行されることの優先度について定められた条件である。さらに、この優先度は、第１処理の対象の一部のデータについて第１処理が実行されることと、第１処理の対象のデータであって一部のデータに続く他の一部のデータについて第１処理が実行されることとの間の時間の制約に基づいて定められる。また、第１処理の対象のデータは、パケット化された複数のデータである。
ここで、第１処理としては、例えば、Ｉ／Ｏデータ処理等が挙げられる。また、第２処理としては、例えば、デコンポーズ処理やＵＩ描画処理等が挙げられる。
ここで、第１処理としては、例えば、Ｉ／Ｏデータ処理等が挙げられる。また、第２処理としては、例えば、デコンポーズ処理やＵＩ描画処理等が挙げられる。
なお、ＭａｉｎＣＰＵ５５０は、Ｉ／Ｏデータ処理を行っているときに、「その他」や「ＮＯＰ」の処理の要求を受けた場合、Ｉ／Ｏデータ処理の対象のデータに関わらず、Ｉ／Ｏデータ処理の引き継ぎを行わない。この場合、ＭａｉｎＣＰＵ５５０は、「その他」や「ＮＯＰ」を完了させた後、Ｉ／Ｏデータ処理を再開する。
また、図５の引き継ぎ管理テーブルに示した「ヘッダ情報」は一例に過ぎず、図５に示した「ヘッダ情報」とは異なる「ヘッダ情報」が、「要求」と「引き継ぎ」とに関連付けられて示されてもよい。
また、一次キャッシュメモリ５５２Ａは、ＭＦＰＣＰＵ５２７にＩ／Ｏデータ処理を再開させるか否かの決定に関する決定情報と、データの内容に関する内容情報とを関連付けて保持する保持手段として捉えられる。ここで、決定情報としては、例えば、引き継ぎ管理テーブルの「引き継ぎ」に示された情報が挙げられる。また、内容情報としては、例えば、引き継ぎ管理テーブルの「ヘッダ情報」に示された情報が挙げられる。
また、一次キャッシュメモリ５５２Ａは、ＭＦＰＣＰＵ５２７にＩ／Ｏデータ処理を再開させるか否かの決定に関する決定情報と、データの内容に関する内容情報とを関連付けて保持する保持手段として捉えられる。ここで、決定情報としては、例えば、引き継ぎ管理テーブルの「引き継ぎ」に示された情報が挙げられる。また、内容情報としては、例えば、引き継ぎ管理テーブルの「ヘッダ情報」に示された情報が挙げられる。
＜Ｉ／Ｏデータ処理中にＵＩ描画処理の要求を受けた場合の処理動作＞
図６は、ＭａｉｎＣＰＵ５５０がＩ／Ｏデータ処理を行っているときにＵＩ描画処理の要求を受けた場合に実行される処理動作を説明する図である。なお、以下では、ＭａｉｎＣＰＵ５５０が行っていたＩ／Ｏデータ処理の対象のデータに含まれるヘッダ情報が「Ａ」（図５参照）であるものとする。
図６は、ＭａｉｎＣＰＵ５５０がＩ／Ｏデータ処理を行っているときにＵＩ描画処理の要求を受けた場合に実行される処理動作を説明する図である。なお、以下では、ＭａｉｎＣＰＵ５５０が行っていたＩ／Ｏデータ処理の対象のデータに含まれるヘッダ情報が「Ａ」（図５参照）であるものとする。
まず、Ｉ／Ｏモジュールチップ５７０の外部機器インタフェース部５７１に外部機器が接続され、外部機器から外部機器インタフェース部５７１にデータが転送される。Ｉ／Ｏモジュールチップ５７０のＤＭＡＣ５７２は、外部機器インタフェース部５７１に転送されたデータを、ＤＲＡＭ５９０に格納させる（ステップ１）。このデータは、第１０Ｍｏｃｈｉインタフェースモジュール５７４、第８Ｍｏｃｈｉインタフェースモジュール５４３、および第２内部バス５４４を介して、第２メモリコントローラ５６０に転送される。そして、転送されたデータは、第２メモリコントローラ５６０によりＤＲＡＭ５９０に格納される。また、外部機器から転送されるデータは、複数のパケットデータからなる画像データである。すなわち、本実施形態では、外部機器から、画像データがパケットデータごとに転送される。
ＤＭＡＣ５７２は、ＭａｉｎＣＰＵ５５０に対して、ＤＲＡＭ５９０に格納させたパケットデータの処理の割り込み要求、すなわちＩ／Ｏデータ処理の割り込み要求を行う（ステップ２）。
ＭａｉｎＣＰＵ５５０は、Ｉ／Ｏデータ処理の割り込み要求を受けると、ＤＲＡＭ５９０に格納されているＩ／Ｏデータ処理の対象のパケットデータを取り出す。そして、取り出したパケットデータの処理、すなわち、Ｉ／Ｏデータ処理を行う（ステップ３）。このＩ／Ｏデータ処理の対象のパケットデータは、外部機器から転送される画像データ、すなわち複数のパケットデータのうちの、最初のパケットデータである。
この後、ＭａｉｎＣＰＵ５５０は、Ｉ／Ｏデータ処理が行われていない残りのパケットデータに対して順番に、パケットデータの取り出し、および、取り出したパケットデータに対するＩ／Ｏデータ処理を行う。
ＭａｉｎＣＰＵ５５０は、Ｉ／Ｏデータ処理の割り込み要求を受けると、ＤＲＡＭ５９０に格納されているＩ／Ｏデータ処理の対象のパケットデータを取り出す。そして、取り出したパケットデータの処理、すなわち、Ｉ／Ｏデータ処理を行う（ステップ３）。このＩ／Ｏデータ処理の対象のパケットデータは、外部機器から転送される画像データ、すなわち複数のパケットデータのうちの、最初のパケットデータである。
この後、ＭａｉｎＣＰＵ５５０は、Ｉ／Ｏデータ処理が行われていない残りのパケットデータに対して順番に、パケットデータの取り出し、および、取り出したパケットデータに対するＩ／Ｏデータ処理を行う。
ＭａｉｎＣＰＵ５５０は、ＵＩ描画処理の要求を受ける（ステップ４）。
ＭａｉｎＣＰＵ５５０は、引き継ぎ管理テーブル（図５参照）を参照し、Ｉ／Ｏデータ処理の対象のパケットデータについてＩ／Ｏデータ処理が実行されることの優先度に基づき、ＭＦＰＣＰＵ５２７に引き継ぐか否かを決定する。この例では、ＭａｉｎＣＰＵ５５０がＩ／Ｏデータ処理を行っているときに受けた処理の「要求」は「ＵＩ描画」であり（図５参照）、Ｉ／Ｏデータ処理を対象のパケットデータには、上述の通り「Ａ」が含まれる。そのため、ＭａｉｎＣＰＵ５５０は、Ｉ／Ｏデータ処理をＭＦＰＣＰＵ５２７に引き継ぐことを決定する（ステップ５）。
ＭａｉｎＣＰＵ５５０は、引き継ぎ管理テーブル（図５参照）を参照し、Ｉ／Ｏデータ処理の対象のパケットデータについてＩ／Ｏデータ処理が実行されることの優先度に基づき、ＭＦＰＣＰＵ５２７に引き継ぐか否かを決定する。この例では、ＭａｉｎＣＰＵ５５０がＩ／Ｏデータ処理を行っているときに受けた処理の「要求」は「ＵＩ描画」であり（図５参照）、Ｉ／Ｏデータ処理を対象のパケットデータには、上述の通り「Ａ」が含まれる。そのため、ＭａｉｎＣＰＵ５５０は、Ｉ／Ｏデータ処理をＭＦＰＣＰＵ５２７に引き継ぐことを決定する（ステップ５）。
ＭａｉｎＣＰＵ５５０は、ＤＭＡＣ５７２に対して、割り込み要求の中断を指示する（ステップ６）。
なお、ステップ１〜ステップ６は、ＭａｉｎＣＰＵ５５０がＩ／Ｏデータ処理をＭＦＰＣＰＵ５２７に引き継ぐか否かに関わらず行われる処理である。また、ＭａｉｎＣＰＵ５５０がＩ／Ｏデータ処理をＭＦＰＣＰＵ５２７に引き継がない場合、ＭａｉｎＣＰＵ５５０は、ステップ５の処理が完了すると、Ｉ／Ｏデータ処理を中断し、ＵＩ描画処理を行う。そして、ＭａｉｎＣＰＵ５５０は、ＵＩ描画処理が完了すると、中断していたＩ／Ｏデータ処理を再開する。
なお、ステップ１〜ステップ６は、ＭａｉｎＣＰＵ５５０がＩ／Ｏデータ処理をＭＦＰＣＰＵ５２７に引き継ぐか否かに関わらず行われる処理である。また、ＭａｉｎＣＰＵ５５０がＩ／Ｏデータ処理をＭＦＰＣＰＵ５２７に引き継がない場合、ＭａｉｎＣＰＵ５５０は、ステップ５の処理が完了すると、Ｉ／Ｏデータ処理を中断し、ＵＩ描画処理を行う。そして、ＭａｉｎＣＰＵ５５０は、ＵＩ描画処理が完了すると、中断していたＩ／Ｏデータ処理を再開する。
一方、ＭａｉｎＣＰＵ５５０がＩ／Ｏデータ処理をＭＦＰＣＰＵ５２７に引き継ぐ場合、ステップ５が完了すると、ＭａｉｎＣＰＵ５５０は、Ｉ／Ｏデータ処理の実行中であった対象のパケットデータを、ＤＲＡＭ５９０に格納させる（ステップ７）。すなわち、ＭａｉｎＣＰＵ５５０は、Ｉ／Ｏデータ処理を行うためにＤＲＡＭ５９０から取り出していたパケットデータを、ＤＲＡＭ５９０に戻す。このパケットデータは、第２内部バス５４４を介して、第２メモリコントローラ５６０に転送される。そして、転送されたパケットデータは、第２メモリコントローラ５６０によりＤＲＡＭ５９０に格納される。
ＭａｉｎＣＰＵ５５０は、ＭＦＰＣＰＵ５２７に対して、Ｉ／Ｏデータ処理の引き継ぎの要求を行う（ステップ８）。この引き継ぎの要求において、ＭａｉｎＣＰＵ５５０は、Ｉ／Ｏデータ処理が完了したパケットデータに対応するＤＲＡＭ５９０のアドレス情報を、ＭＦＰＣＰＵ５２７に送信する。
ＭａｉｎＣＰＵ５５０は、ＵＩ描画処理を行うことをＤＭＡＣ５７２に通知し、ＤＭＡＣ５７２にフラグを立てさせる（ステップ９）。すなわち、ＭａｉｎＣＰＵ５５０は、ＵＩ描画処理を行うことをＤＭＡＣ５７２に通知し、ＤＭＡＣ５７２に設けられているフラグレジスタをオンにさせる。
ＭａｉｎＣＰＵ５５０は、ＵＩ描画処理を行う（ステップ１０）。
ＭａｉｎＣＰＵ５５０は、ＵＩ描画処理を行うことをＤＭＡＣ５７２に通知し、ＤＭＡＣ５７２にフラグを立てさせる（ステップ９）。すなわち、ＭａｉｎＣＰＵ５５０は、ＵＩ描画処理を行うことをＤＭＡＣ５７２に通知し、ＤＭＡＣ５７２に設けられているフラグレジスタをオンにさせる。
ＭａｉｎＣＰＵ５５０は、ＵＩ描画処理を行う（ステップ１０）。
ここで、フラグレジスタがオンになっているときに、外部機器インタフェース部５７１に新たに外部機器が接続され、接続された外部機器からデータが転送される場合がある。この場合、ＤＭＡＣ５７２は、新たに接続された外部機器から外部機器インタフェース部５７１に転送されたデータを、第１０Ｍｏｃｈｉインタフェースモジュール５７４、第８Ｍｏｃｈｉインタフェースモジュール５４３および第２データバス５４６を介して第２メモリコントローラ５６０へ転送する。すなわち、転送されたデータは、第２内部バス５４４を通らない。また、転送されたデータは、第２メモリコントローラ５６０によってＤＲＡＭ５９０に格納される。また、ＤＭＡＣ５７２は、新たに接続された外部機器から外部機器インタフェース部５７１に転送されたデータを、第９Ｍｏｃｈｉインタフェースモジュール５７３、第５Ｍｏｃｈｉインタフェースモジュール５２５、第１内部バス５２６、第４Ｍｏｃｈｉインタフェースモジュール５２４、第６Ｍｏｃｈｉインタフェースモジュール５４１、第１データバス５４５を介して、第２メモリコントローラ５６０に転送してもよい。この場合においても、転送されたデータは、第２メモリコントローラ５６０によってＤＲＡＭ５９０に格納される。
また、ＤＭＡＣ５７２は、フラグレジスタがオンであることに基づき、新たに接続された外部機器から転送されるデータの処理の割り込み要求を、ＭＦＰＣＰＵ５２７に対して行う。
また、ＤＭＡＣ５７２は、フラグレジスタがオンであることに基づき、新たに接続された外部機器から転送されるデータの処理の割り込み要求を、ＭＦＰＣＰＵ５２７に対して行う。
ＭＦＰＣＰＵ５２７は、Ｉ／Ｏデータ処理の引き継ぎの要求をＭａｉｎＣＰＵ５５０から受けると、ＤＲＡＭ５９０に格納されているパケットデータを取得する（ステップ１１）。このパケットデータは、Ｉ／Ｏデータ処理の対象の複数のパケットデータのうちの、Ｉ／Ｏデータ処理が行われていないパケットデータである。すなわち、ＭＦＰＣＰＵ５２７は、Ｉ／Ｏデータ処理の引き継ぎ要求において、ＭａｉｎＣＰＵ５５０から、Ｉ／Ｏデータ処理が完了したパケットデータがＤＲＡＭ５９０の何れの領域に格納されているかを示すアドレス情報を取得する。そして、Ｉ／Ｏデータ処理が完了したパケットデータに続くＩ／Ｏデータ処理が未完了のパケットデータを、ＤＲＡＭ５９０から取得する。また、このパケットデータは、第２メモリコントローラ５６０によりＤＲＡＭ５９０から取り出されると、第１データバス５４５、第６Ｍｏｃｈｉインタフェースモジュール５４１、第４Ｍｏｃｈｉインタフェースモジュール５２４、および第１内部バス５２６を介して、ＭＦＰＣＰＵ５２７に転送される。すなわち、ＤＲＡＭ５９０からＭＦＰＣＰＵ５２７に転送されるパケットデータは、第２内部バス５４４を通らない。
ＭＦＰＣＰＵ５２７は、取得したパケットデータについて、Ｉ／Ｏデータ処理を行う（ステップ１２）。すなわち、ＭＦＰＣＰＵ５２７は、ＭａｉｎＣＰＵ５５０が行っていたＩ／Ｏデータ処理を再開する。
ＭＦＰＣＰＵ５２７は、Ｉ／Ｏデータ処理が完了したパケットデータを、ＤＲＡＭ５９０に格納させる（ステップ１３）。このパケットデータは、第１内部バス５２６、第４Ｍｏｃｈｉインタフェースモジュール５２４、第６Ｍｏｃｈｉインタフェースモジュール５４１、および第１データバス５４５を介して、第２メモリコントローラ５６０に転送される。そして、転送されたパケットデータは、第２メモリコントローラ５６０によって、ＤＲＡＭ５９０に格納される。
ＭＦＰＣＰＵ５２７は、Ｉ／Ｏデータ処理が完了したパケットデータを、ＤＲＡＭ５９０に格納させる（ステップ１３）。このパケットデータは、第１内部バス５２６、第４Ｍｏｃｈｉインタフェースモジュール５２４、第６Ｍｏｃｈｉインタフェースモジュール５４１、および第１データバス５４５を介して、第２メモリコントローラ５６０に転送される。そして、転送されたパケットデータは、第２メモリコントローラ５６０によって、ＤＲＡＭ５９０に格納される。
この後、Ｉ／Ｏデータ処理が行われていない残りのパケットデータに対して順番に、ステップ１１〜ステップ１３までの処理が行われる。
ＭＦＰＣＰＵ５２７は、Ｉ／Ｏデータ処理が行われていなかった全てのパケットデータについてＩ／Ｏデータ処理を行うと、Ｉ／Ｏデータ処理が完了したことを示す完了通知を、ＭａｉｎＣＰＵ５５０に対して行う（ステップ１４）。
なお、図６に示す例では、ＭａｉｎＣＰＵ５５０がＩ／Ｏデータ処理を行っているときにＵＩ描画処理の要求を受けた場合に実行される処理動作について説明した。ここで、ＭａｉｎＣＰＵ５５０がＩ／Ｏデータ処理を行っているときに要求を受けた処理がデコンポーズ処理である場合であっても、上述した処理と同様の処理が行われる。
ＭＦＰＣＰＵ５２７は、Ｉ／Ｏデータ処理が行われていなかった全てのパケットデータについてＩ／Ｏデータ処理を行うと、Ｉ／Ｏデータ処理が完了したことを示す完了通知を、ＭａｉｎＣＰＵ５５０に対して行う（ステップ１４）。
なお、図６に示す例では、ＭａｉｎＣＰＵ５５０がＩ／Ｏデータ処理を行っているときにＵＩ描画処理の要求を受けた場合に実行される処理動作について説明した。ここで、ＭａｉｎＣＰＵ５５０がＩ／Ｏデータ処理を行っているときに要求を受けた処理がデコンポーズ処理である場合であっても、上述した処理と同様の処理が行われる。
以上の通り、本実施形態では、ＭａｉｎＣＰＵ５５０は、Ｉ／Ｏデータ処理の対象のデータに係るヘッダ情報を取得し、取得したヘッダ情報に関連付けられて一次キャッシュメモリ５５２Ａの引き継ぎ管理テーブルに保持されている「引き継ぎ」の情報から、ＭＦＰＣＰＵ５２７にＩ／Ｏデータ処理を再開させるか否かを決定する。
また、本実施形態では、ＭａｉｎＣＰＵ５５０は、ＤＲＡＭ５９０に格納されているデータを、第２内部バス５４４を介して取得し、取得したデータに対してＵＩ描画処理やデコンポーズ処理を実施する。そして、ＭａｉｎＣＰＵ５５０がＵＩ描画処理やデコンポーズ処理を実行しているときにおいて、ＤＭＡＣ５７２から第２メモリコントローラ５６０に送信されるデータが通る通信路、および、ＤＲＡＭ５９０からＭＦＰＣＰＵ５２７へ送信されるデータが通る通信路は、何れも、第２内部バス５４４とは異なる通信路である。
また、本実施形態では、ＤＭＡＣ５７２は、外部機器インタフェース部５７１に機器が接続されている場合において、ＭａｉｎＣＰＵ５５０によるＵＩ描画処理やデコンポーズ処理が実行されている場合、機器から送信されるデータの処理の要求を、ＭＦＰＣＰＵ５２７に送信する。
また、本実施形態では、ＭａｉｎＣＰＵ５５０は、ＭＦＰＣＰＵ５２７にＩ／Ｏデータ処理を再開させる場合、Ｉ／Ｏデータ処理が完了した分のデータに関する情報をＭＦＰＣＰＵ５２７に送信する。
＜引き戻し処理＞
次に、引き戻し処理の流れについて説明する。引き戻し処理とは、ＭａｉｎＣＰＵ５５０がＩ／Ｏデータ処理をＭＦＰＣＰＵ５２７に引き継いだ場合において、ＭａｉｎＣＰＵ５５０が再びこのＩ／Ｏデータ処理を行う処理である。この引き戻し処理は、例えば、ＭａｉｎＣＰＵ５５０が、Ｉ／Ｏデータ処理をＭＦＰＣＰＵ５２７に引き継ぎ、デコンポーズ処理やＵＩ描画処理を開始すると行われる。
図７は、引き戻し処理の流れを示したフローチャートである。
次に、引き戻し処理の流れについて説明する。引き戻し処理とは、ＭａｉｎＣＰＵ５５０がＩ／Ｏデータ処理をＭＦＰＣＰＵ５２７に引き継いだ場合において、ＭａｉｎＣＰＵ５５０が再びこのＩ／Ｏデータ処理を行う処理である。この引き戻し処理は、例えば、ＭａｉｎＣＰＵ５５０が、Ｉ／Ｏデータ処理をＭＦＰＣＰＵ５２７に引き継ぎ、デコンポーズ処理やＵＩ描画処理を開始すると行われる。
図７は、引き戻し処理の流れを示したフローチャートである。
ＭａｉｎＣＰＵ５５０は、Ｉ／Ｏデータ処理が完了したことを示す完了通知をＭＦＰＣＰＵ５２７から取得したか否かを判断する（Ｓ１０１）。完了通知を取得した場合（Ｓ１０１にてＹＥＳ）、引き戻し処理は終了する。
一方、ＭａｉｎＣＰＵ５５０が完了通知を取得していない場合（Ｓ１０１にてＮＯ）、ＭａｉｎＣＰＵ５５０は、ＵＩ描画処理やデコンポーズ処理等、Ｉ／Ｏデータ処理よりも優先して行っていた処理が完了したか否かを判定する（Ｓ１０２）。否定結果が得られた場合（Ｓ１０２にてＮＯ）、ステップ１０１の処理が再び行われる。
一方、ＭａｉｎＣＰＵ５５０が完了通知を取得していない場合（Ｓ１０１にてＮＯ）、ＭａｉｎＣＰＵ５５０は、ＵＩ描画処理やデコンポーズ処理等、Ｉ／Ｏデータ処理よりも優先して行っていた処理が完了したか否かを判定する（Ｓ１０２）。否定結果が得られた場合（Ｓ１０２にてＮＯ）、ステップ１０１の処理が再び行われる。
Ｉ／Ｏデータ処理よりも優先して行っていた処理が完了した場合（Ｓ１０２にてＹＥＳ）、ＭａｉｎＣＰＵ５５０は、ＭＦＰＣＰＵ５２７がＩ／Ｏデータ処理を完了したか否かを判定する（Ｓ１０３）。より具体的には、ＭａｉｎＣＰＵ５５０は、ＭＦＰＣＰＵ５２７の通信状況を確認することにより、ＭＦＰＣＰＵ５２７がＩ／Ｏデータ処理を完了したか否かを判定する。
ＭＦＰＣＰＵ５２７がＩ／Ｏデータ処理を完了した場合（Ｓ１０３にてＹＥＳ）、引き戻し処理は終了する。
ＭＦＰＣＰＵ５２７がＩ／Ｏデータ処理を完了した場合（Ｓ１０３にてＹＥＳ）、引き戻し処理は終了する。
一方、ＭＦＰＣＰＵ５２７がＩ／Ｏデータ処理を完了していない場合（Ｓ１０３にてＮＯ）、ＭａｉｎＣＰＵ５５０は、ＭＦＰＣＰＵ５２７に対して引き戻し通知を行う（Ｓ１０４）。引き戻し通知は、Ｉ／Ｏデータ処理を行う主体をＭＦＰＣＰＵ５２７からＭａｉｎＣＰＵ５５０に戻すことの通知である。
ＭＦＰＣＰＵ５２７は、引き戻し通知を受けると、ＤＭＡＣ５７２に対して、割り込み要求の中断を指示する。また、ＭＦＰＣＰＵ５２７は、Ｉ／Ｏデータ処理の実行中であった対象のパケットデータを、ＤＲＡＭ５９０に格納させる。さらに、ＭＦＰＣＰＵ５２７は、Ｉ／Ｏデータ処理が完了したパケットデータに対応するＤＲＡＭ５９０のアドレス情報を、ＭａｉｎＣＰＵ５５０に送信する。
ＭａｉｎＣＰＵ５５０は、Ｉ／Ｏデータ処理が行われていないパケットデータをＤＲＡＭ５９０から取得し、取得したパケットデータについて、Ｉ／Ｏデータ処理を行う（Ｓ１０５）。
ＭａｉｎＣＰＵ５５０は、Ｉ／Ｏデータ処理が行われていないパケットデータをＤＲＡＭ５９０から取得し、取得したパケットデータについて、Ｉ／Ｏデータ処理を行う（Ｓ１０５）。
以上の通り、本実施形態では、ＭａｉｎＣＰＵ５５０は、ＭＦＰＣＰＵ５２７にＩ／Ｏデータ処理を再開させた場合において、ＵＩ描画処理やデコンポーズ処理が完了してもＩ／Ｏデータ処理が完了していない場合、ＭＦＰＣＰＵ５２７に実行されたＩ／Ｏデータ処理を引き継いで再開する。
以上、本発明の実施形態について説明したが、本発明の技術的範囲は上記の実施形態に記載の範囲には限定されない。上記の実施形態に、種々の変更又は改良を加えたものも、本発明の技術的範囲に含まれることは、特許請求の範囲の記載から明らかである。
例えば、本実施形態に示す画像形成装置１（図１参照）では、画像読取装置１００と画像記録装置２００（制御装置５００を含む）が一体化されているが、画像読取装置１００と画像記録装置２００（図１参照）はそれぞれ独立した筐体に格納されていてもよい。
また、本実施形態における画像形成装置１では、オフィスなどで使用される装置構成を想定しているが、商業用（プロダクション用）の画像形成装置でもよい。
また、本実施形態における画像形成装置１では、オフィスなどで使用される装置構成を想定しているが、商業用（プロダクション用）の画像形成装置でもよい。
本実施形態では、Ｍｏｃｈｉチップユニット５１０に、ＭＦＰモジュールチップ５２０、ＭａｉｎＣＰＵモジュールチップ５４０およびＩ／Ｏモジュールチップ５７０が設けられている構成としたが、さらに他の集積回路がＭｏｃｈｉチップユニット５１０に設けられてもよい。
本実施形態では、ＭａｉｎＣＰＵ５５０内のキャッシュメモリの階層構造が１階層の場合（ＧＰＵコア５５１Ｃ）と２階層の場合（第１のＣＰＵコア５５１Ａ、第２のＣＰＵコア５５１Ｂ）について説明したが、いずれの場合もキャッシュメモリの階層構造は例示の場合に限らない。例えばキャッシュメモリの階層構造は３階層以上でもよい。
本実施形態では、個々の機能モジュールで動作しない機能ブロックを含まない半導体チップ、換言すると動作に必要な機能ブロックだけを選択的に組み合わせたＭｏｃｈｉチップで構成する場合について説明したが、他の構成の半導体チップでもよい。例えば１つの半導体基板上にシステムとしての動作に必要となる機能ブロックの一式を配置した半導体チップを用いてもよい。
また、機能モジュール間の接続は、Ｍｏｃｈｉインタフェースモジュール以外の接続方式を採用してもよい。
また、機能モジュール間の接続は、Ｍｏｃｈｉインタフェースモジュール以外の接続方式を採用してもよい。
本実施形態では、ＭＦＰモジュールチップ５２０におけるデータの通信路としての共用の通信路が第１内部バス５２６のみであるが、共用の通信路として第１内部バス５２６とは別に他の通信路が設けられてもよい。また、ＭａｉｎＣＰＵモジュールチップ５４０におけるデータの通信路としての共用の通信路が第２内部バス５４４のみであるが、共用の通信路として第２内部バス５４４とは別に他の通信路が設けられてもよい。
１…画像形成装置、５１０…Ｍｏｃｈｉチップユニット、５２０…ＭＦＰモジュールチップ、５２７…ＭＦＰＣＰＵ、５４０…ＭａｉｎＣＰＵモジュールチップ、５４４…第２内部バス、５４５…第１データバス、５４６…第２データバス、５５０…ＭａｉｎＣＰＵ、５６０…第２メモリコントローラ、５７０…Ｉ／Ｏモジュールチップ、５７１…外部機器インタフェース部、５７２…ＤＭＡＣ、５９０…ＤＲＡＭ
Claims (12)
- 機器から取得されるデータを処理し、当該機器の動作を制御する第１制御手段を有する第１集積回路と、
前記第１制御手段よりもデータの処理速度が速い第２制御手段を有する第２集積回路と、を備え、
前記第２制御手段は、第１処理の開始後且つ完了前に当該第１処理よりも第２処理を優先して実行する場合に、当該第１処理の対象のデータについて定められた条件に基づいて、前記第１制御手段に当該第１処理を再開させるか否かを決定することを特徴とする情報処理装置。 - 前記条件は、前記第１処理の対象の前記データに対して当該第１処理が実行されることの優先度について定められた条件であることを特徴とする請求項１記載の情報処理装置。
- 前記優先度は、前記第１処理の対象の一部のデータについて当該第１処理が実行されることと、当該第１処理の対象の前記データであって当該一部のデータに続く他の一部のデータについて当該第１処理が実行されることとの間の時間の制約に基づいて定められることを特徴とする請求項２記載の情報処理装置。
- 前記第１処理の対象の前記データは、パケット化された複数のデータであることを特徴とする請求項１記載の情報処理装置。
- 前記決定に関する決定情報と、データの内容に関する内容情報とを関連付けて保持する保持手段をさらに有し、
前記第２制御手段は、前記第１処理の対象の前記データに係る前記内容情報を取得し、取得した当該内容情報に関連付けられて前記保持手段に保持されている前記決定情報から、前記第１制御手段に当該第１処理を再開させるか否かを決定することを特徴とする請求項１記載の情報処理装置。 - データを格納する格納手段と、
前記第１処理の対象の前記データを、パケット化されたデータごとに前記第２集積回路に送信する送信手段と、をさらに備え、
前記第２集積回路は、
前記送信手段から送信されたデータの前記格納手段への格納を制御する格納制御手段と、
前記第２制御手段と、前記格納制御手段とを接続する第１通信路と、をさらに有し、
前記第１制御手段は、前記第１処理を実行する場合、前記格納手段に格納されている当該第１処理の対象の前記データを取得し、取得した当該データに対して当該第１処理を実行し、
前記第２制御手段は、前記格納手段に格納されているデータを、前記第１通信路を介して取得し、取得した当該データに対して前記第２処理を実行し、
前記第２制御手段が前記第２処理を実行しているときにおいて、前記送信手段から前記格納制御手段へ送信されるデータが通る通信路、および、前記格納手段から前記第１制御手段へ送信されるデータが通る通信路は、何れも、前記第１通信路とは異なる通信路であることを特徴とする請求項１記載の情報処理装置。 - 機器と接続可能な第１接続手段と、前記送信手段とを有する第３集積回路をさらに備え、
前記送信手段は、前記第１接続手段に前記機器が接続された場合において、前記第２制御手段による前記第２処理が実行されている場合、当該機器から送信されるデータの処理の要求を、前記第１制御手段に送信することを特徴とする請求項６記載の情報処理装置。 - 前記第２集積回路は、前記第１集積回路と接続可能な第２接続手段をさらに有し、
前記第２制御手段は、前記第１制御手段に前記第１処理を再開させる場合、当該第１処理が完了した分のデータに関する情報を当該第１制御手段に送信することを特徴とする請求項１記載の情報処理装置。 - 前記第２制御手段は、前記第１制御手段に前記第１処理を再開させた場合において、前記第２処理が完了しても当該第１処理が完了していない場合、当該第１制御手段に実行された当該第１処理を引き継いで再開することを特徴とする請求項１記載の情報処理装置。
- 機器から取得されるデータを処理し、当該機器の動作を制御する第１制御手段を有する第１集積回路と、
前記第１制御手段よりもデータの処理速度が速い第２制御手段を有する第２集積回路と、を備え、
前記第２制御手段は、第１処理の開始後且つ完了前に当該第１処理よりも第２処理を優先して実行する場合に、当該第１処理の対象のデータについて定められた条件に基づいて、前記第１制御手段に当該第１処理を再開させるか否かを決定することを特徴とする半導体装置。 - 前記条件は、前記第１処理の対象の前記データについて当該第１処理が実行されることの優先度について定められた条件であることを特徴とする請求項１０記載の半導体装置。
- 前記優先度は、前記第１処理の対象の一部のデータについて当該第１処理が実行されることと、当該第１処理の対象の前記データであって当該一部のデータに続く他の一部のデータについて当該第１処理が実行されることとの間の時間の制約に基づいて定められることを特徴とする請求項１１記載の半導体装置。
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