JP2020195079A - フラッシュ型ａｄ変換器、無線受信機及び無線通信システム - Google Patents

Abstract

【課題】ビットエラー率（ＢＥＲ）を低く保ちながら回路規模及び消費電力を削減する技術を提供することを目的とする。【解決手段】アナログ信号が入力されるアナログ入力端子と、それぞれ異なる電圧値のＮ個（Ｎ＞１）の基準電圧を生成する基準電圧生成回路と、前記アナログ信号をオーバーサンプリングすることにより多値データとして出力する１ｂｉｔＡＤ変換回路と、前記多値データが入力され、エンコード結果であるデジタル信号を出力するエンコード回路とを備え、前記１ｂｉｔＡＤ変換回路はＮ個配設されており、前記１ｂｉｔＡＤ変換回路のそれぞれは、前記Ｎ個の基準電圧に応じて分割された電圧範囲毎に配設されることを特徴とする。【選択図】図１

Description

本発明は、フラッシュ型ＡＤ変換器、それを用いた無線受信機及び無線通信システムに関する。

最近の無線受信機ではデジタル信号処理を行うためにＡＤ変換器が用いられることが多い。特にフラッシュ型ＡＤ変換器は高速動作が可能であり、高速無線通信用の無線受信機へ頻繁に利用されている。一般的に、無線受信機のビットエラー率（ＢＥＲ）を低くするためにはフラッシュ型ＡＤ変換器の分解能を高める、すなわち出力のビット数を増やす必要があるので、必要な回路規模が増え、消費電力の増加は避けられない。一方、出力のビット数が少ない低分解能なＡＤ変換器を用いると、大きな量子化雑音と非線形歪が発生し、受信機後段の等化器に悪影響が生じるため、通信品質が大幅に劣化、すなわちＢＥＲが高くなってしまう。

そこで，回路規模・消費電力を抑えつつ，ＢＥＲを低くする回路技術が重要になってくる。例えば、特許文献１には、１ｂｉｔＡＤ変換器にヒステリシス効果を持たせることにより量子化雑音と非線形歪を低減する技術が開示されている。

また、非特許文献１には、上述したヒステリシス効果を有する１ｂｉｔＡＤ変換器の入力にディザー信号を加えることでさらに歪が改善し、ＢＥＲが低くなることが開示されている。

特開２０１６−５８７７５号公報

遠藤央瑠人,兼本大輔,景山知哉,牟田 修,大木 真：「低消費電力無線受信機のためのヒステリシス効果とディザー信号を活用したAD変換器の検討」：2018年 電気学会 電子回路研究会 ECT-018-100, 2018年12月

無線通信システムにおいてＢＥＲを低くすることが求められている。そのためには出力ビット数が多いＡＤ変換器（マルチビットＡＤ変換器）の採用が望まれているが、フラッシュ型ＡＤ変換器は出力ビット数が増えると、必要なコンパレータの数が指数関数的に増大してしまう。すなわち回路規模及び消費電力が大きくなってしまう問題があった。
本発明は、前記課題に鑑みてなされたもので、ＢＥＲを低く保ちながら回路規模及び消費電力を削減する技術を提供することを目的とする。

上述の目的を達成するため、本発明のフラッシュ型ＡＤ変換器は、アナログ信号が入力されるアナログ入力端子と、それぞれ異なる電圧値のＮ個（Ｎ＞１）の基準電圧を生成する基準電圧生成回路と、前記アナログ信号をオーバーサンプリングすることにより多値データとして出力する１ｂｉｔＡＤ変換回路と、前記多値データが入力され、エンコード結果であるデジタル信号を出力するエンコード回路とを備え、前記１ｂｉｔＡＤ変換回路はＮ個配設されており、前記１ｂｉｔＡＤ変換回路のそれぞれは、前記Ｎ個の基準電圧に応じて分割された電圧範囲に対応して配設されることを特徴とする。

本発明のフラッシュ型ＡＤ変換器においては、従来のコンパレータの代わりにオーバーサンプリングで動作する１ｂｉｔＡＤ変換回路を採用する。この１ｂｉｔＡＤ変換回路は従来のコンパレータが１又は−１の２値の出力であるのとは異なり、オーバーサンプリングにより１の出現頻度に基づいた多値データの出力が可能であるので、従来のコンパレータを用いたフラッシュ型ＡＤ変換器に比べて少ないコンパレータの数で同等性能のフラッシュ型ＡＤ変換器を構成できる。すなわち、ＢＥＲを低く保ちながら回路規模及び消費電力を削減できる。

また、本発明の無線受信機は、受信したアナログ信号を、上述したフラッシュ型ＡＤ変換器によりデジタル信号に変換することを特徴とする。すなわち、ＢＥＲを低く保ちながら回路規模及び消費電力を削減した無線受信機を実現できる。

また、本発明の無線通信システムは、無線送信機と、無線受信機であって、前記無線送信機が送信したアナログ信号を受信し、前記受信したアナログ信号を上述したフラッシュ型ＡＤ変換器によりデジタル信号に変換する無線受信機と、を備えることを特徴とする。すなわち、ＢＥＲを低く保ちながら回路規模及び消費電力を削減した無線通信システムを実現できる。

フラッシュ型ＡＤ変換器の一実施形態の構成を示す図である。 １ｂｉｔＡＤ変換回路の一実施形態の構成を示す図である。 ディザー信号を生成するディザー回路の一実施形態の構成を示す図である。 図４Ａは、フラッシュ型ＡＤ変換器に入力されるアナログ信号の電圧を示す図であり、図４Ｂ、図４Ｃ及び図４Ｄは３個の１ｂｉｔＡＤ変換回路の出力を示した図である。 ２トーンテストの結果を示す図である。 １ｂｉｔＡＤ変換回路を３個用いた本発明のフラッシュ型ＡＤ変換器と、Ｎ個のコンパレータを使用した従来型のフラッシュ型ＡＤ変換器との比較を示した図である。 増幅率α及びβをどのように設定するかを示した図である。 本発明のフラッシュ型ＡＤ変換器を使用した無線受信機の一実施形態のブロック図である。 本発明のフラッシュ型ＡＤ変換器を使用した無線通信システムの一実施形態のブロック図である。 １ｂｉｔＡＤ変換回路の他の実施形態の構成を示す図である。

図１は、本発明の一実施形態であるフラッシュ型ＡＤ変換器１００を示す図である。図１のフラッシュ型ＡＤ変換器１００は、ＡＤ変換を行う対象のアナログ信号が入力されるアナログ入力端子Ａｉｎと、電源＋Ｖ及び−Ｖを備える。Ａｉｎから入力されたアナログ信号を変換したデジタル信号がＤｏｕｔから出力される。＋Ｖ及び−Ｖから入力された電源電圧は、基準電圧生成回路１５０が備える抵抗１５１、１５２、１５３，１５４により、Ｖ１、Ｖ２、Ｖ３の３つの基準電圧に分圧される。なお、抵抗１５１と１５２の抵抗値はＲ、抵抗１５２と１５３の抵抗値は２Ｒ（Ｒの２倍の抵抗値）である。また、電源＋Ｖ及び−Ｖは、電圧の絶対値が同じで符号が異なるので本実施例においてＶ２は接地電圧（グランド）と等しい。Ｖ１、Ｖ２、Ｖ３の各基準電圧は、１ｂｉｔＡＤＣ１〜３（１１１〜１１３）にそれぞれ入力される。

Ａｉｎから入力されたアナログ信号は、３個の１ｂｉｔＡＤ変換回路、すなわち１ｂｉｔＡＤＣ１〜３（１１１〜１１３）にそれぞれ入力される。各１ｂｉｔＡＤ変換回路（１１１〜１１３）はオーバーサンプリングで動作しており、各基準電圧（Ｖ１、Ｖ２、Ｖ３）に対応した電圧分担範囲に応じてデジタル信号をエンコード回路１６０へ出力する。各１ｂｉｔＡＤ変換回路（１１１〜１１３）には、ディザー信号を生成するディザー信号生成回路１７０からディザー信号が入力される。各１ｂｉｔＡＤ変換回路（１１１〜１１３）から出力されたデジタル信号は、エンコード回路１６０によりエンコードされ、フラッシュ型ＡＤ変換器１００の出力Ｄｏｕｔからエンコード結果としてデジタル信号が出力される。すなわち、Ａｉｎから入力されたアナログ信号はフラッシュ型ＡＤ変換器１００によりＡＤ変換されＤｏｕｔから出力される。エンコード回路１６０は内部にデジタルフィルタ１６２を備えている。フラッシュ型ＡＤ変換器１００の具体的な信号処理については後述する。

図２に１ｂｉｔＡＤ変換回路の構成を示す。図１に示す３個の１ｂｉｔＡＤ変換回路（１１１〜１１３）は全て同じ構成である。Ｖｒｅｆに入力された基準電圧はコンパレータ２００のマイナス入力端子に供給される。コンパレータ２００の出力であるＤｏｕｔはフィードバック回路を構成する遅延素子２１０及び増幅率αの増幅器２２０を介してコンパレータ２００のプラス入力端子に負帰還されている。Ｄｉｔｈｅｒ端子より入力されるディザー信号は増幅率βの増幅器２３０を介して、Ａｉｎに入力されたアナログ信号と加算回路にて加算され、フィードバック回路の出力が減算された後、コンパレータ２００のプラス入力端子に入力される。コンパレータ２００の出力Ｄｏｕｔは、“−１”または“１”のデジタル信号（ビット列）を出力する。なお、増幅率α及びβは１未満の増幅率であってもかまわない。

図３はディザー信号を生成するディザー回路の構成例である。いわゆる一般的なＭ系列信号発生回路であり、シフトレジスタを構成するｍ個のフリップフロップ３１０と排他的論理和回路（ＸＯＲ）３３０とから構成され、ｎ個目（ｍ＞ｎ）のフリップフロップ３１０の出力とｍ個目のフリップフロップ３１０の出力との排他的論理和をとり、１個目のフリップフロップ３１０の入力に帰還する。Ｍ系列は周期信号でありながら周期中では乱数として扱うことができるため、十分長い周期を用意することにより疑似乱数として扱うことができる。ディザー回路は図３の構成に限定されず、他の構成を用いてもよい。

図２に示す１ｂｉｔＡＤ変換回路は、アナログ入力信号に応じたデジタル信号、すなわち“−１”または“１”のビット列を出力する。オーバーサンプリング動作により、連続した複数の出力ビット列をデジタルフィルタを通すことにより、入力されたアナログ信号と基準電圧に応じたデジタル出力（多値データ）を得ることができる。このデジタル出力は、
に記載のように、上述したヒステリシス特性とディザー信号回路により、量子化雑音と非線形歪が抑えられている。

図４Ａ、図４Ｂ、図４Ｃ及び図４Ｄはフラッシュ型ＡＤ変換器１００に入力されるアナログ信号の電圧と３個の１ｂｉｔＡＤ変換回路の動作との関係を示した図であり、アナログ信号の電圧に応じて３個の１ｂｉｔＡＤ変換回路がどのように動作するかを示している。図４Ａはフラッシュ型ＡＤ変換器１００に入力されるアナログ信号の波形である。横軸は時間（ｍｓ）であり、縦軸は電圧である。すなわち時間０ｍｓのときに−Ｖの電圧が入力され、時間の経過とともに直線的に上昇し、時間１０００ｍｓのときに＋Ｖの電圧となる波形を示している。

図４Ｂ、図４Ｃ及び図４Ｄは、それぞれ、図４Ａに示す電圧が入力された時の１ｂｉｔＡＤＣ３〜１の出力結果波形の一例を示している。ここで、増幅器２３０の増幅率β（Dither Gain）＝０．１、増幅器２２０の増幅率α（Feedback Gain）＝０．１である。なお、図４Ｂ、図４Ｃ及び図４Ｄに太い黒線で示している波形は、従来の通常コンパレータの場合の出力波形（α＝β＝０の場合）である。従来の通常コンパレータを３個使用した場合は、図４Ａに示すアナログ電圧を４段階にしか区別することができないことがわかる。

図４Ｂによると、１ｂｉｔＡＤＣ３は、時間約５５０ｍｓの時点までは−１を出力しているが、約５５０ｍｓから約９５０ｍｓまでは、“−１”または“１”のビット列を出力し、約９５０ｍｓ以降では＋１を出力している。このビット列は当該時間において入力されたアナログ電圧に対応している。図４Ｃ及び図４Ｄにおいても同様であり、１ｂｉｔＡＤＣ２は約３００ｍｓから約７００ｍＳにおいて“−１”または“１”のビット列を出力し、１ｂｉｔＡＤＣ１は約５０ｍｓから約４５０ｍｓにおいて“−１”または“１”のビット列を出力する。

１ｂｉｔＡＤ変換回路のオーバーサンプリング動作により得られた出力は、“１”ｏｒ“−１”のビット列となり、その“１の発生頻度”は、入力されたアナログ信号電圧の値に応じたものとなる。従って、各１ｂｉｔＡＤ変換回路の出力ビット列をデジタルフィルタ１６２に通すことにより、アナログ信号電圧の値に対応したデジタル出力が得られる。

エンコード回路１６０は、デジタルフィルタ１６２を備え、前述したように各１ｂｉｔＡＤ変換回路の出力をデジタルフィルタ１６２を通してエンコードを行うデジタル信号処理回路である。エンコード回路１６０により各１ｂｉｔＡＤ変換回路の出力が統合されＡｉｎに入力されたアナログ信号がデジタル信号に変換される。なお、各デジタルフィルタ１６２は、例えばデジタルローパスフィルタや移動平均フィルタなどが適用できる。また、ディジタルフィルタは各１ｂｉｔＡＤ変換回路がそれぞれ備えていてもよい。

以下、具体例に基づき、本発明の一実施形態であるフラッシュ型ＡＤ変換器の評価結果を示す。図５はＡＤ変換器の線形性評価としての２トーンテストの結果（コンピュータシミュレーション）である。縦軸は、ＰＳＤ（Power Spectral Density）であり、単位周波数幅当たりのパワー値である。横軸はサンプリング周波数で規格化した周波数である。２つの入力信号の周波数は、それぞれ、０．００２１と０．００３８である。図５において点線は従来型フラッシュ型ＡＤ変換器（Conventional）の出力結果であり、実線は本発明のフラッシュ型ＡＤ変換器（Proposed）の出力結果である。従来型フラッシュ型ＡＤ変換器（Conventional）は、コンパレータを３個用いた。本発明のフラッシュ型ＡＤ変換器（Proposed）は図１に示すように１ｂｉｔＡＤ変換回路を３個用いており、フィードバック回路の増幅器２２０の増幅率αは０．１２、ディザー信号の増幅器２３０の増幅率βは０．４４、オーバーサンプリングレシオは１６とした。また、このコンピュータシミュレーションにおいてはＦＦＴの結果の内、帯域内のパワーしか計算に使用しないことにより、デジタルフィルタの代わりとした。図５を見ると、２つの入力信号に起因する歪成分が発生していることがわかる。従来型フラッシュ型ＡＤ変換器（Conventional）における入力信号のパワーと信号成分以外の帯域内パワーとの比（パワーレシオ）は９．６５ｄＢであるのに対し、本発明のフラッシュ型ＡＤ変換器（Proposed）におけるパワーレシオは２２．３ｄＢであった。なお、ここでいうパワーレシオは、帯域内の入力信号のパワーの合計と，信号以外の帯域内成分のパワーの合計の比を示している。このように、従来型のコンパレータの個数と本発明に使用した１ｂｉｔＡＤ変換回路の個数が共に３個である場合、明らかに本発明のフラッシュ型ＡＤ変換器の方が歪成分が少なく線形性が高いことがわかる。

図６は、図１に示す１ｂｉｔＡＤ変換回路を３個用いた本発明のフラッシュ型ＡＤ変換器と、Ｎ個のコンパレータを使用した従来型のフラッシュ型ＡＤ変換器との比較を示した図である。１ｂｉｔＡＤ変換回路を３個用いた本発明のフラッシュ型ＡＤ変換器のパワーレシオは前述のように、２２．３ｄＢであるのに対し、従来型のフラッシュ型ＡＤ変換器のパワーレシオは、コンパレータを９個以上使用しないと、本発明と同等以上の線形性が得られないことがわかる。言い換えると、本発明のフラッシュ型ＡＤ変換器に使用する１ｂｉｔＡＤ変換回路１個は、従来型のフラッシュ型ＡＤ変換器に使用されるコンパレータ３個に相当する。すなわち、本発明のフラッシュ型ＡＤ変換器の回路規模は同等の線形性を有する従来型のフラッシュ型ＡＤ変換器の回路規模の約１／３であると言える。フラッシュ型ＡＤ変換器においては、コンパレータの消費電力が支配的であることが多い。同様に本発明のフラッシュ型ＡＤ変換器においても１ｂｉｔＡＤ変換回路の消費電力が支配的である。すなわち、消費電力の面から言っても、本発明のフラッシュ型ＡＤ変換器の消費電力は同等の線形性を有する従来型のフラッシュ型ＡＤ変換器の消費電力の約１／３であると言える。このように本発明のフラッシュ型ＡＤ変換器は、従来型のフラッシュ型ＡＤ変換器に比べて、回路規模及び消費電力が非常に少ないという優れた効果を有する。

図７は、図５及び図６における評価を行う上で、フィードバック回路の増幅器２２０の増幅率α及びディザー信号の増幅器２３０の増幅率βをどのように設定するかを示した図である。縦軸は増幅率α（Feedback Gain）、横軸は増幅率β（Dither Gain）である。増幅率α（Feedback Gain）と増幅率β（Dither Gain）を図７のように振った場合の、パワーレシオをプロットしたものを等高線で示してある。図７から最もパワーレシオが高くなったのは、増幅率β（Dither Gain）＝０．４または０．４４近辺で、増幅率α（Feedback
Gain）が０．１２近辺であり、そのパワーレシオは２２ｄＢほどであることがわかる。前述した増幅率α＝０．１２、及び、増幅率β＝０．４４はこの評価に基づいて決定した。このように、本発明において増幅率α及びβはコンピュータシミュレーションにより容易に最適値を求めることができる。

図８は、本発明のフラッシュ型ＡＤ変換器１００を使用した無線受信機８００の一実施形態のブロック図である。アンテナ８０２から受信したＲＦ信号は、バンドパスフィルタ８０４を介してＲＦ Ａｍｐ８０６にて増幅される。増幅された信号はミキサー８１０により中間周波数（ＩＦ）８０８とミキシングされ、バンドパスフィルタ８１２を通過後にＩＦ Ａｍｐ８１４にて増幅される。その後、本発明のフラッシュ型ＡＤ変換器（Proposed Flash ADC）１００に入力され、デジタル信号に変換される。そのデジタル信号は、復調回路（Demodulation Signal Processing）８１６にて復調される。本発明のフラッシュ型ＡＤ変換器１００を使用した無線受信機８００は、従来型のフラッシュ型ＡＤ変換器を使用した場合に比較して、同等のＢＥＲを保ちながら、回路規模及び消費電力を削減できるという優れた効果を有する。図８以外の無線機の構成に対しても、提案するＡＤ変換器は利用可能である。

図９は、本発明のフラッシュ型ＡＤ変換器１００を使用した無線通信システム９００の一実施形態のブロック図である。無線送信機（Radio Transmitter）８５０と、無線送信機８５０が送信したＲＦ信号（アナログ信号）を受信する無線受信機（Radio Reciver）８００とから構成される。この無線受信機８００は本発明のフラッシュ型ＡＤ変換器１００を使用して受信したアナログ信号をデジタル信号に変換する。従って無線通信システム９００は、従来型のフラッシュ型ＡＤ変換器を使用した場合に比較して、同等のＢＥＲを保ちながら、回路規模及び消費電力を削減できるという優れた効果を有する。

以上の実施形態は本発明を実施するための一例であり、他にも種々の実施形態を採用可能である。例えば、１ｂｉｔＡＤ変換回路の他の実施形態として図１０のように構成してもよい。図１０は１ｂｉｔＡＤ変換回路の他の実施形態であり、図２との違いは、Ｄｉｔｈｅｒに入力されたディザー信号が、増幅率γの増幅器４００にて増幅された後、コンパレータ２００の出力から減算回路にて減算される部分のみである。γ倍されたディザー信号がコンパレータ２００の出力から減算されてＤｏｕｔからデジタル信号として出力されるので、図２の場合に比べて、よりディザー信号の影響が少ない出力を得ることができる。すなわち線形性が向上する。なお、増幅率α、β及びγは１未満の増幅率であってもかまわない。

また、図１においては、一つのディザー回路１７０を各１ｂｉｔＡＤ変換回路が共用していたが、各１ｂｉｔＡＤ変換回路が個別に備えていてもよい。

また、上述した実施形態においては、１ｂｉｔＡＤ変換回路を３個採用する例で説明したが、１ｂｉｔＡＤ変換回路の個数は２個以上であれば任意（Ｎ個）である。その場合、基準電圧生成回路はＮ個の基準電圧を生成する。

また、１ｂｉｔＡＤ変換回路の構成は図２に示す構成に限定されない。例えば図２においてはフィードバック回路の接続先はコンパレータ２００のプラス入力端子となっているが、マイナス入力端子に接続してもかまわない。この場合減算回路による接続ではなく加算回路を用いる。同様にディザー信号の増幅器２３０もコンパレータ２００のマイナス端子に接続してもかまわない。この場合、ディザー信号は疑似乱数信号に相当するので、加算回路で接続してよい。例え減算回路で接続してもそれは加算回路で接続したことと同等である。また、フィードバック回路及びディザー信号はそれぞれ別の入力端子に接続してもよい。

また、１ｂｉｔＡＤ変換回路自体も上述した実施形態に限定されず、入力されたアナログ信号の電圧に対応した“１”と“−１”からなるビット列に変換して出力するものであればよい。

上述した実施形態においては無線受信機、無線通信システムへの応用について述べたが、本発明のフラッシュ型ＡＤ変換器の適用範囲は無線受信機、無線通信システムに限定されない。アナログ信号をデジタル信号へ変換する用途に対して、本発明のフラッシュ型ＡＤ変換器は適用することができる。また、フラッシュ型ＡＤ変換器を内蔵した他の形式のＡＤ変換器に適用することもできる。

１００…フラッシュ型ＡＤ変換器、１１１〜１１３…１ｂｉｔＡＤ変換回路、１５０…基準電圧生成回路、１６０…エンコード回路、１６２…デジタルフィルタ、１７０…ディザー信号生成回路、２００…コンパレータ、２１０…遅延素子、２２０…増幅器、２３０…増幅器、３１０…フリップフロップ、３３０…排他的論理和回路、４００…増幅器、８００…無線受信機、８０２…アンテナ、８０４…バンドパスフィルタ、８０６…ＲＦ Ａｍｐ、８０８…中間周波数、８１０…ミキサー、８１２…バンドパスフィルタ、８１４…ＩＦ Ａｍｐ、８１６…復調回路、８５０…無線送信機、９００…無線通信システム

Claims (8)

1. アナログ信号が入力されるアナログ入力端子と、
   それぞれ異なる電圧値のＮ個（Ｎ＞１）の基準電圧を生成する基準電圧生成回路と、
   前記アナログ信号をオーバーサンプリングすることにより多値データとして出力する１ｂｉｔＡＤ変換回路と、
   前記多値データが入力され、エンコード結果であるデジタル信号を出力するエンコード回路とを備え、
   前記１ｂｉｔＡＤ変換回路はＮ個配設されており、前記１ｂｉｔＡＤ変換回路のそれぞれは、前記Ｎ個の基準電圧に応じて分割された電圧範囲に対応して配設されることを特徴とするフラッシュ型ＡＤ変換器。
2. 前記１ｂｉｔＡＤ変換回路は、フィードバック回路と、前記アナログ信号とディザー信号とを加算する加算回路とを備えることを特徴とする請求項１に記載のフラッシュ型ＡＤ変換器。
3. デジタルフィルタをさらに備え、前記１ｂｉｔＡＤ変換回路が出力する前記多値データは前記デジタルフィルタを介して前記エンコード回路に入力されることを特徴とする請求項１または請求項２に記載のフラッシュ型ＡＤ変換器。
4. 前記デジタルフィルタはローパスフィルタであることを特徴とする請求項３に記載のフラッシュ型ＡＤ変換器。
5. 前記デジタルフィルタは移動平均フィルタであることを特徴とする請求項３に記載のフラッシュ型ＡＤ変換器。
6. 前記１ｂｉｔＡＤ変換回路は、前記ＡＤ変換結果から前記ディザー信号を減算する減算回路を備え、前記減算回路の出力を前記１ｂｉｔ出力端子から出力することを特徴とする請求項２乃至請求項５のいずれかに記載のフラッシュ型ＡＤ変換器。
7. 受信したアナログ信号を、請求項１乃至請求項６のいずれかに記載のフラッシュ型ＡＤ変換器によりデジタル信号に変換することを特徴とする無線受信機。
8. 無線送信機と、
   無線受信機であって、前記無線送信機が送信したアナログ信号を受信し、前記受信したアナログ信号を請求項１乃至請求項６のいずれかに記載のフラッシュ型ＡＤ変換器によりデジタル信号に変換する無線受信機と、
   を備えた無線通信システム。