JP2020195079A - Flash-type AD converter, wireless receiver and wireless communication system - Google Patents
Flash-type AD converter, wireless receiver and wireless communication system Download PDFInfo
- Publication number
- JP2020195079A JP2020195079A JP2019100242A JP2019100242A JP2020195079A JP 2020195079 A JP2020195079 A JP 2020195079A JP 2019100242 A JP2019100242 A JP 2019100242A JP 2019100242 A JP2019100242 A JP 2019100242A JP 2020195079 A JP2020195079 A JP 2020195079A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- circuit
- converter
- flash type
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004891 communication Methods 0.000 title claims description 14
- 238000006243 chemical reaction Methods 0.000 claims abstract description 50
- 238000000034 method Methods 0.000 abstract description 3
- 230000003321 amplification Effects 0.000 description 21
- 238000003199 nucleic acid amplification method Methods 0.000 description 21
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 6
- 238000011156 evaluation Methods 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 238000005094 computer simulation Methods 0.000 description 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 238000013139 quantization Methods 0.000 description 3
- 238000011160 research Methods 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 101100162020 Mesorhizobium japonicum (strain LMG 29417 / CECT 9101 / MAFF 303099) adc3 gene Proteins 0.000 description 1
- 101100434411 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) ADH1 gene Proteins 0.000 description 1
- 101150102866 adc1 gene Proteins 0.000 description 1
- 101150042711 adc2 gene Proteins 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 230000003595 spectral effect Effects 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
- Circuits Of Receivers In General (AREA)
Abstract
Description
本発明は、フラッシュ型ＡＤ変換器、それを用いた無線受信機及び無線通信システムに関する。 The present invention relates to a flash type AD converter, a wireless receiver using the flash type AD converter, and a wireless communication system.
最近の無線受信機ではデジタル信号処理を行うためにＡＤ変換器が用いられることが多い。特にフラッシュ型ＡＤ変換器は高速動作が可能であり、高速無線通信用の無線受信機へ頻繁に利用されている。一般的に、無線受信機のビットエラー率（ＢＥＲ）を低くするためにはフラッシュ型ＡＤ変換器の分解能を高める、すなわち出力のビット数を増やす必要があるので、必要な回路規模が増え、消費電力の増加は避けられない。一方、出力のビット数が少ない低分解能なＡＤ変換器を用いると、大きな量子化雑音と非線形歪が発生し、受信機後段の等化器に悪影響が生じるため、通信品質が大幅に劣化、すなわちＢＥＲが高くなってしまう。 In recent wireless receivers, an AD converter is often used to perform digital signal processing. In particular, the flash type AD converter is capable of high-speed operation and is frequently used as a wireless receiver for high-speed wireless communication. In general, in order to reduce the bit error rate (BER) of a wireless receiver, it is necessary to increase the resolution of the flash type AD converter, that is, to increase the number of output bits, so that the required circuit scale increases and consumption An increase in power is inevitable. On the other hand, if a low-resolution AD converter with a small number of output bits is used, large quantization noise and non-linear distortion will occur, which will adversely affect the equalizer in the subsequent stage of the receiver, resulting in a significant deterioration in communication quality, that is, BER becomes high.
そこで，回路規模・消費電力を抑えつつ，ＢＥＲを低くする回路技術が重要になってくる。例えば、特許文献１には、１ｂｉｔＡＤ変換器にヒステリシス効果を持たせることにより量子化雑音と非線形歪を低減する技術が開示されている。 Therefore, a circuit technology that lowers the BER while suppressing the circuit scale and power consumption becomes important. For example, Patent Document 1 discloses a technique for reducing quantization noise and non-linear distortion by giving a hysteresis effect to a 1-bit AD converter.
また、非特許文献１には、上述したヒステリシス効果を有する１ｂｉｔＡＤ変換器の入力にディザー信号を加えることでさらに歪が改善し、ＢＥＲが低くなることが開示されている。 Further, Non-Patent Document 1 discloses that by adding a dither signal to the input of the 1-bit AD converter having the above-mentioned hysteresis effect, the distortion is further improved and the BER is lowered.
無線通信システムにおいてＢＥＲを低くすることが求められている。そのためには出力ビット数が多いＡＤ変換器（マルチビットＡＤ変換器）の採用が望まれているが、フラッシュ型ＡＤ変換器は出力ビット数が増えると、必要なコンパレータの数が指数関数的に増大してしまう。すなわち回路規模及び消費電力が大きくなってしまう問題があった。
本発明は、前記課題に鑑みてなされたもので、ＢＥＲを低く保ちながら回路規模及び消費電力を削減する技術を提供することを目的とする。
It is required to lower the BER in the wireless communication system. For that purpose, it is desired to adopt an AD converter (multi-bit AD converter) having a large number of output bits, but as the number of output bits increases, the number of comparators required for the flash type AD converter exponentially increases. It will increase. That is, there is a problem that the circuit scale and the power consumption become large.
The present invention has been made in view of the above problems, and an object of the present invention is to provide a technique for reducing circuit scale and power consumption while keeping BER low.
上述の目的を達成するため、本発明のフラッシュ型ＡＤ変換器は、アナログ信号が入力されるアナログ入力端子と、それぞれ異なる電圧値のＮ個（Ｎ＞１）の基準電圧を生成する基準電圧生成回路と、前記アナログ信号をオーバーサンプリングすることにより多値データとして出力する１ｂｉｔＡＤ変換回路と、前記多値データが入力され、エンコード結果であるデジタル信号を出力するエンコード回路とを備え、前記１ｂｉｔＡＤ変換回路はＮ個配設されており、前記１ｂｉｔＡＤ変換回路のそれぞれは、前記Ｎ個の基準電圧に応じて分割された電圧範囲に対応して配設されることを特徴とする。 In order to achieve the above object, the flash type AD converter of the present invention generates a reference voltage that generates N (N> 1) reference voltages having different voltage values from the analog input terminal to which the analog signal is input. The 1-bit AD conversion circuit includes a circuit, a 1-bit AD conversion circuit that outputs as multi-value data by oversampling the analog signal, and an encoding circuit that outputs the digital signal that is the result of encoding by inputting the multi-value data. Is arranged in N pieces, and each of the 1-bit AD conversion circuits is characterized in that it is arranged corresponding to the voltage range divided according to the N reference voltages.
本発明のフラッシュ型ＡＤ変換器においては、従来のコンパレータの代わりにオーバーサンプリングで動作する１ｂｉｔＡＤ変換回路を採用する。この１ｂｉｔＡＤ変換回路は従来のコンパレータが１又は−１の２値の出力であるのとは異なり、オーバーサンプリングにより１の出現頻度に基づいた多値データの出力が可能であるので、従来のコンパレータを用いたフラッシュ型ＡＤ変換器に比べて少ないコンパレータの数で同等性能のフラッシュ型ＡＤ変換器を構成できる。すなわち、ＢＥＲを低く保ちながら回路規模及び消費電力を削減できる。 In the flash type AD converter of the present invention, a 1-bit AD conversion circuit that operates by oversampling is adopted instead of the conventional comparator. This 1-bit AD conversion circuit can output multi-valued data based on the frequency of occurrence of 1 by oversampling, unlike the conventional comparator that outputs 1 or -1 binary values. A flash type AD converter having the same performance can be configured with a smaller number of comparators than the flash type AD converter used. That is, the circuit scale and power consumption can be reduced while keeping the BER low.
また、本発明の無線受信機は、受信したアナログ信号を、上述したフラッシュ型ＡＤ変換器によりデジタル信号に変換することを特徴とする。すなわち、ＢＥＲを低く保ちながら回路規模及び消費電力を削減した無線受信機を実現できる。 Further, the wireless receiver of the present invention is characterized in that the received analog signal is converted into a digital signal by the above-mentioned flash type AD converter. That is, it is possible to realize a wireless receiver in which the circuit scale and power consumption are reduced while keeping the BER low.
また、本発明の無線通信システムは、無線送信機と、無線受信機であって、前記無線送信機が送信したアナログ信号を受信し、前記受信したアナログ信号を上述したフラッシュ型ＡＤ変換器によりデジタル信号に変換する無線受信機と、を備えることを特徴とする。すなわち、ＢＥＲを低く保ちながら回路規模及び消費電力を削減した無線通信システムを実現できる。 Further, the wireless communication system of the present invention is a wireless transmitter and a wireless receiver, which receives an analog signal transmitted by the wireless transmitter and digitally converts the received analog signal by the flash type AD converter described above. It is characterized by including a wireless receiver that converts a signal. That is, it is possible to realize a wireless communication system in which the circuit scale and power consumption are reduced while keeping the BER low.
図１は、本発明の一実施形態であるフラッシュ型ＡＤ変換器１００を示す図である。図１のフラッシュ型ＡＤ変換器１００は、ＡＤ変換を行う対象のアナログ信号が入力されるアナログ入力端子Ａｉｎと、電源＋Ｖ及び−Ｖを備える。Ａｉｎから入力されたアナログ信号を変換したデジタル信号がＤｏｕｔから出力される。＋Ｖ及び−Ｖから入力された電源電圧は、基準電圧生成回路１５０が備える抵抗１５１、１５２、１５３，１５４により、Ｖ１、Ｖ２、Ｖ３の３つの基準電圧に分圧される。なお、抵抗１５１と１５２の抵抗値はＲ、抵抗１５２と１５３の抵抗値は２Ｒ（Ｒの２倍の抵抗値）である。また、電源＋Ｖ及び−Ｖは、電圧の絶対値が同じで符号が異なるので本実施例においてＶ２は接地電圧（グランド）と等しい。Ｖ１、Ｖ２、Ｖ３の各基準電圧は、１ｂｉｔＡＤＣ１〜３（１１１〜１１３）にそれぞれ入力される。 FIG. 1 is a diagram showing a flash type AD converter 100 according to an embodiment of the present invention. The flash type AD converter 100 of FIG. 1 includes an analog input terminal Ain to which an analog signal to be subjected to AD conversion is input, and power supplies + V and −V. A digital signal obtained by converting an analog signal input from Ain is output from Dout. The power supply voltage input from + V and −V is divided into three reference voltages V1, V2, and V3 by the resistors 151, 152, 153, and 154 included in the reference voltage generation circuit 150. The resistance values of the resistors 151 and 152 are R, and the resistance values of the resistors 152 and 153 are 2R (twice the resistance value of R). Further, since the power supplies + V and −V have the same absolute value of voltage and different codes, V2 is equal to the ground voltage (ground) in this embodiment. The reference voltages of V1, V2, and V3 are input to 1-bit ADCs 1 to 3 (111 to 113), respectively.
Ａｉｎから入力されたアナログ信号は、３個の１ｂｉｔＡＤ変換回路、すなわち１ｂｉｔＡＤＣ１〜３（１１１〜１１３）にそれぞれ入力される。各１ｂｉｔＡＤ変換回路（１１１〜１１３）はオーバーサンプリングで動作しており、各基準電圧（Ｖ１、Ｖ２、Ｖ３）に対応した電圧分担範囲に応じてデジタル信号をエンコード回路１６０へ出力する。各１ｂｉｔＡＤ変換回路（１１１〜１１３）には、ディザー信号を生成するディザー信号生成回路１７０からディザー信号が入力される。各１ｂｉｔＡＤ変換回路（１１１〜１１３）から出力されたデジタル信号は、エンコード回路１６０によりエンコードされ、フラッシュ型ＡＤ変換器１００の出力Ｄｏｕｔからエンコード結果としてデジタル信号が出力される。すなわち、Ａｉｎから入力されたアナログ信号はフラッシュ型ＡＤ変換器１００によりＡＤ変換されＤｏｕｔから出力される。エンコード回路１６０は内部にデジタルフィルタ１６２を備えている。フラッシュ型ＡＤ変換器１００の具体的な信号処理については後述する。 The analog signal input from Ain is input to three 1-bit AD conversion circuits, that is, 1-bit ADCs 1 to 3 (111 to 113), respectively. Each 1-bit AD conversion circuit (111-113) operates by oversampling, and outputs a digital signal to the encoding circuit 160 according to the voltage sharing range corresponding to each reference voltage (V1, V2, V3). A dither signal is input to each of the 1-bit AD conversion circuits (111 to 113) from the dither signal generation circuit 170 that generates the dither signal. The digital signals output from each of the 1-bit AD conversion circuits (111 to 113) are encoded by the encoding circuit 160, and the digital signal is output as an encoding result from the output Dout of the flash type AD converter 100. That is, the analog signal input from Ain is AD-converted by the flash type AD converter 100 and output from Dout. The encoding circuit 160 includes a digital filter 162 inside. Specific signal processing of the flash type AD converter 100 will be described later.
図２に１ｂｉｔＡＤ変換回路の構成を示す。図１に示す３個の１ｂｉｔＡＤ変換回路（１１１〜１１３）は全て同じ構成である。Ｖｒｅｆに入力された基準電圧はコンパレータ２００のマイナス入力端子に供給される。コンパレータ２００の出力であるＤｏｕｔはフィードバック回路を構成する遅延素子２１０及び増幅率αの増幅器２２０を介してコンパレータ２００のプラス入力端子に負帰還されている。Ｄｉｔｈｅｒ端子より入力されるディザー信号は増幅率βの増幅器２３０を介して、Ａｉｎに入力されたアナログ信号と加算回路にて加算され、フィードバック回路の出力が減算された後、コンパレータ２００のプラス入力端子に入力される。コンパレータ２００の出力Ｄｏｕｔは、“−１”または“１”のデジタル信号（ビット列）を出力する。なお、増幅率α及びβは１未満の増幅率であってもかまわない。 FIG. 2 shows the configuration of a 1-bit AD conversion circuit. The three 1-bit AD conversion circuits (111 to 113) shown in FIG. 1 all have the same configuration. The reference voltage input to Vref is supplied to the negative input terminal of the comparator 200. The Dout, which is the output of the comparator 200, is negatively fed back to the positive input terminal of the comparator 200 via the delay element 210 constituting the feedback circuit and the amplifier 220 having an amplification factor α. The dither signal input from the Dither terminal is added to the analog signal input to Ain by the adder circuit via the amplifier 230 with the amplification factor β, the output of the feedback circuit is subtracted, and then the positive input terminal of the comparator 200. Is entered in. The output Dout of the comparator 200 outputs a digital signal (bit string) of "-1" or "1". The amplification factors α and β may be less than 1.
図３はディザー信号を生成するディザー回路の構成例である。いわゆる一般的なＭ系列信号発生回路であり、シフトレジスタを構成するｍ個のフリップフロップ３１０と排他的論理和回路（ＸＯＲ）３３０とから構成され、ｎ個目（ｍ＞ｎ）のフリップフロップ３１０の出力とｍ個目のフリップフロップ３１０の出力との排他的論理和をとり、１個目のフリップフロップ３１０の入力に帰還する。Ｍ系列は周期信号でありながら周期中では乱数として扱うことができるため、十分長い周期を用意することにより疑似乱数として扱うことができる。ディザー回路は図３の構成に限定されず、他の構成を用いてもよい。 FIG. 3 is a configuration example of a dither circuit that generates a dither signal. It is a so-called general M-series signal generation circuit, and is composed of m flip-flops 310 constituting a shift register and an exclusive OR circuit (XOR) 330, and is the nth (m> n) flip-flop 310. Exclusively ORed with the output of the m-th flip-flop 310 and returned to the input of the first flip-flop 310. Although the M-sequence is a periodic signal, it can be treated as a random number during the cycle, so that it can be treated as a pseudo-random number by preparing a sufficiently long cycle. The dither circuit is not limited to the configuration shown in FIG. 3, and other configurations may be used.
図２に示す１ｂｉｔＡＤ変換回路は、アナログ入力信号に応じたデジタル信号、すなわち“−１”または“１”のビット列を出力する。オーバーサンプリング動作により、連続した複数の出力ビット列をデジタルフィルタを通すことにより、入力されたアナログ信号と基準電圧に応じたデジタル出力（多値データ）を得ることができる。このデジタル出力は、
図４Ａ、図４Ｂ、図４Ｃ及び図４Ｄはフラッシュ型ＡＤ変換器１００に入力されるアナログ信号の電圧と３個の１ｂｉｔＡＤ変換回路の動作との関係を示した図であり、アナログ信号の電圧に応じて３個の１ｂｉｔＡＤ変換回路がどのように動作するかを示している。図４Ａはフラッシュ型ＡＤ変換器１００に入力されるアナログ信号の波形である。横軸は時間（ｍｓ）であり、縦軸は電圧である。すなわち時間０ｍｓのときに−Ｖの電圧が入力され、時間の経過とともに直線的に上昇し、時間１０００ｍｓのときに＋Ｖの電圧となる波形を示している。 4A, 4B, 4C and 4D are diagrams showing the relationship between the voltage of the analog signal input to the flash type AD converter 100 and the operation of the three 1-bit AD conversion circuits. It shows how three 1-bit AD conversion circuits operate accordingly. FIG. 4A is a waveform of an analog signal input to the flash type AD converter 100. The horizontal axis is time (ms) and the vertical axis is voltage. That is, a waveform in which a voltage of −V is input when the time is 0 ms, the voltage rises linearly with the passage of time, and becomes a voltage of + V when the time is 1000 ms is shown.
図４Ｂ、図４Ｃ及び図４Ｄは、それぞれ、図４Ａに示す電圧が入力された時の１ｂｉｔＡＤＣ３〜１の出力結果波形の一例を示している。ここで、増幅器２３０の増幅率β（Dither Gain）＝０．１、増幅器２２０の増幅率α（Feedback Gain）＝０．１である。なお、図４Ｂ、図４Ｃ及び図４Ｄに太い黒線で示している波形は、従来の通常コンパレータの場合の出力波形（α＝β＝０の場合）である。従来の通常コンパレータを３個使用した場合は、図４Ａに示すアナログ電圧を４段階にしか区別することができないことがわかる。 4B, 4C, and 4D show an example of the output result waveforms of 1-bit ADCs 3-1 when the voltage shown in FIG. 4A is input, respectively. Here, the amplification factor β (Dither Gain) of the amplifier 230 is 0.1, and the amplification factor α (Feedback Gain) of the amplifier 220 is 0.1. The waveforms shown by thick black lines in FIGS. 4B, 4C, and 4D are output waveforms (when α = β = 0) in the case of a conventional normal comparator. It can be seen that when three conventional normal comparators are used, the analog voltage shown in FIG. 4A can be distinguished only in four stages.
図４Ｂによると、１ｂｉｔＡＤＣ３は、時間約５５０ｍｓの時点までは−１を出力しているが、約５５０ｍｓから約９５０ｍｓまでは、“−１”または“１”のビット列を出力し、約９５０ｍｓ以降では＋１を出力している。このビット列は当該時間において入力されたアナログ電圧に対応している。図４Ｃ及び図４Ｄにおいても同様であり、１ｂｉｔＡＤＣ２は約３００ｍｓから約７００ｍＳにおいて“−１”または“１”のビット列を出力し、１ｂｉｔＡＤＣ１は約５０ｍｓから約４５０ｍｓにおいて“−１”または“１”のビット列を出力する。 According to FIG. 4B, the 1-bit ADC3 outputs -1 up to a time of about 550 ms, but outputs a bit string of "-1" or "1" from about 550 ms to about 950 ms, and after about 950 ms. +1 is output. This bit string corresponds to the analog voltage input at that time. The same applies to FIGS. 4C and 4D, where 1-bit ADC2 outputs a bit string of "-1" or "1" at about 300 ms to about 700 mS, and 1-bit ADC1 outputs "-1" or "1" at about 50 ms to about 450 ms. Output a bit string.
１ｂｉｔＡＤ変換回路のオーバーサンプリング動作により得られた出力は、“１”ｏｒ“−１”のビット列となり、その“１の発生頻度”は、入力されたアナログ信号電圧の値に応じたものとなる。従って、各１ｂｉｔＡＤ変換回路の出力ビット列をデジタルフィルタ１６２に通すことにより、アナログ信号電圧の値に対応したデジタル出力が得られる。 The output obtained by the oversampling operation of the 1-bit AD conversion circuit becomes a bit string of "1" or "-1", and the "frequency of occurrence of 1" corresponds to the value of the input analog signal voltage. Therefore, by passing the output bit string of each 1-bit AD conversion circuit through the digital filter 162, a digital output corresponding to the value of the analog signal voltage can be obtained.
エンコード回路１６０は、デジタルフィルタ１６２を備え、前述したように各１ｂｉｔＡＤ変換回路の出力をデジタルフィルタ１６２を通してエンコードを行うデジタル信号処理回路である。エンコード回路１６０により各１ｂｉｔＡＤ変換回路の出力が統合されＡｉｎに入力されたアナログ信号がデジタル信号に変換される。なお、各デジタルフィルタ１６２は、例えばデジタルローパスフィルタや移動平均フィルタなどが適用できる。また、ディジタルフィルタは各１ｂｉｔＡＤ変換回路がそれぞれ備えていてもよい。 The encoding circuit 160 is a digital signal processing circuit including a digital filter 162 and encoding the output of each 1-bit AD conversion circuit through the digital filter 162 as described above. The output of each 1-bit AD conversion circuit is integrated by the encoding circuit 160, and the analog signal input to Ain is converted into a digital signal. For example, a digital low-pass filter or a moving average filter can be applied to each digital filter 162. Further, the digital filter may be provided in each 1-bit AD conversion circuit.
以下、具体例に基づき、本発明の一実施形態であるフラッシュ型ＡＤ変換器の評価結果を示す。図５はＡＤ変換器の線形性評価としての２トーンテストの結果（コンピュータシミュレーション）である。縦軸は、ＰＳＤ（Power Spectral Density）であり、単位周波数幅当たりのパワー値である。横軸はサンプリング周波数で規格化した周波数である。２つの入力信号の周波数は、それぞれ、０．００２１と０．００３８である。図５において点線は従来型フラッシュ型ＡＤ変換器（Conventional）の出力結果であり、実線は本発明のフラッシュ型ＡＤ変換器（Proposed）の出力結果である。従来型フラッシュ型ＡＤ変換器（Conventional）は、コンパレータを３個用いた。本発明のフラッシュ型ＡＤ変換器（Proposed）は図１に示すように１ｂｉｔＡＤ変換回路を３個用いており、フィードバック回路の増幅器２２０の増幅率αは０．１２、ディザー信号の増幅器２３０の増幅率βは０．４４、オーバーサンプリングレシオは１６とした。また、このコンピュータシミュレーションにおいてはＦＦＴの結果の内、帯域内のパワーしか計算に使用しないことにより、デジタルフィルタの代わりとした。図５を見ると、２つの入力信号に起因する歪成分が発生していることがわかる。従来型フラッシュ型ＡＤ変換器（Conventional）における入力信号のパワーと信号成分以外の帯域内パワーとの比（パワーレシオ）は９．６５ｄＢであるのに対し、本発明のフラッシュ型ＡＤ変換器（Proposed）におけるパワーレシオは２２．３ｄＢであった。なお、ここでいうパワーレシオは、帯域内の入力信号のパワーの合計と，信号以外の帯域内成分のパワーの合計の比を示している。このように、従来型のコンパレータの個数と本発明に使用した１ｂｉｔＡＤ変換回路の個数が共に３個である場合、明らかに本発明のフラッシュ型ＡＤ変換器の方が歪成分が少なく線形性が高いことがわかる。 Hereinafter, based on a specific example, the evaluation results of the flash type AD converter according to the embodiment of the present invention will be shown. FIG. 5 shows the result (computer simulation) of the two-tone test as the linearity evaluation of the AD converter. The vertical axis is PSD (Power Spectral Density), which is a power value per unit frequency width. The horizontal axis is the frequency standardized by the sampling frequency. The frequencies of the two input signals are 0.0021 and 0.0038, respectively. In FIG. 5, the dotted line is the output result of the conventional flash type AD converter (Conventional), and the solid line is the output result of the flash type AD converter (Proposed) of the present invention. The conventional flash type AD converter (Conventional) uses three comparators. As shown in FIG. 1, the flash type AD converter (Proposed) of the present invention uses three 1-bit AD conversion circuits, the amplification factor α of the amplifier 220 of the feedback circuit is 0.12, and the amplification factor of the dither signal amplifier 230. β was 0.44 and the oversampling ratio was 16. Further, in this computer simulation, among the FFT results, only the power in the band was used for the calculation, so that it was used as a substitute for the digital filter. Looking at FIG. 5, it can be seen that distortion components caused by the two input signals are generated. The ratio (power ratio) of the power of the input signal to the power in the band other than the signal component in the conventional flash type AD converter (Conventional) is 9.65 dB, whereas the flash type AD converter (Proposed) of the present invention is used. The power ratio in) was 22.3 dB. The power ratio referred to here indicates the ratio of the total power of the input signals in the band to the total power of the components in the band other than the signal. As described above, when the number of conventional comparators and the number of 1-bit AD conversion circuits used in the present invention are both 3, the flash type AD converter of the present invention clearly has less distortion component and higher linearity. You can see that.
図６は、図１に示す１ｂｉｔＡＤ変換回路を３個用いた本発明のフラッシュ型ＡＤ変換器と、Ｎ個のコンパレータを使用した従来型のフラッシュ型ＡＤ変換器との比較を示した図である。１ｂｉｔＡＤ変換回路を３個用いた本発明のフラッシュ型ＡＤ変換器のパワーレシオは前述のように、２２．３ｄＢであるのに対し、従来型のフラッシュ型ＡＤ変換器のパワーレシオは、コンパレータを９個以上使用しないと、本発明と同等以上の線形性が得られないことがわかる。言い換えると、本発明のフラッシュ型ＡＤ変換器に使用する１ｂｉｔＡＤ変換回路１個は、従来型のフラッシュ型ＡＤ変換器に使用されるコンパレータ３個に相当する。すなわち、本発明のフラッシュ型ＡＤ変換器の回路規模は同等の線形性を有する従来型のフラッシュ型ＡＤ変換器の回路規模の約１／３であると言える。フラッシュ型ＡＤ変換器においては、コンパレータの消費電力が支配的であることが多い。同様に本発明のフラッシュ型ＡＤ変換器においても１ｂｉｔＡＤ変換回路の消費電力が支配的である。すなわち、消費電力の面から言っても、本発明のフラッシュ型ＡＤ変換器の消費電力は同等の線形性を有する従来型のフラッシュ型ＡＤ変換器の消費電力の約１／３であると言える。このように本発明のフラッシュ型ＡＤ変換器は、従来型のフラッシュ型ＡＤ変換器に比べて、回路規模及び消費電力が非常に少ないという優れた効果を有する。 FIG. 6 is a diagram showing a comparison between the flash type AD converter of the present invention using three 1-bit AD conversion circuits shown in FIG. 1 and the conventional flash type AD converter using N comparators. .. As described above, the power ratio of the flash type AD converter of the present invention using three 1-bit AD conversion circuits is 22.3 dB, whereas the power ratio of the conventional flash type AD converter is 9 comparators. It can be seen that the linearity equal to or higher than that of the present invention cannot be obtained unless more than one is used. In other words, one 1-bit AD conversion circuit used in the flash type AD converter of the present invention corresponds to three comparators used in the conventional flash type AD converter. That is, it can be said that the circuit scale of the flash type AD converter of the present invention is about 1/3 of the circuit scale of the conventional flash type AD converter having the same linearity. In flash-type AD converters, the power consumption of the comparator is often dominant. Similarly, in the flash type AD converter of the present invention, the power consumption of the 1-bit AD conversion circuit is dominant. That is, from the viewpoint of power consumption, it can be said that the power consumption of the flash type AD converter of the present invention is about 1/3 of the power consumption of the conventional flash type AD converter having the same linearity. As described above, the flash type AD converter of the present invention has an excellent effect that the circuit scale and power consumption are much smaller than those of the conventional flash type AD converter.
図７は、図５及び図６における評価を行う上で、フィードバック回路の増幅器２２０の増幅率α及びディザー信号の増幅器２３０の増幅率βをどのように設定するかを示した図である。縦軸は増幅率α（Feedback Gain）、横軸は増幅率β（Dither Gain）である。増幅率α（Feedback Gain）と増幅率β（Dither Gain）を図７のように振った場合の、パワーレシオをプロットしたものを等高線で示してある。図７から最もパワーレシオが高くなったのは、増幅率β（Dither Gain）＝０．４または０．４４近辺で、増幅率α（Feedback
Gain）が０．１２近辺であり、そのパワーレシオは２２ｄＢほどであることがわかる。前述した増幅率α＝０．１２、及び、増幅率β＝０．４４はこの評価に基づいて決定した。このように、本発明において増幅率α及びβはコンピュータシミュレーションにより容易に最適値を求めることができる。
FIG. 7 is a diagram showing how to set the amplification factor α of the amplifier 220 of the feedback circuit and the amplification factor β of the amplifier 230 of the dither signal in performing the evaluation in FIGS. 5 and 6. The vertical axis is the amplification factor α (Feedback Gain), and the horizontal axis is the amplification factor β (Dither Gain). A plot of the power ratio when the amplification factor α (Feedback Gain) and the amplification factor β (Dither Gain) are shaken as shown in FIG. 7 is shown by contour lines. From FIG. 7, the power ratio was highest at the amplification factor β (Dither Gain) = 0.4 or around 0.44, and the amplification factor α (Feedback).
It can be seen that the Gain) is around 0.12 and the power ratio is about 22 dB. The amplification factor α = 0.12 and the amplification factor β = 0.44 described above were determined based on this evaluation. As described above, in the present invention, the optimum values of the amplification factors α and β can be easily obtained by computer simulation.
図８は、本発明のフラッシュ型ＡＤ変換器１００を使用した無線受信機８００の一実施形態のブロック図である。アンテナ８０２から受信したＲＦ信号は、バンドパスフィルタ８０４を介してＲＦ Ａｍｐ８０６にて増幅される。増幅された信号はミキサー８１０により中間周波数（ＩＦ）８０８とミキシングされ、バンドパスフィルタ８１２を通過後にＩＦ Ａｍｐ８１４にて増幅される。その後、本発明のフラッシュ型ＡＤ変換器（Proposed Flash ADC）１００に入力され、デジタル信号に変換される。そのデジタル信号は、復調回路（Demodulation Signal Processing）８１６にて復調される。本発明のフラッシュ型ＡＤ変換器１００を使用した無線受信機８００は、従来型のフラッシュ型ＡＤ変換器を使用した場合に比較して、同等のＢＥＲを保ちながら、回路規模及び消費電力を削減できるという優れた効果を有する。図８以外の無線機の構成に対しても、提案するＡＤ変換器は利用可能である。 FIG. 8 is a block diagram of an embodiment of the wireless receiver 800 using the flash type AD converter 100 of the present invention. The RF signal received from the antenna 802 is amplified by RF Amp 806 via the bandpass filter 804. The amplified signal is mixed with the intermediate frequency (IF) 808 by the mixer 810, passed through the bandpass filter 812, and then amplified by the IF Amp 814. After that, it is input to the flash type AD converter (Proposed Flash ADC) 100 of the present invention and converted into a digital signal. The digital signal is demodulated by a demodulation circuit (Demodulation Signal Processing) 816. The wireless receiver 800 using the flash type AD converter 100 of the present invention can reduce the circuit scale and power consumption while maintaining the same BER as compared with the case of using the conventional flash type AD converter. It has an excellent effect. The proposed AD converter can also be used for the configurations of radios other than those shown in FIG.
図９は、本発明のフラッシュ型ＡＤ変換器１００を使用した無線通信システム９００の一実施形態のブロック図である。無線送信機（Radio Transmitter）８５０と、無線送信機８５０が送信したＲＦ信号（アナログ信号）を受信する無線受信機（Radio Reciver）８００とから構成される。この無線受信機８００は本発明のフラッシュ型ＡＤ変換器１００を使用して受信したアナログ信号をデジタル信号に変換する。従って無線通信システム９００は、従来型のフラッシュ型ＡＤ変換器を使用した場合に比較して、同等のＢＥＲを保ちながら、回路規模及び消費電力を削減できるという優れた効果を有する。 FIG. 9 is a block diagram of an embodiment of a wireless communication system 900 using the flash type AD converter 100 of the present invention. It is composed of a radio transmitter (Radio Transmitter) 850 and a radio receiver (Radio Reciver) 800 that receives an RF signal (analog signal) transmitted by the radio transmitter 850. The wireless receiver 800 converts an analog signal received by using the flash type AD converter 100 of the present invention into a digital signal. Therefore, the wireless communication system 900 has an excellent effect that the circuit scale and power consumption can be reduced while maintaining the same BER as compared with the case where the conventional flash type AD converter is used.
以上の実施形態は本発明を実施するための一例であり、他にも種々の実施形態を採用可能である。例えば、１ｂｉｔＡＤ変換回路の他の実施形態として図１０のように構成してもよい。図１０は１ｂｉｔＡＤ変換回路の他の実施形態であり、図２との違いは、Ｄｉｔｈｅｒに入力されたディザー信号が、増幅率γの増幅器４００にて増幅された後、コンパレータ２００の出力から減算回路にて減算される部分のみである。γ倍されたディザー信号がコンパレータ２００の出力から減算されてＤｏｕｔからデジタル信号として出力されるので、図２の場合に比べて、よりディザー信号の影響が少ない出力を得ることができる。すなわち線形性が向上する。なお、増幅率α、β及びγは１未満の増幅率であってもかまわない。 The above embodiment is an example for carrying out the present invention, and various other embodiments can be adopted. For example, as another embodiment of the 1-bit AD conversion circuit, it may be configured as shown in FIG. FIG. 10 shows another embodiment of the 1-bit AD conversion circuit, and the difference from FIG. 2 is that the dither signal input to the dither is amplified by the amplifier 400 having an amplification factor γ and then subtracted from the output of the comparator 200. Only the part to be subtracted by. Since the dither signal multiplied by γ is subtracted from the output of the comparator 200 and output as a digital signal from Dout, an output that is less affected by the dither signal can be obtained as compared with the case of FIG. That is, the linearity is improved. The amplification factors α, β and γ may be less than 1.
また、図１においては、一つのディザー回路１７０を各１ｂｉｔＡＤ変換回路が共用していたが、各１ｂｉｔＡＤ変換回路が個別に備えていてもよい。 Further, in FIG. 1, one dither circuit 170 is shared by each 1-bit AD conversion circuit, but each 1-bit AD conversion circuit may be individually provided.
また、上述した実施形態においては、１ｂｉｔＡＤ変換回路を３個採用する例で説明したが、１ｂｉｔＡＤ変換回路の個数は２個以上であれば任意（Ｎ個）である。その場合、基準電圧生成回路はＮ個の基準電圧を生成する。 Further, in the above-described embodiment, the example of adopting three 1-bit AD conversion circuits has been described, but the number of 1-bit AD conversion circuits is arbitrary (N) as long as it is two or more. In that case, the reference voltage generation circuit generates N reference voltages.
また、１ｂｉｔＡＤ変換回路の構成は図２に示す構成に限定されない。例えば図２においてはフィードバック回路の接続先はコンパレータ２００のプラス入力端子となっているが、マイナス入力端子に接続してもかまわない。この場合減算回路による接続ではなく加算回路を用いる。同様にディザー信号の増幅器２３０もコンパレータ２００のマイナス端子に接続してもかまわない。この場合、ディザー信号は疑似乱数信号に相当するので、加算回路で接続してよい。例え減算回路で接続してもそれは加算回路で接続したことと同等である。また、フィードバック回路及びディザー信号はそれぞれ別の入力端子に接続してもよい。 Further, the configuration of the 1-bit AD conversion circuit is not limited to the configuration shown in FIG. For example, in FIG. 2, the feedback circuit is connected to the positive input terminal of the comparator 200, but it may be connected to the negative input terminal. In this case, an adder circuit is used instead of a connection by a subtractor circuit. Similarly, the dither signal amplifier 230 may be connected to the negative terminal of the comparator 200. In this case, since the dither signal corresponds to a pseudo-random number signal, it may be connected by an adder circuit. Even if it is connected by a subtraction circuit, it is equivalent to connecting by an adder circuit. Further, the feedback circuit and the dither signal may be connected to different input terminals.
また、１ｂｉｔＡＤ変換回路自体も上述した実施形態に限定されず、入力されたアナログ信号の電圧に対応した“１”と“−１”からなるビット列に変換して出力するものであればよい。 Further, the 1-bit AD conversion circuit itself is not limited to the above-described embodiment, and may be any one that is converted into a bit string consisting of "1" and "-1" corresponding to the voltage of the input analog signal and output.
上述した実施形態においては無線受信機、無線通信システムへの応用について述べたが、本発明のフラッシュ型ＡＤ変換器の適用範囲は無線受信機、無線通信システムに限定されない。アナログ信号をデジタル信号へ変換する用途に対して、本発明のフラッシュ型ＡＤ変換器は適用することができる。また、フラッシュ型ＡＤ変換器を内蔵した他の形式のＡＤ変換器に適用することもできる。 Although the application to the wireless receiver and the wireless communication system has been described in the above-described embodiment, the application range of the flash type AD converter of the present invention is not limited to the wireless receiver and the wireless communication system. The flash type AD converter of the present invention can be applied to applications for converting an analog signal into a digital signal. It can also be applied to other types of AD converters having a built-in flash type AD converter.
１００…フラッシュ型ＡＤ変換器、１１１〜１１３…１ｂｉｔＡＤ変換回路、１５０…基準電圧生成回路、１６０…エンコード回路、１６２…デジタルフィルタ、１７０…ディザー信号生成回路、２００…コンパレータ、２１０…遅延素子、２２０…増幅器、２３０…増幅器、３１０…フリップフロップ、３３０…排他的論理和回路、４００…増幅器、８００…無線受信機、８０２…アンテナ、８０４…バンドパスフィルタ、８０６…ＲＦ Ａｍｐ、８０８…中間周波数、８１０…ミキサー、８１２…バンドパスフィルタ、８１４…ＩＦ Ａｍｐ、８１６…復調回路、８５０…無線送信機、９００…無線通信システム 100 ... flash type AD converter, 111-113 ... 1 bit AD conversion circuit, 150 ... reference voltage generation circuit, 160 ... encoding circuit, 162 ... digital filter, 170 ... dither signal generation circuit, 200 ... comparator, 210 ... delay element, 220 ... Amplifier, 230 ... Amplifier, 310 ... Flipflop, 330 ... Exclusive logical sum circuit, 400 ... Amplifier, 800 ... Radio receiver, 802 ... Antenna, 804 ... Bandpass filter, 806 ... RF Amp, 808 ... Intermediate frequency, 810 ... mixer, 812 ... bandpass filter, 814 ... IF Amp, 816 ... demodulator circuit, 850 ... wireless transmitter, 900 ... wireless communication system
Claims (8)
それぞれ異なる電圧値のＮ個（Ｎ＞１）の基準電圧を生成する基準電圧生成回路と、
前記アナログ信号をオーバーサンプリングすることにより多値データとして出力する１ｂｉｔＡＤ変換回路と、
前記多値データが入力され、エンコード結果であるデジタル信号を出力するエンコード回路とを備え、
前記１ｂｉｔＡＤ変換回路はＮ個配設されており、前記１ｂｉｔＡＤ変換回路のそれぞれは、前記Ｎ個の基準電圧に応じて分割された電圧範囲に対応して配設されることを特徴とするフラッシュ型ＡＤ変換器。 An analog input terminal to which an analog signal is input, and
A reference voltage generation circuit that generates N (N> 1) reference voltages with different voltage values,
A 1-bit AD conversion circuit that outputs as multi-valued data by oversampling the analog signal, and
It is equipped with an encoding circuit to which the multi-valued data is input and outputs a digital signal which is an encoding result.
N of the 1-bit AD conversion circuits are arranged, and each of the 1-bit AD conversion circuits is a flash type that is arranged corresponding to a voltage range divided according to the N reference voltages. AD converter.
無線受信機であって、前記無線送信機が送信したアナログ信号を受信し、前記受信したアナログ信号を請求項１乃至請求項６のいずれかに記載のフラッシュ型ＡＤ変換器によりデジタル信号に変換する無線受信機と、
を備えた無線通信システム。
With a wireless transmitter
A wireless receiver that receives an analog signal transmitted by the wireless transmitter and converts the received analog signal into a digital signal by the flash type AD converter according to any one of claims 1 to 6. With a wireless receiver
Wireless communication system equipped with.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2019100242A JP2020195079A (en) | 2019-05-29 | 2019-05-29 | Flash-type AD converter, wireless receiver and wireless communication system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2019100242A JP2020195079A (en) | 2019-05-29 | 2019-05-29 | Flash-type AD converter, wireless receiver and wireless communication system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2020195079A true JP2020195079A (en) | 2020-12-03 |
Family
ID=73548070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2019100242A Pending JP2020195079A (en) | 2019-05-29 | 2019-05-29 | Flash-type AD converter, wireless receiver and wireless communication system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2020195079A (en) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05152951A (en) * | 1992-05-08 | 1993-06-18 | Teac Corp | Analog digital conversion method |
| JPH0715331A (en) * | 1993-06-23 | 1995-01-17 | Nec Eng Ltd | A/d converter circuit |
| JPH07321653A (en) * | 1994-05-09 | 1995-12-08 | At & T Corp | Circuit and method for testing dithered analog-to-digital converter |
| JP2005159808A (en) * | 2003-11-27 | 2005-06-16 | Yokogawa Electric Corp | Analog-to-digital converter |
-
2019
- 2019-05-29 JP JP2019100242A patent/JP2020195079A/en active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05152951A (en) * | 1992-05-08 | 1993-06-18 | Teac Corp | Analog digital conversion method |
| JPH0715331A (en) * | 1993-06-23 | 1995-01-17 | Nec Eng Ltd | A/d converter circuit |
| JPH07321653A (en) * | 1994-05-09 | 1995-12-08 | At & T Corp | Circuit and method for testing dithered analog-to-digital converter |
| JP2005159808A (en) * | 2003-11-27 | 2005-06-16 | Yokogawa Electric Corp | Analog-to-digital converter |
Non-Patent Citations (1)
| Title |
|---|
| 遠藤央瑠人,兼本大輔,景山知哉,牟田 修,大木 真: "低消費電力無線受信機のためのヒステリシス効果とディザー信号を活用したAD変換器の検討", 電気学会 電子回路研究会 ECT-018-100, JPN7023000581, 2018, ISSN: 0005128243 * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6940434B2 (en) | Methods and systems for digital dither | |
| US6535155B2 (en) | Method and apparatus for suppressing tones induced by cyclic dynamic element matching (DEM) algorithms | |
| KR100276790B1 (en) | A sigma-delta modulator with improved tone rejection and method | |
| US8144043B2 (en) | Shaping inter-symbol-interference in sigma delta converter | |
| CN101964663B (en) | Segmented digital-to-analog converter | |
| US7719455B2 (en) | Dynamic element-matching method, multi-bit DAC using the method, and delta-sigma modulator and delta-sigma DAC including the multi-bit DAC | |
| JP6375119B2 (en) | Low power quantizer for analog-to-digital converter | |
| US7193548B2 (en) | Switching arrangement and DAC mismatch shaper using the same | |
| Landau et al. | Communications employing 1-bit quantization and oversampling at the receiver: Faster-than-Nyquist signaling and sequence design | |
| US7868807B2 (en) | Data weighted average circuit and dynamic element matching method | |
| US8866656B2 (en) | Hybrid digital-to-analog converter and method thereof | |
| US8487792B2 (en) | Method of gain calibration of an ADC stage and an ADC stage | |
| JP2010288279A (en) | Integrated circuit for converting analog signal to digital signal, system, and ad conversion method | |
| CN107947797B (en) | Oversampling analog-to-digital converter | |
| JP2020195079A (en) | Flash-type AD converter, wireless receiver and wireless communication system | |
| US10587283B1 (en) | Mismatch compensation in an analog-to-digital converter using reference path reconfiguration | |
| US7567195B2 (en) | Digital-to-analog converter using selected single bit converter elements | |
| US7425911B2 (en) | Signal-to-noise ratio when using fewer bits than the number of output bits of an analog to digital converter | |
| US20230261662A1 (en) | Sigma delta analog-to-digital converter and method for eliminating idle tones of sigma delta analog-to-digital converter | |
| Zhang et al. | A 14-bit 500MS/s and 1GS/s Configurable Pipelined ADC with Background Calibration | |
| JP2013187696A (en) | Δς ad converter and signal processing system | |
| US20230344436A1 (en) | Noise-Shaping of Additive Dither in Analog-to-Digital Converters | |
| KR20230015724A (en) | Analog to digital converter and its operation method | |
| CN116647238A (en) | Self-adaptive pseudo-random disturbance injection method and self-disturbance sigma-delta modulator | |
| CN117220678A (en) | High-performance split digital-to-analog converter for Zoom ADC |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20191118 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20191118 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20220317 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20230125 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20230214 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20230815 |