JP2020052219A - 表示装置及び電子看板 - Google Patents

Abstract

【課題】高精細化を可能とする。
【解決手段】表示装置は、行方向及び列方向に配列される複数の副画素を備える。各副画素は、副画素データを記憶するメモリを有するメモリブロックと、該メモリブロックに接続される副画素電極と、副画素電極に対向し設けられる共通電極と、メモリブロックと副画素電極との間に接続され、該共通電極に供給される電位と同電位を副画素電極に供給する配線と、該配線への電位供給を制御するスイッチとを備える。メモリは、ソース及びドレインの内の一方が副画素電極に電気的に接続され、浮遊ゲートの電荷に応じて副画素データを記憶するトランジスタを含んでなる。
【選択図】図５

Description

本発明は、表示装置及び電子看板に関する。

画像を表示する表示装置は、複数の画素を備える。下記の特許文献１には、複数の画素の各々がメモリを含む、いわゆるＭＩＰ（Memory In Pixel）型の表示装置が記載されている。特許文献１記載の表示装置では、複数の画素の各々が、複数のメモリとこれらのメモリの切替え回路とを含んでいる。特許文献２には、１ビットのメモリを含む表示素子が記載されている。特許文献３には、不揮発性半導体記憶装置が記載されている。

特開平９−２１２１４０号公報 特開昭５８−１９６５８２号公報 特許第２６８５７７０号公報

特許文献１記載の表示装置では、各画素のメモリには、ＤＲＡＭ（Dynamic Random Access Memory）又はＳＲＡＭ（Static Random Access Memory）が用いられている。ＤＲＡＭは、リフレッシュ動作が必要であり、低消費電力化には向かない。ＳＲＡＭは、回路規模が大きく、高精細化が難しい。

本発明は、高精細化を可能とする表示装置及び電子看板を提供することを目的とする。

本発明の一態様の表示装置は、行方向及び列方向に配列される複数の副画素を備える。各副画素は、副画素データを記憶するメモリを有するメモリブロックと、該メモリブロックに接続される副画素電極と、副画素電極に対向し設けられる共通電極と、メモリブロックと副画素電極との間に接続され、該共通電極に供給される電位と同電位を副画素電極に供給する配線と、該配線への電位供給を制御するスイッチと、を備える。メモリは、ソース及びドレインの内の一方が副画素電極に電気的に接続され、浮遊ゲートの電荷に応じて副画素データを記憶するトランジスタを含んでなる。

本発明の一態様の電子看板は、行方向及び列方向に配列される複数の副画素を備える。各副画素は、副画素データを記憶するメモリを有するメモリブロックと、該メモリブロックに接続される副画素電極と、副画素電極に対向し設けられる共通電極と、メモリブロックと副画素電極との間に接続され、該共通電極に供給される電位と同電位を副画素電極に供給する配線と、該配線への電位供給を制御するスイッチと、を備える。メモリは、ソース及びドレインの内の一方が副画素電極に電気的に接続され、浮遊ゲートの電荷に応じて副画素データを記憶するトランジスタを含んでなる。

図１は、第１の実施の形態の表示装置の全体構成の概要を示す図である。 図２は、第１の実施の形態の表示装置の断面図である。 図３は、第１の実施の形態の表示装置の回路構成を示す図である。 図４は、第１の実施の形態の表示装置の副画素の回路構成を示す図である。 図５は、第１の実施の形態の第１の態様の表示装置の副画素の構成を示す図である。 図６は、第１の実施の形態の表示装置の副画素に書込まれる副画素データを示す図である。 図７は、第１の実施の形態の表示装置の副画素の書込み及び読出しの際の動作タイミングを示すタイミング図である。 図８は、第１の実施の形態の表示装置の副画素の書込みの際の各部の電位を示す図である。 図９は、第１の実施の形態の表示装置の副画素のメモリのエネルギバンド図である。 図１０は、第１の実施の形態の表示装置の副画素のメモリのエネルギバンド図である。 図１１は、第１の実施の形態の表示装置の副画素のメモリのエネルギバンド図である。 図１２は、第１の実施の形態の表示装置の副画素のメモリのエネルギバンド図である。 図１３−１は、第１の実施の形態の表示装置の副画素のデータと液晶分子の電界との関係を示す図である。 図１３−２は、第１の実施の形態の表示装置の副画素のデータと液晶分子の電界との関係を示す図である。 図１４は、第１の実施の形態の表示装置の副画素の読出しの際の各部の電位を示す図である。 図１５は、第１の実施の形態の表示装置の副画素のトランジスタ数と、特許文献２の表示素子のトランジスタ数と、を示す図である。 図１６は、第２の実施の形態の表示装置の副画素の構成を示す図である。 図１７は、第２の実施の形態の表示装置の副画素に書込まれる副画素データを示す図である。 図１８は、第２の実施の形態の表示装置の副画素の書込み及び読出しの際の動作タイミングを示すタイミング図である。 図１９は、第２の実施の形態の表示装置の副画素の書込みの際の各部の電位を示す図である。 図２０は、第２の実施の形態の表示装置の副画素の読出しの際の各部の電位を示す図である。 図２１は、第２の実施の形態の表示装置の副画素のレイアウトを示す図である。 図２２は、第２の実施の形態の表示装置の副画素の断面図である。 図２３は、第２の実施の形態の表示装置の副画素の断面図である。

本発明を実施するための形態（実施の形態）につき、図面を参照しつつ詳細に説明する。以下の実施の形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

（第１の実施の形態）
［全体構成］
図１は、第１の実施の形態の表示装置の全体構成の概要を示す図である。表示装置１は、第１パネル２と、第１パネル２に対向配置された第２パネル３と、を含む。表示装置１は、画像を表示する表示領域ＤＡと、表示領域ＤＡの外側の額縁領域ＧＤと、を有する。表示領域ＤＡにおいて、第１パネル２と第２パネル３との間には、液晶層が封入されている。

なお、第１の実施の形態では、表示装置１は、液晶層を使用した液晶表示装置としたが、本開示はこれに限定されない。表示装置１は、液晶層に代えて有機ＥＬ（Electro-Luminescence）素子を使用した有機ＥＬ表示装置であっても良い。

表示領域ＤＡ内には、複数の画素Ｐｉｘが、第１パネル２及び第２パネル３の主面と平行なＸ方向にＮ列（Ｎは、自然数）、第１パネル２及び第２パネル３の主面と平行且つＸ方向と交差するＹ方向にＭ行（Ｍは、自然数）のマトリクス状に配置されている。額縁領域ＧＤ内には、インタフェース回路４と、データ線駆動回路５と、共通電極駆動回路６と、スイッチ制御回路７と、ゲート線駆動回路９と、が、配置されている。なお、これら複数の回路のうち、インタフェース回路４と、データ線駆動回路５と、共通電極駆動回路６と、スイッチ制御回路７と、をＩＣチップに組み込み、ゲート線駆動回路９を第１パネル２上に形成した構成を採用することも可能である。或いは、ＩＣチップに組み込まれる回路群を表示装置１外のプロセッサに形成し、それらと表示装置とを接続する構成も採用可能である。

Ｍ×Ｎ個の画素Ｐｉｘの各々は、複数の副画素ＳＰｉｘを含む。第１の実施の形態では、複数の副画素ＳＰｉｘは、Ｒ（赤）、Ｇ（緑）及びＢ（青）の３個とするが、本開示はこれに限定されない。複数の副画素ＳＰｉｘは、Ｒ（赤）、Ｇ（緑）及びＢ（青）にＷ（白）を加えた４個であっても良い。或いは、複数の副画素ＳＰｉｘは、色が異なる５個以上であっても良い。

各画素Ｐｉｘが３個の副画素ＳＰｉｘを含むので、表示領域ＤＡ内には、Ｍ×Ｎ×３個の副画素ＳＰｉｘが配置されていることになる。また、Ｍ×Ｎ個の画素Ｐｉｘの各々の３個の副画素ＳＰｉｘがＸ方向に配置されているので、Ｍ×Ｎ個の画素Ｐｉｘの１つの行には、Ｎ×３個の副画素ＳＰｉｘが配置されていることになる。

液晶表示装置の画面の焼き付きを抑制するための駆動方式として、カラム反転駆動、ライン反転駆動、ドット反転駆動、フレーム反転駆動などの駆動方式が知られている。

表示装置１は、上記の各駆動方式のいずれを採用することも可能である。第１の実施の形態では、表示装置１は、フレーム反転駆動の一方式であるコモン反転駆動方式を採用する。表示装置１がコモン反転駆動方式を採用するので、共通電極駆動回路６は、基準クロック信号ＣＬＫに同期して、共通電極の電位（コモン電位）を反転する。これにより、表示装置１は、コモン反転駆動方式を実現することができる。第１の実施の形態では、表示装置１は、液晶に電圧が印加されていない場合に黒色を表示し、液晶に電圧が印加されている場合に白色を表示する、いわゆるノーマリーブラックとする。ノーマリーブラックでは、副画素電極の電位とコモン電位とが同相の場合には、黒色が表示され、副画素電極の電位とコモン電位とが異相の場合には、白色が表示される。

後述するように、各副画素ＳＰｉｘは、第１メモリと、第２メモリと、を含む。従って、１つの行には、Ｎ×３×２個のメモリが配置されていることになる。また、表示領域ＤＡ内には、Ｍ×Ｎ×３×２個のメモリが配置されていることになる。

各副画素ＳＰｉｘは、第１メモリ及び第２メモリに格納されている副画素データに基づいて、表示を行う。上述したように、表示装置１は、コモン反転駆動方式を採用する。コモン反転駆動方式では、共通電極の電位が反転する。表示装置１は、共通電極の電位が第１の電位の期間（プラスフィールド期間）では、第１メモリに格納されている副画素データに基づいて、表示を行う。表示装置１は、共通電極の電位が第２の電位の期間（マイナスフィールド期間）では、第２メモリに格納されている副画素データに基づいて、表示を行う。

プラスフィールド期間が、本開示の第１のフィールド期間に対応する。マイナスフィールド期間が、本開示の第２のフィールド期間に対応する。

インタフェース回路４は、シリアル−パラレル変換回路４ａと、タイミングコントローラ４ｂと、を含む。タイミングコントローラ４ｂは、設定レジスタ４ｃを含む。シリアル−パラレル変換回路４ａには、コマンドデータＣＭＤ及び画像データＩＤが、外部回路からシリアルに供給される。外部回路は、ホストＣＰＵ（Central Processing Unit）又はアプリケーションプロセッサが例示されるが、本開示はこれらに限定されない。

シリアル−パラレル変換回路４ａは、供給されたコマンドデータＣＭＤをパラレルデータに変換して、設定レジスタ４ｃに出力する。設定レジスタ４ｃには、データ線駆動回路５、スイッチ制御回路７及びゲート線駆動回路９を制御するための値がコマンドデータＣＭＤに基づいて設定される。

シリアル−パラレル変換回路４ａは、供給された画像データＩＤをパラレルデータに変換して、タイミングコントローラ４ｂに出力する。タイミングコントローラ４ｂは、設定レジスタ４ｃに設定された値に基づいて、画像データＩＤをデータ線駆動回路５に出力する。また、タイミングコントローラ４ｂは、設定レジスタ４ｃに設定された値に基づいて、スイッチ制御回路７及びゲート線駆動回路９を制御する。

共通電極駆動回路６には、基準クロック信号ＣＬＫが、外部回路から供給される。外部回路は、クロックジェネレータが例示されるが、本開示はこれに限定されない。

後述するように、各副画素ＳＰｉｘは、表示の前に副画素電極の電位を共通電極の電位と同じにするためのスイッチを有する。スイッチ制御回路７は、タイミングコントローラ４ｂの制御下で、各副画素ＳＰｉｘのスイッチを制御するためのスイッチ制御信号を出力する。

表示装置１にて画像を表示させるべく、各副画素ＳＰｉｘのメモリに副画素データを格納する必要がある。各メモリに副画素データを格納するために、ゲート線駆動回路９は、タイミングコントローラ４ｂの制御下で、Ｍ×Ｎ個の画素Ｐｉｘの内の１つの行を選択するためのゲート信号を出力する。

後述するように、各副画素ＳＰｉｘ内の第１メモリ及び第２メモリの各々は、ゲート信号で選択され、動作する。従って、１つの画素行（副画素行）当たり２本のゲート線が配置される。

１つの画素行当たりに配置されている２本のゲート線が、本開示のゲート線群に対応する。表示装置１は、Ｍ行の画素Ｐｉｘを有するので、Ｍ群のゲート線群が配置されている。

ゲート線駆動回路９は、Ｍ群のゲート線群に対応して、Ｍ×２個の出力端子を有している。ゲート線駆動回路９は、タイミングコントローラ４ｂの制御下で、１つの行を選択するためのゲート信号を、Ｍ×２個の出力端子から順次出力する。

データ線駆動回路５は、タイミングコントローラ４ｂの制御下で、ゲート信号によって選択されているメモリにデータ信号（ソース信号、副画素データ）を夫々出力する。これにより、各副画素のメモリに順次副画素データが夫々格納される。

表示装置１は、Ｍ行の画素Ｐｉｘを線順次走査することによって、フレームデータが複数の副画素ＳＰｉｘのメモリに格納される。

［断面構造］
図２は、第１の実施の形態の表示装置の断面図である。図２に示すように、表示装置１は、第１パネル２と、第２パネル３と、液晶層３０とを含む。第２パネル３は、第１パネル２と対向して配置される。液晶層３０は、第１パネル２と第２パネル３との間に設けられる。第２パネル３の一主面たる表面が、画像を表示させるための表示面１ａである。

表示面１ａ側の外部から入射した光は、第１パネル２の副画素電極（反射電極）１５によって反射されて表示面１ａから出射する。表示装置１は、この反射光を利用して、表示面１ａに画像を表示する反射型液晶表示装置である。なお、本明細書において、表示面１ａと平行な方向をＸ方向とし、表示面１ａと平行な面においてＸ方向と交差する方向をＹ方向とする。また、表示面１ａに垂直な方向をＺ方向とする。

第１パネル２は、第１基板１１と、絶縁層１２と、副画素電極１５と、配向膜１８とを有する。第１基板１１は、ガラス基板又は樹脂基板が例示される。第１基板１１の表面には、図示しない回路素子や、ゲート線、データ線等の各種配線が設けられる。回路素子は、ＴＦＴ（Thin Film Transistor）等のスイッチング素子や、容量素子を含む。

絶縁層１２は、第１基板１１の上に設けられ、回路素子や各種配線等の表面を全体として平坦化している。副画素電極１５は、絶縁層１２の上に複数設けられる。配向膜１８は、副画素電極１５と液晶層３０との間に設けられる。副画素電極１５は、副画素ＳＰｉｘ毎に矩形状に設けられている。副画素電極１５は、アルミニウム（Ａｌ）又は銀（Ａｇ）で例示される金属で形成されている。また、副画素電極１５は、これらの金属材料と、ＩＴＯ（Indium Tin Oxide）で例示される透光性導電材料と、を積層した構成としても良い。副画素電極１５は、良好な反射率を有する材料が用いられ、外部から入射する光を拡散反射させる反射板として機能する。

第２パネル３は、第２基板２１と、カラーフィルタ２２と、共通電極２３と、配向膜２８と、１／４波長板２４と、１／２波長板２５と、偏光板２６とを含む。第２基板２１の両面のうち、第１パネル２と対向する面に、カラーフィルタ２２及び共通電極２３が、この順で設けられる。共通電極２３と液晶層３０との間に配向膜２８が設けられる。第２基板２１の、表示面１ａ側の面に、１／４波長板２４、１／２波長板２５及び偏光板２６が、この順で積層されている。

第２基板２１は、ガラス基板又は樹脂基板が例示される。共通電極２３は、ＩＴＯで例示される透光性導電材料で形成されている。共通電極２３は、複数の副画素電極１５と対向して配置され、各副画素ＳＰｉｘに対する共通の電位を供給する。カラーフィルタ２２は、Ｒ（赤）、Ｇ（緑）、及び、Ｂ（青）の３色のフィルタを有することが例示されるが、本開示はこれに限定されない。これらにＷ（白色）を加えることも可能である。また、カラーフィルタを用いない構成も採用可能である。この場合、副画素単位で画素を構成する。

液晶層３０は、ネマティック（Nematic）液晶を含んでいることが例示される。液晶層３０は、共通電極２３と副画素電極１５との間の電圧レベル（電位差）が変更されることにより、液晶分子の配向状態が変化する。これによって、液晶層３０を透過する光が副画素ＳＰｉｘ毎に変調する。

外光等が表示装置１の表示面１ａ側から入射する入射光となり、第２パネル３及び液晶層３０を透過して副画素電極１５に到達する。そして、入射光は各副画素ＳＰｉｘの副画素電極１５で反射される。かかる反射光は、副画素ＳＰｉｘ毎に変調されて表示面１ａから出射される。これにより、画像の表示が行われる。

［回路構成］
図３は、第１の実施の形態の表示装置の回路構成を示す図である。図３では、Ｍ行×（Ｎ×３）列の副画素ＳＰｉｘの内の２×２個の副画素ＳＰｉｘを示している。

副画素ＳＰｉｘは、メモリブロック５０と、液晶ＬＱ（液晶層３０）と、副画素電極１５（図２参照）と、スイッチＳＷと、を含む。メモリブロック５０は、第１メモリ５１と、第２メモリ５２と、を含む。スイッチＳＷは、Ｎチャネル型トランジスタとするが、本開示はこれに限定されない。

副画素電極１５は、ノードＮを介して、第１メモリ５１及び第２メモリ５２に電気的に接続されている。

共通電極駆動回路６は、各副画素ＳＰｉｘに共通するコモン電位Ｖｃｏｍを、基準クロック信号ＣＬＫに同期して反転させ、共通電位線ＶＣＯＭを介して、共通電極２３（図２参照）に出力する。また、共通電極駆動回路６は、コモン電位Ｖｃｏｍを、共通電位線ＦＲＰを介して、スイッチＳＷに出力する。共通電極駆動回路６は、基準クロック信号ＣＬＫをそのままコモン電位Ｖｃｏｍとして出力しても良いし、電流駆動能力を増幅するバッファ回路を介してコモン電位Ｖｃｏｍとして出力しても良い。表示時のコモン電位Ｖｃｏｍとしては、例えば後述するように３Ｖと０Ｖといった一対の電圧が採用される。基準クロック信号ＣＬＫに従って、一方の電圧から他方の電圧に反転し、これを繰り返すことで交流のコモン信号が形成され、共通電位線ＶＣＯＭに供給される。

スイッチ制御回路７は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ_１に基づいて、各副画素ＳＰｉｘに共通するスイッチ制御信号Ｖｐｒｅを、スイッチ制御信号線ＰＲＥを介して、スイッチＳＷのゲートに出力する。

スイッチＳＷは、スイッチ制御信号Ｖｐｒｅがハイレベルの場合に、オン状態になり、共通電極２３とノードＮとの間を電気的に導通する。つまり、スイッチＳＷは、共通電極２３と副画素電極１５との間を電気的に導通する。

また、スイッチＳＷは、スイッチ制御信号Ｖｐｒｅがローレベルの場合に、オフ状態になり、共通電極２３とノードＮとの間を電気的に遮断する。つまり、スイッチＳＷは、共通電極２３と副画素電極１５との間を電気的に遮断する。

スイッチＳＷがオン状態になると、共通電極２３の電位であるコモン電位Ｖｃｏｍが、ノードＮを介して、副画素電極１５に供給される。つまり、副画素電極１５の電位が、共通電極２３の電位と同じになる。このとき、液晶ＬＱは、電圧が印加されていない状態になる。

コモン電位Ｖｃｏｍが副画素電極１５に供給されるという観点では、スイッチＳＷは、副画素電極１５をプリチャージすると考えることができる。また、液晶ＬＱへの印加電圧がゼロになるという観点では、スイッチＳＷは、副画素電極１５をプリディスチャージすると考えることができる。

ゲート線駆動回路９は、Ｍ群のゲート線群に対応して、Ｍ×２個の出力端子を有している。ゲート線駆動回路９は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ_２に基づいて、１つの副画素行の第１メモリ５１又は第２メモリ５２を選択するためのゲート信号を、Ｍ×２個の出力端子から出力する。

ゲート線駆動回路９は、制御信号Ｓｉｇ_２（スキャン開始信号及びクロックパルス信号）に基づいて、ゲート信号をＭ個の出力端子から順次出力するスキャナ回路であっても良い。或いは、ゲート線駆動回路９は、符号化された制御信号Ｓｉｇ_２を復号化し、該制御信号Ｓｉｇ_２で指定された出力端子にゲート信号を出力するデコーダ回路であっても良い。

第１パネル２上には、Ｍ行の副画素ＳＰｉｘに対応して、Ｍ群のゲート線群ＧＬ１、ＧＬ２、・・・が配置されている。Ｍ群のゲート線群ＧＬ１、ＧＬ２、・・・の各々は、表示領域ＤＡ（図１参照）内において、Ｘ方向に沿う。

第１のゲート線群ＧＬ１は、第１の副画素行の第１メモリ５１に電気的に接続されたゲート線Ｇａｔｅ１（＋）と、第１の副画素行の第２メモリ５２に電気的に接続されたゲート線Ｇａｔｅ１（−）と、を含む。

第２のゲート線群ＧＬ２は、第２の副画素行の第１メモリ５１に電気的に接続されたゲート線Ｇａｔｅ２（＋）と、第２の副画素行の第２メモリ５２に電気的に接続されたゲート線Ｇａｔｅ２（−）と、を含む。

第１パネル２上には、Ｎ×３列の副画素ＳＰｉｘに対応して、Ｎ×３本のデータ線Ｄａｔａ１、Ｄａｔａ２、・・・が配置されている。Ｎ×３本のデータ線Ｄａｔａ１、Ｄａｔａ２、・・・の各々は、表示領域ＤＡ（図１参照）内において、Ｙ方向に沿う。

第１のデータ線Ｄａｔａ１は、第１の副画素列の第１メモリ５１及び第２メモリ５２に電気的に接続されている。

第２のデータ線Ｄａｔａ２は、第２の副画素列の第１メモリ５１及び第２メモリ５２に電気的に接続されている。

データ線駆動回路５は、ゲート信号によって選択されている各副画素ＳＰｉｘの第１メモリ５１又は第２メモリ５２に対して、データ線Ｄａｔａ１、Ｄａｔａ２、・・・を介して、データ信号を夫々出力する。

ゲート信号が供給された副画素行の第１メモリ５１又は第２メモリ５２は、データ線Ｄａｔａに供給されているデータ信号に応じた副画素データを記憶する。

第１メモリ５１及び第２メモリ５２は、記憶している副画素データに応じた電位を、ノードＮを介して、副画素電極１５に出力する。

図４は、第１の実施の形態の表示装置の副画素の回路構成を示す図である。図４では、１個の副画素ＳＰｉｘを示している。

副画素ＳＰｉｘは、メモリブロック５０と、液晶ＬＱと、スイッチＳＷと、を含む。メモリブロック５０は、第１メモリ５１と、第２メモリ５２と、を含む。

第１メモリ５１は、Ｎチャネル型のトランジスタＲＷＴｎ１を含む。第２メモリ５２は、Ｎチャネル型のトランジスタＲＷＴｎ２を含む。トランジスタＲＷＴｎ１及びＲＷＴｎ２の各々は、フラッシュメモリであり、浮遊ゲートを有する。

なお、表示装置１では、トランジスタＲＷＴｎ１及びＲＷＴｎ２のチャネル型を同じとしたが、異ならせても良い。例えば、第１メモリ５１が、Ｐチャネル型のトランジスタを含んでも良い。但し、この場合、第１メモリ５１へ書込む副画素データと、第２メモリ５２へ書込む副画素データと、を論理反転させる必要がある。従って、第１メモリ５１へ副画素データを書込むステップと、第２メモリ５２へ副画素データを書込むステップと、を別にする必要がある。一方、トランジスタＲＷＴｎ１及びＲＷＴｎ２のチャネル型を同じとすれば、第１メモリ５１へ書込む副画素データと、第２メモリ５２へ書込む副画素データと、を同じにすることができる。従って、第１メモリ５１及び第２メモリ５２へ副画素データを書込むステップを共通にすることができる。即ち、第１メモリ５１及び第２メモリ５２へ副画素データを同時に書込むことができ、書込み時間を短縮することができるので、好適である。

トランジスタＲＷＴｎ１のゲートは、ゲート線Ｇａｔｅ１（＋）に電気的に接続されている。トランジスタＲＷＴｎ１のドレインは、高電位側の電源電位ＶＭＨに電気的に接続されている。トランジスタＲＷＴｎ１のボディは、データ線Ｄａｔａ１に電気的に接続されている。トランジスタＲＷＴｎ１のソースは、ノードＮに電気的に接続されている。

電源電位ＶＭＨが、本開示の第１の電源電位に対応する。

トランジスタＲＷＴｎ２のゲートは、ゲート線Ｇａｔｅ１（−）に電気的に接続されている。トランジスタＲＷＴｎ２のソースは、定電位側の電源電位ＶＭＬに電気的に接続されている。トランジスタＲＷＴｎ２のボディは、データ線Ｄａｔａ１に電気的に接続されている。トランジスタＲＷＴｎ２のドレインは、ノードＮに電気的に接続されている。

電源電位ＶＭＬが、本開示の第２の電源電位に対応する。

トランジスタＲＷＴｎ１及びＲＷＴｎ２は、電子が浮遊ゲートから引き抜かれた状態（正孔が注入された状態）で、副画素データ「０」を記憶する。一方、トランジスタＲＷＴｎ１及びＲＷＴｎ２は、電子が浮遊ゲートに注入された状態（正孔が引き抜かれた状態）で、副画素データ「１」を記憶する。

なお、第１メモリ５１へ書込む副画素データと、第２メモリ５２へ書込む副画素データと、を同じにすることができるのは、次の理由による。トランジスタＲＷＴｎ１のドレインは、高電位側の電源電位ＶＭＨに電気的に接続されている。一方、トランジスタＲＷＴｎ２のソースは、定電位側の電源電位ＶＭＬに電気的に接続されている。従って、トランジスタＲＷＴｎ１とトランジスタＲＷＴｎ２とに同じ副画素データが書込まれ、後述するプリチャージ電位の論理が反転する動作が加わることで、トランジスタＲＷＴｎ２から副画素電極１５に出力される電位は、トランジスタＲＷＴｎ１から副画素電極１５に出力される電位と論理反転することになるからである。

ノードＮは、副画素電極１５（図２参照）に電気的に接続されている。スイッチＳＷのソース−ドレイン経路は、ノードＮと共通電極２３との間に電気的に接続されている。スイッチＳＷのゲートには、スイッチ制御信号Ｖｐｒｅが供給される。

［動作］
図５は、第１の実施の形態の第１の態様の表示装置の副画素の構成を示す図である。図５では、Ｍ行×（Ｎ×３）列の副画素ＳＰｉｘの内の、２行×３列の６個の副画素ＳＰｉｘを示している。図５では、共通電位線ＦＲＰの記載を省略している。

消去（副画素データ「０」を記憶、浮遊ゲートから電子を引き抜き）、書込み（副画素データ「１」を記憶、浮遊ゲートに電子を注入）は、ＮＡＮＤ型フラッシュメモリの消去及び書込み動作の原理を利用する（例えば、特許文献３参照）。

第１メモリ５１は、プラスフィールド期間の表示に使用される副画素データを記憶する。第２メモリ５２は、マイナスフィールド期間の表示に使用される副画素データを記憶する。

ゲート線駆動回路９（図３参照）は、プラスフィールド期間では、ゲート線Ｇａｔｅ１（＋）及びＧａｔｅ２（＋）に０Ｖを供給する。これにより、各副画素ＳＰｉｘ内の第１メモリ５１が選択される。また、ゲート線駆動回路９は、ゲート線Ｇａｔｅ１（−）及びＧａｔｅ２（−）に−３Ｖを供給する。これにより、各副画素ＳＰｉｘ内の第２メモリ５２が非選択とされる。従って、各副画素ＳＰｉｘは、プラスフィールド期間では、第１メモリ５１に記憶された副画素データに基づく画像を表示する。

ゲート線駆動回路９は、マイナスフィールド期間では、ゲート線Ｇａｔｅ１（−）及びＧａｔｅ２（−）に０Ｖを供給する。これにより、各副画素ＳＰｉｘ内の第２メモリ５２が選択される。また、ゲート線駆動回路９は、ゲート線Ｇａｔｅ１（＋）及びＧａｔｅ２（＋）に−３Ｖを供給する。これにより、各副画素ＳＰｉｘ内の第１メモリ５１が非選択とされる。従って、各副画素ＳＰｉｘは、マイナスフィールド期間では、第２メモリ５２に記憶された副画素データに基づく画像を表示する。

図６は、第１の実施の形態の表示装置の副画素に書込まれる副画素データを示す図である。図７は、第１の実施の形態の表示装置の副画素の書込み及び読出しの際の動作タイミングを示すタイミング図である。図８は、第１の実施の形態の表示装置の副画素の書込みの際の各部の電位を示す図である。

表示装置１の副画素ＳＰｉｘに副画素データを書込む際の動作について説明する。

フラッシュメモリであるトランジスタＲＷＴｎ１及びＲＷＴｎ２は、副画素データの書込みの前に、消去が必要である。図７及び図８において、タイミングｔ_０からタイミングｔ_１までが、消去期間である。

消去期間後のタイミングｔ_１からタイミングｔ_３までが、書込み期間である。書込み期間は、タイミングｔ_１からタイミングｔ_２までのステップ１、及び、タイミングｔ_２からタイミングｔ_３までのステップ２を含む。

ステップ１は、第１行目の副画素ＳＰｉｘ１１、ＳＰｉｘ１２及びＳＰｉｘ１３の第１メモリ５１及び第２メモリ５２への書込み期間である。ステップ２は、第２行目の副画素ＳＰｉｘ２１、ＳＰｉｘ２２及びＳＰｉｘ２３の第１メモリ５１及び第２メモリ５２への書込み期間である。

図７及び図８を参照すると、消去期間開始のタイミングｔ_０において、電源電位ＶＭＨ及びＶＭＬは、２０Ｖとなる。その理由は、トランジスタＲＷＴｎ１及びＲＷＴｎ２に高電界（２０Ｖ）を印加するためである。

また、共通電極駆動回路６（図３参照）は、２０Ｖのコモン電位Ｖｃｏｍを共通電極２３に出力する。その理由は、次の通りである。消去期間では、副画素電極１５の電位Ｖｐｉｘは、２０Ｖになる。そして、副画素電極１５と共通電極２３との間の電圧が、液晶分子ＬＱに印加される。従って、液晶分子ＬＱに高電圧が印加されないようにし、液晶分子の劣化を抑制するためである。共通電極２３のコモン電位Ｖｃｏｍを２０Ｖとすれば、液晶分子に印加される電圧は、０Ｖになる。

データ線駆動回路５（図３参照）は、データ線Ｄａｔａ１、Ｄａｔａ２及びＤａｔａ３に、２０Ｖのデータ信号を出力する。

ゲート線駆動回路９（図３参照）は、ゲート線Ｇａｔｅ１（＋）、Ｇａｔｅ１（−）、Ｇａｔｅ２（＋）及びＧａｔｅ２（−）に、０Ｖのゲート信号を出力する。

従って、高電界（２０Ｖ）が、全部の副画素ＳＰｉｘのトランジスタＲＷＴｎ１及びＲＷＴｎ２のゲートとボディとの間に、印加される。これにより、トンネル効果によって、電子が、全部の副画素ＳＰｉｘのトランジスタＲＷＴｎ１及びＲＷＴｎ２の浮遊ゲートからボディに引き抜かれる。つまり、全部の副画素ＳＰｉｘの第１メモリ５１及び第２メモリ５２は、副画素データ「０」（消去）を記憶する。

図９は、第１の実施の形態の表示装置の副画素のメモリのエネルギバンド図である。詳しくは、図９は、トランジスタＲＷＴｎ１及びＲＷＴｎ２からボディへ電子を引き抜く場合の、副画素ＳＰｉｘのメモリのエネルギバンド図である。

図９において、熱酸化膜である第１ゲート絶縁膜１１１の膜厚は、３５０オングストローム（３５ナノメートル）、誘電率は、３ε（εは、熱酸化膜の誘電率）とする。また、熱酸化膜である第２ゲート絶縁膜（トンネル酸化膜）１１２の膜厚は、２００オングストローム（２０ナノメートル）、誘電率は、εとする。これらの数値は、特許文献３の数値を利用している。

浮遊ゲート内の電子がトンネル効果によってボディ側に抜けるように、第２ゲート絶縁膜１１２に高電界がかかる条件が設定される。即ち、第２ゲート絶縁膜１１２の膜厚が、第１ゲート絶縁膜１１１の膜厚よりも薄く、且つ、第２ゲート絶縁膜１１２の誘電率が第１ゲート絶縁膜１１１の誘電率よりも低い（低容量側に高電圧がかかるため）条件にバランスされている。なお、ゲート−ボディ間の電位差が１０Ｖの場合は、トンネル効果は発生しない。

上記した数値を使用すると、第１ゲート絶縁膜１１１の静電容量Ｃ２は、次の式（１）で表される。
Ｃ２＝３ε／（３５０オングストローム） ・・・（１）

また、第２ゲート絶縁膜１１２の静電容量Ｃ１は、次の式（２）で表される。
Ｃ１＝ε／（２００オングストローム） ・・・（２）

ここで、ε＝１とすると、Ｃ２＝８５７１４２８．５７１（ファラッド）、Ｃ１＝５００００００（ファラッド）となる。

従って、第１ゲート絶縁膜１１１の電圧Ｖ２は、次の式（３）で表される。
Ｖ２＝２０×Ｃ１／（Ｃ１＋Ｃ２）＝７．３６８４２１（ボルト） ・・・（３）

また、第２ゲート絶縁膜１１２の電圧Ｖ１は、次の式（４）で表される。
Ｖ１＝２０×Ｃ２／（Ｃ１＋Ｃ２）＝１２．６３１５８（ボルト） ・・・（４）

図１０は、第１の実施の形態の表示装置の副画素のメモリのエネルギバンド図である。詳しくは、図１０は、トランジスタＲＷＴｎ１及びＲＷＴｎ２の浮遊ゲートからボディへ電子を引き抜いた後の、副画素ＳＰｉｘのメモリのエネルギバンド図である。このとき、ゲート−ソース間の電圧が−１Ｖ以上（ｎチャネル）のとき、トランジスタＲＷＴｎ１或いはＲＷＴｎ２がオン状態となる。すなわちＶｔｈ（ｎ）＝−１Ｖである。

再び図７を参照すると、副画素ＳＰｉｘ１１の副画素電極１５の電位Ｖｐｉｘ１１、副画素ＳＰｉｘ２１の副画素電極１５の電位Ｖｐｉｘ２１、副画素ＳＰｉｘ１２の副画素電極１５の電位Ｖｐｉｘ１２は、２０Ｖとなる。同様に、副画素ＳＰｉｘ２２の副画素電極１５の電位Ｖｐｉｘ２２、副画素ＳＰｉｘ１３の副画素電極１５の電位Ｖｐｉｘ１３、副画素ＳＰｉｘ２３の副画素電極１５の電位Ｖｐｉｘ１２は、２０Ｖとなる。

次に、書込み期間のステップ１の開始のタイミングｔ_１において、電源電位ＶＭＨ及びＶＭＬは、１０Ｖとなる。その理由は、次の通りである。ボディは、データ線Ｄａｔａに接続され、０Ｖ又は１０Ｖが印加される。従って、Ｎチャネル型トランジスタであるトランジスタＲＷＴｎ１及びＲＷＴｎ２のソース電極側で、ｐｎ接合に順方向バイアスが掛かることを抑制し、過大電流が流れないようにするためである。

また、共通電極駆動回路６は、５Ｖのコモン電位Ｖｃｏｍを、共通電極２３に出力する。その理由は、次の通りである。書込み期間では、副画素電極１５の電位Ｖｐｉｘは、０Ｖ又は１０Ｖに変化する。そして、副画素電極１５と共通電極２３との間の電圧が、液晶分子ＬＱに印加される。従って、液晶分子ＬＱに高電圧が印加されないようにするためである。共通電極２３のコモン電位Ｖｃｏｍを５Ｖとすれば、液晶分子に印加される電圧は、５Ｖになる。

ゲート線駆動回路９は、ゲート線Ｇａｔｅ１（＋）及びＧａｔｅ１（−）に、２０Ｖのゲート信号を出力する。また、ゲート線駆動回路９は、ゲート線Ｇａｔｅ２（＋）及びＧａｔｅ２（−）に、０Ｖのゲート信号を出力する。

タイミングｔ_１から待ち時間が経過した後、データ線駆動回路５は、データ線Ｄａｔａ１に、０Ｖのデータ信号を出力する。また、データ線駆動回路５は、データ線Ｄａｔａ２及びＤａｔａ３に、１０Ｖのデータ信号を出力する。

従って、高電界（２０Ｖ）が、副画素ＳＰｉｘ１１のトランジスタＲＷＴｎ１及びＲＷＴｎ２のゲートとボディとの間に、印加される。これにより、トンネル効果によって、電子が、ボディから、副画素ＳＰｉｘ１１のトランジスタＲＷＴｎ１及びＲＷＴｎ２の浮遊ゲートに、注入される。つまり、副画素ＳＰｉｘ１１の第１メモリ５１及び第２メモリ５２は、副画素データ「１」（黒）を記憶する。

図１１は、第１の実施の形態の表示装置の副画素のメモリのエネルギバンド図である。詳しくは、図１１は、電子をボディからトランジスタＲＷＴｎ１及びＲＷＴｎ２の浮遊ゲートに注入する場合の、副画素ＳＰｉｘのメモリのエネルギバンド図である。

図１２は、第１の実施の形態の表示装置の副画素のメモリのエネルギバンド図である。詳しくは、図１２は、電子をボディからトランジスタＲＷＴｎ１及びＲＷＴｎ２の浮遊ゲートへ注入した後の、副画素ＳＰｉｘのメモリのエネルギバンド図である。このとき、ゲート−ソース間の電圧が２Ｖ以上のとき、トランジスタＲＷＴｎ１或いはＲＷＴｎ２がオン状態となる。すなわちＶｔｈ（ｎ）＝２Ｖである。

再び図７を参照すると、高電界（２０Ｖ）ではなく、１０Ｖが、副画素ＳＰｉｘ１２及びＳＰｉｘ１３のトランジスタＲＷＴｎ１及びＲＷＴｎ２のゲートとボディとの間に印加される。つまり、副画素ＳＰｉｘ１２及びＳＰｉｘ１３の第１メモリ５１は、副画素データ「０」（白）を維持する。

このステップ１により、副画素ＳＰｉｘ１１の第１メモリ５１及び第２メモリ５２は、副画素データ「１」（黒）を記憶する。また、副画素ＳＰｉｘ１２の第１メモリ５１及び第２メモリ５２は、副画素データ「０」（白）を記憶する。また、副画素ＳＰｉｘ１３の第１メモリ５１及び第２メモリ５２は、副画素データ「０」（白）を記憶する。

図１３−１は、第１の実施の形態の表示装置の副画素のデータと液晶層３０の電界との関係を示す図である。詳しくは、プラスフィールド期間の場合の、第１メモリ５１に記憶されている副画素データと、液晶層３０に発生する電界と、の関係を示す図である。電子が第１メモリ５１のトランジスタＲＷＴｎ１の浮遊ゲートから引き抜かれた状態、即ち第１メモリ５１の副画素データが消去された状態では、第１メモリ５１は副画素データ「０」（消去）を記憶する。そして、上記ステップ１で説明したように、第１メモリ５１に副画素データ「１」（黒）を書込む場合だけ、書込み動作が第１メモリ５１に対して実施される。第１メモリ５１の副画素データ「０」（消去）を維持する場合は、第１メモリ５１は書込みの対象外とし、第１メモリ５１は消去状態（副画素データ「０」）を維持する。第１メモリ５１に副画素データ「１」（黒）が書込まれた状態では、液晶層３０に電界が発生しない。第１メモリ５１に副画素データ「０」（白）が維持された状態では、液晶層３０に電界が発生する。

図１３−２は、第１の実施の形態の表示装置の副画素のデータと液晶層３０の電界との関係を示す図である。詳しくは、マイナスフィールド期間の場合の、第２メモリ５２に記憶されている副画素データと、液晶層３０に発生する電界と、の関係を示す図である。電子が第２メモリ５２のトランジスタＲＷＴｎ２の浮遊ゲートから引き抜かれた状態、即ち第２メモリ５２の副画素データが消去された状態では、第２メモリ５２は副画素データ「０」（消去）を記憶する。そして、上記ステップ１で説明したように、第２メモリ５２に副画素データ「１」（黒）を書込む場合だけ、書込み動作が第２メモリ５２に対して実施される。第２メモリ５２の副画素データ「０」（消去）を維持する場合は、第２メモリ５２は書込みの対象外とし、第２メモリ５２は消去状態（副画素データ「０」）を維持する。第２メモリ５２に副画素データ「１」（黒）が書込まれた状態では、液晶層３０に電界は発生しない。第２メモリ５２に副画素データ「０」（白）が維持された状態では、液晶層３０に電界が発生する。

再び図７を参照すると、次に、書込み期間のステップ２の開始のタイミングｔ_２において、ゲート線駆動回路９は、ゲート線Ｇａｔｅ１（＋）及びＧａｔｅ１（−）に、０Ｖのゲート信号を出力する。また、ゲート線駆動回路９は、ゲート線Ｇａｔｅ２（＋）及びＧａｔｅ２（−）に、２０Ｖのゲート信号を出力する。

タイミングｔ_２から待ち時間が経過した後、データ線駆動回路５は、データ線Ｄａｔａ１及びＤａｔａ３に、１０Ｖのデータ信号を出力する。また、データ線駆動回路５は、データ線Ｄａｔａ２に、０Ｖのデータ信号を出力する。

従って、高電界（２０Ｖ）が、副画素ＳＰｉｘ２２のトランジスタＲＷＴｎ１及びＲＷＴｎ２のゲートとボディとの間に、印加される。これにより、トンネル効果によって、電子が、ボディから、副画素ＳＰｉｘ２２のトランジスタＲＷＴｎ１及びＲＷＴｎ２の浮遊ゲートに、注入される。つまり、副画素ＳＰｉｘ２２の第１メモリ５１及び第２メモリ５２は、副画素データ「１」（黒）を記憶する。

一方、高電界（２０Ｖ）ではなく、１０Ｖが、副画素ＳＰｉｘ２１及びＳＰｉｘ２３のトランジスタＲＷＴｎ１及びＲＷＴｎ２のゲートとボディとの間に、印加される。つまり、副画素ＳＰｉｘ２１及びＳＰｉｘ２３の第１メモリ５１及び第２メモリ５２は、副画素データ「０」（白）を維持する。

このステップ２により、副画素ＳＰｉｘ２１の第１メモリ５１及び第２メモリ５２は、副画素データ「０」（白）を記憶する。また、副画素ＳＰｉｘ２２の第１メモリ５１及び第２メモリ５２は、副画素データ「１」（黒）を記憶する。また、副画素ＳＰｉｘ２３の第１メモリ５１及び第２メモリ５２は、副画素データ「０」（白）を記憶する。

図１４は、第１の実施の形態の表示装置の副画素の読出しの際の各部の電位を示す図である。

表示装置１の副画素ＳＰｉｘから副画素データを読出す際の動作について説明する。

タイミングｔ_３からタイミングｔ_７までが、読出し期間である。読出し期間は、タイミングｔ_３からタイミングｔ_５までのプラスフィールド期間、及び、タイミングｔ_５からタイミングｔ_７までのマイナスフィールド期間を含む。プラスフィールド期間は、タイミングｔ_３からタイミングｔ_４までのプリチャージ期間、及び、タイミングｔ_４からタイミングｔ_５までの表示期間を含む。マイナスフィールド期間は、タイミングｔ_５からタイミングｔ_６までのプリチャージ期間、及び、タイミングｔ_６からタイミングｔ_７までの表示期間を含む。

図７及び図１４を参照すると、読出し期間（プラスフィールド期間、プリチャージ期間）開始のタイミングｔ_３において、電源電位ＶＭＨは、３Ｖであり、電源電位ＶＭＬは、０Ｖである。

共通電極駆動回路６（図３参照）は、０Ｖのコモン電位Ｖｃｏｍを、共通電極２３に出力する。

データ線駆動回路５（図３参照）は、データ線Ｄａｔａ１、Ｄａｔａ２及びＤａｔａ３に、０Ｖのデータ信号を出力する。

ゲート線駆動回路９（図３参照）は、ゲート線Ｇａｔｅ１（＋）、Ｇａｔｅ１（−）、Ｇａｔｅ２（＋）及びＧａｔｅ２（−）に、−３Ｖのゲート信号を出力する。これにより、全部の副画素ＳＰｉｘの第１メモリ５１及び第２メモリ５２が、非選択とされる。

スイッチ制御回路７（図３参照）は、スイッチ制御信号線ＰＲＥに、５Ｖのスイッチ制御信号を出力する。これにより、全部の副画素ＳＰｉｘのスイッチＳＷが、オン状態になる。スイッチＳＷがオン状態になると、共通電極２３と副画素電極１５との間が電気的に導通される。つまり、副画素電極１５の電位が、共通電極２３の電位と同じ０Ｖになる。このとき、液晶ＬＱは、電圧が印加されていない状態になる。

次に、表示期間開始のタイミングｔ_４において、ゲート線駆動回路９は、０Ｖのゲート信号を、ゲート線Ｇａｔｅ１（＋）及びＧａｔｅ２（＋）に出力する。これにより、全部の副画素ＳＰｉｘの第１メモリ５１が、選択される。

これにより、副画素ＳＰｉｘ１１の第１メモリ５１が副画素データ「１」（黒）を記憶しているので、トランジスタＲＷＴｎ１は、オフ状態を維持する。従って、副画素ＳＰｉｘ１１の副画素電極１５の電位Ｖｐｉｘ１１は、プリチャージ電位即ち０Ｖに維持される。従って、副画素ＳＰｉｘ１１では、液晶分子ＬＱに印加される電圧は、０Ｖになる。これにより、副画素ＳＰｉｘ１１は、黒色を表示する。

また、副画素ＳＰｉｘ２１の第１メモリ５１が副画素データ「０」（白）を記憶しているので、トランジスタＲＷＴｎ１は、オン状態になる。トランジスタＲＷＴｎ１がオン状態になるので、副画素ＳＰｉｘ２１の副画素電極１５の電位Ｖｐｉｘ２１は、電源電位ＶＭＨ即ち３Ｖになる。従って、副画素ＳＰｉｘ２１では、液晶分子ＬＱに印加される電圧は、３Ｖになる。これにより、副画素ＳＰｉｘ２１は、白色を表示する。

また、副画素ＳＰｉｘ１２の第１メモリ５１が副画素データ「０」（白）を記憶しているので、トランジスタＲＷＴｎ１は、オン状態になる。トランジスタＲＷＴｎ１がオン状態になるので、副画素ＳＰｉｘ１２の副画素電極１５の電位Ｖｐｉｘ１２は、電源電位ＶＭＨ即ち３Ｖになる。従って、副画素ＳＰｉｘ１２では、液晶分子ＬＱに印加される電圧は、３Ｖになる。これにより、副画素ＳＰｉｘ１２は、白色を表示する。

また、副画素ＳＰｉｘ２２の第１メモリ５１が副画素データ「１」（黒）を記憶しているので、トランジスタＲＷＴｎ１は、オフ状態を維持する。従って、副画素ＳＰｉｘ２２の副画素電極１５の電位Ｖｐｉｘ２２は、プリチャージ電位即ち０Ｖに維持される。従って、副画素ＳＰｉｘ２２では、液晶分子ＬＱに印加される電圧は、０Ｖになる。これにより、副画素ＳＰｉｘ２２は、黒色を表示する。

また、副画素ＳＰｉｘ１３の第１メモリ５１が副画素データ「０」（白）を記憶しているので、トランジスタＲＷＴｎ１は、オン状態になる。トランジスタＲＷＴｎ１がオン状態になるので、副画素ＳＰｉｘ１３の副画素電極１５の電位Ｖｐｉｘ１３は、電源電位ＶＭＨ即ち３Ｖになる。従って、副画素ＳＰｉｘ１３では、液晶分子ＬＱに印加される電圧は、３Ｖになる。これにより、副画素ＳＰｉｘ１３は、白色を表示する。

また、副画素ＳＰｉｘ２３の第１メモリ５１が副画素データ「０」（白）を記憶しているので、トランジスタＲＷＴｎ１は、オン状態になる。トランジスタＲＷＴｎ１がオン状態になるので、副画素ＳＰｉｘ２３の副画素電極１５の電位Ｖｐｉｘ２３は、電源電位ＶＭＨ即ち３Ｖになる。従って、副画素ＳＰｉｘ２３では、液晶分子ＬＱに印加される電圧は、３Ｖになる。これにより、副画素ＳＰｉｘ２３は、白色を表示する。

次に、マイナスフィールド期間（プリチャージ期間）開始のタイミングｔ_５において、共通電極駆動回路６は、３Ｖのコモン電位Ｖｃｏｍを共通電極２３に出力する。

ゲート線駆動回路９は、ゲート線Ｇａｔｅ１（＋）、Ｇａｔｅ１（−）、Ｇａｔｅ２（＋）及びＧａｔｅ２（−）に、−３Ｖのゲート信号を出力する。これにより、全部の副画素ＳＰｉｘの第１メモリ５１及び第２メモリ５２が、非選択とされる。

スイッチ制御回路７は、スイッチ制御信号線ＰＲＥに、５Ｖのスイッチ制御信号を出力する。これにより、全部の副画素ＳＰｉｘの副画素電極１５の電位が、共通電極２３の電位と同じ３Ｖになる。このとき、液晶ＬＱは、電圧が印加されていない状態になる。

次に、表示期間開始のタイミングｔ_６において、ゲート線駆動回路９は、０Ｖのゲート信号を、ゲート線Ｇａｔｅ１（−）及びＧａｔｅ２（−）に出力する。これにより、全部の副画素ＳＰｉｘの第２メモリ５２が、選択される。

これにより、副画素ＳＰｉｘ１１の第２メモリ５２が副画素データ「１」（黒）を記憶しているので、トランジスタＲＷＴｎ２は、オフ状態を維持する。従って、副画素ＳＰｉｘ１１の副画素電極１５の電位Ｖｐｉｘ１１は、プリチャージ電位即ち３Ｖに維持される。従って、副画素ＳＰｉｘ１１では、液晶分子ＬＱに印加される電圧は、０Ｖになる。これにより、副画素ＳＰｉｘ１１は、黒色を表示する。

また、副画素ＳＰｉｘ２１の第１メモリ５１が副画素データ「０」（白）を記憶しているので、トランジスタＲＷＴｎ２は、オン状態になる。トランジスタＲＷＴｎ２がオン状態になるので、副画素ＳＰｉｘ２１の副画素電極１５の電位Ｖｐｉｘ２１は、電源電位ＶＭＬ即ち０Ｖになる。従って、副画素ＳＰｉｘ２１では、液晶分子ＬＱに印加される電圧は、３Ｖになる。これにより、副画素ＳＰｉｘ２１は、白色を表示する。

また、副画素ＳＰｉｘ１２の第１メモリ５１が副画素データ「０」（白）を記憶しているので、トランジスタＲＷＴｎ２は、オン状態になる。トランジスタＲＷＴｎ２がオン状態になるので、副画素ＳＰｉｘ１２の副画素電極１５の電位Ｖｐｉｘ１２は、電源電位ＶＭＬ即ち０Ｖになる。従って、副画素ＳＰｉｘ１２では、液晶分子ＬＱに印加される電圧は、３Ｖになる。これにより、副画素ＳＰｉｘ１２は、白色を表示する。

また、副画素ＳＰｉｘ２２の第１メモリ５１が副画素データ「１」（黒）を記憶しているので、トランジスタＲＷＴｎ２は、オフ状態を維持する。従って、副画素ＳＰｉｘ２２の副画素電極１５の電位Ｖｐｉｘ２２は、プリチャージ電位即ち３Ｖに維持される。従って、副画素ＳＰｉｘ２２では、液晶分子ＬＱに印加される電圧は、０Ｖになる。これにより、副画素ＳＰｉｘ２２は、黒色を表示する。

また、副画素ＳＰｉｘ１３の第１メモリ５１が副画素データ「０」（白）を記憶しているので、トランジスタＲＷＴｎ２は、オン状態になる。トランジスタＲＷＴｎ２がオン状態になるので、副画素ＳＰｉｘ１３の副画素電極１５の電位Ｖｐｉｘ１３は、電源電位ＶＭＬ即ち０Ｖになる。従って、副画素ＳＰｉｘ１３では、液晶分子ＬＱに印加される電圧は、３Ｖになる。これにより、副画素ＳＰｉｘ１３は、白色を表示する。

また、副画素ＳＰｉｘ２３の第１メモリ５１が副画素データ「０」（白）を記憶しているので、トランジスタＲＷＴｎ２は、オン状態になる。トランジスタＲＷＴｎ２がオン状態になるので、副画素ＳＰｉｘ２３の副画素電極１５の電位Ｖｐｉｘ２３は、電源電位ＶＭＬ即ち０Ｖになる。従って、副画素ＳＰｉｘ２３では、液晶分子ＬＱに印加される電圧は、３Ｖになる。これにより、副画素ＳＰｉｘ２３は、白色を表示する。

図１５は、第１の実施の形態の表示装置の副画素のトランジスタ数と、特許文献２の表示素子のトランジスタ数と、を示す図である。

特許文献２の表示素子では、コモン反転駆動方式を、反転スイッチ（トランスファーゲート２０及び２１）で実現している。トランスファーゲート２０及び２１は、４個のトランジスタで構成される。一方、本願の第１の実施の形態の表示装置１では、コモン反転駆動方式を、第１メモリ５１に記憶されている副画素データと第２メモリ５２に記憶されている副画素データとを交互に読出すことで、実現している。従って、本願の第１の実施の形態の表示装置１は、反転スイッチを不要とする。

メモリに関して、本願の第１の実施の形態の表示装置１では、第１メモリ５１及び第２メモリ５２のトランジスタ数は、２個である。一方、特許文献２の表示素子では、メモリのトランジスタ数は、６個（トランジスタ５及び６、並びに、インバータ１４及び１５）である。

また、本願の第１の実施の形態の表示装置１では、副画素電極１５のプリチャージ（プリディスチャージ）のために、スイッチＳＷを備えている。スイッチＳＷは、１個のトランジスタで構成される。

以上を累計すると、本願の第１の実施の形態の表示装置１は、トランジスタ数が３個である。一方、特許文献２の表示素子は、トランジスタ数が１０個である。

このように、本願の第１の実施の形態の表示装置１は、特許文献２の表示素子と比べて、トランジスタ数を大きく削減することができる。これにより、本願の第１の実施の形態の表示装置１は、回路規模を縮小でき、高精細化が可能である。

また、表示装置１は、トランジスタ密度の低下により、異物等による短絡のリスクが低減され、歩留まりを向上することができる。

また、ＳＲＡＭを利用した従来のＭＩＰ型の表示装置では、副画素データを維持するためには、電源供給を維持する必要があった。一方、表示装置１は、電源供給が絶たれても、副画素データを維持することができる。これにより、表示装置１は、低消費電力化が可能である。

（第２の実施の形態）
［構成］
第１の実施の形態では、各副画素ＳＰｉｘが、１個のメモリブロック５０を含む場合について説明した。第２の実施の形態では、各副画素ＳＰｉｘが、複数のメモリブロックを含む。

第２の実施の形態において、第１の実施の形態と同様の構成及び動作については、図示及び説明を適宜省略する。

図１６は、第２の実施の形態の表示装置の副画素の構成を示す図である。図１６では、Ｍ行×（Ｎ×３）列の副画素ＳＰｉｘの内の、１行×３列の３個の副画素ＳＰｉｘを示している。図１６では、共通電位線ＦＲＰの記載を省略している。

各副画素ＳＰｉｘは、第１メモリブロック５０Ａ及び第２メモリブロック５０Ｂを含む。第１メモリブロック５０Ａ及び第２メモリブロック５０Ｂの各々は、メモリブロック５０と同様の回路構成を有する。

第２の実施の形態では、各副画素ＳＰｉｘが、第１メモリブロック５０Ａ及び第２メモリブロック５０Ｂを含むこととするが、本開示はこれに限定されない。各副画素ＳＰｉｘは、３個以上のメモリブロックを含んでも良い。

各副画素ＳＰｉｘは、各々が含む第１メモリブロック５０Ａ及び第２メモリブロック５０Ｂの内の選択されたメモリブロックに格納されている副画素データに基づいて、表示を行う。第１メモリブロック５０Ａの第１メモリ５１及び第２メモリブロック５０Ｂの第１メモリ５１は、プラスフィールド期間での表示に用いられ、第１メモリブロック５０Ａの第２メモリ５２及び第２メモリブロック５０Ｂの第２メモリ５２は、マイナスフィールド期間での表示に用いられる。

つまり、Ｍ×Ｎ×３個の副画素ＳＰｉｘに含まれるＭ×Ｎ×３×２個のメモリブロックの集合は、２個のフレームメモリと同等である。

各副画素ＳＰｉｘの第１メモリブロック５０ＡのトランジスタＲＷＴｎ１のゲートは、ゲート線Ｇａｔｅ１−１（＋）に接続されている。トランジスタＲＷＴｎ１のドレインは、電源電位ＶＭＨに接続されている。

各副画素ＳＰｉｘの第１メモリブロック５０ＡのトランジスタＲＷＴｎ２のゲートは、ゲート線Ｇａｔｅ１−１（−）に接続されている。トランジスタＲＷＴｎ２のソースは、電源電位ＶＭＬに接続されている。

各副画素ＳＰｉｘの第２メモリブロック５０ＢのトランジスタＲＷＴｎ１のゲートは、ゲート線Ｇａｔｅ１−２（＋）に接続されている。トランジスタＲＷＴｎ１のドレインは、電源電位ＶＭＨに接続されている。

各副画素ＳＰｉｘの第２メモリブロック５０ＢのトランジスタＲＷＴｎ２のゲートは、ゲート線Ｇａｔｅ１−２（−）に接続されている。トランジスタＲＷＴｎ２のソースは、電源電位ＶＭＬに接続されている。

各副画素ＳＰｉｘの第２メモリブロック５０ＢのトランジスタＲＷＴｎ１とトランジスタＲＷＴｎ２との接続点は、ノードＮに接続されている。

第２の実施の形態では、ゲート線Ｇａｔｅ１−１（＋）、Ｇａｔｅ１−１（−）、Ｇａｔｅ１−２（＋）及びＧａｔｅ１−２（−）が、第１のゲート線群ＧＬ１を構成する。

［動作］
図１７は、第２の実施の形態の表示装置の副画素に書込まれる副画素データを示す図である。図１８は、第２の実施の形態の表示装置の副画素の書込み及び読出しの際の動作タイミングを示すタイミング図である。図１９は、第２の実施の形態の表示装置の副画素の書込みの際の各部の電位を示す図である。

第２の実施の形態の表示装置の副画素ＳＰｉｘに副画素データを書込む際の動作について説明する。

フラッシュメモリであるトランジスタＲＷＴｎ１及びＲＷＴｎ２は、副画素データの書込みの前に、消去が必要である。図１８及び図１９において、タイミングｔ_１０からタイミングｔ_１１までが、消去期間である。

消去期間後のタイミングｔ_１１からタイミングｔ_１３までが、書込み期間である。書込み期間は、タイミングｔ_１１からタイミングｔ_１２までのステップ１、タイミングｔ_１２からタイミングｔ_１３までのステップ２を含む。

ステップ１は、副画素ＳＰｉｘ１１、ＳＰｉｘ１２及びＳＰｉｘ１３の第１メモリブロック５０Ａの第１メモリ５１及び第２メモリ５２への書込み期間である。ステップ２は、副画素ＳＰｉｘ１１、ＳＰｉｘ１２及びＳＰｉｘ１３の第２メモリブロック５０Ｂの第１メモリ５１及び第２メモリ５２への書込み期間である。

図１８及び図１９を参照すると、消去期間開始のタイミングｔ_１０において、電源電位ＶＭＨ及びＶＭＬは、２０Ｖとなる。また、共通電極駆動回路６（図３参照）は、２０Ｖのコモン電位Ｖｃｏｍを共通電極２３に出力する。

データ線駆動回路５（図３参照）は、データ線Ｄａｔａ１、Ｄａｔａ２及びＤａｔａ３に、２０Ｖのデータ信号を出力する。ゲート線駆動回路９（図３参照）は、ゲート線Ｇａｔｅ１−１（＋）、Ｇａｔｅ１−１（−）、Ｇａｔｅ１−２（＋）及びＧａｔｅ１−２（−）に、０Ｖのゲート信号を出力する。

従って、高電界（２０Ｖ）が、全部の副画素ＳＰｉｘのトランジスタＲＷＴｎ１及びＲＷＴｎ２のゲートとボディとの間に、印加される。これにより、トンネル効果によって、電子が、全部の副画素ＳＰｉｘのトランジスタＲＷＴｎ１及びＲＷＴｎ２の浮遊ゲートからボディに引き抜かれる。つまり、全部の副画素ＳＰｉｘの第１メモリ５１及び第２メモリ５２は、副画素データ「０」（消去）を記憶する。

副画素ＳＰｉｘ１１の副画素電極１５の電位Ｖｐｉｘ１１、副画素ＳＰｉｘ１２の副画素電極１５の電位Ｖｐｉｘ１２、及び、副画素ＳＰｉｘ１３の副画素電極１５の電位Ｖｐｉｘ１３は、２０Ｖとなる。

次に、書込み期間のステップ１の開始のタイミングｔ_１１において、電源電位ＶＭＨ及びＶＭＬは、１０Ｖとなる。

また、共通電極駆動回路６は、５Ｖのコモン電位Ｖｃｏｍを、共通電極２３に出力する。

ゲート線駆動回路９は、ゲート線Ｇａｔｅ１−１（＋）及びＧａｔｅ１−１（−）に、２０Ｖのゲート信号を出力する。また、ゲート線駆動回路９は、ゲート線Ｇａｔｅ１−２（＋）及びＧａｔｅ１−２（−）に、０Ｖのゲート信号を出力する。

タイミングｔ_１１から待ち時間が経過した後、データ線駆動回路５は、データ線Ｄａｔａ１に、０Ｖのデータ信号を出力する。また、データ線駆動回路５は、データ線Ｄａｔａ２及びＤａｔａ３に、１０Ｖのデータ信号を出力する。

従って、高電界（２０Ｖ）が、副画素ＳＰｉｘ１１の第１メモリブロック５０ＡのトランジスタＲＷＴｎ１及びＲＷＴｎ２のゲートとボディとの間に、印加される。これにより、トンネル効果によって、電子が、ボディから、副画素ＳＰｉｘ１１の第１メモリブロック５０ＡのトランジスタＲＷＴｎ１及びＲＷＴｎ２の浮遊ゲートに、注入される。つまり、副画素ＳＰｉｘ１１の第１メモリブロック５０Ａの第１メモリ５１及び第２メモリ５２は、副画素データ「１」（黒）を記憶する。

一方、高電界（２０Ｖ）ではなく、１０Ｖが、副画素ＳＰｉｘ１２及びＳＰｉｘ１３の第１メモリブロック５０ＡのトランジスタＲＷＴｎ１及びＲＷＴｎ２のゲートとボディとの間に印加される。つまり、副画素ＳＰｉｘ１２及びＳＰｉｘ１３の第１メモリブロック５０Ａの第１メモリ５１及び第２メモリ５２は、副画素データ「０」（白）を維持する。

このステップ１により、副画素ＳＰｉｘ１１の第１メモリブロック５０Ａの第１メモリ５１及び第２メモリ５２は、副画素データ「１」を記憶する。また、副画素ＳＰｉｘ１２の第１メモリブロック５０Ａの第１メモリ５１及び第２メモリ５２は、副画素データ「０」を記憶する。また、副画素ＳＰｉｘ１３の第１メモリブロック５０Ａの第１メモリ５１及び第２メモリ５２は、副画素データ「０」（白）を記憶する。

次に、書込み期間のステップ２の開始のタイミングｔ_１２において、ゲート線駆動回路９は、ゲート線Ｇａｔｅ１−１（＋）及びＧａｔｅ１−１（−）に、０Ｖのゲート信号を出力する。また、ゲート線駆動回路９は、ゲート線Ｇａｔｅ１−２（＋）及びＧａｔｅ１−２（−）に、２０Ｖのゲート信号を出力する。

タイミングｔ_１２から待ち時間が経過した後、データ線駆動回路５は、データ線Ｄａｔａ１及びＤａｔａ３に、１０Ｖのデータ信号を出力する。また、データ線駆動回路５は、データ線Ｄａｔａ２に、０Ｖのデータ信号を出力する。

従って、高電界（２０Ｖ）が、副画素ＳＰｉｘ１２の第２メモリブロック５０ＢのトランジスタＲＷＴｎ１及びＲＷＴｎ２のゲートとボディとの間に、印加される。これにより、トンネル効果によって、電子が、ボディから、副画素ＳＰｉｘ１２の第２メモリブロック５０ＢのトランジスタＲＷＴｎ１及びＲＷＴｎ２の浮遊ゲートに、注入される。つまり、副画素ＳＰｉｘ２２の第２メモリブロック５０Ｂの第１メモリ５１及び第２メモリ５２は、副画素データ「１」（黒）を記憶する。

一方、高電界（２０Ｖ）ではなく、１０Ｖが、副画素ＳＰｉｘ１１及びＳＰｉｘ１３の第２メモリブロック５０ＢのトランジスタＲＷＴｎ１及びＲＷＴｎ２のゲートとボディとの間に、印加される。つまり、副画素ＳＰｉｘ１１及びＳＰｉｘ１３の第２メモリブロック５０Ｂの第１メモリ５１及び第２メモリ５２は、副画素データ「０」（白）を維持する。

このステップ２により、副画素ＳＰｉｘ１１の第２メモリブロック５０Ｂの第１メモリ５１及び第２メモリ５２は、副画素データ「０」（白）を記憶する。また、副画素ＳＰｉｘ１２の第２メモリブロック５０Ｂの第１メモリ５１及び第２メモリ５２は、副画素データ「１」（黒）を記憶する。また、副画素ＳＰｉｘ１３の第２メモリブロック５０Ｂの第１メモリ５１及び第２メモリ５２は、副画素データ「０」（白）を記憶する。

図２０は、第２の実施の形態の表示装置の副画素の読出しの際の各部の電位を示す図である。

第２の実施の形態の表示装置の副画素ＳＰｉｘから副画素データを読出す際の動作について説明する。

タイミングｔ_１３からタイミングｔ_２１までが、読出し期間である。読出し期間は、タイミングｔ_１３からタイミングｔ_１７までのプラスフィールド期間、及び、タイミングｔ_１７からタイミングｔ_２１までのマイナスフィールド期間を含む。

プラスフィールド期間は、タイミングｔ_１３からタイミングｔ_１４までのプリチャージ期間、タイミングｔ_１４からタイミングｔ_１５までの表示期間（本開示の第１の画像表示期間に対応）、タイミングｔ_１５からタイミングｔ_１６までのプリチャージ期間、及び、タイミングｔ_１６からタイミングｔ_１７までの表示期間（本開示の第２の画像表示期間に対応）を含む。

マイナスフィールド期間は、タイミングｔ_１７からタイミングｔ_１８までのプリチャージ期間、タイミングｔ_１８からタイミングｔ_１９までの表示期間（本開示の第１の画像表示期間に対応）、タイミングｔ_１９からタイミングｔ_２０までのプリチャージ期間、及び、タイミングｔ_２０からタイミングｔ_２１までの表示期間（本開示の第２の画像表示期間に対応）を含む。

図１８及び図２０を参照すると、読出し期間（プラスフィールド期間、プリチャージ期間）開始のタイミングｔ_１３において、電源電位ＶＭＨは、３Ｖであり、電源電位ＶＭＬは、０Ｖである。

共通電極駆動回路６は、０Ｖのコモン電位Ｖｃｏｍを、共通電極２３に出力する。

データ線駆動回路５は、データ線Ｄａｔａ１、Ｄａｔａ２及びＤａｔａ３に、０Ｖのデータ信号を出力する。

ゲート線駆動回路９は、ゲート線Ｇａｔｅ１−１（＋）、Ｇａｔｅ１−１（−）、Ｇａｔｅ１−２（＋）及びＧａｔｅ１−２（−）に、−３Ｖのゲート信号を出力する。これにより、全部の副画素ＳＰｉｘの第１メモリブロック５０Ａ及び第２メモリブロック５０Ｂの第１メモリ５１及び第２メモリ５２が、非選択とされる。

スイッチ制御回路７（図３参照）は、スイッチ制御信号線ＰＲＥに、５Ｖのスイッチ制御信号を出力する。これにより、全部の副画素ＳＰｉｘの副画素電極１５の電位が、共通電極２３の電位と同じ３Ｖになる。このとき、液晶ＬＱは、電圧が印加されていない状態になる。

次に、表示期間開始のタイミングｔ_１４において、ゲート線駆動回路９は、０Ｖのゲート信号を、ゲート線Ｇａｔｅ１−１（＋）に出力する。これにより、全部の副画素ＳＰｉｘの第１メモリブロック５０Ａの第１メモリ５１が、選択される。

これにより、副画素ＳＰｉｘ１１の第１メモリブロック５０Ａの第１メモリ５１が副画素データ「１」（黒）を記憶しているので、トランジスタＲＷＴｎ１は、オフ状態を維持する。従って、副画素ＳＰｉｘ１１の副画素電極１５の電位Ｖｐｉｘ１１は、プリチャージ電位即ち０Ｖに維持される。従って、副画素ＳＰｉｘ１１では、液晶分子ＬＱに印加される電圧は、０Ｖになる。これにより、副画素ＳＰｉｘ１１は、黒色を表示する。

また、副画素ＳＰｉｘ１２の第１メモリブロック５０Ａの第１メモリ５１が副画素データ「０」（白）を記憶しているので、トランジスタＲＷＴｎ１は、オン状態になる。トランジスタＲＷＴｎ１がオン状態になるので、副画素ＳＰｉｘ１２の副画素電極１５の電位Ｖｐｉｘ１２は、電源電位ＶＭＨ即ち３Ｖになる。従って、副画素ＳＰｉｘ１２では、液晶分子ＬＱに印加される電圧は、３Ｖになる。これにより、副画素ＳＰｉｘ１２は、白色を表示する。

また、副画素ＳＰｉｘ１３の第１メモリブロック５０Ａの第１メモリ５１が副画素データ「０」（白）を記憶しているので、トランジスタＲＷＴｎ１は、オン状態になる。トランジスタＲＷＴｎ１がオン状態になるので、副画素ＳＰｉｘ１３の副画素電極１５の電位Ｖｐｉｘ１３は、電源電位ＶＭＨ即ち３Ｖになる。従って、副画素ＳＰｉｘ１３では、液晶分子ＬＱに印加される電圧は、３Ｖになる。これにより、副画素ＳＰｉｘ１３は、白色を表示する。

次に、プリチャージ期間開始のタイミングｔ_１５において、ゲート線駆動回路９は、ゲート線Ｇａｔｅ１−１（＋）、Ｇａｔｅ１−１（−）、Ｇａｔｅ１−２（＋）及びＧａｔｅ１−２（−）に、−３Ｖのゲート信号を出力する。これにより、全部の副画素ＳＰｉｘの第１メモリブロック５０Ａ及び第２メモリブロック５０Ｂの第１メモリ５１及び第２メモリ５２が、非選択とされる。

スイッチ制御回路７は、スイッチ制御信号線ＰＲＥに、５Ｖのスイッチ制御信号を出力する。これにより、全部の副画素ＳＰｉｘの副画素電極１５の電位が、共通電極２３の電位と同じ０Ｖになる。このとき、液晶ＬＱは、電圧が印加されていない状態になる。

次に、表示期間開始のタイミングｔ_１６において、ゲート線駆動回路９は、０Ｖのゲート信号を、ゲート線Ｇａｔｅ１−２（＋）に出力する。これにより、全部の副画素ＳＰｉｘの第２メモリブロック５０Ｂの第１メモリ５１が、選択される。

これにより、副画素ＳＰｉｘ１１の第２メモリブロック５０Ｂの第１メモリ５１が副画素データ「０」（白）を記憶しているので、トランジスタＲＷＴｎ１は、オン状態になる。トランジスタＲＷＴｎ１がオン状態になるので、副画素ＳＰｉｘ１１の副画素電極１５の電位Ｖｐｉｘ１１は、電源電位ＶＭＨ即ち３Ｖになる。従って、副画素ＳＰｉｘ１１では、液晶分子ＬＱに印加される電圧は、３Ｖになる。これにより、副画素ＳＰｉｘ１１は、白色を表示する。

また、副画素ＳＰｉｘ１２の第２メモリブロック５０Ｂの第１メモリ５１が副画素データ「１」（黒）を記憶しているので、トランジスタＲＷＴｎ１は、オフ状態を維持する。従って、副画素ＳＰｉｘ１２の副画素電極１５の電位Ｖｐｉｘ１２は、プリチャージ電位即ち０Ｖに維持される。従って、副画素ＳＰｉｘ１２では、液晶分子ＬＱに印加される電圧は、０Ｖになる。これにより、副画素ＳＰｉｘ２２は、黒色を表示する。

また、副画素ＳＰｉｘ１３の第２メモリブロック５０Ｂの第１メモリ５１が副画素データ「０」（白）を記憶しているので、トランジスタＲＷＴｎ１は、オン状態になる。トランジスタＲＷＴｎ１がオン状態になるので、副画素ＳＰｉｘ１３の副画素電極１５の電位Ｖｐｉｘ１３は、電源電位ＶＭＨ即ち３Ｖになる。従って、副画素ＳＰｉｘ１３では、液晶分子ＬＱに印加される電圧は、３Ｖになる。これにより、副画素ＳＰｉｘ１３は、白色を表示する。

次に、マイナスフィールド期間（プリチャージ期間）開始のタイミングｔ_１７において、共通電極駆動回路６は、３Ｖのコモン電位Ｖｃｏｍを共通電極２３に出力する。

ゲート線駆動回路９は、ゲート線Ｇａｔｅ１−１（＋）、Ｇａｔｅ１−１（−）、Ｇａｔｅ１−２（＋）及びＧａｔｅ１−２（−）に、−３Ｖのゲート信号を出力する。これにより、全部の副画素ＳＰｉｘの第１メモリブロック５０Ａ及び第２メモリブロック５０Ｂの第１メモリ５１及び第２メモリ５２が、非選択とされる。

スイッチ制御回路７は、スイッチ制御信号線ＰＲＥに、５Ｖのスイッチ制御信号を出力する。これにより、全部の副画素ＳＰｉｘの副画素電極１５の電位が、共通電極２３の電位と同じ３Ｖになる。このとき、液晶ＬＱは、電圧が印加されていない状態になる。

次に、表示期間開始のタイミングｔ_１８において、ゲート線駆動回路９は、０Ｖのゲート信号を、ゲート線Ｇａｔｅ１−１（−）に出力する。これにより、全部の副画素ＳＰｉｘの第１メモリブロック５０Ａの第２メモリ５２が、選択される。

これにより、副画素ＳＰｉｘ１１の第１メモリブロック５０Ａの第２メモリ５２が副画素データ「１」（黒）を記憶しているので、トランジスタＲＷＴｎ２は、オフ状態を維持する。従って、副画素ＳＰｉｘ１１の副画素電極１５の電位Ｖｐｉｘ１１は、プリチャージ電位即ち３Ｖに維持される。従って、副画素ＳＰｉｘ１１では、液晶分子ＬＱに印加される電圧は、０Ｖになる。これにより、副画素ＳＰｉｘ１１は、黒色を表示する。

また、副画素ＳＰｉｘ１２の第１メモリブロック５０Ａの第２メモリ５２が副画素データ「０」（白）を記憶しているので、トランジスタＲＷＴｎ２は、オン状態になる。トランジスタＲＷＴｎ２がオン状態になるので、副画素ＳＰｉｘ１２の副画素電極１５の電位Ｖｐｉｘ１２は、電源電位ＶＭＬ即ち０Ｖになる。従って、副画素ＳＰｉｘ１２では、液晶分子ＬＱに印加される電圧は、３Ｖになる。これにより、副画素ＳＰｉｘ１２は、白色を表示する。

また、副画素ＳＰｉｘ１３の第１メモリブロック５０Ａの第２メモリ５２が副画素データ「０」（白）を記憶しているので、トランジスタＲＷＴｎ２は、オン状態になる。トランジスタＲＷＴｎ２がオン状態になるので、副画素ＳＰｉｘ１３の副画素電極１５の電位Ｖｐｉｘ１３は、電源電位ＶＭＬ即ち０Ｖになる。従って、副画素ＳＰｉｘ１３では、液晶分子ＬＱに印加される電圧は、３Ｖになる。これにより、副画素ＳＰｉｘ１３は、白色を表示する。

次に、プリチャージ期間開始のタイミングｔ_１９において、ゲート線駆動回路９は、ゲート線Ｇａｔｅ１−１（＋）、Ｇａｔｅ１−１（−）、Ｇａｔｅ１−２（＋）及びＧａｔｅ１−２（−）に、−３Ｖのゲート信号を出力する。これにより、全部の副画素ＳＰｉｘの第１メモリブロック５０Ａ及び第２メモリブロック５０Ｂの第１メモリ５１及び第２メモリ５２が、非選択とされる。

スイッチ制御回路７は、スイッチ制御信号線ＰＲＥに、５Ｖのスイッチ制御信号を出力する。これにより、全部の副画素ＳＰｉｘの副画素電極１５の電位が、共通電極２３の電位と同じ３Ｖになる。このとき、液晶ＬＱは、電圧が印加されていない状態になる。

次に、表示期間開始のタイミングｔ_２０において、ゲート線駆動回路９は、０Ｖのゲート信号を、ゲート線Ｇａｔｅ１−２（−）に出力する。これにより、全部の副画素ＳＰｉｘの第２メモリブロック５０Ｂの第２メモリ５２が、選択される。

これにより、副画素ＳＰｉｘ１１の第２メモリブロック５０Ｂの第２メモリ５２が副画素データ「０」（白）を記憶しているので、トランジスタＲＷＴｎ２は、オン状態になる。トランジスタＲＷＴｎ２がオン状態になるので、副画素ＳＰｉｘ１１の副画素電極１５の電位Ｖｐｉｘ１１は、電源電位ＶＭＬ即ち０Ｖになる。従って、副画素ＳＰｉｘ１１では、液晶分子ＬＱに印加される電圧は、３Ｖになる。これにより、副画素ＳＰｉｘ１１は、白色を表示する。

また、副画素ＳＰｉｘ１２の第２メモリブロック５０Ｂの第２メモリ５２が副画素データ「１」（黒）を記憶しているので、トランジスタＲＷＴｎ１は、オフ状態を維持する。従って、副画素ＳＰｉｘ１２の副画素電極１５の電位Ｖｐｉｘ１２は、プリチャージ電位即ち３Ｖに維持される。従って、副画素ＳＰｉｘ１２では、液晶分子ＬＱに印加される電圧は、０Ｖになる。これにより、副画素ＳＰｉｘ２２は、黒色を表示する。

また、副画素ＳＰｉｘ１３の第２メモリブロック５０Ｂの第１メモリ５１が副画素データ「０」（白）を記憶しているので、トランジスタＲＷＴｎ１は、オン状態になる。トランジスタＲＷＴｎ１がオン状態になるので、副画素ＳＰｉｘ１３の副画素電極１５の電位Ｖｐｉｘ１３は、電源電位ＶＭＬ即ち０Ｖになる。従って、副画素ＳＰｉｘ１３では、液晶分子ＬＱに印加される電圧は、３Ｖになる。これにより、副画素ＳＰｉｘ１３は、白色を表示する。

なお、第２の実施の形態においては、プラスフィールド期間のステップ１→プラスフィールド期間のステップ２→マイナスフィールド期間のステップ１→マイナスフィールド期間のステップ２の順序としたが、本開示はこれに限定されない。これらのステップの順序を入れ替えることも可能である。具体的には、例えば、プラスフィールド期間のステップ１→マイナスフィールド期間のステップ１→プラスフィールド期間のステップ２→マイナスフィールド期間のステップ２の順序とすることも可能である。

［副画素のレイアウト］
図２１は、第２の実施の形態の表示装置の副画素のレイアウトを示す図である。図２１では、２個の副画素ＳＰｉｘを示している。

副画素ＳＰｉｘは、第１メモリブロック５０Ａと、第２メモリブロック５０Ｂと、を含む。第１メモリブロック５０Ａ及び第２メモリブロック５０Ｂの各々は、第１メモリ５１と、第２メモリ５２と、を含む。各メモリの接続部である配線５５（ノードＮ）は、コンタクト５６を介して、副画素電極１５（図２参照）に接続されている。

第１メモリ５１及び第２メモリ５２の各々は、半導体層と、第１配線層の配線と、第２配線層の配線と、で構成されている。

第１配線層のゲート線Ｇａｔｅ１−１（＋）、Ｇａｔｅ１−１（−）、Ｇａｔｅ１−２（＋）、及び、Ｇａｔｅ１−２（−）は、Ｘ方向（図中左右方向）に沿って、延びている。

第２配線層のデータ線Ｄａｔａ１、第１の高電位電源配線ＶＭＨ、第１の低電位電源配線ＶＭＬ、第１のスイッチ制御信号線ＰＲＥ、第１の共通電位線ＦＲＰ、データ線Ｄａｔａ２、第２の高電位電源配線ＶＭＨ、第２の低電位電源配線ＶＭＬ、第２のスイッチ制御信号線ＰＲＥ、及び、第２の共通電位線ＦＲＰは、Ｙ方向（図中上下方向）に沿って、延びている。

第１メモリブロック５０Ａ及び第２メモリブロック５０Ｂは、第１の高電位電源配線ＶＭＬと第１のスイッチ制御信号線ＰＲＥとの間に、配置されている。第１メモリブロック５０Ａ及び第２メモリブロック５０Ｂは、Ｙ方向に沿って配置されている。第１メモリ５１及び第２メモリ５２は、Ｙ方向に沿って配置されている。

第１メモリ５１は、トランジスタＲＷＴｎ１を含む。トランジスタＲＷＴｎ１は、半導体層（多結晶シリコン（ポリシリコン））５１ａと、浮遊ゲート５１ｂと、を含む。半導体層５１ａは、Ｘ方向に沿って延びている。

図２２は、第２の実施の形態の表示装置の副画素の断面図である。詳しくは、図２２は、図２１中のＡ−Ｂ線での断面図である。

１つの半導体層５１ａが、Ａ側からＢ側に亘っている。半導体層５１ａの一端（図中左端）は、第１の高電位電源配線ＶＭＨに接続されている。半導体層５１ａの他端（図中右端）は、第１の共通電位線ＦＲＰに接続されている。半導体層５１ａの中央部（トランジスタＲＷＴｎ１とスイッチＳＷとの間の部分）は、配線５５（ノードＮ）に接続されている。

トランジスタＲＷＴｎ１は、第２ゲート絶縁膜（トンネル酸化膜）１１２を介して半導体層５１ａの上層（図中上側）に形成された浮遊ゲート５１ｂを含む。トランジスタＲＷＴｎ１は、第１ゲート絶縁膜１１１を介して浮遊ゲート５１ｂの上層に形成されたゲート線Ｇａｔｅ１−１（＋）を含む。

Ｎチャネル型トランジスタであるスイッチＳＷは、絶縁膜を介して半導体層５１ａの上層に形成された配線６１を含む。図２１を参照すると、配線６１は、共通電位線ＦＲＰに接続されている。

図２３は、第２の実施の形態の表示装置の副画素の断面図である。詳しくは、図２３は、図２１中のＣ−Ｄ線での断面図である。

配線５５（ノードＮ）は、コンタクト５６を介して、副画素電極（反射電極）１５に接続されている。

第２の実施の形態の表示装置は、第１の実施の形態の表示装置１と同様の効果を奏する。

更に、第２の実施の形態の表示装置は、２個のフレームデータを記憶し、２個のフレームデータに基づく２個のフレーム（画像）を切り換えて表示することができる。

第１及び第２の実施の形態の表示装置は、電子看板又は電子棚札に適用すると好適である。その理由は、次の２点である。

第１に、フラッシュメモリでは、半導体基板と浮遊ゲートとの間に形成された第２ゲート絶縁膜（トンネル酸化膜）１１２は、電子が通過する都度、劣化する。つまり、第２ゲート絶縁膜（トンネル酸化膜）１１２は、副画素データが書込まれる都度、劣化する。従って、フラッシュメモリは、書換え回数に上限がある。

第１及び第２の実施の形態の表示装置をスマートフォンやパーソナルコンピュータに適用すると、副画素データが副画素ＳＰｉｘに書込まれる頻度が高く、装置寿命が短くなってしまう可能性が高い。従って、第１及び第２の実施の形態の表示装置をスマートフォンやパーソナルコンピュータに適用すると、装置寿命を考慮する必要がある。

一方、電子看板又は電子棚札では、副画素データが副画素ＳＰｉｘに書込まれるのは、広告内容又は告知内容の変更や、商品価格の変更や、商品入替などの場合である。従って、第１及び第２の実施の形態の表示装置を電子看板又は電子棚札に適用すると、副画素データが副画素ＳＰｉｘに書込まれる頻度が低く、装置寿命が短くなってしまう可能性が低い。従って、第１及び第２の実施の形態の表示装置を電子看板又は電子棚札に適用すると、装置寿命を考慮する必要を、実質的に抑制できる。

第２に、電子看板又は電子棚札では、広告内容又は告知内容の変更や、商品価格の変更や、商品入替などがなければ、同じ画像が何日間か繰り返して表示される可能性がある。もし、電子看板又は電子棚札にＤＲＡＭやＳＲＡＭなどの揮発性メモリを用いるとすると、たとえ前日までと同じ画像を表示する場合であっても、商品販売店の毎日の開店時刻前に、副画素データをＤＲＡＭやＳＲＡＭなどに書込む必要がある。或いは、電子看板又は電子棚札に記憶保持用のバッテリを備えて、ＤＲＡＭやＳＲＡＭなどに記憶されている、前日までの副画素データを保持する必要がある。

一方、第１及び第２の実施の形態の表示装置を電子看板又は電子棚札に適用すると、副画素ＳＰｉｘが不揮発性のフラッシュメモリを用いているので、前日までと同じ画像を表示する場合は、商品販売店の毎日の開店時刻前に、副画素データを副画素ＳＰｉｘに書込む必要がない。また、電子看板又は電子棚札に記憶保持用のバッテリを備える必要がない。従って、第１及び第２の実施の形態の表示装置を電子看板又は電子棚札に適用すると、商品販売店の利便性を向上させることができる。

以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。上述した各実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。

１ 表示装置
２ 第１パネル
３ 第２パネル
４ インタフェース回路
４ａ シリアル−パラレル変換回路
４ｂ タイミングコントローラ
４ｃ 設定レジスタ
５ データ線駆動回路
６ 共通電極駆動回路
７ スイッチ制御回路
９ ゲート線駆動回路
１１ 第１基板
１５ 副画素電極（反射電極）
２１ 第２基板
２３ 共通電極
３０ 液晶層
５０ メモリブロック
５０Ａ 第１メモリブロック
５０Ｂ 第２メモリブロック
５１ 第１メモリ
５２ 第２メモリ
１１１ 第１ゲート絶縁膜
１１２ 第２ゲート絶縁膜（トンネル酸化膜）
Ｄａｔａ データ線
ＤＬ データ線群
ＦＲＰ 共通電位線
ＧＬ ゲート線群
Ｇａｔｅ ゲート線
ＰＲＥ スイッチ制御信号線
Ｐｉｘ 画素
ＲＷＴｎ トランジスタ
ＳＰｉｘ 副画素

Claims (9)

1. 複数の副画素を備え、
   各副画素は、
   副画素データを記憶するメモリを有するメモリブロックと、
   該メモリブロックに接続される副画素電極と、
   副画素電極に対向し設けられる共通電極と、
   前記メモリブロックと副画素電極との間に接続され、該共通電極に供給される電位と同電位を副画素電極に供給する配線と、
   該配線への電位供給を制御するスイッチと、を備え、
   前記メモリは、
   ソース及びドレインの内の一方が副画素電極に電気的に接続され、浮遊ゲートの電荷に応じて副画素データを記憶するトランジスタを含んでなる
   表示装置。
2. 前記メモリブロックは、
   第１のメモリ及び第２のメモリを含み、
   前記複数の副画素の各々は、
   第１のフィールド期間の画像表示期間に、前記第１のメモリの前記トランジスタの前記浮遊ゲートの電荷に応じた前記副画素電極の電位と、前記共通電極の電位と、の間の電圧に基づいて、画像を表示し、
   第２のフィールド期間の画像表示期間に、前記第２のメモリの前記トランジスタの前記浮遊ゲートの電荷に応じた前記副画素電極の電位と、前記共通電極の電位と、の間の電圧に基づいて、画像を表示する、
   請求項１に記載の表示装置。
3. 前記スイッチは、
   画像表示期間の前に、前記共通電極に供給される電位と同電位を、前記副画素電極に供給する、
   請求項２に記載の表示装置。
4. 前記複数の副画素の各々は、
   第１のメモリブロック及び第２のメモリブロックを含み、
   前記第１のメモリブロック及び前記第２のメモリブロックの各々は、
   第１のメモリ及び第２のメモリを含み、
   第１のフィールド期間の第１の画像表示期間に、前記第１のメモリブロック内の前記第１のメモリの前記トランジスタの前記浮遊ゲートの電荷に応じた前記副画素電極の電位と、前記共通電極の電位と、の間の電圧に基づいて、画像を表示し、
   第１のフィールド期間の第２の画像表示期間に、前記第２のメモリブロック内の前記第１のメモリの前記トランジスタの前記浮遊ゲートの電荷に応じた前記副画素電極の電位と、前記共通電極の電位と、の間の電圧に基づいて、画像を表示し、
   第２のフィールド期間の第１の画像表示期間に、前記第１のメモリブロック内の前記第２のメモリの前記トランジスタの前記浮遊ゲートの電荷に応じた前記副画素電極の電位と、前記共通電極の電位と、の間の電圧に基づいて、画像を表示し、
   第２のフィールド期間の第２の画像表示期間に、前記第２のメモリブロック内の前記第２のメモリの前記トランジスタの前記浮遊ゲートの電荷に応じた前記副画素電極の電位と、前記共通電極の電位と、の間の電圧に基づいて、画像を表示する、
   請求項１に記載の表示装置。
5. 前記スイッチは、
   画像表示期間の前に、前記共通電極に供給される電位と同電位を、前記副画素電極に供給する、
   請求項４に記載の表示装置。
6. 前記第１のメモリ内の前記トランジスタと、前記第２のメモリ内の前記トランジスタと、は同じチャネル型であり、
   前記第１のメモリ内の前記トランジスタのドレインは、第１の電源電位に接続され、
   前記第２のメモリ内の前記トランジスタのソースは、前記第１の電源電位と異なる第２の電源電位に接続され、
   前記第１のメモリ及び前記第２のメモリは、同じ副画素データを記憶する、
   請求項２から５のいずれか１項に記載の表示装置。
7. 前記第１のメモリ及び前記第２のメモリには、同じタイミングで同じ副画素データが書込まれ、
   前記第１のメモリ内の前記トランジスタのドレインの電位と、前記第２のメモリ内の前記トランジスタのソースの電位とは、異なる、
   請求項６に記載の表示装置。
8. 第１のフィールド期間の画像表示期間において、
   前記第１のメモリ内の前記トランジスタのソース、及び、前記第２のメモリ内の前記トランジスタのドレインの内の一方は、前記共通電極の高電位側の電位と同電位であり、
   第２のフィールド期間の画像表示期間において、
   前記第１のメモリ内の前記トランジスタのソース、及び、前記第２のメモリ内の前記トランジスタのドレインの内の他方は、前記共通電極の低電位側の電位と同電位である、
   請求項７に記載の表示装置。
9. 複数の副画素を備え、
   各副画素は、
   副画素データを記憶するメモリを有するメモリブロックと、
   該メモリブロックに接続される副画素電極と、
   副画素電極に対向し設けられる共通電極と、
   前記メモリブロックと副画素電極との間に接続され、該共通電極に供給される電位と同電位を副画素電極に供給する配線と、
   該配線への電位供給を制御するスイッチと、を備え、
   前記メモリは、
   ソース及びドレインの内の一方が副画素電極に電気的に接続され、浮遊ゲートの電荷に応じて副画素データを記憶するトランジスタを含んでなる、
   電子看板。

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