JP2020047354A - 半導体記憶装置 - Google Patents

Abstract

【課題】高速動作が可能な半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置１は、第１データを保持可能な第１メモリセルと、前記第１メモリセルにおける前記第１データの読み出し動作において前記第１メモリセルのソースに第１電圧を印加し、前記第１メモリセルにおける前記第１データのベリファイ動作において前記第１メモリセルのソースに前記第１電圧より低い第２電圧を印加するように構成された、制御回路とを備える。【選択図】図５Ｂ

Description

実施形態は、半導体記憶装置に関する。

半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。

特開２０１５−５６１９２号公報

高速動作が可能な半導体記憶装置を提供する。

実施形態の半導体記憶装置は、第１データを保持可能な第１メモリセルと、前記第１メモリセルにおける前記第１データの読み出し動作において前記第１メモリセルのソースに第１電圧を印加し、前記第１メモリセルにおける前記第１データのベリファイ動作において前記第１メモリセルのソースに前記第１電圧より低い第２電圧を印加するように構成された、制御回路とを含む。

第１実施形態に係る半導体記憶装置の全体構成の一例を示すブロック図。 第１実施形態に係る半導体記憶装置中のメモリセルアレイの回路構成の一例を示す図。 第１実施形態に係る半導体記憶装置中のセンスアンプモジュールの回路構成の一例を示す図。 第１実施形態に係る半導体記憶装置のメモリセルトランジスタにより形成される閾値分布の一例を示す図。 第１実施形態に係る半導体記憶装置におけるベリファイ動作および読み出し動作で用いる各種電圧の比較例を示す表。 第１実施形態に係る半導体記憶装置におけるベリファイ動作および読み出し動作で用いる各種電圧の一例を示す表。 第１実施形態に係る半導体記憶装置の動作において各信号線に印加される電圧の時間変化の比較例を示すタイミングチャート。 第１実施形態に係る半導体記憶装置の動作において各信号線に印加される電圧の時間変化の一例を示すタイミングチャート。 第１実施形態に係る半導体記憶装置のベリファイ動作における、時間軸に対して不良ビット数をプロットしたグラフの一例を示す図。 第１実施形態の第１変形例に係る半導体記憶装置におけるベリファイ動作および読み出し動作で用いる各種電圧の一例を示す表。 第１実施形態の第２変形例に係る半導体記憶装置におけるベリファイ動作および読み出し動作で用いる各種電圧の一例を示す表。 第１実施形態の第３変形例に係る半導体記憶装置におけるベリファイ動作および読み出し動作で用いる各種電圧の一例を示す表。 第１実施形態の第４変形例に係る半導体記憶装置におけるベリファイ動作および読み出し動作で用いる各種電圧の一例を示す表。

以下に、実施形態について図面を参照して説明する。図面は模式的なものである。なお、以下の説明において、略同一の機能および構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字、および参照符号を構成する数字の後の文字は、同じ文字および数字を含んだ参照符号によって参照され、かつ同様の構成を有する要素同士を区別するために用いられている。同じ文字および数字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素は同じ文字および数字のみを含んだ参照符号により参照される。

＜第１実施形態＞
以下に、第１実施形態に係る半導体記憶装置１について説明する。

［構成例］
（１）半導体記憶装置の全体構成
図１は、第１実施形態に係る半導体記憶装置１の全体構成の一例を示すブロック図である。第１実施形態に係る半導体記憶装置１は、例えば、外部のメモリコントローラによって制御され、データを不揮発に記憶することが可能な、ＮＡＮＤ型フラッシュメモリである。

図１に示すように、半導体記憶装置１は、メモリセルアレイ１１、センスアンプモジュール１２、ロウデコーダモジュール１３、入出力回路１４、レジスタ１５、ロジックコントローラ１６、シーケンサ１７、レディ／ビジー制御回路１８、および電圧生成回路１９を含む。

メモリセルアレイ１１は、ブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含む。ブロックＢＬＫは、ビット線およびワード線に関連付けられた複数の不揮発性メモリセルの集合であり、例えばデータの消去単位となる。半導体記憶装置１は、ＳＬＣ（Single-Level Cell）方式またはＭＬＣ（Multi-Level Cell）方式を適用可能である。ＳＬＣ方式では、各メモリセルに１ビットデータが保持され、ＭＬＣ方式では、各メモリセルに２ビットのデータが保持される。

センスアンプモジュール１２は、メモリセルアレイ１１からデータＤＡＴを読み出し、読み出したデータＤＡＴを、入出力回路１４を介して外部のメモリコントローラに出力する。また、センスアンプモジュール１２は、外部のメモリコントローラから入出力回路１４を介して書き込みデータＤＡＴを受け取り、受け取った書き込みデータＤＡＴを、メモリセルアレイ１１に転送する。

ロウデコーダモジュール１３は、アドレスレジスタ１５２に保持されるブロックアドレスに基づいて、読み出しおよび書き込み等の各種動作を実行する対象のブロックＢＬＫを選択する。ロウデコーダモジュール１３は、当該選択したブロックＢＬＫに、電圧生成回路１９から供給される電圧を転送可能である。

入出力回路１４は、例えば８ビット幅の入出力信号Ｉ／Ｏ（Ｉ／Ｏ１〜Ｉ／Ｏ８）を、例えば外部のメモリコントローラとの間で送受信する。例えば、入出力回路１４は、メモリコントローラから入出力信号Ｉ／Ｏを受信し、当該受信した入出力信号Ｉ／Ｏに含まれる書き込みデータＤＡＴを、センスアンプモジュール１２に転送する。また、入出力回路１４は、センスアンプモジュール１２から転送される読み出しデータＤＡＴを受け取り、当該受け取った読み出しデータＤＡＴを、入出力信号Ｉ／Ｏとして外部のメモリコントローラに送信する。

レジスタ１５は、ステータスレジスタ１５１、アドレスレジスタ１５２、コマンドレジスタ１５３を含む。

ステータスレジスタ１５１は、例えば半導体記憶装置１のステータスに関するステータス情報ＳＴＳを保持し、当該ステータス情報ＳＴＳを、シーケンサ１７の指示に基づいて入出力回路１４に転送する。アドレスレジスタ１５２は、入出力回路１４から転送されるアドレス情報ＡＤＤを保持する。例えば、アドレス情報ＡＤＤは、カラムアドレス、ブロックアドレス、およびページアドレスを含む。カラムアドレスはセンスアンプモジュール１２で使用され、ブロックアドレスはロウデコーダモジュール１３で使用され、ページアドレスはシーケンサ１７で使用される。コマンドレジスタ１５３は、入出力回路１４から転送されるコマンドＣＭＤを保持する。

ロジックコントローラ１６は、例えば外部のメモリコントローラから各種制御信号を受信し、受信した制御信号に基づいて、入出力回路１４およびシーケンサ１７を制御する。制御信号は、例えば、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、およびライトプロテクト信号／ＷＰを含む。

チップイネーブル信号／ＣＥは、半導体記憶装置１をイネーブルにするために使用される信号である。コマンドラッチイネーブル信号ＣＬＥは、半導体記憶装置１に入力される信号がコマンドＣＭＤであることを入出力回路１４に通知するために使用される信号である。アドレスラッチイネーブル信号ＡＬＥは、半導体記憶装置１に入力される信号がアドレス情報ＡＤＤであることを入出力回路１４に通知するために使用される信号である。ライトイネーブル信号／ＷＥおよびリードイネーブル信号／ＲＥはそれぞれ、例えば入出力信号Ｉ／Ｏの入力および出力を入出力回路１４に対して命令するために使用される信号である。ライトプロテクト信号／ＷＰは、データの書き込みおよび消去の禁止を半導体記憶装置１に指示するために使用される信号である。

シーケンサ１７は、コマンドレジスタ１５３に保持されるコマンドＣＭＤに基づいて、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１７は、センスアンプモジュール１２、ロウデコーダモジュール１３、および電圧生成回路１９等を制御して、書き込みデータＤＡＴをメモリセルアレイ１１に記憶させる書き込み動作、および、データＤＡＴをメモリセルアレイ１１から読み出す読み出し動作等の、各種動作を実行する。

レディ／ビジー制御回路１８は、シーケンサ１７の動作状態に基づいてレディ／ビジー信号ＲＢｎを生成可能である。レディ／ビジー信号ＲＢｎは、半導体記憶装置１がメモリコントローラからの命令を受け付けるレディ状態にあるか、命令を受け付けないビジー状態にあるかを、メモリコントローラに通知するために使用される信号である。

電圧生成回路１９は、シーケンサ１７による制御に基づいて各種電圧を生成し、当該生成した電圧を、メモリセルアレイ１１、センスアンプモジュール１２、およびロウデコーダモジュール１３等に供給する。例えば、電圧生成回路１９は、読み出しおよび書き込み等の動作で後述のワード線ＷＬおよびソース線ＳＬに印加する各種電圧を、ロウデコーダモジュール１３に供給する。

（２）ＮＡＮＤ型フラッシュメモリのメモリセルアレイ
図２は、図１に示したメモリセルアレイ１１の回路構成の一例として、メモリセルアレイ１１に含まれる複数のブロックＢＬＫのうち１つのブロックＢＬＫの回路構成の一例を示す図である。

図２に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含む。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。複数のＮＡＮＤストリングＮＳは各々、ビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）のうち或るビット線ＢＬに対応付けられ、また、例えばメモリセルトランジスタＭＴ０〜ＭＴ７ならびに選択トランジスタＳＴ１およびＳＴ２を含む。メモリセルトランジスタＭＴは、制御ゲートおよび電荷蓄積層を含んでおり、データを不揮発に記憶する。選択トランジスタＳＴ１およびＳＴ２は各々、各種動作時におけるストリングユニットＳＵの選択に使用される。

複数のＮＡＮＤストリングＮＳの各々において、選択トランジスタＳＴ１のドレインが上記対応するビット線ＢＬに接続される。選択トランジスタＳＴ１のソースと、選択トランジスタＳＴ２のドレインとの間に、メモリセルトランジスタＭＴ０〜ＭＴ７が直列接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。

同一のブロックＢＬＫに含まれる複数のＮＡＮＤストリングＮＳの間では、各ＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートが各々、ワード線ＷＬ０〜ＷＬ７のうち対応するワード線ＷＬに共通して接続される。各ストリングユニットＳＵ０〜ＳＵ３に含まれる複数のＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のゲート（制御ゲート）は各々、各ストリングユニットＳＵに対応するセレクトゲート線ＳＧＤ０〜ＳＧＤ３に共通して接続される。同一のブロックＢＬＫに含まれる複数のＮＡＮＤストリングＮＳの間では、各ＮＡＮＤストリングＮＳに含まれる選択トランジスタＳＴ２のゲートは各々、セレクトゲート線ＳＧＳに共通して接続される。

各ビット線ＢＬは、複数のストリングユニットＳＵ間で対応するＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインに共通して接続される。ソース線ＳＬは、複数のストリングユニットＳＵ間で共有される。

１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続される複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えばセルユニットＣＵ内のメモリセルトランジスタＭＴのそれぞれが１ビットデータを保持する場合、当該セルユニットＣＵの記憶容量に相当するデータのことを、例えば「１ページデータ」と呼ぶ。

以上でメモリセルアレイ１１の回路構成について説明したが、メモリセルアレイ１１の回路構成は上述したものに限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数を任意の個数に設計することが可能である。また、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴならびに選択トランジスタＳＴ１およびＳＴ２の各々を任意の個数に設計することが可能である。ワード線ＷＬならびにセレクトゲート線ＳＧＤおよびＳＧＳの本数は各々、メモリセルトランジスタＭＴならびに選択トランジスタＳＴ１およびＳＴ２の個数に基づいて変更される。

（３）センスアンプモジュール
図３は、図１に示したセンスアンプモジュール１２の回路構成の一例を示す図である。以下の説明では、書き込み対象または読み出し対象のメモリセルトランジスタＭＴのことを、選択メモリセルトランジスタＭＴと称する。

センスアンプモジュール１２は、例えばビット線毎に設けられた、センスアンプユニットＳＡＵを含む。図３に示すように、１つのセンスアンプユニットＳＡＵは、接続部１２１、センス部１２２、およびラッチ回路１２３を含む。各メモリセルトランジスタが２ビット以上のデータを保持する際等には、当該データのビット数に基づいて２つ以上のラッチ回路が設けられる。

接続部１２１は、対応するビット線ＢＬとセンス部１２２とを接続する。具体的には、接続部１２１は、ｎチャネルＭＯＳトランジスタ１２１ａおよび１２１ｂを含む。トランジスタ１２１ａの第１端子は上記対応するビット線ＢＬに接続され、トランジスタ１２１ａの第２端子はトランジスタ１２１ｂの第１端子に接続される。トランジスタ１２１ａのゲートには制御信号ＢＬＳが印加される。トランジスタ１２１ｂの第２端子はノードＳＣＯＭに接続され、トランジスタ１２１ｂのゲートには制御信号ＢＬＣが印加される。トランジスタ１２１ｂにより、上記対応するビット線ＢＬを、制御信号ＢＬＣに応じた電位にクランプすることが可能となる。

センス部１２２は、ビット線ＢＬの電位に基づいて読み出されるデータをセンスする。
センス部１２２は、ｎチャネルＭＯＳトランジスタ１２２ａ，・・・，および１２２ｇ、ｐチャネルＭＯＳトランジスタ１２２ｈ、ならびに容量素子１２２ｉを含む。

トランジスタ１２２ａの第１端子は上記ノードＳＣＯＭに接続され、トランジスタ１２２ａの第２端子はノードＳＳＲＣに接続される。トランジスタ１２２ａのゲートには、制御信号ＢＬＸが印加される。トランジスタ１２２ｈの第１端子はノードＳＳＲＣに接続され、トランジスタ１２２ｈの第２端子は電源ノードＶＤＤに接続される。トランジスタ１２２ｈのゲートはノードＩＮＶ＿Ｓに接続される。トランジスタ１２２ｃの第１端子はノードＳＳＲＣに接続され、トランジスタ１２２ｃの第２端子はノードＳＥＮに接続される。トランジスタ１２２ｃのゲートには、制御信号ＨＬＬが印加される。容量素子１２２ｉの第１電極は上記ノードＳＥＮに接続され、容量素子１２２ｉの第２電極には信号ＣＬＫが供給される。トランジスタ１２２ｂの第１端子は上記ノードＳＥＮに接続され、トランジスタ１２２ｂの第２端子は上記ノードＳＣＯＭに接続される。トランジスタ１２２ｂのゲートには、制御信号ＸＸＬが印加される。トランジスタ１２２ｇの第１端子は上記ノードＳＣＯＭに接続され、トランジスタ１２２ｇの第２端子はノードＳＲＣＧＮＤに接続され、トランジスタ１２２ｇのゲートはノードＩＮＶ＿Ｓに接続される。ノードＳＲＣＧＮＤに印加される電圧は、例えばＶＳＳである。ＶＳＳは、例えば０Ｖである。

トランジスタ１２２ｈおよびトランジスタ１２２ａは、ビット線ＢＬをプリチャージすることを可能にする。容量素子１２２ｉは、ビット線ＢＬのプリチャージにおいて充電される。トランジスタ１２２ｈおよびトランジスタ１２２ｃは、容量素子１２２ｉを充電することを可能にする。トランジスタ１２２ｂは、データセンスにおいてノードＳＥＮをディスチャージすることを可能にする。トランジスタ１２２ｇは、ビット線ＢＬを一定電位に固定することを可能にする。

トランジスタ１２２ｄの第１端子は上記ノードＳＥＮに接続され、トランジスタ１２２ｄの第２端子はノードＬＢＵＳに接続される。トランジスタ１２２ｄのゲートには、制御信号ＢＬＱが印加される。ノードＬＢＵＳは、センス部１２２とラッチ回路１２３とを接続する信号経路である。トランジスタ１２２ｅの第１端子はノードＬＢＵＳに接続され、トランジスタ１２２ｅの第２端子はトランジスタ１２２ｆの第１端子に接続される。トランジスタ１２２ｅのゲートには、制御信号ＳＴＢが印加される。トランジスタ１２２ｆの第２端子は接地され、トランジスタ１２２ｆのゲートは上記ノードＳＥＮに接続される。

トランジスタ１２２ｅは、データのセンスタイミングを決定することと、読み出しデータをラッチ回路１２３に記憶させることとを可能にする。トランジスタ１２２ｆは、ノードＳＥＮの電位に基づいて、読み出しデータが“０”であるか“１”であるかをセンスすることを可能にする。

ノードＩＮＶ＿Ｓは、ラッチ回路１２３内のノードであり、ラッチ回路１２３が記憶するデータに応じた論理レベルを取り得る。例えば、データの読み出し時に選択メモリセルトランジスタＭＴがオン状態となってノードＳＥＮの電位が十分に低下するとき、ノードＩＮＶ＿ＳはＨレベルとなる。他方、選択メモリセルトランジスタＭＴがオフ状態でありノードＳＥＮが一定電位を保持しているとき、ノードＩＮＶ＿ＳはＬレベルである。

以上の構成において、上記制御信号ＳＴＢがアサートされるタイミングで、ノードＳＥＮの電位に基づく読み出しデータが、トランジスタ１２２ｅによってラッチ回路１２３に転送される。制御信号ＳＴＢ、ＢＬＳ、ＢＬＣ、ＢＬＸ、ＨＬＬ、ＸＸＬ、およびＢＬＱは、例えばシーケンサ１７によって供給される。

なお、上記で詳細に説明したセンスアンプモジュール１２の構成は一例に過ぎず、センスアンプモジュール１２としては種々の構成が適用可能である。

（４）メモリセルトランジスタの閾値分布
図４は、図１に示したメモリセルアレイ１１中のメモリセルトランジスタＭＴが２ビットデータを保持する場合の、閾値分布、データの割り付け、読み出し電圧、およびベリファイ電圧の一例を示す図である。

メモリセルトランジスタＭＴは、そのメモリセルトランジスタＭＴをオン状態にすることを可能とするゲートソース間の電位差（以降、閾値電圧と称する）に基づいて、上記２ビットデータを保持する。このため、上記書き込み動作では、メモリセルトランジスタＭＴの閾値電圧の制御が行われる。図４は、閾値電圧のこのような制御の結果として形成される４つの閾値分布を示している。図４に示す閾値分布では、縦軸がメモリセルトランジスタＭＴの個数に対応し、横軸がメモリセルトランジスタＭＴの閾値電圧Ｖthに対応している。横軸では、一例として、メモリセルトランジスタＭＴのソースに電圧ＶＳＲＣが印加される場合に、そのメモリセルトランジスタＭＴをオン状態にするために当該メモリセルトランジスタＭＴのゲートに印加する電圧を示している。

例えば、この４つの閾値分布を、閾値電圧が低い領域に位置するものから順に“Ｅｒ”レベル、“Ａ”レベル、“Ｂ”レベル、および“Ｃ”レベルにあるものとして区別する。例えば、“Ｅｒ”レベルに“１１”（“下位ビット／上位ビット”）データが割り当てられ、“Ａ”レベルに“１０”データが割り当てられ、“Ｂ”レベルに“００”データが割り当てられ、“Ｃ”レベルに“０１”データが割り当てられる。各レベルの閾値分布に割り当てられたデータが、その閾値分布に閾値電圧が含まれるメモリセルトランジスタＭＴに記憶されているデータである。

隣り合う閾値分布の間には、それぞれ書き込み動作で使用されるベリファイ電圧が設定される。具体的には、“Ａ”レベルに対応してベリファイ電圧ＡＶが設定され、“Ｂ”レベルに対応してベリファイ電圧ＢＶが設定され、“Ｃ”レベルに対応してベリファイ電圧ＣＶが設定される。ベリファイ電圧は、メモリセルトランジスタＭＴのターゲットレベルまで達したか否かを確認するベリファイ動作において使用される電圧である。

より具体的には、ベリファイ電圧ＡＶは、“Ｅｒ”レベルにおける最大の閾値電圧と“Ａ”レベルにおける最小の閾値電圧との間に設定される。メモリセルトランジスタＭＴにベリファイ電圧ＡＶが印加されると、閾値電圧が“Ｅｒ”レベルの閾値分布に含まれるメモリセルトランジスタＭＴはオン状態になる一方、閾値電圧が“Ａ”レベル以上の閾値分布に含まれるメモリセルトランジスタＭＴはオフ状態である。これにより、例えば“１０”データの書き込み動作の結果、メモリセルトランジスタＭＴの閾値電圧が“Ａ”レベルの閾値分布に含まれるようになっているか否かを確認することが可能となる。

その他のベリファイ電圧ＢＶおよびＣＶも、ベリファイ電圧ＡＶと同様に設定される。ベリファイ電圧ＢＶは、“Ａ”レベルにおける最大の閾値電圧と“Ｂ”レベルにおける最小の閾値電圧との間に設定され、ベリファイ電圧ＣＶは、“Ｂ”レベルにおける最大の閾値電圧と“Ｃ”レベルにおける最小の閾値電圧との間に設定される。

また、隣り合う閾値分布の間には、それぞれ読み出し動作で使用される読み出し電圧が設定される。具体的には、“Ａ”レベルに対応して読み出し電圧ＡＲが設定され、“Ｂ”レベルに対応して読み出し電圧ＢＲが設定され、“Ｃ”レベルに対応して読み出し電圧ＣＲが設定される。読み出し電圧は、メモリセルトランジスタＭＴの閾値電圧がどのレベルの閾値分布に含まれるようになっているかを確認する読み出し動作において使用される電圧である。

より具体的には、読み出し電圧ＡＲは、上記ベリファイ電圧ＡＶと同様、“Ｅｒ”レベルにおける最大の閾値電圧と“Ａ”レベルにおける最小の閾値電圧との間に設定される。メモリセルトランジスタＭＴに読み出し電圧ＡＲが印加されると、閾値電圧が“Ｅｒ”レベルの閾値分布に含まれるメモリセルトランジスタＭＴはオン状態になる一方、閾値電圧が“Ａ”レベル以上の閾値分布に含まれるメモリセルトランジスタＭＴはオフ状態である。これにより、メモリセルトランジスタＭＴの閾値電圧が“Ｅｒ”レベルの閾値分布に含まれるのか“Ａ”レベル以上の閾値分布に含まれるのかを判定することが可能となる。

その他の読み出し電圧ＢＲおよびＣＲも、読み出し電圧ＡＲと同様に設定される。読み出し電圧ＢＲは、“Ａ”レベルにおける最大の閾値電圧と“Ｂ”レベルにおける最小の閾値電圧との間に設定され、読み出し電圧ＣＲは、“Ｂ”レベルにおける最大の閾値電圧と“Ｃ”レベルにおける最小の閾値電圧との間に設定される。

なお、上述したベリファイ電圧と読み出し電圧との間には次の大小関係がある。すなわち、ベリファイ電圧ＡＶは読み出し電圧ＡＲよりも高い電圧に設定され、ベリファイ電圧ＢＶは読み出し電圧ＢＲよりも高い電圧に設定され、ベリファイ電圧ＣＶは読み出し電圧ＣＲよりも高い電圧に設定される。例えば、ベリファイ電圧ＡＶは“Ａ”レベルの閾値分布の下裾近傍に設定され、ベリファイ電圧ＢＶは“Ｂ”レベルの閾値分布の下裾近傍に設定され、ベリファイ電圧ＣＶは“Ｃ”レベルの閾値分布の下裾近傍に設定されるようにする。

さらに、最も閾値電圧が高い領域に位置する閾値分布のうち最大の閾値電圧よりも高い電圧に、読み出しパス電圧ＶＲＥＡＤが設定される。読み出しパス電圧ＶＲＥＡＤがゲートに印加されたメモリセルトランジスタＭＴは、記憶するデータに依らずにオン状態になる。

なお、以上で説明した１つのメモリセルトランジスタＭＴに記憶するデータのビット数と、上記閾値分布に対するデータの割り当てはあくまで一例であり、これに限定されない。例えば、１ビットまたは３ビット以上のデータが１つのメモリセルトランジスタＭＴに保持されるようにしてもよい。

［動作例］
（１）書き込み動作および読み出し動作の概要
第１実施形態に係る半導体記憶装置１は、書き込み動作においてプログラムループを繰り返し実行する。プログラムループは、プログラム動作およびベリファイ動作を含む。プログラム動作は、選択メモリセルトランジスタＭＴにおいて電子を電荷蓄積層に注入することにより、当該選択メモリセルトランジスタＭＴの閾値電圧を上昇させる（または、電荷蓄積層への電子の注入を禁止することにより、選択メモリセルトランジスタＭＴの閾値電圧を維持させる）動作のことである。ベリファイ動作は、プログラム動作に続いて、ベリファイ電圧を用いて読み出しを行う動作により、選択メモリセルトランジスタＭＴの閾値電圧がターゲットレベルまで達したか否かを確認する動作である。

閾値電圧がターゲットレベルまで達した選択メモリセルトランジスタＭＴは、その後、書き込み禁止とされる。

以上のプログラム動作とベリファイ動作とを含むプログラムループを繰り返し実行することにより、選択メモリセルトランジスタＭＴの閾値電圧がターゲットレベルまで上昇される。

電荷蓄積層に蓄積された電子は、不安定な状態で蓄積されていることがある。このため、上記プログラム動作が終了した時点から、メモリセルトランジスタＭＴの電荷蓄積層に蓄積された電子は時間の経過とともに電荷蓄積層から抜けることがある。電子が電荷蓄積層から抜けると、メモリセルトランジスタＭＴの閾値電圧は下がる。このため、書き込み動作の完了後に実行される読み出し動作では、時間の経過とともに起こり得るこのようなメモリセルトランジスタの閾値電圧の低下に対処するために、ベリファイ電圧より低い読み出し電圧を用いて読み出し動作を行う。

（２）ベリファイ動作および読み出し動作で用いる各種電圧の例
図５Ａは、第１実施形態に係る半導体記憶装置１におけるベリファイ動作および読み出し動作で用いる各種電圧の比較例を示す表であり、図５Ｂは、第１実施形態に係る半導体記憶装置１におけるベリファイ動作および読み出し動作で用いる各種電圧の一例を示す表である。

図５Ａおよび図５Ｂは、例えば図４に示した閾値分布中の或るレベルに対応するデータのベリファイ動作および読み出し動作を、或る選択メモリセルトランジスタＭＴにおいて実行する場合の例を示している。図５Ａおよび図５Ｂでは、選択メモリセルトランジスタＭＴのゲートに印加する電圧Ｖｇ、当該選択メモリセルトランジスタＭＴのソースに印加する電圧Ｖｓ、および、当該選択メモリセルトランジスタＭＴのゲートソース間に設ける電位差Ｖｇｓが示されている。当該ソースに印加する電圧Ｖｓは、ソース線ＳＬに印加する電圧である。なお、以下で説明する各種電圧の設定は、任意のレベルに対応するデータについて適用可能である。

Ｖｇｓは、上記ベリファイ電圧および読み出し電圧に対応している。図５Ａおよび図５Ｂのいずれにおいても、ベリファイ動作におけるＶｇｓは１．７Ｖであり、読み出し動作におけるＶｇｓは１．０Ｖである。図４を用いて説明したようにベリファイ動作におけるＶｇｓが、読み出し動作におけるＶｇｓより大きくなっており、その差は例えば０．７Ｖである。

図５Ａでは、Ｖｓがベリファイ動作と読み出し動作とにおいて同一の１．１Ｖに設定されている一方で、読み出し動作におけるＶｇが２．１Ｖに設定され、ベリファイ動作におけるＶｇは２．８Ｖに設定されている。このとき、ベリファイ動作におけるＶｇは読み出し動作におけるＶｇより０．７Ｖ高い。この０．７Ｖが、上述した、ベリファイ動作におけるＶｇｓと読み出し動作におけるＶｇｓとの差の０．７Ｖに対応している。このように、図５Ａでは、ベリファイ動作におけるＶｇｓが読み出し動作におけるＶｇｓより大きい分だけ、ベリファイ動作におけるＶｇを読み出し動作におけるＶｇより高くしている。これにより、ベリファイ動作におけるＶｇｓと読み出し動作におけるＶｇｓとの差が設けられる。

これに対して、図５Ｂでは、読み出し動作におけるＶｓが図５Ａの場合と同一の１．１Ｖに設定され、ベリファイ動作におけるＶｓが０．４Ｖに設定されている。一方で、Ｖｇはベリファイ動作と読み出し動作とにおいて同一の２．１Ｖに設定されている。このとき、ベリファイ動作におけるＶｓは読み出し動作におけるＶｓより０．７Ｖ低い。この０．７Ｖが、上述した、ベリファイ動作におけるＶｇｓと読み出し動作におけるＶｇｓとの差の０．７Ｖに対応している。このように、図５Ｂでは、ベリファイ動作におけるＶｇｓが読み出し動作におけるＶｇｓより大きい分だけ、ベリファイ動作におけるＶｓを読み出し動作におけるＶｓより低くしている。これにより、ベリファイ動作におけるＶｇｓと読み出し動作におけるＶｇｓとの差が設けられる。このとき、図５Ｂに示されるように、ベリファイ動作におけるＶｇを、読み出し動作におけるＶｇと一致させることが可能である。

なお、本実施形態に係る各種電圧の制御は上述したものに限定されるものではない。例えば、ベリファイ動作におけるＶｓを読み出し動作におけるＶｓより低く設定することにより、このようにしない場合と比較してベリファイ動作におけるＶｇを低くするものであればよく、上述したようにベリファイ動作におけるＶｇを読み出し動作におけるＶｇと一致させることは必ずしも必要としない。

上記の動作を、タイミングチャートを用いながら時間に沿って説明する。
図６Ａは、第１実施形態に係る半導体記憶装置１の動作において各信号線に印加される電圧の時間変化の比較例を示すタイミングチャートであり、図５Ａの場合に対応している。一方、図６Ｂは、第１実施形態に係る半導体記憶装置１の動作において各信号線に印加される電圧の時間変化の一例を示すタイミングチャートであり、図５Ｂの場合に対応している。図６Ａおよび図６Ｂでは、“Ａ”レベルに対応するベリファイ動作および読み出し動作を行う場合の例を示している。

図６Ａおよび図６Ｂでは、図示の便宜上、選択されたワード線をＷＬ＿ｓｅｌ、非選択のワード線をＷＬ＿ｕｓｅｌ、セレクトゲート線ＳＧＤのうち、選択されたセレクトゲート線をＳＧＤ＿ｓｅｌ、非選択のセレクトゲート線をＳＧＤ＿ｕｓｅｌと表示している。ここで、ワード線ＷＬ＿ｓｅｌは、選択メモリセルトランジスタＭＴと接続されるワード線ＷＬであり、セレクトゲート線ＳＧＤ＿ｓｅｌは、選択されるストリングユニットＳＵのセレクトゲート線ＳＧＤである。図６Ａおよび図６Ｂ中の、ワード線ＷＬ＿ｓｅｌに印加する電圧が、上記Ｖｇに対応しており、ソース線ＳＬに印加する電圧が、上記Ｖｓに対応している。

図６Ａおよび図６Ｂに示される例では、ベリファイ動作および読み出し動作の開始時には、ワード線ＷＬ＿ｓｅｌおよびＷＬ＿ｕｓｅｌ、セレクトゲート線ＳＧＤ＿ｓｅｌ，ＳＧＤ＿ｕｓｅｌ，およびＳＧＳ、ビット線ＢＬ、ならびにソース線ＳＬの電圧は各々、ＶＳＳである。

図６Ａに示される例では、ベリファイ動作および読み出し動作を行うために、各信号線に対して次のような制御が行われる。

センスアンプモジュール１２がビット線ＢＬの充電を行い、ビット線ＢＬに電圧ＶＢＬが印加される。

シーケンサ１７は、電圧生成回路１９を制御して、ソース線ＳＬおよびセレクトゲート線ＳＧＤ＿ｕｓｅｌに電圧ＶＳＲＣを印加し、セレクトゲート線ＳＧＤ＿ｓｅｌおよびＳＧＳに電圧ＶＧＳを印加する。

ロウデコーダモジュール１３は、ワード線ＷＬ＿ｕｓｅｌに、電圧ＶＲＥＡＤを転送する。また、ロウデコーダモジュール１３は、ワード線ＷＬ＿ｓｅｌに、ベリファイ動作においては電圧ＡＶを転送し、読み出し動作においては電圧ＡＲを転送する。図示しているように、電圧ＡＶは、電圧ＡＲよりΔＶＲ高い。

このようにして設けられる選択メモリセルトランジスタＭＴのゲートソース間の電位差により選択メモリセルトランジスタＭＴがオン状態となるか否かを、センスアンプモジュール１２は判定することができる。これにより、ベリファイ動作では、選択メモリセルトランジスタＭＴの閾値電圧が“Ａ”レベルまで達したか否かを、センスアンプモジュール１２は判定することができる。また、読み出し動作では、選択メモリセルトランジスタＭＴの閾値電圧が“Ｅｒ”レベルの閾値分布に含まれるのか“Ａ”レベル以上の閾値分布に含まれるのかを、センスアンプモジュール１２は判定することができる。

図６Ｂに示される例では、ベリファイ電圧および読み出し電圧を行うために、各信号線に対して次のような制御が行われる。

ビット線ＢＬ、ワード線ＷＬ＿ｕｓｅｌ、ならびに、セレクトゲート線ＳＧＤ＿ｓｅｌおよびＳＧＳに対する制御は、図６Ａを用いて説明したのと同様である。

以下に説明する制御が、上記で図６Ａを用いて説明したのと相違する。

シーケンサ１７は、電圧生成回路１９を制御して、ソース線ＳＬおよびセレクトゲート線ＳＧＤ＿ｕｓｅｌに、ベリファイ動作においては電圧ＶＳＲＣよりΔＶＲだけ低い電圧を印加し、読み出し動作においては電圧ＶＳＲＣを印加する。

ロウデコーダモジュール１３は、ワード線ＷＬ＿ｓｅｌに電圧ＡＲを転送する。

このように各信号線の電圧を制御することにより、ベリファイ動作における選択メモリセルトランジスタＭＴのゲートソース間の電位差Ｖｇｓは、図６Ａに示した例と同一になる。また、読み出し動作における選択メモリセルトランジスタＭＴのゲートソース間の電位差Ｖｇｓも、図６Ａに示した例と同一になる。したがって、センスアンプモジュール１２は、ベリファイ動作および読み出し動作において、図６Ａの場合と同様の判定を行うことができる。

［効果］
第１データのベリファイ動作および読み出し動作の各動作において選択メモリセルトランジスタＭＴに設けるゲートソース間の電位差は、例えば設計により或る値に定められる。一般的に、ベリファイ動作における当該ゲートソース間の電位差は、読み出し動作における当該ゲートソース間の電位差より大きい。例えば、この大きい分だけ、ベリファイ動作において選択メモリセルトランジスタＭＴのゲートに印加する電圧を、読み出し動作において選択メモリセルトランジスタＭＴに印加する電圧より高くする。

これに対して、上記第１実施形態に係る半導体記憶装置１では、選択メモリセルトランジスタＭＴにおける第１データのベリファイ動作において当該選択メモリセルトランジスタＭＴのソースに印加する電圧を、当該選択メモリセルトランジスタＭＴにおける第１データの読み出し動作において当該選択メモリセルトランジスタＭＴのソースに印加する電圧より低くする。この場合、例えば、第１データのベリファイ動作において選択メモリセルトランジスタＭＴのゲートに印加する電圧を、このようにしない場合と比較して低くすることが可能である。なお、選択メモリセルトランジスタＭＴのゲートソース間の電位差の制御においてこのようなソースに印加する電圧の制御を行う場合においても、図４を用いて説明したような閾値分布の幅は維持される。

例えば、ベリファイ動作を行う際に、ビット線の電位の安定待ち時間の前にワード線等の電位を安定させることがある。すなわち、ビット線の電位の安定待ち時間の前に、選択メモリセルトランジスタＭＴのゲートに印加する電圧と、選択メモリセルトランジスタＭＴのソースに印加する電圧とを安定させる。選択メモリセルトランジスタＭＴのゲートに印加する電圧が安定するまでの時間は、選択メモリセルトランジスタＭＴのソースに印加する電圧が安定するまでの時間より長い。上記第１実施形態に係る半導体記憶装置１では、上述したように、選択メモリセルトランジスタＭＴにおけるベリファイ動作において当該選択メモリセルトランジスタＭＴのゲートに印加する電圧が低くなることから、当該電圧が安定するまでの時間は短くなる。したがって、上記第１実施形態に係る半導体記憶装置１によれば、ベリファイ動作における電位安定待ち時間を全体として短縮可能である。

図７は、第１実施形態に係る半導体記憶装置１のベリファイ動作における、時間軸に対して不良ビット数をプロットしたグラフの一例を示す図である。図７に示すグラフでは、横軸がベリファイ動作を開始してからの時間に対応し、縦軸が不良ビット数（ＦＢＣ：Fail Bit Count）に対応している。

第１実施形態に係る半導体記憶装置１では、上述したようにベリファイ動作における電位安定待ち時間が短縮される。このため、図７に示されるように、第１実施形態に係る半導体記憶装置１では、センスアンプモジュール１２がデータをセンスするタイミングを早くしても、正確にデータをセンスすることが可能である。

また、上記第１実施形態に係る半導体記憶装置１では、ベリファイ動作において選択メモリセルトランジスタＭＴのゲートに印加する電圧と、読み出し動作において当該選択メモリセルトランジスタＭＴのゲートに印加する電圧を例えば一致させることも可能である。一般的に、ワード線ＷＬに電圧を印加する際にワード線ＷＬのうちでロウデコーダモジュール１３から近い（ｎｅａｒ）部分と遠い（ｆａｒ）部分とでは、電位が安定するまでの時間が異なることがある。このときに、例えばベリファイ動作と読み出し動作とにおいてワード線ＷＬに印加する電圧が異なると、ワード線ＷＬのこのｎｅａｒ／ｆａｒの挙動も変動する。一方で、上述したようにベリファイ動作と読み出し動作においてワード線ＷＬに印加する電圧を一致させると、ベリファイ動作と読み出し動作との間でワード線ＷＬのｎｅａｒ／ｆａｒの挙動を近付けることが可能となり、ベリファイ動作および読み出し動作の制御を容易にすることが可能となる。

［変形例］
［第１変形例］
図８は、第１実施形態の第１変形例に係る半導体記憶装置１におけるベリファイ動作および読み出し動作で用いる各種電圧の一例を示す表である。

図８は、閾値分布中の或るレベルに対応するデータのベリファイ動作および読み出し動作を、例えば異なるワード線に接続される２つのメモリセルトランジスタＭＴの各々において実行する場合の例を示している。２つのメモリセルトランジスタＭＴのうち例えば上層のワード線に接続されるメモリセルトランジスタＭＴを第１メモリセルトランジスタＭＴ、下層のワード線に接続されるメモリセルトランジスタＭＴを第２メモリセルトランジスタＭＴとして説明する。ワード線ＷＬは、例えば、半導体記憶装置１中で、異なる高さに設けられ、高さ方向に沿って並ぶ。このように並んだワード線の、例えば低い方の半分のワード線が下層ワード線として扱われ、高い方の半分のワード線が上層ワード線として扱われる。なお、以下で説明する各種電圧の設定は、任意のレベルに対応するデータについて適用可能である。

図８では、「Ｐｖｆｙ＿ｗｌ１」は、第１メモリセルトランジスタＭＴにおけるベリファイ動作に対応しており、「Ｒｅａｄ＿ｗｌ１」は、第１メモリセルトランジスタＭＴにおける読み出し動作に対応している。また、「Ｐｖｆｙ＿ｗｌ２」は、第２メモリセルトランジスタＭＴにおけるベリファイ動作に対応しており、「Ｒｅａｄ＿ｗｌ２」は、第２メモリセルトランジスタＭＴにおける読み出し動作に対応している。

図８では、第１メモリセルトランジスタＭＴにおける読み出し動作Ｒｅａｄ＿ｗｌ１において、Ｖｇｓを「Ｖｇｓ＿ｉ」に設定するために、Ｖｇが「Ｖｇ＿ｉ」に、Ｖｓが「Ｖｓｒｃ」に設定されている。また、第１メモリセルトランジスタＭＴにおけるベリファイ動作Ｐｖｆｙ＿ｗｌ１において、Ｖｇｓを「Ｖｇｓ＿i＋ΔＶｉ」に設定するために、Ｖｇが「Ｖｇ＿ｉ」に、Ｖｓが「Ｖｓｒｃ−ΔＶｉ」に設定されている。このように、第１メモリセルトランジスタＭＴにおけるベリファイ動作および読み出し動作では、図５Ｂを用いて説明したように、ベリファイ動作におけるＶｇｓが読み出し動作におけるＶｇｓよりΔＶｉだけ大きく、そのΔＶｉの分だけ、ベリファイ動作におけるＶｓを読み出し動作におけるＶｓより低くしている。このとき、ベリファイ動作におけるＶｇが、読み出し動作におけるＶｇと一致している。

ここで、例えば、プログラム動作において選択メモリセルトランジスタＭＴに印加されるプログラム電圧により、当該選択メモリセルトランジスタＭＴと同一のワード線に接続される他のメモリセルトランジスタＭＴの閾値電圧が意図せず上昇されるプログラムディスターブが起こることがある。プログラムディスターブでは、例えば、上層のワード線に接続されるメモリセルトランジスタＭＴほど閾値電圧の変動量が小さく、下層のワード線に接続されるメモリセルトランジスタほど閾値電圧の変動量が大きい。このような意図しない閾値電圧の変動を補償するために、例えば、或るレベルに対応するデータのベリファイ動作および（または）読み出し動作をメモリセルトランジスタＭＴにおいて実行する場合に、当該メモリセルトランジスタＭＴのゲートソース間に設ける電位差Ｖｇｓを、当該メモリセルトランジスタＭＴが接続されるワード線がどの層にあるかに依存させて変動させることがある。

図８では、第２メモリセルトランジスタＭＴにおける読み出し動作Ｒｅａｄ＿ｗｌ２において、Ｖｇｓを「Ｖｇｓ＿ｉ＋δＶｒ」に設定するために、Ｖｇが「Ｖｇ＿ｉ」に、Ｖｓが「Ｖｓｒｃ−δＶｒ」に設定されている。また、第２メモリセルトランジスタＭＴにおけるベリファイ動作Ｐｖｆｙ＿ｗｌ２において、Ｖｇｓを「（Ｖｇｓ＿ｉ＋ΔＶｉ）＋δＶｐ」に設定するために、Ｖｇが「Ｖｇ＿ｉ」に、Ｖｓが「（Ｖｓｒｃ−ΔＶｉ）−δＶｐ」に設定されている。

このように、図８では、第２メモリセルトランジスタＭＴにおける読み出し動作でのＶｇｓは、第１メモリセルトランジスタＭＴにおける読み出し動作でのＶｇｓよりδＶｒだけ大きい。図８では、このδＶｒの分だけ、第２メモリセルトランジスタＭＴにおける読み出し動作でのＶｓを、第１メモリセルトランジスタＭＴにおける読み出し動作でのＶｓより低くしている。これにより、第２メモリセルトランジスタＭＴにおける読み出し動作でのＶｇｓと第１メモリセルトランジスタＭＴにおける読み出し動作でのＶｇｓとの差が設けられる。このとき、図８に示されるように、第２メモリセルトランジスタＭＴにおける読み出し動作でのＶｇを、第１メモリセルトランジスタＭＴにおける読み出し動作でのＶｇと一致させることが可能である。

また、図８では、第２メモリセルトランジスタＭＴにおけるベリファイ動作でのＶｇｓは、第１メモリセルトランジスタＭＴにおけるベリファイ動作でのＶｇｓよりδＶｐだけ大きい。図８では、このδＶｐの分だけ、第２メモリセルトランジスタＭＴにおけるベリファイ動作でのＶｓを、第１メモリセルトランジスタＭＴにおけるベリファイ動作でのＶｓより低くしている。これにより、第２メモリセルトランジスタＭＴにおけるベリファイ動作でのＶｇｓと第１メモリセルトランジスタＭＴにおけるベリファイ動作でのＶｇｓとの差が設けられる。このとき、図８に示されるように、第２メモリセルトランジスタＭＴにおけるベリファイ動作でのＶｇを、第１メモリセルトランジスタＭＴにおけるベリファイ動作でのＶｇと一致させることが可能である。

なお、本実施形態に係る各種電圧の制御は上述したものに限定されるものではない。例えば、第２メモリセルトランジスタＭＴにおけるベリファイ動作でのＶｓを第１メモリセルトランジスタＭＴにおけるベリファイ動作でのＶｓより低く設定することにより、このようにしない場合と比較して第２メモリセルトランジスタＭＴにおけるベリファイ動作でのＶｇを低くするものであるか、ならびに（あるいは）、第２メモリセルトランジスタＭＴにおける読み出し動作でのＶｓを第１メモリセルトランジスタＭＴにおける読み出し動作でのＶｓより低く設定することにより、このようにしない場合と比較して第２メモリセルにおける読み出し動作でのＶｇを低くするものであればよい。上述したように第２メモリセルトランジスタＭＴにおけるベリファイ動作でのＶｇを第１メモリセルトランジスタＭＴにおけるベリファイ動作でのＶｇと一致させること、ならびに（あるいは）、第２メモリセルトランジスタＭＴにおける読み出し動作でのＶｇを第１メモリセルトランジスタＭＴにおける読み出し動作でのＶｇと一致させることは、必ずしも必要としない。

上記では、異なる層にあるワード線に接続される第１メモリセルトランジスタＭＴおよび第２メモリセルトランジスタＭＴについて、ベリファイ動作および（または）読み出し動作で用いる各種電圧の設定について説明した。しかしながら、このような設定は、任意に選択された２つのメモリセルトランジスタＭＴの間で上述したような閾値電圧の変動が生じる、３つ以上のメモリセルトランジスタＭＴについて適用してもよい。また、このような設定を、上記で説明した以外の理由で閾値電圧が変動する複数のメモリセルトランジスタＭＴについて適用してもよい。

［第２変形例］
図９は、第１実施形態の第２変形例に係る半導体記憶装置１におけるベリファイ動作および読み出し動作で用いる各種電圧の一例を示す表である。図９では、図８と同様に閾値分布中の或るレベルに対応するデータのベリファイ動作および読み出し動作を上記第１メモリセルトランジスタＭＴおよび第２メモリセルトランジスタＭＴにおいて実行する場合の別の例が示されている。

図９に示されるように、第１メモリセルトランジスタＭＴにおけるベリファイ動作および読み出し動作において用いる各種電圧は、図８に示したものと同一である。

図９では、第２メモリセルトランジスタＭＴにおける読み出し動作Ｒｅａｄ＿ｗｌ２において、Ｖｇｓを「Ｖｇｓ＿ｉ＋δＶｒ」に設定するために、Ｖｇが「Ｖｇ＿ｉ＋δＶｒ」に、Ｖｓが「Ｖｓｒｃ」に設定されている。また、第２メモリセルトランジスタＭＴにおけるベリファイ動作Ｐｖｆｙ＿ｗｌ２において、Ｖｇｓを「（Ｖｇｓ＿ｉ＋ΔＶｉ）＋δＶｐ」に設定するために、Ｖｇが「Ｖｇ＿ｉ＋δＶｐ」に、Ｖｓが「Ｖｓｒｃ−ΔＶｉ」に設定されている。

このように、図９では、δＶｒの分だけ、第２メモリセルトランジスタＭＴにおける読み出し動作でのＶｇを、第１メモリセルトランジスタＭＴにおける読み出し動作でのＶｇより高くしている。これにより、第２メモリセルトランジスタＭＴにおける読み出し動作でのＶｇｓと第１メモリセルトランジスタＭＴにおける読み出し動作でのＶｇｓとの差が設けられる。また、δＶｐの分だけ、第２メモリセルトランジスタＭＴにおけるベリファイ動作でのＶｇを、第１メモリセルトランジスタＭＴにおけるベリファイ動作でのＶｇより高くしている。これにより、第２メモリセルトランジスタＭＴにおけるベリファイ動作でのＶｇｓと第１メモリセルトランジスタＭＴにおけるベリファイ動作でのＶｇｓとの差が設けられる。

［第３変形例］
図１０は、第１実施形態の第３変形例に係る半導体記憶装置１におけるベリファイ動作および読み出し動作で用いる各種電圧の一例を示す表である。

図１０は、閾値分布中の３つのレベルの各レベルについて、当該レベルに対応するデータのベリファイ動作および読み出し動作を、或る選択メモリセルトランジスタＭＴにおいて実行する場合の例を示している。当該３つのレベルとして“Ａ”レベル、“Ｂ”レベル、および“Ｃ”レベルを示しているが、他の任意のレベルに対応するデータの組み合わせについても同様の設定を適用可能であり、また、４つ以上のレベルに対応するデータの組み合わせについても同様に設定することが可能である。

図１０では、「Ａ＿Ｐｖｆｙ」は、“Ａ”レベルに対応するデータのベリファイ動作に対応しており、「Ａ＿Ｒｅａｄ」は、“Ａ”レベルに対応するデータの読み出し動作に対応している。また、「Ｂ＿Ｐｖｆｙ」は、“Ｂ”レベルに対応するデータのベリファイ動作に対応しており、「Ｂ＿Ｒｅａｄ」は、“Ｂ”レベルに対応するデータの読み出し動作に対応している。また、「Ｃ＿Ｐｖｆｙ」は、“Ｃ”レベルに対応するデータのベリファイ動作に対応しており、「Ｃ＿Ｒｅａｄ」は、“Ｃ”レベルに対応するデータの読み出し動作に対応している。

図１０では、“Ａ”レベルに対応するデータについては、読み出し動作Ａ＿Ｒｅａｄにおいて、Ｖｇｓを「Ｖｇｓ＿ａ」に設定するために、Ｖｇが「Ｖｇ＿ａ」に、Ｖｓが「Ｖｓｒｃ」に設定され、ベリファイ動作Ａ＿Ｐｖｆｙにおいて、Ｖｇｓを「Ｖｇｓ＿ａ＋ΔＶａ」に設定するために、Ｖｇが「Ｖｇ＿ａ」に、Ｖｓが「Ｖｓｒｃ−ΔＶａ」に設定されている。また、“Ｂ”レベルに対応するデータについては、読み出し動作Ｂ＿Ｒｅａｄにおいて、Ｖｇｓを「Ｖｇｓ＿ｂ」に設定するために、Ｖｇが「Ｖｇ＿ｂ」に、Ｖｓが「Ｖｓｒｃ」に設定され、ベリファイ動作Ｂ＿Ｐｖｆｙにおいて、Ｖｇｓを「Ｖｇｓ＿ｂ＋ΔＶｂ」に設定するために、Ｖｇが「Ｖｇ＿ｂ」に、Ｖｓが「Ｖｓｒｃ−ΔＶｂ」に設定されている。さらに、“Ｃ”レベルに対応するデータについて、読み出し動作Ｃ＿Ｒｅａｄにおいて、Ｖｇｓを「Ｖｇｓ＿ｃ」に設定するために、Ｖｇが「Ｖｇ＿ｃ」に、Ｖｓが「Ｖｓｒｃ」に設定され、ベリファイ動作Ｃ＿Ｐｖｆｙにおいて、Ｖｇｓを「Ｖｇｓ＿ｃ＋ΔＶｃ」に設定するために、Ｖｇが「Ｖｇ＿ｃ」に、Ｖｓが「Ｖｓｒｃ−ΔＶｃ」に設定されている。

このように、“Ａ”レベルに対応するデータのベリファイ動作および読み出し動作では、図５Ｂを用いて説明したように、ベリファイ動作におけるＶｇｓが読み出し動作におけるＶｇｓよりΔＶａだけ大きく、そのΔＶａの分だけ、ベリファイ動作におけるＶｓを読み出し動作におけるＶｓより低くしている。また、“Ｂ”レベルに対応するデータのベリファイ動作および読み出し動作においても同様に、ベリファイ動作におけるＶｇｓが読み出し動作におけるＶｇｓよりΔＶｂだけ大きく、そのΔＶｂの分だけ、ベリファイ動作におけるＶｓを読み出し動作におけるＶｓより低くしている。さらに、“Ｃ”レベルに対応するデータのベリファイ動作および読み出し動作においても同様に、ベリファイ動作におけるＶｇｓが読み出し動作におけるＶｇｓよりΔＶｃだけ大きく、そのΔＶｃの分だけ、ベリファイ動作におけるＶｓを読み出し動作におけるＶｓより低くしている。このとき、“Ａ”レベル、“Ｂ”レベル、および“Ｃ”レベルの各レベルについて、当該レベルに対応するデータのベリファイ動作におけるＶｇが読み出し動作におけるＶｇと一致している。

ここで、ΔＶａ、ΔＶｂ、およびΔＶｃの各々は、任意の大きさであってよい。このとき、図１０の例では、“Ａ”レベルに対応するデータの読み出し動作におけるＶｓ、“Ｂ”レベルに対応するデータの読み出し動作におけるＶｓ、および“Ｃ”レベルに対応するデータの読み出し動作におけるＶｓは一致している一方で、“Ａ”レベルに対応するデータのベリファイ動作におけるＶｓ、“Ｂ”レベルに対応するデータのベリファイ動作におけるＶｓ、および“Ｃ”レベルに対応するデータのベリファイ動作におけるＶｓは、必ずしも一致していなくてもよい。

［第４変形例］
図１１は、第１実施形態の第４変形例に係る半導体記憶装置１におけるベリファイ動作および読み出し動作で用いる各種電圧の一例を示す表である。図１１では、図１０と同様に閾値分布中の３つのレベルの各レベルについて、当該レベルに対応するデータのベリファイ動作および読み出し動作を、或る選択メモリセルトランジスタＭＴにおいて実行する場合の別の例が示されている。当該３つのレベルとして“Ａ”レベル、“Ｂ”レベル、および“Ｃ”レベルを示しているが、他の任意のレベルに対応するデータの組み合わせについても同様の設定を適用可能であり、また、４つ以上のレベルに対応するデータの組み合わせについても同様に設定することが可能である。

図１１に示されるように、“Ａ”レベル、“Ｂ”レベル、および“Ｃ”レベルの各レベルについて、当該レベルに対応するデータの読み出し動作（Ａ＿Ｒｅａｄ、Ｂ＿Ｒｅａｄ、Ｃ＿Ｒｅａｄ）において用いる各種電圧は、図１０に示したものと同一である。

図１１では、“Ａ”レベルに対応するデータのベリファイ動作Ａ＿Ｐｖｆｙにおいて、Ｖｇｓを「Ｖｇｓ＿ａ＋ΔＶａ」に設定するために、Ｖｇが「Ｖｇ＿ａ＋（ΔＶａ−ΔＶｓｒｃ）」に、Ｖｓが「Ｖｓｒｃ−ΔＶｓｒｃ」に設定されている。また、“Ｂ”レベルに対応するデータのベリファイ動作Ｂ＿Ｐｖｆｙにおいて、Ｖｇｓを「Ｖｇｓ＿ｂ＋ΔＶｂ」に設定するために、Ｖｇが「Ｖｇ＿ｂ＋（ΔＶｂ−ΔＶｓｒｃ）」に、Ｖｓが「Ｖｓｒｃ−ΔＶｓｒｃ」に設定されている。さらに、“Ｃ”レベルに対応するデータのベリファイ動作Ｃ＿Ｐｖｆｙにおいて、Ｖｇｓを「Ｖｇｓ＿ｃ＋ΔＶｃ」に設定するために、Ｖｇが「Ｖｇ＿ｃ＋（ΔＶｃ−ΔＶｓｒｃ）」に、Ｖｓが「Ｖｓｒｃ−ΔＶｓｒｃ」に設定されている。

例えば、ΔＶｓｒｃは、ΔＶａ、ΔＶｂ、およびΔＶｃのうち最も小さいものと一致する。例えば、ΔＶａ＜ΔＶｂ＜ΔＶｃである。図１１では、“Ａ”レベルに対応するデータのベリファイ動作におけるＶｇｓが読み出し動作におけるＶｇｓよりΔＶａだけ大きく、“Ｂ”レベルに対応するデータのベリファイ動作におけるＶｇｓが読み出し動作におけるＶｇｓよりΔＶｂだけ大きく、“Ｃ”レベルに対応するデータのベリファイ動作におけるＶｇｓが読み出し動作におけるＶｇｓよりΔＶｃだけ大きい。このΔＶａ、ΔＶｂ、およびΔＶｃのうち最も小さいものと一致するΔＶｓｒｃの分だけ、“Ａ”レベル、“Ｂ”レベル、および“Ｃ”レベルの各レベルに対応するデータのベリファイ動作および読み出し動作において、ベリファイ動作におけるＶｓを読み出し動作におけるＶｓより低くしている。さらに、“Ａ”レベル、“Ｂ”レベル、および“Ｃ”レベルの各レベルに対応するデータのベリファイ動作および読み出し動作において、ベリファイ動作におけるＶｇｓと読み出し動作におけるＶｇｓとの差から上記ΔＶｓｒｃを差し引いた分だけ、ベリファイ動作におけるＶｇを読み出し動作におけるＶｇより高くしている。

このとき、図１１の例では、“Ａ”レベルに対応するデータの読み出し動作におけるＶｓ、“Ｂ”レベルに対応するデータの読み出し動作におけるＶｓ、および“Ｃ”レベルに対応するデータの読み出し動作におけるＶｓが一致しており、さらに、“Ａ”レベルに対応するデータのベリファイ動作におけるＶｓ、“Ｂ”レベルに対応するデータのベリファイ動作におけるＶｓ、および“Ｃ”レベルに対応するデータのベリファイ動作におけるＶｓも一致している。

なお、上記では、ΔＶａ、ΔＶｂ、およびΔＶｂのうち最も小さいものとΔＶｓｒｃが一致するものとして説明した。しかしながら、ΔＶｓｒｃは任意の大きさであってもよい。

＜他の実施形態＞
上記第１実施形態において、電圧の大きさについて同一および一致という表記を用いたが、電圧の大きさが同一および一致であることは、比較される２つの電圧の大きさに設計の範囲での誤差が含まれている場合を含んでいてもよい。

本明細書において“接続”とは、電気的な接続のことを示しており、例えば間に別の素子を介することを除外しない。

上記ではいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で種々の省略、置き換え、変更を行うことが出来る。これら実施形態およびその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…半導体記憶装置、１１…メモリセルアレイ、１２…センスアンプモジュール、ＳＡＵ…センスアンプユニット、１２１…接続部、１２２…センス部、１２３…ラッチ回路、１２１ａ，１２１ｂ，１２２ａ，・・・，１２２ｇ…ｎチャネルＭＯＳトランジスタ、１２２ｈ…ｐチャネルＭＯＳトランジスタ、１２２ｉ…容量素子、ＳＣＯＭ，ＳＳＲＣ，ＴＮＶ＿Ｓ，ＳＥＮ，ＬＢＵＳ，ＳＲＣＧＮＤ…ノード、ＶＤＤ…電源ノード、１３…ロウデコーダモジュール、１４…入出力回路、１５…レジスタ、１５１…ステータスレジスタ、１５２…アドレスレジスタ、１５３…コマンドレジスタ、１６…ロジックコントローラ、１７…シーケンサ、１８…レディ／ビジー制御回路、１９…電圧生成回路、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＮＳ…ＮＡＮＤストリング、ＣＵ…セルユニット、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ，ＳＧＳ…セレクトゲート線、ＳＬ…ソース線、ＭＴ…メモリセルトランジスタ、ＳＴ…選択トランジスタ

Claims (6)

1. 第１データを保持可能な第１メモリセルと、
   前記第１メモリセルにおける前記第１データの読み出し動作において前記第１メモリセルのソースに第１電圧を印加し、前記第１メモリセルにおける前記第１データのベリファイ動作において前記第１メモリセルのソースに前記第１電圧より低い第２電圧を印加するように構成された、制御回路と
   を備える半導体記憶装置。
2. 前記制御回路は、前記読み出し動作において前記第１メモリセルのゲートに第３電圧を印加し、前記ベリファイ動作において前記第１メモリセルのゲートに前記第３電圧と同じ大きさの第４電圧を印加するように構成される、請求項１に記載の半導体記憶装置。
3. 前記第１データを保持可能な第２メモリセルをさらに備え、
   前記制御回路は、
   前記第１メモリセルにおける前記第１データの読み出し動作において前記第１メモリセルのゲートに第３電圧を印加し、前記第２メモリセルにおける前記第１データの読み出し動作において前記第２メモリセルのゲートに前記第３電圧と同じ大きさの第５電圧を印加し、前記第２メモリセルにおける前記第１データの読み出し動作において前記第２メモリセルのソースに前記第１電圧とは異なる大きさの第６電圧を印加するように構成される、あるいは、
   前記第１メモリセルにおける前記第１データのベリファイ動作において前記第１メモリセルのゲートに第４電圧を印加し、前記第２メモリセルにおける前記第１データのベリファイ動作において前記第２メモリセルのゲートに前記第４電圧と同じ大きさの第７電圧を印加し、前記第２メモリセルにおける前記第１データのベリファイ動作において前記第２メモリセルのソースに前記第２電圧とは異なる大きさの第８電圧を印加するように構成される、
   請求項１に記載の半導体記憶装置。
4. 前記第１データを保持可能な第２メモリセルをさらに備え、
   前記制御回路は、
   前記第２メモリセルにおける前記第１データの読み出し動作において前記第２メモリセルのソースに前記第１電圧と同じ大きさの第６電圧を印加し、前記第１メモリセルにおける前記第１データの読み出し動作において前記第１メモリセルのゲートに第３電圧を印加し、前記第２メモリセルにおける前記第１データの読み出し動作において前記第２メモリセルのゲートに前記第３電圧とは異なる大きさの第５電圧を印加するように構成される、あるいは、
   前記第２メモリセルにおける前記第１データのベリファイ動作において前記第２メモリセルのソースに前記第２電圧と同じ大きさの第８電圧を印加し、前記第１メモリセルにおける前記第１データのベリファイ動作において前記第１メモリセルのゲートに第４電圧を印加し、前記第２メモリセルにおける前記第１データのベリファイ動作において前記第２メモリセルのゲートに前記第４電圧とは異なる大きさの第７電圧を印加するように構成される、
   請求項１に記載の半導体記憶装置。
5. 前記第１メモリセルは、前記第１データとは異なる第２データを保持可能であり、
   前記制御回路は、
   前記第１メモリセルにおける前記第２データの読み出し動作において前記第１メモリセルのソースに第９電圧を印加し、前記第１メモリセルにおける前記第２データのベリファイ動作において前記第１メモリセルのソースに前記第９電圧より低い第１０電圧を印加し、
   前記第１メモリセルにおける前記第２データの読み出し動作において前記第１メモリセルのゲートに第１１電圧を印加し、前記第１メモリセルにおける前記第２データのベリファイ動作において前記第１メモリセルのゲートに前記第１１電圧と同じ大きさの第１２電圧を印加するように構成され、
   前記第１電圧および前記第２電圧の差と、前記第９電圧および前記第１０電圧の差は、異なる大きさである、
   請求項２に記載の半導体記憶装置。
6. 前記第１メモリセルは、前記第１データとは異なる第２データを保持可能であり、
   前記制御回路は、前記第１メモリセルにおける前記第２データの読み出し動作において前記第１メモリセルのソースに第９電圧を印加し、前記第１メモリセルにおける前記第２データのベリファイ動作において前記第１メモリセルのソースに前記第９電圧より低い第１０電圧を印加するように構成され、
   前記第１電圧と前記第９電圧は、同じ大きさであり、
   前記第２電圧と前記第１０電圧は、同じ大きさであり、
   前記制御回路は、前記第１メモリセルにおける前記第１データの読み出し動作において前記第１メモリセルのゲートに第３電圧を印加し、前記第１メモリセルにおける前記第１データのベリファイ動作において前記第１メモリセルのゲートに第４電圧を印加し、前記第１メモリセルにおける前記第２データの読み出し動作において前記第１メモリセルのゲートに第１１電圧を印加し、前記第１メモリセルにおける前記第２データのベリファイ動作において前記第１メモリセルのゲートに第１２電圧を印加するように構成され、
   前記第３電圧および前記第４電圧の差と、前記第１１電圧および前記第１２電圧の差は、異なる大きさである、
   請求項１に記載の半導体記憶装置。