JP2019197919A - Electronic device - Google Patents
Electronic device Download PDFInfo
- Publication number
- JP2019197919A JP2019197919A JP2019138495A JP2019138495A JP2019197919A JP 2019197919 A JP2019197919 A JP 2019197919A JP 2019138495 A JP2019138495 A JP 2019138495A JP 2019138495 A JP2019138495 A JP 2019138495A JP 2019197919 A JP2019197919 A JP 2019197919A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- capacitor
- electronic device
- connection
- external terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 250
- 239000004065 semiconductor Substances 0.000 claims abstract description 147
- 239000003985 ceramic capacitor Substances 0.000 claims description 21
- 230000010355 oscillation Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 abstract description 15
- 230000004048 modification Effects 0.000 description 25
- 238000012986 modification Methods 0.000 description 25
- 239000004020 conductor Substances 0.000 description 24
- 239000000463 material Substances 0.000 description 23
- 230000000694 effects Effects 0.000 description 15
- 101000746134 Homo sapiens DNA endonuclease RBBP8 Proteins 0.000 description 13
- 101000969031 Homo sapiens Nuclear protein 1 Proteins 0.000 description 13
- 102100021133 Nuclear protein 1 Human genes 0.000 description 13
- 230000009467 reduction Effects 0.000 description 13
- 239000000758 substrate Substances 0.000 description 13
- 229910000679 solder Inorganic materials 0.000 description 12
- 101100177166 Lotus japonicus HAR1 gene Proteins 0.000 description 10
- 238000000034 method Methods 0.000 description 7
- 230000000644 propagated effect Effects 0.000 description 7
- 101001018097 Homo sapiens L-selectin Proteins 0.000 description 5
- 102100033467 L-selectin Human genes 0.000 description 5
- 230000004397 blinking Effects 0.000 description 5
- 230000036039 immunity Effects 0.000 description 5
- 238000007789 sealing Methods 0.000 description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- 238000001914 filtration Methods 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000001629 suppression Effects 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 230000012447 hatching Effects 0.000 description 2
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 239000000523 sample Substances 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 239000003792 electrolyte Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Images
Landscapes
- Structure Of Printed Boards (AREA)
Abstract
【課題】半導体装置が搭載された電子装置の信頼性を向上させる。【解決手段】一実施の形態による電子装置は、第1外部端子が接続される第1配線、および第2外部端子が接続され、上記第1配線に沿って延びる第2配線を有する配線基板を有する。また、上記電子装置は、上記配線基板に搭載され、上記第1配線および上記第2配線のそれぞれと電気的に接続される半導体装置を有する。また、上記電子装置は、上記配線基板に搭載され、上記第1配線および上記第2配線のそれぞれを介して上記半導体装置と電気的に接続されるコンデンサを有する。また、上記半導体装置と上記コンデンサとの距離は、上記第1外部端子および上記第2外部端子のそれぞれと上記コンデンサとの距離よりも短い。【選択図】図3PROBLEM TO BE SOLVED: To improve reliability of an electronic device mounted with a semiconductor device. According to one embodiment, an electronic device includes a wiring board having a first wiring to which a first external terminal is connected and a second wiring to which a second external terminal is connected and extending along the first wiring. Have. The electronic device includes a semiconductor device mounted on the wiring board and electrically connected to each of the first wiring and the second wiring. The electronic device has a capacitor mounted on the wiring board and electrically connected to the semiconductor device via each of the first wiring and the second wiring. The distance between the semiconductor device and the capacitor is shorter than the distance between each of the first external terminal and the second external terminal and the capacitor. [Selection diagram] Fig. 3
Description
この発明は、例えば、半導体装置とコンデンサが搭載された配線基板を有する電子装置に関する。 The present invention relates to an electronic device having a wiring board on which a semiconductor device and a capacitor are mounted, for example.
例えば、特開2013−236360号公報(特許文献1)には、半導体装置の位相同期回路用の電源供給配線と基準電位供給配線を結合させてクロストークノイズを抑制することが記載されている。また、結合された電源供給配線と基準電位供給配線にはコンデンサが接続されている。 For example, Japanese Patent Laying-Open No. 2013-236360 (Patent Document 1) describes that a crosstalk noise is suppressed by combining a power supply wiring for a phase synchronization circuit of a semiconductor device and a reference potential supply wiring. A capacitor is connected to the combined power supply line and reference potential supply line.
半導体装置は、様々な用途に用いられるが、半導体装置を安定的に動作させる観点からは、半導体装置の動作に影響を与えるノイズを低減する技術が必要になる。半導体装置の動作に影響を与えるノイズを低減する方法として、半導体装置が搭載される配線基板にコンデンサなどのノイズ対策部品を搭載する方法が考えられるが、効率的にノイズを低減させる観点から、改善の余地があることが判った。 A semiconductor device is used in various applications. From the viewpoint of stably operating a semiconductor device, a technique for reducing noise that affects the operation of the semiconductor device is required. As a method of reducing noise that affects the operation of the semiconductor device, a method of mounting noise countermeasure parts such as capacitors on the wiring board on which the semiconductor device is mounted can be considered, but it is improved from the viewpoint of efficiently reducing noise. It turns out that there is room for.
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 Other problems and novel features will become apparent from the description of the specification and the accompanying drawings.
一実施の形態による電子装置は、第1外部端子が接続される第1配線、および第2外部端子が接続され、上記第1配線に沿って延びる第2配線を有する配線基板を有する。また、上記電子装置は、上記配線基板に搭載され、上記第1配線および上記第2配線のそれぞれと電気的に接続される半導体装置を有する。また、上記電子装置は、上記配線基板に搭載され、上記第1配線および上記第2配線のそれぞれを介して上記半導体装置と電気的に接続されるコンデンサを有する。また、上記半導体装置と上記コンデンサとの距離は、上記第1外部端子および上記第2外部端子のそれぞれと上記コンデンサとの距離よりも短い。 An electronic device according to an embodiment includes a wiring board having a first wiring connected to a first external terminal and a second wiring connected to the second external terminal and extending along the first wiring. The electronic device includes a semiconductor device mounted on the wiring board and electrically connected to each of the first wiring and the second wiring. The electronic device includes a capacitor mounted on the wiring board and electrically connected to the semiconductor device via each of the first wiring and the second wiring. The distance between the semiconductor device and the capacitor is shorter than the distance between each of the first external terminal and the second external terminal and the capacitor.
上記一実施の形態によれば、半導体装置が搭載された電子装置の信頼性を向上させることができる。 According to the one embodiment, the reliability of the electronic device on which the semiconductor device is mounted can be improved.
(本願における記載形式・基本的用語・用法の説明)
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
(Description format, basic terms, usage in this application)
In the present application, the description of the embodiment will be divided into a plurality of sections for convenience, if necessary, but these are not independent from each other unless otherwise specified. Regardless of the front and rear, each part of a single example, one is a part of the other, or a part or all of the modifications. In principle, repeated description of similar parts is omitted. In addition, each component in the embodiment is not indispensable unless specifically stated otherwise, unless it is theoretically limited to the number, and obviously not in context.
同様に実施の態様等の記載において、材料、組成等について、「AからなるX」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、A以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Aを主要な成分として含むX」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe(シリコン・ゲルマニウム)合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Cu層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Cu、ニッケル等を主要な成分とする部材を含むものとする。 Similarly, in the description of the embodiment, etc., regarding the material, composition, etc., “X consisting of A” etc. is an element other than A unless specifically stated otherwise and clearly not in context. It does not exclude things that contain. For example, as for the component, it means “X containing A as a main component”. For example, “silicon member” is not limited to pure silicon, but includes a SiGe (silicon-germanium) alloy, other multi-component alloys containing silicon as a main component, and other additives. Needless to say, it is also included. Moreover, even if it says gold plating, Cu layer, nickel / plating, etc., unless otherwise specified, not only pure materials but also members mainly composed of gold, Cu, nickel, etc. Shall be included.
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。 In addition, when a specific number or quantity is mentioned, a numerical value exceeding that specific number will be used unless specifically stated otherwise, unless theoretically limited to that number, or unless otherwise clearly indicated by the context. There may be a numerical value less than the specific numerical value.
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。 Moreover, in each figure of embodiment, the same or similar part is shown with the same or similar symbol or reference number, and description is not repeated in principle.
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。 In the accompanying drawings, hatching or the like may be omitted even in a cross section when it becomes complicated or when the distinction from the gap is clear. In relation to this, when it is clear from the description etc., the contour line of the background may be omitted even if the hole is planarly closed. Furthermore, even if it is not a cross section, hatching or a dot pattern may be added in order to clearly indicate that it is not a void or to clearly indicate the boundary of a region.
(実施の形態)
<電子装置の使用例>
まず、図1を用いて、本実施の形態の電子装置の用途の一例について説明する。図1は、本実施の形態の電子装置によって電子部品を制御するシステムの構成例を模式的に示す説明図である。また、図2は、図1に示す電子装置のノイズ耐性を試験する試験装置の構成例を示す説明図である。
(Embodiment)
<Examples of using electronic devices>
First, an example of the application of the electronic device of this embodiment will be described with reference to FIG. FIG. 1 is an explanatory diagram schematically illustrating a configuration example of a system that controls an electronic component by the electronic apparatus according to the present embodiment. FIG. 2 is an explanatory diagram illustrating a configuration example of a test apparatus that tests noise resistance of the electronic device illustrated in FIG. 1.
半導体装置の小型化および高機能化に伴い、半導体装置は、様々な機器に組み込まれ、制御用部品として使用されている。例えば、自動車や原動機付き二輪車を例に考えると、エンジンやモータなどの動力系の駆動制御、動力をタイヤに伝達する様々な部品の動作制御、照明やウィンカなどの光学部品の制御、あるいは、ドアや窓の動作制御など、様々な部品の制御に利用されている。半導体装置を利用して制御システムを構築することにより、制御システムを高機能化することができる。あるいは、半導体装置を利用して制御システムを構築することにより、制御システムを小型化することができる。 Along with miniaturization and higher functionality of semiconductor devices, semiconductor devices are incorporated into various devices and used as control components. For example, when considering automobiles and motor-driven motorcycles as examples, drive control of power systems such as engines and motors, operation control of various parts that transmit power to tires, control of optical parts such as lighting and blinkers, or doors It is used to control various parts such as window control. By building a control system using a semiconductor device, the control system can be enhanced. Alternatively, the control system can be reduced in size by constructing the control system using a semiconductor device.
自動車や原動機付き二輪車のように大型の機器に制御用の電子装置を組み込む場合、制御の対象物である部品と、電子装置との距離が離れている場合が多い。例えば、制御対象である各部品の駆動回路などは、各部品の近傍に配置することが好ましい。一方、オペレータの操作性やメンテナンス性を考慮すると、制御回路などのコントローラ部品は、機器の一部に集約して配置する方が好ましい。この結果、制御回路と各部品との距離が長くなる。 When a control electronic device is incorporated into a large-sized device such as an automobile or a motor-driven two-wheeled vehicle, there are many cases where a distance between the electronic device and a component that is a control target is large. For example, it is preferable to arrange the drive circuit of each component to be controlled in the vicinity of each component. On the other hand, in consideration of the operability and maintainability of the operator, it is preferable to arrange controller parts such as a control circuit in a part of the equipment. As a result, the distance between the control circuit and each component is increased.
本実施の形態のように、制御の対象物である部品と、電子装置との距離が離れている場合、部品と電子装置の間を何らかの方法で電気的に接続する必要がある。例えば、図1に示す制御システムでは、制御部品である電子装置EDV1と、被制御部品である部品COM1と、が電線HAR1を介して電気的に接続される。また、電源PWS1と制御部品である電子装置EDV1とが電線HAR2を介して電気的に接続される。図1に示す電線HAR1や電線HAR2は、複数の配線経路を束ねた集合配線(ハーネス)であっても良い。 As in the present embodiment, when the distance between the component that is the object of control and the electronic device is large, it is necessary to electrically connect the component and the electronic device by some method. For example, in the control system shown in FIG. 1, an electronic device EDV1 that is a control component and a component COM1 that is a controlled component are electrically connected via an electric wire HAR1. Further, the power supply PWS1 and the electronic device EDV1 which is a control component are electrically connected via the electric wire HAR2. The electric wire HAR1 and the electric wire HAR2 shown in FIG. 1 may be a collective wiring (harness) in which a plurality of wiring paths are bundled.
また、図1に示す被制御部品である部品COM1には、上記のように種々の変形例があるが、本実施の形態では、部品COM1の一例として、原動機付き二輪車に取り付けられる方向指示器を取り上げて説明する。また、電子装置EDV1が有する半導体装置は、方向指示器の動作(点灯動作、消灯動作、あるいは点滅動作)を制御(リレー制御)する制御回路を備えている。 In addition, the component COM1 that is the controlled component shown in FIG. 1 has various modifications as described above. In the present embodiment, as an example of the component COM1, a turn indicator attached to a motorcycle with a motor is used. Take up and explain. Further, the semiconductor device included in the electronic device EDV1 includes a control circuit that controls (relay control) the operation of the direction indicator (lighting operation, extinguishing operation, or blinking operation).
図1に示す例では、電源電位Vccは、電源PWS1から電子装置EDV1に向かって電線HAR2(電源線11V)を介して伝送される。また、電子装置EDV1からの出力電位(または出力信号)OUTは、電子装置EDV1から部品COM1に向かって電線HAR1(出力線11A)を介して伝送される。また、基準電位GNDは、電源PWS1から部品COM1に向かって電線HAR3を介して伝送される。これにより、図1に示す制御システムでは、電子装置EDV1が備える制御回路により、部品COM1の駆動が制御される。
In the example shown in FIG. 1, the power supply potential Vcc is transmitted from the power supply PWS1 to the electronic device EDV1 via the electric wire HAR2 (
図1に示すように、制御部品と電源PWS1、あるいは制御部品と被制御部品との間を電線HAR1や電線HAR2で接続する場合、制御回路の動作特性に対して、電線HAR1や電線HAR2から印加されるノイズが影響を与える場合がある。電線HAR1や電線HAR2の長さが長くなると、電線HAR1、HAR2に対して電磁波が印加される可能性が上昇する。したがって、制御システムの信頼性を向上させる観点からは、制御回路を有する電子装置EDV1のノイズ耐性を向上させることが好ましい。 As shown in FIG. 1, when the control component and the power supply PWS1 or between the control component and the controlled component are connected by the electric wire HAR1 or the electric wire HAR2, the operation characteristics of the control circuit are applied from the electric wire HAR1 or the electric wire HAR2. Noise may have an effect. When the lengths of the electric wires HAR1 and HAR2 are increased, the possibility that electromagnetic waves are applied to the electric wires HAR1 and HAR2 increases. Therefore, from the viewpoint of improving the reliability of the control system, it is preferable to improve the noise resistance of the electronic device EDV1 having the control circuit.
電子装置EDV1に接続された電線から印加されるノイズによる制御回路の動作特性に対する影響は、例えば図2に示すような試験装置を用いて評価することができる。図2に示す試験装置は、試験対象品のイミュニティ試験を行う試験装置である。詳しくは、図2に示す試験装置で行う試験は、BCI(Bulk Current Injection)試験と呼ばれ、ISO規格(ISO11452−4)により定められたイミュニティ試験を行う試験装置である。 The influence of the noise applied from the electric wire connected to the electronic device EDV1 on the operation characteristics of the control circuit can be evaluated using a test apparatus as shown in FIG. The test apparatus shown in FIG. 2 is a test apparatus that performs an immunity test of a test target product. Specifically, the test performed by the test apparatus shown in FIG. 2 is called a BCI (Bulk Current Injection) test, and is a test apparatus that performs an immunity test defined by the ISO standard (ISO 11452-4).
図2に示す試験装置では、試験対象品である電子装置EDV1と電源PWS2とを複数の電線HAR4、HAR5を介して電気的に接続する。また、電線HAR4および電線HAR5のそれぞれにおいて、電源PWS2と電子装置EDV1との間には、疑似電源回路網LISN1が接続されている。また、電線HAR4および電線HAR5は束ねられ、電子装置EDV1の近傍に配置されたコイル(注入プローブ)IJP1に挿入されている。BCI試験では、コイルIJP1に電流を流すことで疑似的にノイズを発生させて、試験対象品である電子装置EDV1のノイズ耐性を評価する。 In the test apparatus shown in FIG. 2, the electronic device EDV1 which is a test target product and the power supply PWS2 are electrically connected via a plurality of electric wires HAR4 and HAR5. In each of the electric wires HAR4 and HAR5, a pseudo power supply network LISN1 is connected between the power supply PWS2 and the electronic device EDV1. The electric wires HAR4 and HAR5 are bundled and inserted into a coil (injection probe) IJP1 arranged in the vicinity of the electronic device EDV1. In the BCI test, noise is artificially generated by passing a current through the coil IJP1, and the noise resistance of the electronic device EDV1, which is a test target product, is evaluated.
電子装置EDV1のノイズ耐性を評価する場合、電子装置EDV1からの出力信号を検出して評価しても良い。本実施の形態では、上記したように、図1に示す部品COM1は方向指示器である。このため、図2に示す例では、電線HAR4の配線経路中にランプLAM1を配置して、ランプLAM1の点灯動作に基づいて電子装置EDV1のノイズ耐性を評価している。例えば、コイルIJP1に電流を流した時、電子装置EDV1がノイズ影響を受けることにより、ランプLAM1の点滅速度が変化する。そして、ランプLAM1の点滅速度が、予め設定された許容範囲(閾値)を超えた場合、電子装置EDV1が誤動作したと判定することができる。 When evaluating the noise tolerance of the electronic device EDV1, an output signal from the electronic device EDV1 may be detected and evaluated. In the present embodiment, as described above, the component COM1 shown in FIG. 1 is a direction indicator. Therefore, in the example shown in FIG. 2, the lamp LAM1 is arranged in the wiring path of the electric wire HAR4, and the noise resistance of the electronic device EDV1 is evaluated based on the lighting operation of the lamp LAM1. For example, when a current is passed through the coil IJP1, the electronic device EDV1 is affected by noise, so that the blinking speed of the lamp LAM1 changes. When the blinking speed of the lamp LAM1 exceeds a preset allowable range (threshold), it can be determined that the electronic device EDV1 has malfunctioned.
<電子装置>
次に、図1および図2に示す電子装置EDV1の構成例について説明する。図3は、図2に示す電子装置の構造例を示す平面図である。また、図4は、図3に示す電子装置の反対側の面の平面図である。また、図5は、図3のA−A線に沿った拡大断面図、図6は図3のB−B線に沿った拡大断面図である。また、図7は、図3に示すコンデンサの拡大断面図である。また、図8は、図3に示す電子装置の等価回路図である。
<Electronic device>
Next, a configuration example of the electronic device EDV1 illustrated in FIGS. 1 and 2 will be described. FIG. 3 is a plan view showing a structural example of the electronic device shown in FIG. FIG. 4 is a plan view of the opposite surface of the electronic device shown in FIG. 5 is an enlarged sectional view taken along line AA in FIG. 3, and FIG. 6 is an enlarged sectional view taken along line BB in FIG. FIG. 7 is an enlarged cross-sectional view of the capacitor shown in FIG. FIG. 8 is an equivalent circuit diagram of the electronic device shown in FIG.
なお、図5や図6に示すように、本実施の形態では、複数の配線12のそれぞれは、主面10t側に形成され、絶縁膜10SRに覆われている。しかし、配線12の平面形状を明示的に示すため、図3および図4では、配線12の輪郭を点線で示している。また、図8では、半導体チップ21に形成された回路の例として、2個のバイポーラトランジスタを備える発振回路を示している。しかし、半導体チップ21が備える回路には種々の変形例がある。例えば、発振回路以外の回路を備えていても良い。また例えば、トランジスタとして、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)を用いても良い。
As shown in FIGS. 5 and 6, in the present embodiment, each of the plurality of
図3および図4に示すように、本実施の形態の電子装置EDV1は、基材である配線基板10に複数の部品が搭載され、各部品が配線12を介して電気的に接続された構造体である。図3に示すように、電子装置EDV1は、配線基板10の主面10tに搭載される半導体装置20、およびコンデンサ30を有している。また、図4に示すように、電子装置EDV1は、配線基板10の主面10bに搭載されるコンデンサ40、ダイオード50および複数の外部端子(コネクタ)60を有している。
As shown in FIGS. 3 and 4, the electronic device EDV1 of the present embodiment has a structure in which a plurality of components are mounted on a
配線基板10は、図3に示す主面(面、表面、上面、半導体デバイス搭載面)10t、および主面10tの反対側の主面(面、裏面、下面、外部端子搭載面)10b(図4参照)を有している。本実施の形態の例では、図5に示すように、配線基板10は、絶縁材料から成る基材10Bを有し、基材10Bが主面10tおよび主面10bを備えている。基材10Bの主面10tおよび主面10bのそれぞれは絶縁膜(ソルダレジスト膜)に覆われている。
The
また、配線基板10は、複数の配線12を備えている。図3に示すように、複数の配線12には、半導体装置20に電源電位を供給する電源線(配線経路)11Vを構成する配線12vが含まれる。また、複数の配線12には、半導体装置20から出力される電位(信号)が伝送される出力線(配線経路)11Aを構成する配線12aが含まれる。また、図3に示す例では、電源線11Vおよび出力線11Aとは異なる配線経路11Eにおいて、半導体装置20と発振回路用のコンデンサ40(図4参照)とを電気的に接続する配線12eが含まれる。
In addition, the
なお、以下の説明では、電源線11Vや出力線11Aなどの配線経路のそれぞれが、一本の配線12v、12aにより構成されており、配線12v、12aの一部分が、接続部13、接続部14、あるいは接続部15になっていると見做して説明する。ただし、別の表現として、接続部13、接続部14、接続部15およびこれらの接続部を電気的に接続する配線12を、それぞれ別の部品として考えることもできる。この場合、電源線11Vや出力線11Aなどの配線経路のそれぞれは、複数の配線12v、12aを介して接続される、接続部13、接続部14、および接続部15を有していると表現できる。
In the following description, each of the wiring paths such as the
また、本実施の形態では、複数の配線12のそれぞれは、配線基板10の主面10t側に形成されている。複数の配線12のそれぞれは、例えば、銅などの金属材料により形成された金属パターンである。図5に示すように、複数の配線12のそれぞれは、配線基板10に搭載された複数の部品(例えば、半導体装置20、コンデンサ30、コンデンサ40、ダイオード50、および外部端子60など)を電気的に接続するように、細長くパターニングされている。言い換えれば、複数の配線12のそれぞれは、配線基板10に搭載された複数の部品を電気的に接続するように延びる延在方向と、延在方向に直交する幅方向を有し、上記幅方向の長さは、上記延在方向の長さよりも短い。
Further, in the present embodiment, each of the plurality of
また、複数の配線12のそれぞれは、図5および図6に示すように、大部分が絶縁膜10SRに覆われている。また、絶縁膜10SRは一部に開口部が設けられ、配線12の一部分が開口部において、絶縁膜10SRから露出している。また、配線12のうち、絶縁膜10SRから露出する部分では、図5に示す半導体装置20、コンデンサ30および図6に示す外部端子60の電極部分と電気的に接続されている。
Further, as shown in FIGS. 5 and 6, most of the plurality of
言い換えれば、配線12のうち、絶縁膜10SRから露出する部分は、配線基板10に搭載された複数の部品(例えば、半導体装置20、コンデンサ30、コンデンサ40、ダイオード50、および外部端子60など)を電気的に接続するための接続部(デバイス接続部、コンデンサ接続部、外部接続部)として機能する。図3に示す複数の接続部(デバイス接続部)13、複数の接続部(コンデンサ接続部)14、複数の接続部(外部端子接続部)15、および複数の接続部(電子部品接続部)16のそれぞれは、配線12と一体に形成されている。
In other words, a portion of the
詳しくは、出力線11Aを構成する配線12aは、半導体装置20の端子22aが接続される接続部13a、コンデンサ30の電極31aが接続される接続部14a、および外部端子60(図6参照)の電極(ピン)61a(図4参照)が接続される接続部15aを有している。言い換えれば、接続部13a、接続部14aおよび接続部15aのそれぞれは、配線12aを介して相互に電気的に接続されている。また、電源線11Vを構成する配線12vは、半導体装置20の端子22v(図5参照)が接続される接続部13v(図5参照)、コンデンサ30の電極31vが接続される接続部14v、および外部端子60(図6参照)の電極(ピン)61v(図4参照)が接続される接続部15vを有している。言い換えれば、接続部13v、接続部14vおよび接続部15vのそれぞれは、配線12vを介して相互に電気的に接続されている。
Specifically, the
また、図3に示すように、配線基板10の主面10t上には半導体装置20が搭載されている。半導体装置20は、図1に示す部品COM1を制御する制御回路を備えている。上記したように、本実施の形態の例では、図1に示す部品COM1は、原動機付き二輪車に取り付けられる方向指示器であり、半導体装置20は、方向指示器の動作(点灯動作、消灯動作、あるいは点滅動作)を制御する制御回路を備えている。また、半導体装置20は、上記制御回路が形成された半導体チップ21(図5参照)、半導体チップ21と電気的に接続される複数の端子(デバイス端子、リード端子)22、および半導体チップ21を封止する封止体(樹脂体)23を有する、半導体パッケージである。
Further, as shown in FIG. 3, the
半導体装置20は、複数の端子22を介して、配線基板10の配線12v、配線12a、および配線12eと電気的に接続されている。詳しくは、図3に示すように、半導体装置20が有する複数の端子22のうちの端子(リード端子)22aは、配線12aと電気的に接続され、出力線11Aの一部を構成する。端子22aは半田材26を介して配線基板10に形成された接続部(デバイス接続部)13aと電気的に接続されている。また、半導体装置20が有する複数の端子22のうちの端子22v(図5参照)は、配線12vと電気的に接続され、電源線11Vの一部を構成する。端子22vは半田材26を介して配線基板10に形成された接続部(デバイス接続部)13vと電気的に接続されている。また、半導体装置20が有する複数の端子22のうちの端子(リード端子)22eは、配線12eと電気的に接続される。端子22eは、半田材26を介して配線基板10に形成された接続部(デバイス接続部)13eと電気的に接続されている。
The
なお、図5に示す例では、半導体チップ21は、ダイパッド24上に搭載されている。半導体チップ21は、ダイボンド材25を介してダイパッド24に固定されている。ダイボンド材25は例えば半田材、あるいは導電性接着材などの導電性部材であって、半導体チップ21はダイパッド24と電気的に接続されている。また、ダイパッド24は、半田材26を介して配線基板10の主面10tに形成された接続部13vと電気的に接続されている。つまり、本実施の形態の半導体装置20が備えるダイパッド24は、半導体チップ21と接続部13vとを電気的に接続する端子22vとして機能している。
In the example shown in FIG. 5, the
また、図3に示すように、配線基板10の主面10t上にはコンデンサ30が搭載されている。図8に示すように、コンデンサ30は、一方の電極が電源線11Vに接続され、他方の電極が出力線11Aに接続されている。電源線11Vと出力線11Aの間にコンデンサ30を接続すると、電源線11Vまたは出力線11Aに流れるノイズをフィルタリングすることができる。コンデンサ30のように電源線11Vと出力線11Aとの間に並列接続で挿入され、電源線11Vまたは出力線11Aに流れるノイズをフィルタリングするコンデンサをバイパスコンデンサと呼ぶ。
As shown in FIG. 3, a
図3に示す例では、コンデンサ30の電極31aが接続される接続部13aは、配線12aが延びる方向DR1の途中に配置されている。また、コンデンサ30の電極31vが接続される接続部13vは、配線12vが延びる方向DR1の途中に配置されている。また、コンデンサ30は、方向DR1に対して交差する(図3では直交する)方向DR2に沿って電極31aと電極31vとが並ぶように、配線12aと配線12vとに跨って搭載されている。
In the example shown in FIG. 3, the
図3に示すように、コンデンサ(チップコンデンサ)30は、平面視において四角形を成す。また、コンデンサ30は、二つの長辺(長側面)と、二つの短辺(短側面)と、を有する。また、コンデンサ30は、互いに反対側の端部に設けられた電極31aおよび電極31vを有する。本実施の形態の例では、二つの電極31は、コンデンサ30の長辺の延在方向において、互いに反対側の端部に位置している。また、コンデンサ30は、電極31aと電極31vの間に挟まれる本体部32を有している。例えば図7に示すように、本体部32は、絶縁層(誘電体層)33を介して積層される、複数の導体板34を有し、複数の導体板34のそれぞれは、電極31aおよび電極31vのうちの一方に接続されている。電極31aおよび電極31vは、対向配置される複数の導体板間に形成された容量を外部に取り出すための外部電極端子として機能する。
As shown in FIG. 3, the capacitor (chip capacitor) 30 forms a quadrangle in plan view. Further, the
図7に示す構造のコンデンサ30は、セラミック製の絶縁層33が用いられることが多く、セラミックコンデンサと呼ばれる。また、図7に示すようにコンデンサ30は、配線基板10の表面上に実装することができる、表面実装型の電子部品である。表面実装型の電子部品は、チップ部品(コンデンサ30の場合はチップコンデンサ)とも呼ばれる。
The
一方、図4および図5に示すコンデンサ40は、図示しない導体板に化学処理を施すことで、電極の表面に酸化膜などの絶縁膜(または半導体膜)を形成し、この絶縁膜を誘電体として利用するコンデンサである。コンデンサ40は、表面処理が施された導体板を積層することで、所定の容量を得るものであるが、積層された導体板の隙間を埋めるように、電解液が充填されている。このため、コンデンサ40の構造のコンデンサは、電解コンデンサと呼ばれる。電解コンデンサの場合、棒状の(ピンタイプの)電極41(図4参照)を有している。本実施の形態では、コンデンサ40の電極41を配線基板10の貫通孔に挿入し、挿入された部分を半田材で固定する。電極41が挿入された部分には、接続部16(図3参照)が設けられており、接続部16と電極41とは、半田材を介して電気的に接続される。
On the other hand, the
セラミックコンデンサであるコンデンサ30は、電解コンデンサであるコンデンサ40と比較して、体積および実装面積が小さい。また、コンデンサ30の容量は、コンデンサ40の容量より小さい。例えば、コンデンサ30の容量は、0.1μF〜10μF程度である。一方、コンデンサ40の容量は、22μF〜100μF程度である。
The
なお、上記では、コンデンサ30の構造の一例について説明したが、コンデンサ30の構造や容量には種々の変形例がある。
Although an example of the structure of the
また、図4に示すように、配線基板10の主面10bには複数の外部端子60が搭載されている。外部端子60は、電子装置EDV1の外部インタフェース用の端子であって、電子装置の複数の配線12と、図1に示す電線HAR1、HAR2とを電気的に接続するためのコネクタである。外部端子60は、図1に示す電線HAR1、HAR2との接続性を考慮して、サイズが大きい部品になっている。例えば、本実施の形態では、外部端子60の表面積は、図3に示すコンデンサ30の表面積、および半導体装置20の表面積よりも大きい。詳細は後述するが、本実施の形態のように、表面積が大きい外部端子60を図1に示す電源線11Vおよび出力線11Aの途中に挿入する場合、外部端子60自身のノイズ影響を考慮する必要がある。
Further, as shown in FIG. 4, a plurality of
また、図4に示すように、配線基板10の主面10bには、コンデンサ40、ダイオード50などの電子部品が搭載されている。本実施の形態の例では、図8に示すように、コンデンサ40の一方の電極は、出力線11Aに接続され、他方の電極は、電源線11Vおよび出力線11Aとは異なる配線経路11Eに接続されている。図8に示す例では、配線経路11Eは、半導体チップ21が備えるトランジスタの入力端子(ベース端子またはゲート端子)に接続されている。図8に示す回路は、出力線11Aから出力電位が供給されている状態(オン状態)と、出力電位が供給されていない状態(オフ状態)と、が交互に繰り返す、発振回路として動作する。図1に示すように、出力線11Aは負荷側である部品COM1に接続されており、部品COM1に供給される電位がオンオフ動作する。上記したように本実施の形態の例では、部品COM1は方向指示器なので、出力電位がオンオフ動作することにより、方向指示器が点滅動作をする。点滅動作の間隔は、図8に示すコンデンサ40の容量値、および発振回路に含まれる抵抗値の値により決定される。
Further, as shown in FIG. 4, electronic components such as a
また、本実施の形態の例では、図8に示すようにダイオード50のアノード電極が出力線11Aに接続され、カソード電極が電源線11Vに接続されている。ダイオード50は、棒状の(ピンタイプの)電極51(図4参照)を有している。本実施の形態では、ダイオード50の電極51を配線基板10の貫通孔に挿入し、挿入された部分を半田材で固定する。電極51が挿入された部分には、接続部16(図3参照)が設けられており、接続部16と電極51とは、半田材を介して電気的に接続される。なお、コンデンサ40やダイオード50などの電子部品は、電子装置EDV1の仕様に応じて搭載される部品であって、電子装置EDV1の回路によっては、搭載されていなくても良い。
In the example of the present embodiment, the anode electrode of the
<ノイズとレイアウトの関係>
次に、本実施の形態の電子装置に対する検討例を参照しながら、電子装置が有する半導体装置に対するノイズ影響と、配線基板上のレイアウトの関係について詳細に説明する。図23は、図3に対する検討例である電子装置の平面図である。また、図24は、図23に対する変形例である電子装置の平面図である。また、図9は、図3に示す半導体装置およびコンデンサを取り除いた配線基板の平面図である。また、図10は、図9に示すコンデンサ用の接続部の周辺を拡大して示す拡大平面図である。
<Relationship between noise and layout>
Next, the relationship between the noise effect on the semiconductor device included in the electronic device and the layout on the wiring board will be described in detail with reference to an example of study on the electronic device of the present embodiment. FIG. 23 is a plan view of an electronic device that is a study example with respect to FIG. FIG. 24 is a plan view of an electronic device which is a modification example of FIG. FIG. 9 is a plan view of the wiring board from which the semiconductor device and the capacitor shown in FIG. 3 are removed. FIG. 10 is an enlarged plan view showing the periphery of the capacitor connecting portion shown in FIG. 9 in an enlarged manner.
なお、図23および図24では、導体パターン12ha、12hv、12he、および外部端子60の輪郭を点線で示している。また、図23および図24では、配線基板10の裏面に配置されたコンデンサ40およびダイオード50のレイアウトの例について、回路記号を用いて模式的に示している。また、図9では、配線経路距離11a1、11a2、11v1、および配線経路距離11v2について、両矢印を付して模式的に示している。また、図10では、図9に示す複数の配線12のうち、配線12aおよび配線12v以外は図示を省略している。
23 and 24, the outlines of the conductor patterns 12ha, 12hv, 12he and the
本実施の形態のように、制御回路を備える半導体装置が搭載された電子装置の信頼性を向上させるためには、半導体装置に形成された制御回路の動作信頼性を向上させる必要がある。このため、半導体装置のノイズ耐性を向上させて、制御回路が安定的に動作するように構成する必要がある。 In order to improve the reliability of an electronic device in which a semiconductor device including a control circuit is mounted as in this embodiment, it is necessary to improve the operation reliability of the control circuit formed in the semiconductor device. For this reason, it is necessary to improve the noise tolerance of the semiconductor device so that the control circuit operates stably.
また、電子装置の汎用性を向上させる観点からは、比較的広い範囲の周波数帯において、ノイズの伝送を抑制可能なノイズ対策が好ましい。回路のノイズ耐性を向上させるためには、まず、ノイズ耐性を向上させる対象である周波数帯のうち、ノイズの伝搬量が大きくなる周波数帯において、回路のインピーダンス値を低減するようなバイパスコンデンサをノイズ対策の対象になる配線経路に接続する方法が有効である。ノイズ対策の対象になる二本の配線経路の間にコンデンサを接続することにより、コンデンサの静電容量の値に応じた周波数帯において、回路のインピーダンスを低減させることができる。 Further, from the viewpoint of improving the versatility of the electronic device, it is preferable to take measures against noise that can suppress noise transmission in a relatively wide frequency band. In order to improve the noise immunity of a circuit, first of all, a bypass capacitor that reduces the impedance value of the circuit in the frequency band where the amount of noise propagation is increased among the frequency bands targeted for noise immunity improvement. It is effective to connect to the wiring route that is the target of countermeasures. By connecting a capacitor between two wiring paths that are subject to noise countermeasures, the impedance of the circuit can be reduced in a frequency band corresponding to the capacitance value of the capacitor.
例えば、図3に示す例の場合、回路のノイズ伝搬に大きな影響を与える部品として、半導体装置20が挙げられる。半導体装置20の反共振周波数に近い周波数帯では、回路のインピーダンス値が急激に大きくなり、ノイズが伝搬され易くなる(言い換えればノイズ耐性が低下する)。反共振周波数とは、ある部品(上記の例の場合、半導体装置20)を抵抗成分R、容量成分C、およびインダクタ成分Lの並列共振回路として考えた時の共振周波数の値f0であって、f0=1/2π(LC)1/2の式により得られる。並列共振回路では、共振周波数において、流れる電流が互いに打ち消し合い、共振回路の外部からみると、電流値が最小になるので、見かけ上のインピーダンスが最大化する。
For example, in the case of the example shown in FIG. 3, the
そこで、半導体装置20の反共振周波数の近傍でインピーダンスを低減する電気的特性を有するバイパスコンデンサを、図8に示す電源線11Vと出力線11Aとの間に挿入すれば、電源線11Vや出力線11Aを介して伝搬される、半導体装置20に起因するノイズの量を低減できる。ただし、本願発明者の検討によれば、配線およびバイパスコンデンサのレイアウトによっては、所定の周波数帯におけるインピーダンスの低減効果が得られないことが判った。この検討結果については後で詳細に説明する。
Therefore, if a bypass capacitor having an electrical characteristic for reducing the impedance in the vicinity of the anti-resonance frequency of the
また、図1に示すように、電子装置EDV1に電線を接続する場合、電線側(言い換えれば、図4に示す外部端子60側)からのノイズが半導体装置20に伝搬される影響を考慮する必要がある。また、図6に示すように、表面積が大きい外部端子60(図6参照)を搭載する場合、外部端子60自身のノイズ影響を考慮する必要がある。したがって、本実施の形態の回路のノイズ耐性を向上させるためには、半導体装置20の反共振周波数に近い周波数帯、および外部端子60(電線を接続した場合には電線の影響も考慮する)の反共振周波数に近い周波数帯においてインピーダンスを低減する必要がある。
Further, as shown in FIG. 1, when connecting an electric wire to the electronic device EDV1, it is necessary to consider the influence that noise from the electric wire side (in other words, the
そこで、本願発明者は、主要なノイズ源が複数ある場合のノイズ対策方法として、異なる周波数特性を有する複数のバイパスコンデンサを回路に接続し、複数のノイズ源の反共振周波数のそれぞれに近い周波数帯におけるノイズ耐性を向上させる方法について検討した。この場合、複数のノイズ源の反共振周波数の差が大きければ、複数種類の反共振周波数のそれぞれに対応したバイパスコンデンサを接続することができる。また、低い周波数でのノイズフィルタリングを行う場合には、回路にノイズフィルタリング用のインダクタを挿入しても良い。 Therefore, the inventor of the present application, as a noise countermeasure method when there are a plurality of main noise sources, connects a plurality of bypass capacitors having different frequency characteristics to the circuit, and a frequency band close to each of the anti-resonance frequencies of the plurality of noise sources. The method of improving the noise resistance in the slab was investigated. In this case, if the difference between the anti-resonance frequencies of the plurality of noise sources is large, a bypass capacitor corresponding to each of the plurality of types of anti-resonance frequencies can be connected. In addition, when performing noise filtering at a low frequency, an inductor for noise filtering may be inserted into the circuit.
なお、本実施の形態のように、複数の配線が互いに沿って延びるように並走させる場合、隣り合う配線間に容量結合が生じる。そこで、並走するペア配線の間に生じる容量をバイパスコンデンサとして利用する技術について検討した。しかし、例えば、配線幅を0.2mm、配線間距離を0.1mmとして、並走する二つの配線以外の影響を無視して考えた場合、並走距離(二つの配線が互いに沿うように延びる距離)が30mmとした場合でも、0.8pF(ピコファラッド)程度の容量値になる。この程度の容量値では、ノイズフィルタリング用のバイパスコンデンサとしての効果が得られ難い。したがって、ノイズフィルタリング用のバイパスコンデンサを設ける場合、セラミックコンデンサや電解コンデンサなど、0.001μF以上の容量が得られるコンデンサを使用することが好ましい。 Note that, when a plurality of wirings run parallel to each other as in this embodiment, capacitive coupling occurs between adjacent wirings. In view of this, a technology for using the capacitance generated between parallel wirings as a bypass capacitor was studied. However, for example, assuming that the wiring width is 0.2 mm and the distance between the wirings is 0.1 mm and ignoring the effects other than the two wirings that run in parallel, the parallel running distance (the two wirings extend along each other). Even when the distance is 30 mm, the capacitance value is about 0.8 pF (picofarad). With such a capacitance value, it is difficult to obtain an effect as a noise filtering bypass capacitor. Therefore, when providing a noise filtering bypass capacitor, it is preferable to use a capacitor capable of obtaining a capacity of 0.001 μF or more, such as a ceramic capacitor or an electrolytic capacitor.
また、ノイズ対策用の電子部品の数が増加すると、電子部品を配線基板上に搭載するためのスペースが必要になる。そこで、本願発明者はノイズ対策部品の数の削減について検討を行った。この検討の結果、例えば図3に示す本実施の形態の電子装置EDV1のように、配線基板10における、バイパスコンデンサ(コンデンサ30)と配線12v、12aのレイアウトを工夫することにより、コンデンサ30のインピーダンス低減効果によって、半導体装置20に起因するノイズの伝搬、および外部端子60(図4参照)に起因するノイズの伝搬を低減できることが判った。
Further, when the number of electronic parts for noise suppression increases, a space for mounting the electronic parts on the wiring board is required. Therefore, the inventor of the present application examined the reduction of the number of noise countermeasure parts. As a result of this examination, the impedance of the
以下、図23に示す検討例の電子装置Eh1と、図3に示す本実施の形態の電子装置EDV1を参照しながら説明する。なお、以下の説明では、電子装置Eh1に関し、図3に示す電子装置EDV1との相違点を中心に説明する。したがって、電子装置Eh1に関し、以下で説明する部分以外の部分は、上記した電子装置EDV1の説明と同様である。 Hereinafter, description will be made with reference to the electronic device Eh1 of the examination example shown in FIG. 23 and the electronic device EDV1 of the present embodiment shown in FIG. In the following description, the electronic device Eh1 will be described focusing on differences from the electronic device EDV1 shown in FIG. Accordingly, with respect to the electronic device Eh1, the portions other than the portions described below are the same as those described above for the electronic device EDV1.
図23に示す電子装置Eh1は、配線基板10hに形成された電源線11V、出力線11Aおよび配線経路11Eのパターンの形状、および配線基板10hに搭載された電子部品の位置関係が図3に示す電子装置EDV1と相違する。
In the electronic device Eh1 shown in FIG. 23, the pattern of the
電子装置Eh1では、電源線11Vを構成する導体パターン12hv、および出力線11Aを構成する導体パターン12haのそれぞれは、大面積の導体パターンになっている。配線基板10hの主面10tの大部分(少なくとも半分以上であって、図23に示す例では2/3以上)は、導体パターン12hvまたは導体パターン12haにより覆われている。
In the electronic device Eh1, each of the conductor pattern 12hv constituting the
また、図3に示す電子装置EDV1の場合、配線12vおよび配線12aのそれぞれの延在方向に沿って、外部端子60(図4参照)、コンデンサ30、および半導体装置20が順に接続されている。一方、図23に示す電子装置Eh1の場合、電子装置EDV1程明確な接続順序は無いが、部品の配置としては、コンデンサ30と外部端子60との間に半導体装置20が配置されている。なお、電子装置Eh1の場合にも、回路の接続関係としては、図8に示す電子装置EDV1の回路図と同様に表すことができる。
In the electronic device EDV1 shown in FIG. 3, the external terminal 60 (see FIG. 4), the
電子装置Eh1の場合、導体パターン12hvおよび導体パターン12haの面積を大きくすることで、電源線11Vおよび出力線11Aの抵抗値を低減することができる。ところが、電子装置Eh1について図2に示すノイズ耐性の試験を行った結果、一部の周波数帯において、制御回路の誤動作が発生することが判った。
In the case of the electronic device Eh1, the resistance values of the
上記の試験において、制御回路の誤動作が発生した理由としては以下の理由が考えられる。すなわち、電子装置Eh1のように、半導体装置20と外部端子60との間にコンデンサ30が設けられていない場合、コンデンサ30を介さずにノイズが伝搬されてしまうため、コンデンサ30によるノイズ低減の効果が得られなかったと考えられる。
In the above test, the following reasons can be considered as the reason why the control circuit malfunctioned. That is, when the
次に、図24に示すように、半導体装置20と外部端子60との間にコンデンサ30を配置した電子装置Eh2について、ノイズ伝搬量の低減効果の評価を行った。図24に示す電子装置Eh2は、コンデンサ30の配置が異なっている点、および外部端子60が配線上に搭載されている点で図23に示す電子装置Eh1と相違する。上記相違点以外は、図23に示す電子装置Eh1と同様なので、重複する説明は省略する。
Next, as shown in FIG. 24, the noise propagation amount reduction effect was evaluated for the electronic device Eh <b> 2 in which the
ノイズ伝搬量の低減効果は、図2を用いて説明した試験方法の他、周波数と回路のインピーダンスの相関図を用いて評価することができる。すなわち、インピーダンスが局所的に高くなる周波数があればその周波数帯ではノイズが伝搬され易いことを意味する。また、周波数とインピーダンスの相関図において、反共振周波数の近傍におけるインピーダンスのピーク値が小さくなれば、ノイズ耐性が向上したと考えることができる。 The effect of reducing the amount of noise propagation can be evaluated using a correlation diagram of frequency and circuit impedance in addition to the test method described with reference to FIG. That is, if there is a frequency where the impedance is locally high, it means that noise is easily propagated in that frequency band. In addition, in the correlation diagram between the frequency and the impedance, it can be considered that the noise resistance is improved if the peak value of the impedance in the vicinity of the anti-resonance frequency becomes small.
図24に示す電子装置Eh2の場合、図23に示す電子装置Eh1と比較すると、周波数とインピーダンスの相関図において、インピーダンスのピーク値を若干ではあるが、低減できることが判った。これは、半導体装置20と外部端子60との間にコンデンサ30を配置することにより、コンデンサを介さずに伝搬されるノイズの量を低減できたためと考えられる。したがって、コンデンサ30を迂回して、外部端子60と半導体装置20とを電気的に接続する経路を少なくすれば、コンデンサ30によるインピーダンスの低減効果を増加させることができる。
In the case of the electronic device Eh2 shown in FIG. 24, it was found that the peak value of the impedance can be slightly reduced in the correlation diagram between the frequency and the impedance, as compared with the electronic device Eh1 shown in FIG. This is considered because the amount of noise propagated without passing through the capacitor can be reduced by disposing the
また、本願発明者の検討によれば、図24に示す電子装置Eh2に対して、さらにノイズ耐性を向上させる余地があることが判った。本願発明者は、バイパスコンデンサが挿入される二つの配線経路間の位相差に着目した。例えば、図24に示す電子装置Eh2の場合、外部端子60に接続される接続部15からコンデンサ30に接続される接続部14までの経路は、電源線11Vおよび出力線11Aのそれぞれの配線経路距離が短いので、外部端子60とコンデンサ30との間での位相差の発生を抑制できる。しかし、コンデンサ30と半導体装置20との間では、導体パターン12hv、12haのパターン幅が太く、伝送経路が安定しないため、電源線11Vと出力線11Aとの間で位相差が発生し易い。この結果、半導体装置20に電源線11Vと出力線11Aとの位相差に起因するノイズが伝搬され易くなって、電子装置Eh2全体としてのノイズ耐性が低下する原因となる。
Moreover, according to examination of this inventor, it turned out that there exists room to improve noise tolerance further with respect to the electronic device Eh2 shown in FIG. The inventor of the present application paid attention to the phase difference between two wiring paths in which bypass capacitors are inserted. For example, in the case of the electronic device Eh2 shown in FIG. 24, the path from the
一方、図3に示すように、本実施の形態の電子装置EDV1では、電源線11Vを構成する配線12vと出力線11Aを構成する配線12aとが互いに沿って延びるように配置されている。なお、図3に示すように、外部端子60(図4参照)に接続される接続部15と重なる部分では、配線12vと配線12aは互いに異なる方向に延びている。しかし、コンデンサ30と半導体装置20とを接続する接続部14と接続部13との間では、配線12vと配線12aとは互いに沿って延びている。また、外部端子60とコンデンサ30とを接続する接続部14と接続部15の間の大部分において、配線12vと配線12aとが互いに沿って延びている。詳しくは、接続部14と接続部15(接続部14までの配線経路距離が最も近い接続部15)の間の領域では、配線12vと配線12aの配線経路のうちの半分以上において、配線12vと配線12aとが互いに沿って延びている。
On the other hand, as shown in FIG. 3, in the electronic device EDV1 of the present embodiment, the
このように、配線12vと配線12aとが互いに沿って延びるように配置されていれば、電源線11Vと出力線11Aとの間で位相差が生じることを抑制できる。この結果、電子装置EDV1ではノイズ耐性を向上させることができる。
Thus, if the
また、半導体装置20にノイズが伝搬されることを抑制する観点からは、コンデンサ30と半導体装置20との間で位相差が生じることを抑制するのが特に重要である。そこで、コンデンサ30と半導体装置20との配線経路距離はできるだけ短くすることが好ましい。一方、コンデンサ30と外部端子60(図4参照)との配線経路距離が長くなった場合、コンデンサ30と外部端子60との間で位相差が生じる可能性はある。しかし、コンデンサ30と外部端子60との間で位相差が生じた場合でも、その位相差に起因するノイズが極端に大きくなければ、コンデンサ30によりノイズ成分はフィルタリングされる。したがって、位相差に起因するノイズが、半導体装置20に伝搬されることは抑制できる。つまり、コンデンサ30と外部端子60との間の配線経路距離を短くすることは、コンデンサ30と半導体装置20の配線経路距離を短くすることより優先順位が低い。
Further, from the viewpoint of suppressing the propagation of noise to the
また、詳細は後述するが、本実施の形態の電子装置EDV1では、コンデンサ30と外部端子60との間の配線経路距離を調整することにより、半導体装置20側の反共振周波数の値と外部端子60側の反共振周波数の値とが近くなるようにして、一つのコンデンサ30により両方の反共振周波数付近でのインピーダンスを低減している。
Although details will be described later, in the electronic device EDV1 of the present embodiment, the value of the anti-resonance frequency on the
このため、本実施の形態では、図3に示すコンデンサ30と半導体装置20とを接続する配線経路の配線経路距離が、コンデンサ30と外部端子60とを接続する配線経路距離よりも短くなっている。詳しくは、図9に示す配線12aのうち、接続部13aと接続部14aとの間の配線経路距離11a1は、接続部15aと接続部14aとの間の配線経路距離11a2、および配線12vの接続部15vと接続部14vとの間の配線経路距離11v2、のそれぞれよりも短い。また、図9に示す配線12aのうち、接続部13vと接続部14vとの間の配線経路距離11v1は、接続部15vと接続部14vとの間の配線経路距離11v2、および配線12aの接続部15aと接続部14aとの間の配線経路距離11a2、のそれぞれよりも短い。
Therefore, in the present embodiment, the wiring path distance of the wiring path connecting the
なお、図9に示すように各接続部間の配線経路距離は、各接続部の中心を結ぶ経路距離として定義される。また、図9に示すように接続部15aが複数個ある場合には、複数の接続部15aのうち、最も接続部14aまでの配線経路距離が短い接続部15aから接続部14aまでの経路距離が、配線経路距離11a2として定義される。同様に、接続部15vが複数個ある場合には、複数の接続部15vのうち、最も接続部14vまでの配線経路距離が短い接続部15vから接続部14vまでの経路距離が、配線経路距離11v2として定義される。
In addition, as shown in FIG. 9, the wiring route distance between each connection part is defined as a route distance which connects the center of each connection part. Also, as shown in FIG. 9, when there are a plurality of
本実施の形態のように、図3に示すコンデンサ30と半導体装置20とを接続する配線12の配線経路距離を短くすれば、コンデンサ30と半導体装置20との間で配線12aと配線12vとの間に位相差が生じることを抑制できる。例えば位相差を生じにくくする観点からは、各配線経路のインピーダンスを揃えることが好ましいので、図9に示す配線経路距離11a1と配線経路距離11v1とが等しくなっていることが特に好ましい。しかし、接続部13a、13vの位置および形状は、半導体装置20(図3参照)の端子22(図3および図5参照)の構造に対応して決定される。このため、図9に示すように配線経路距離11a1と配線経路距離11v1とが等しくならない場合もある。しかし、本実施の形態によれば、配線経路距離11a1と配線経路距離11v1はそれぞれ短いので、大きな位相差は生じにくい。したがって、本実施の形態によれば、図3に示すコンデンサ30と半導体装置20とを接続する配線経路に生じる位相差に起因するノイズ耐性の低下を抑制できる。
If the wiring path distance of the
また、本願発明者の検討によれば、図9に示す配線経路距離11a1、11v1を固定して、配線経路距離11a2、11v2の長さを調節することにより、図3に示す半導体装置20側および図4に示す外部端子60側の反共振周波数を近づけることで、ノイズ対策用のコンデンサ30の数を減らせることが判った。
Further, according to the study of the present inventor, by fixing the wiring path distances 11a1 and 11v1 shown in FIG. 9 and adjusting the lengths of the wiring path distances 11a2 and 11v2, the
上記したように、半導体装置20側および外部端子60側の両方に、ノイズ影響が大きい部品が存在する場合、複数の反共振周波数のそれぞれに対してノイズ対策を施す必要がある。また、複数の反共振周波数のそれぞれの値が近い値になると、お互いの影響により、回路のインピーダンス値が反共振周波数の近傍でさらに大きくなる。このため、複数の
反共振周波数が存在する回路のノイズ耐性を向上させるためには、複数の反共振周波数の値が離れた値になるようにして、複数の反共振周波数のそれぞれに対応したインピーダンス低減特性(言い換えれば容量値)を備えるバイパスコンデンサを接続する方法が考えられる。
As described above, when there are components with a large noise influence on both the
しかし、本願発明者の検討によれば、本実施の形態のように、コンデンサ30を迂回して、外部端子60と半導体装置20とを電気的に接続する経路を少なくすれば、複数の反共振周波数の値が近い場合でも、コンデンサ30によりインピーダンスを低減できることが判った。すなわち、本実施の形態の電子装置EDV1では、一つのコンデンサ30で半導体装置20側の反共振周波数に係るインピーダンスの増加と、外部端子60側の反共振周波数に係るインピーダンスの増加を抑制している。例えば、本実施の形態の場合、図3に示す半導体装置20側の反共振周波数は、265MHz(メガヘルツ)程度である。この時、図9に示す配線経路距離11a2および配線経路距離11v2の長さを調整すると、配線12a、12vのインダクタンスが変化するので、外部端子60側の反共振周波数の値を調整することができる。
However, according to the study by the present inventor, a plurality of anti-resonances can be obtained by bypassing the
このように、ノイズ対策用の電子部品(コンデンサ30)の数を低減できれば、電子部品の実装面積を小さくできるので、配線基板10の平面サイズを低減できる。あるいは、配線基板10が備える複数の配線12のレイアウトの自由度が増加するので、配線経路距離11a1、11a2、11v1、および配線経路距離11v2の関係を調整しやすくなる。言い換えれば、複数の反共振周波数の値が調整しやすくなる。また、電子部品の数が減少することにより、電子装置EDV1は組み立てが容易になるので、製造効率が向上する。また、電子部品の数が減少することにより、一部の部品の故障による回路の信頼性低下を防止できる。
Thus, if the number of electronic components (capacitors 30) for noise reduction can be reduced, the mounting area of the electronic components can be reduced, and the planar size of the
また、本実施の形態では、図3に示す配線12のうち、コンデンサ30の電極31に接続される接続部14の幅が、配線12の延在部の幅よりも狭くなっている。詳しくは、以下のように表現できる。
In the present embodiment, the width of the connecting
図10に示すように、出力線11Aを構成する配線12aは、接続部14aと接続部15a(図9参照)の間に配置され、方向DR1に沿って延びる延在部17a1を有している。また、電源線11Vを構成する配線12vは、接続部14vと接続部15v(図9参照)の間に配置され、方向DR1に沿って延びる延在部17v1を有している。ここで、接続部14aの方向DR1に直交する方向DR2における幅14waは、延在部17a1の方向DR2における幅17wa1よりも狭い。また、接続部14vの方向DR1における幅14wvは、延在部17v1の方向DR2における幅17wv1よりも狭い。
As shown in FIG. 10, the
電源線11Vや出力線11Aのインピーダンスを低減させる観点からは、配線12vや配線12aの幅は、ある程度太い方が良い。また、配線パターンの加工精度を考慮しても、ある程度太いパターンの方がパターニングし易い。一方、図3に示すコンデンサ30を介さずに(言い換えれば、コンデンサ30によりフィルタリングされずに)伝搬するノイズの量を低減する観点からは、コンデンサ30と配線12との接続部分を迂回する経路をできる限り少なくすることが好ましい。
From the viewpoint of reducing the impedance of the
そこで、本実施の形態では、図10に示すように接続部14aの幅14wa、および接続部14vの幅14wvのそれぞれを局所的に狭くすることで、コンデンサ30(図3参照)と配線12との接続部分を迂回する経路を低減している。また、配線12aのうち、配線経路距離が長い延在部17a1の幅17wa1を太くすることで、出力線11Aのインピーダンスを低減できる。同様に、配線12vのうち、配線経路距離が長い延在部17v1の幅17wv1を太くすることで、電源線11Vのインピーダンスを低減できる。
Therefore, in this embodiment, as shown in FIG. 10, the capacitor 14 (see FIG. 3), the
また、図10に示す例では、接続部14の幅は、接続部14と接続部13との間の延在部の幅よりも狭い。詳しくは、図10に示すように、出力線11Aを構成する配線12aは、接続部14aと接続部13aの間に配置され、方向DR1に沿って延びる延在部17a2を有している。また、電源線11Vを構成する配線12vは、接続部14vと接続部13vの間に配置され、方向DR1に沿って延びる延在部17v2を有している。ここで、接続部14aの方向DR2における幅14waは、延在部17a2の方向DR2における幅17wa2よりも狭い。また、接続部14vの方向DR1における幅14wvは、延在部17v2の方向DR2における幅17wv2よりも狭い。
In the example shown in FIG. 10, the width of the
このように、延在部17a2の幅17wa2を接続部14aの幅14waよりも太くし、延在部17v2の幅17wv2を接続部14vの幅14wvよりも太くすることで、図3に示す半導体装置20とコンデンサ30とを接続する配線経路のインピーダンスを低減できる。
As described above, the width 17wa2 of the extending portion 17a2 is made thicker than the width 14wa of the connecting
また、本実施の形態では、配線12aの接続部14aの幅14waは、配線12vの延在部17v1の幅17wv1および延在部17v2の幅17wv2よりも狭くなっている。また、配線12vの接続部14vの幅14wvは、配線12aの延在部17a1の幅17wa1および延在部17a2の幅17wa2よりも狭くなっている。
In the present embodiment, the width 14wa of the connecting
また、図10に示すように、配線12aの接続部14aの幅14waは、半導体装置20(図3参照)の端子22a(図3参照)に接続される接続部13aの方向DR2における幅13waよりも狭い。接続部14aの幅14waが十分に狭ければ、接続部13aの幅13waを太くしてもノイズ成分がコンデンサ30(図3参照)を迂回する配線経路は生じない。また、接続部13aの幅13waを太くすることにより、図3に示す端子22aの実装信頼性を向上させることができる。
As shown in FIG. 10, the width 14wa of the
同様に、配線12vの接続部14vの幅14wvは、半導体装置20(図5参照)の端子22v(図5参照)に接続される接続部13vの方向DR2における幅13wv(図9参照)よりも狭い。接続部13vは、図5に示す半導体装置20に電源電位を供給する経路として機能するほか、半導体装置を固定する固定部としても機能する。したがって接続部13vの幅13wvを太くすることにより、接続部13vの面積が増大するので、半導体装置20の実装信頼性が向上する。
Similarly, the width 14wv of the
なお、図示は省略するが、本実施の形態に対する変形例として、図10に示す幅14waが幅17wa1や幅17wa2と同じ、あるいは、幅17wa1や幅17wa2より広くても良い。また、図10に示す幅14wvが幅17wv1や幅17wv2と同じ、あるは幅17wv1や幅17wv2より広くても良い。例えば、図3に示すコンデンサ30の電極31の実装面のサイズによっては、幅14wa、14wvをできる限り小さくしても、幅17wa1、17wa2、17wv1、17wv2と同程度になる場合も考えられる。
Although illustration is omitted, as a modification to the present embodiment, the width 14wa shown in FIG. 10 may be the same as the width 17wa1 or the width 17wa2, or may be wider than the width 17wa1 or the width 17wa2. Further, the width 14wv shown in FIG. 10 may be the same as the width 17wv1 and the width 17wv2, or may be wider than the width 17wv1 and the width 17wv2. For example, depending on the size of the mounting surface of the
次に、周波数とインピーダンスの相関図を用いて、ノイズ耐性を向上させる効果について説明する。図11は、セラミックコンデンサと、アルミ電解コンデンサの周波数とインピーダンスに係る特性曲線を示す説明図である。また、図12は、図3に示す電子装置において、ノイズ対策用のコンデンサとして電解コンデンサを使用した場合と、セラミックコンデンサを使用した場合との特性曲線を比較する説明図である。また、図25は、図23に示す電子装置において、ノイズ対策用のコンデンサとして電解コンデンサを使用した場合と、セラミックコンデンサを使用した場合との特性曲線を比較する説明図である。 Next, the effect of improving noise resistance will be described using a correlation diagram of frequency and impedance. FIG. 11 is an explanatory diagram showing characteristic curves related to the frequency and impedance of a ceramic capacitor and an aluminum electrolytic capacitor. FIG. 12 is an explanatory diagram for comparing the characteristic curves when an electrolytic capacitor is used as a noise countermeasure capacitor and when a ceramic capacitor is used in the electronic device shown in FIG. FIG. 25 is an explanatory diagram for comparing the characteristic curves between the case where an electrolytic capacitor is used as a noise countermeasure capacitor and the case where a ceramic capacitor is used in the electronic device shown in FIG.
なお、図11、図12、および図25のそれぞれは、横軸に周波数、縦軸にインピーダンスをそれぞれ対数目盛で表した両対数グラフである。また、図11では、一例として、33μF(マイクロファラッド)のセラミックコンデンサの特性曲線30Cを実線で示し、33μFのアルミ電解コンデンサの特性曲線30Eを点線で示している。同様に、図12および図25でもバイパスコンデンサとして、セラミックコンデンサを用いた特性曲線を実線で、電解コンデンサを用いて特性曲線を点線で示している。
Each of FIGS. 11, 12, and 25 is a log-log graph in which the horizontal axis represents frequency and the vertical axis represents impedance on a logarithmic scale. In FIG. 11, as an example, a
本実施の形態では、図3に示すように、ノイズ対策用のバイパスコンデンサとして、セラミックコンデンサを用いている。セラミックコンデンサの場合、例えば、同じ容量の電解コンデンサと比較して、等価直列抵抗(ESR)や寄生インダクタンス(ESL)の値を小さくすることができる。このため、周波数が高い領域では特に、セラミックコンデンサの方が、インピーダンス低減効果が高い。例えば、図11に示す例では、10kHz(キロヘルツ)程度以上の周波数帯において、特性曲線30Cの方が特性曲線30Eよりインピーダンスが小さくなる。つまり、10kHzよりも大きい周波数帯においては、セラミックコンデンサの方が電解コンデンサよりもノイズ耐性を低減させ易いことが判る。
In the present embodiment, as shown in FIG. 3, a ceramic capacitor is used as a noise reduction bypass capacitor. In the case of a ceramic capacitor, for example, the equivalent series resistance (ESR) and the parasitic inductance (ESL) can be reduced as compared with an electrolytic capacitor having the same capacity. For this reason, especially in the region where the frequency is high, the ceramic capacitor has a higher impedance reduction effect. For example, in the example shown in FIG. 11, in the frequency band of about 10 kHz (kilohertz) or more, the
なお、図11に示す例では、一例として33μFのコンデンサの特性曲線を示しているが、容量値が等しければ、セラミックコンデンサと電解コンデンサの特性曲線の関係は、他の容量値であっても図11に示す例と同様である。すなわち、10kHzを超えるような周波数帯では、セラミックコンデンサの方が電解コンデンサよりもノイズ耐性を低減させ易い。 In the example shown in FIG. 11, a characteristic curve of a 33 μF capacitor is shown as an example. However, if the capacitance values are equal, the relationship between the characteristic curves of the ceramic capacitor and the electrolytic capacitor is not limited even if other capacitance values are used. This is the same as the example shown in FIG. That is, in a frequency band exceeding 10 kHz, the ceramic capacitor is easier to reduce noise resistance than the electrolytic capacitor.
また、図25に示すように、図23に示す電子装置Eh1が有するコンデンサ30の位置にノイズ対策用のバイパスコンデンサを接続する場合、セラミックコンデンサと電解コンデンサとでは、インピーダンスの低減効果に大きな差は生じない。一方、図12に示すように図3に示す電子装置EDV1が有するコンデンサ30の位置にノイズ対策用のバイパスコンデンサを接続する場合、電解コンデンサよりセラミックコンデンサの方がインピーダンスを大幅に低減させることができる。例えば、図12に示す例では、特性曲線30Cにおけるインピーダンス値のピーク30CPは、特性曲線30Eにおけるインピーダンス値のピーク30EPに対して、半分以下になっている。また、特性曲線30Cは、ピーク30CP以外の周波数帯においても、特性曲線30EPと比較して、インピーダンス値が低減している。
Further, as shown in FIG. 25, when a noise countermeasure bypass capacitor is connected to the position of the
図25と図12の比較により、本実施の形態のように、ノイズをフィルタリングし易い構造でコンデンサ30(図3参照)を接続する場合、特に、セラミックコンデンサを用いると有効であることが判る。 A comparison between FIG. 25 and FIG. 12 shows that when a capacitor 30 (see FIG. 3) is connected with a structure that easily filters noise as in the present embodiment, it is particularly effective to use a ceramic capacitor.
また、図12に示すピーク30CPのインピーダンスは、図25に示すピーク30CPhやピーク30EPhと比較して、1/10以下(例えばピーク30CPはピーク30CPhの7%程度)になっている。また、図12に示すピーク30EPのインピーダンスは、図25に示すピーク30CPhやピーク30EPhと比較して、1/5以下(例えばピーク30EPはピーク30CPhの17%程度)になっている。このように、本実施の形態によれば、反共振周波数の周辺でピークになるインピーダンスの値を低減できるので、電子装置のノイズ耐性を向上させることができる。 Further, the impedance of the peak 30CP shown in FIG. 12 is 1/10 or less (for example, the peak 30CP is about 7% of the peak 30CPh) as compared with the peak 30CPh and the peak 30EPh shown in FIG. Further, the impedance of the peak 30EP shown in FIG. 12 is 1/5 or less (for example, the peak 30EP is about 17% of the peak 30CPh) compared to the peak 30CPh and the peak 30EPh shown in FIG. Thus, according to the present embodiment, the impedance value that peaks around the anti-resonance frequency can be reduced, so that the noise resistance of the electronic device can be improved.
(変形例)
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
(Modification)
As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the above embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
例えば上記実施の形態で説明した電子装置EDV1は、図8に示すように発振回路を構成するコンデンサ40やダイオード50が出力線11Aに接続されている。しかし、コンデンサ40やダイオード50は、回路によっては接続されていなくても良い。図13は図3に対する変形例の電子装置を示す平面図である。
For example, in the electronic device EDV1 described in the above embodiment, as shown in FIG. 8, a
図13に示す電子装置EDV2は、外部端子60用の接続部15とコンデンサ30用の接続部14との間、およびコンデンサ30の接続部14と半導体装置20用の接続部13との間に、他の電子部品が接続されていない点で図3〜図8に示す電子装置EDV1と相違する。
The electronic device EDV2 shown in FIG. 13 is between the
詳しくは、電子装置EDV2が備える出力線11Aを構成する配線12aは、接続部15aと接続部14aとの間に他の電子部品(外部端子60およびコンデンサ30以外の電子部品)が接続されていない。また、電子装置EDV2が備える電源線11Vを構成する配線12vは、接続部15vと接続部14vとの間に他の電子部品(外部端子60およびコンデンサ30以外の電子部品)が接続されていない。これにより、外部端子60とバイパスコンデンサであるコンデンサ30との間の配線経路において、出力線11Aと電源線11Vとの間に他の電子部品に起因する位相差が生じることを抑制できる。
Specifically, in the
また、電子装置EDV2が備える出力線11Aを構成する配線12aは、接続部13aと接続部14aとの間に他の電子部品(半導体装置20およびコンデンサ30以外の電子部品)が接続されていない。また、電子装置EDV2が備える電源線11Vを構成する配線12vは、接続部13vと接続部14vとの間に他の電子部品(半導体装置20およびコンデンサ30以外の電子部品)が接続されていない。これにより、半導体装置20とバイパスコンデンサであるコンデンサ30との間の配線経路において、出力線11Aと電源線11Vとの間に他の電子部品に起因する位相差が生じることを抑制できる。
In addition, in the
また、図3に示す電子装置EDV1の例では、出力線11Aと電源線11Vとを跨ぐようにコンデンサ30を搭載した実施態様を説明した。しかし、バイパスコンデンサを搭載する二つの配線経路の例には、種々の変形例がある。図14は、図3に対する他の変形例の電子装置を示す平面図である。なお、図14では、電源線11V、出力線11A、および基準電位線(配線経路、入力線)11Gのそれぞれの区別を見やすくするため、平面図であるが、各配線経路にハッチングを付して示している。
In the example of the electronic device EDV1 shown in FIG. 3, the embodiment in which the
図14に示す電子装置EDV3が有する半導体装置20Aは、端子22の数、およびレイアウトが図3に示す電子装置EDV1が備える半導体装置20と相違する。半導体装置20Aは、電源電位を供給するための端子22vを複数個備えている。また、半導体装置20Aは、封止体の一方の側面から複数の端子22vが突出し、封止体の反対側の側面から別の複数の端子22が突出する、所謂SOP(Small Outline Package)の構造になっている。また、図14に示す電子装置EDV3は、電源線11V、出力線11Aに加えて、半導体装置20Aに基準電位GND(図1参照)を供給する基準電位線11Gを備えている点で、図3に示す電子装置EDV1と相違する。また、電子装置EDV1は、出力線11Aと基準電位線11Gとの間、および電源線11Vと基準電位線11Gとの間のそれぞれに、コンデンサ30が接続されている。詳しくは、配線12aと配線12g1に跨ってコンデンサ30agが搭載され、配線12vと配線12g2に跨ってコンデンサ30vgが搭載されている。
The
図14に示す例では、基準電位線11Gは、配線12aに沿って延びる配線12g1と、配線12vに沿って延びる配線12g2とを有している。配線12g1と配線12g2とは、図14に示す例では、配線12g1と配線12電気的に接続されている。ただし、変形例として、配線12g1および配線12g2がそれぞれ独立して外部端子60および半導体装置20に接続されていても良い。また、配線12g1および配線12g2のそれぞれは、半導体装置20の端子22gが接続される接続部13g、コンデンサ30の電極31gが接続される接続部14g、および外部端子60が接続される接続部15gを有している。言い換えれば、接続部13g、接続部14gおよび接続部15gのそれぞれは、配線12g1および配線12g2を介して相互に電気的に接続されている。
In the example illustrated in FIG. 14, the reference
電子装置EDV3の場合、出力線11Aを構成する配線12aと、基準電位線11Gを構成する配線12g1とが互いに沿って延びるように配置されている。また、電源線11Vを構成する配線12vと基準電位線11Gを構成する配線12g2とが互いに沿って延びるように配置されている。そして、出力線11Aと基準電位線11Gから成るペアの配線経路、および電源線11Vと基準電位線11Gから成るペアの配線経路は、それぞれ図3に示す電子装置EDV1を用いて説明した出力線11Aと電源線11Vからなるペアの配線経路と同様のノイズ対策が施されている。
In the case of the electronic device EDV3, the
すなわち、配線12aは、接続部15aと接続部13aとの間に、コンデンサ30agが接続される接続部14aを備えている。また、配線12g1は、接続部15gと接続部13gとの間に、コンデンサ30agが接続される接続部14gを備えている。また、配線12aのうち、接続部13aと接続部14aとの配線経路距離は、接続部14aと接続部15aとの配線経路距離、および接続部14gと接続部15gとの配線経路距離より短い。また、配線12g1のうち、接続部13gと接続部14gとの配線経路距離は、接続部14aと接続部15aとの配線経路距離、および接続部14gと接続部15gとの配線経路距離より短い。
That is, the
したがって、出力線11Aと基準電位線11Gから成るペアの配線経路では、図3に示す電子装置EDV1で説明した出力線11Aと電源線11Vとから成るペアの配線経路と同様に、ノイズ耐性を向上させることができる。
Therefore, in the paired wiring path composed of the
また、図14に示すように、配線12vは、接続部15vと接続部13vとの間に、コンデンサ30vgが接続される接続部14vを備えている。また、配線12g2は、接続部15gと接続部13gとの間に、コンデンサ30vgが接続される接続部14gを備えている。また、配線12vのうち、接続部13vと接続部14vとの配線経路距離は、接続部14vと接続部15vとの配線経路距離、および接続部14gと接続部15gとの配線経路距離より短い。また、配線12g2のうち、接続部13gと接続部14gとの配線経路距離は、接続部14vと接続部15vとの配線経路距離、および接続部14gと接続部15gとの配線経路距離より短い。
Further, as shown in FIG. 14, the
したがって、電源線11Vと基準電位線11Gから成るペアの配線経路では、図3に示す電子装置EDV1で説明した出力線11Aと電源線11Vとから成るペアの配線経路と同様に、ノイズ耐性を向上させることができる。
Therefore, in the paired wiring path composed of the
また、図14に示すように、半導体装置20が、複数の電源電位用の端子22vを有していても良い。図14に示す例では、配線12vは、半導体装置20と接続する先端部分に複数の接続部13vを有している。また、図14に示す例では、配線12vは、複数の接続部13vと一つの接続部14vとの間に分岐部12jcを有している。配線12vのように配線12を途中で分岐する場合には、接続部14vから複数の接続部13vまでの配線経路距離ができる限り近い値になるようにすることが好ましい。したがって、図14に示すように、方向DR1に沿って複数の接続部13vが配列されている場合には、分岐部は、方向DR1において、複数の接続部13vの間に配置されていることが好ましい。
As shown in FIG. 14, the
ただし、電子装置EDV3では、上記した図3に示す電子装置EDV1と同様に、コンデンサ30が接続される接続部14と半導体装置20が接続される接続部13との配線経路距離を短くしている。このため、接続部13と接続部14との間において、ペアになる配線経路の間で配線経路の差が生じても位相差が生じにくい構造になっている。
However, in the electronic device EDV3, the wiring path distance between the connecting
また、上記した電子装置EDV1、EDV2、および電子装置EDV3では、外部端子60と半導体装置20とを接続する複数の配線のそれぞれが配線基板10の一方の主面10tに形成され、反対側の主面10b(図4参照)には形成されていない実施態様について説明した。しかし、図15に示す電子装置EDV4のように、配線12のうちの一部分が主面10t以外の面に形成されていても良い。図15は、図14に示す電子装置の変形例を示す平面図である。また、図16は、図15に示す基準電位用の配線のうち、配線12g3として示した配線に沿った拡大断面図である。なお、図15では見易さのため、配線基板10の主面10t以外の面に形成された配線12g3および配線12g4は、二点鎖線で模式的に示している。しかし、配線12g3および配線12g4の幅は、図15に示す配線12gの幅と同じである。
Further, in the electronic devices EDV1, EDV2, and electronic device EDV3 described above, each of a plurality of wirings that connect the
電子装置EDV4は、複数の配線12のうちの一部分が配線基板10の主面10b(図16参照)に形成されている点で、図14に示す電子装置EDV3と相違する。詳しくは、電子装置EDV4が有する回路は、図14に示す電子装置EDV4と同じである。しかし、電子装置EDV4は、半導体装置20Aのレイアウトが図14に示す電子装置EDV3と相違する。これに伴って複数の配線12のレイアウトも電子装置EDV3と相違する。
The electronic device EDV4 is different from the electronic device EDV3 shown in FIG. 14 in that a part of the plurality of
図15に示す例では、電源電位を供給する配線12vに沿って延びる配線12gの延長線上に複数の接続部13vのうちの一部が設けられている。このため、配線12gと接続部13vとが接触しないように、配線12gを迂回させる必要がある。ここで、図15に示すように、平面視において、半導体装置20Aを迂回するように配置された配線12g3の場合、コンデンサ30vgとの接続部14gから半導体装置20Aとの接続部13gまでの配線経路距離が接続部14vから接続部13vまでの配線経路距離と比較して長くなる。そこで、電子装置EDV4では、基準電位線11Gの一部分を主面10t以外の面(図16に示す主面10b)に形成し、配線経路距離の差を小さくしている。すなわち、配線12g4を介してコンデンサ30vgとの接続部14gから半導体装置20との接続部13gまでを電気的に接続している。これにより、電源線11Vおよび基準電位線11Gから成るペアの配線経路において、コンデンサ30vgと半導体装置20Aとの間の配線経路距離を短縮できるので、配線経路間の位相差を低減できる。
In the example shown in FIG. 15, a part of the plurality of
また、図15に示す例では、出力電位を伝送する配線12aの延長線上に複数の接続部13vのうちの一部が設けられている。このため、配線12aと接続部13vとが接触しないように、配線12aを迂回させる必要がある。ここで、上記したように、出力線11Aにおいて、接続部13aと接続部14aとの配線経路距離が十分に短ければ、接続部14aと接続部15aの配線経路距離は長くても良い。ただし、この場合、ペアを構成する配線経路間で生じる位相差を低減するため、ペアを構成する配線12が互いに沿って延びるように配置することが好ましい。
In the example shown in FIG. 15, a part of the plurality of
そこで、電子装置EDV1の配線12aは、図15に示すように、平面視において、半導体装置20Aの周囲を迂回するように形成されている。また、出力線11Aとの間でペアを構成する基準電位線11Gの一部分(配線12g3)は、図15および図16に示すように配線12aと厚さ方向に重なっている。言い換えれば、配線12aと配線12g3とは、図16に示すように配線基板10の基材10Bを介して並走している。このため、接続部14aと接続部15aの配線経路距離は長くなるが、ペアを構成する出力線11Aと基準電位線11Gとの間に生じる位相差を低減している。
Therefore, as shown in FIG. 15, the
なお、図16に示すように、主面10bに形成された配線12gと、主面10tに形成された配線12g3は、主面10tおよび主面10bのうち、一方から他方までを貫通する貫通孔に埋め込まれた導体パターンである、スルーホール配線12THを介して電気的に接続されている。図15に示す配線12g4は、断面図を図示していないが、図16に示す配線12g3と同様に、スルーホール配線12THを介して主面10t側の配線12gと電気的に接続されている。
As shown in FIG. 16, the
また、図示は省略するが、電子装置EDV4に対する更なる変形例として、出力線11Aの一部分を主面10t以外の面(例えば図16に示す主面10b)に形成し、図15に示す配線12g4と沿うように出力線11A用の配線を設けても良い。ただし、スルーホール配線12THは、他の配線12とは構造が異なるので、配線経路の途中でインピーダンスが変化するインピーダンス不連続点になり易い。したがって、出力線11Aや電源線11Vは、半導体装置20Aおよびコンデンサ30が実装される主面10t側のみで引き回されることが特に好ましい。言い換えれば、図16に示す主面10bには、出力線11Aを構成する配線12aおよび電源線11Vを構成する配線12vが形成されていないことが好ましい。
Although not shown, as a further modification to the electronic device EDV4, a part of the
また、図17に示す電子装置EDV5のように、複数のノイズ対策用のコンデンサ30が互いに隣り合うように配置されていても良い。図17は、図3に対する他の変形例を示す平面図である。電子装置EDV5は、出力線11Aと基準電位線11Gから成るペアの配線経路に跨って搭載されるコンデンサ30agと、および電源線11Vと基準電位線11Gから成るペアの配線経路に跨って搭載されるコンデンサ30vgとが互いに隣り合うように配置されている。
Further, as in the electronic device EDV5 shown in FIG. 17, a plurality of
この場合、図17に示すように、配線12gにおいて、コンデンサ30agに接続される接続部14gとコンデンサ30vgに接続される接続部14gは、兼用化されている。言い換えれば、配線12gが有する接続部14gの一部分には、コンデンサ30agが搭載され、接続部14gの他の一部分にはコンデンサ30vgが搭載されている。この場合、コンデンサ30ag、30vgの平面サイズによっては、接続部14gの面積を大きくする必要がある。このため、図17に示す例では、コンデンサ30の電極に接続される接続部14gの幅(図17に示す方向DR2における接続部14gの長さ)が、配線12gの延在部の幅(方向DR2における配線12gの延在部分の長さ)よりも広くなっている。このように、複数のコンデンサ30を隣り合うように配置する場合、接続部14gの幅が延在部の幅より広くなっていても、コンデンサ30を介さずにノイズが伝搬する原因にはなり難い。このため、電子装置EDV5では、接続部14gの幅が延在部の幅よりも広くなっていることにより、複数のコンデンサ30の実装信頼性を向上させることができる。
In this case, as shown in FIG. 17, in the
なお、電子装置EDV5では、複数の配線12の延在部の幅をそれぞれ同じ幅にしているが、複数の配線12のうちの一部(例えば配線12g)の延在部の幅を、他の配線12の延在部の幅よりも広くしても良い。この場合、複数のコンデンサ30を隣り合うように配置しても、接続部14gの幅が配線12gの延在部の幅よりも狭くなる実施態様にしても良い。
In the electronic device EDV5, the widths of the extending portions of the plurality of
ただし、配線12の延在部の幅が他の配線12の延在部の幅より広い場合、幅の広い配線12のインピーダンスは、他の配線12のインピーダンスと比較して小さい。そしてペアになる配線経路間のインピーダンスの差が大きくなれば、位相差が生じる原因になる。したがって、複数の配線12のうちの一部の配線12の延在部の幅が広い場合には、相対的に幅の広い配線12のインピーダンスを増加させる対策(例えば、配線経路距離を長くして配線インダクタンスを大きくする等の対策)を施して、インピーダンス値を近づけるようにすることが好ましい。
However, when the width of the extending portion of the
また、図17に示す電子装置EDV5が有する半導体装置20Bは、互いに隣り合って配置される複数の出力用の端子22aを有している。このように、複数の端子22が互いに隣り合って配置されている場合、配線12aの接続部13の面積を大きくして、一つの接続部13aに複数の端子22aが接続されるようにしても良い。図17に示す例では、配線12gの接続部13gから接続部14gまでの配線経路距離が短いので、接続部13aから接続部14aまでの配線経路距離との差が大きくなる。上記したように、接続部13aから接続部14aまでの配線経路距離が十分に短ければ、ペアになる配線経路間の位相差は大きくなり難い。しかし、電子装置EDV5のように、相対的に配線経路距離が長い出力線11Aを構成する接続部13gの面積が、相対的に配線経路距離が短い基準電位線11Gの接続部13gと比較して大きくなるように構成することにより、出力線11Aのインピーダンスを低減できる。この結果、出力線11Aと基準電位線11Gとの間に生じる位相差を低減できる。同様に、電子装置EDV5の場合、電源線11Vを構成する接続部13vの面積が接続部13gの面積より大きい。したがって、電源線11Vと基準電位線11Gとの間に生じる位相差を低減できる。
In addition, the
また、図18に示す電子装置EDV6や図19に示す電子装置EDV7が有する半導体装置20Cのように、出力電位用の複数の端子22aを有し、複数の端子22aのそれぞれから同じ電位が出力される場合、出力線11Aを分岐させても良い。図18および図19は、図3に対する他の変形例である電子装置を示す平面図である。
Further, like the semiconductor device 20C included in the electronic device EDV6 shown in FIG. 18 and the electronic device EDV7 shown in FIG. 19, the semiconductor device 20C has a plurality of
図18および図19に示す例では、出力線11Aは、接続部14aと複数の接続部13aとの間で分岐している。図18に示す電子装置EDV6の場合、配線12gは、電源線11Vとペアを構成する配線経路、および出力線11Aとペアを構成する配線経路を兼ねている。このため、図19に示す電子装置EDV7と比較して配線12の専有面積が小さいので、電子装置EDV6は小型化できる。
In the example illustrated in FIGS. 18 and 19, the output line 11 </ b> A is branched between the
一方、図19に示す電子装置EDV6は、出力線11Aとペアを構成する配線12g1と、電源線11Vとペアを構成する配線12g2とを有している。このように、配線12g1と配線12g2をそれぞれ形成することにより、配線レイアウトの自由度が向上する。また、配線12g1と配線12g2とは、半導体装置20Cと重なる位置で互いに電気的に接続されている。このため、出力用の配線12aにおいて、接続部14aと接続部13aの間の部分に沿って、基準電位用の配線12gが設けられている。したがって、電子装置EDV7は、電子装置EDV6と比較して、接続部13aから接続部14aまでの間において、配線経路間の位相差を低減できる。
On the other hand, the electronic device EDV6 shown in FIG. 19 includes a wiring 12g1 that forms a pair with the
また、図19に示すように電子装置EDV7の配線12g1と配線12g2とは、主面10t以外の面(例えば主面10tの反対側の主面)に形成された配線12g5を介して互いに接続されている。このように、配線12g1と配線12g2とを電気的に接続すれば、基準電位用の外部端子60を兼用化できる。
Further, as shown in FIG. 19, the wiring 12g1 and the wiring 12g2 of the electronic device EDV7 are connected to each other through a wiring 12g5 formed on a surface other than the
また、図20に示す電子装置EDV8が有する半導体装置20Dのように複数の端子22aのそれぞれから、互いに異なる電位が出力される場合には、互いに電気的に分離される出力線11A1および出力線11A2を有していても良い。図20は、図18に対する変形例を示す平面図である。
Further, when different potentials are output from each of the plurality of
電子装置EDV8が有する半導体装置20Dは、複数の端子22aからそれぞれ異なる電位が出力される。この場合、互いに電気的に分離された出力線11A1および出力線11A2を備えている必要がある。また、出力線11A1および出力線11A2のそれぞれに、ペアになる配線12を形成した場合、配線密度が高くなって、レイアウト上の制約が大きくなる。そこで、電子装置EDV8が有する、出力線11A1と出力線11A2との間には、基準電位線11Gが配置されている。また、出力線11A1の配線12a1と出力線11A2の配線12a2のそれぞれは、基準電位線11Gの配線12g1と互いに沿うように延びている。
The
また、電子装置EDV8は、出力線11A1と基準電位線11Gから成るペアの配線経路に跨って搭載されるコンデンサ30ag1と、および電源線11Vと基準電位線11Gから成るペアの配線経路に跨って搭載されるコンデンサ30ag2とが互いに隣り合うように配置されている。
In addition, the electronic device EDV8 is mounted across a pair of wiring paths composed of the output line 11A1 and the reference
電子装置EDV8のように、複数の出力線11A1、11A2を備える電子装置の場合、複数の出力線11A1、11A2のそれぞれとペアを構成する配線12g1を兼用化することにより、配線密度の増大を抑制できる。また、図20に示す例では、配線12g2と配線12g1とは、配線12g5を介して電気的に接続されている。このため、電子装置EDV1は、外部端子60の増加を抑制できる。
In the case of an electronic device including a plurality of output lines 11A1 and 11A2 such as the electronic device EDV8, the increase in the wiring density is suppressed by sharing the wiring 12g1 that forms a pair with each of the plurality of output lines 11A1 and 11A2. it can. In the example shown in FIG. 20, the wiring 12g2 and the wiring 12g1 are electrically connected through the wiring 12g5. For this reason, the electronic device EDV1 can suppress an increase in the number of
また、上記実施の形態および各変形例では、コンデンサ30が互いに沿って延在する日本の配線12に跨って搭載されている実施態様について説明した。しかし、変形例として、二本の配線に図示しない引き出し配線を接続し、引き出し配線の一部に接続部14を設けても良い。この場合、コンデンサ30の外形サイズに係らずに二本の配線間の距離を設定できる。ただし、上記実施の形態で説明したように、コンデンサ30を介さずに伝達されるノイズを低減する観点からは、接続部14は配線12の延在方向の途中に設けられていることが好ましい。言い換えれば、コンデンサ30は、二本の配線に跨って搭載されていることが好ましい。
In the above-described embodiment and each modification, the embodiment in which the
また、上記した実施の形態では、コンデンサ30と半導体装置20とを接続する配線経路の配線経路距離が、コンデンサ30と外部端子60とを接続する配線経路距離よりも短くなっていることの一例として、例えば、図9を用いて説明したように、配線基板10が有する配線12の長さを比較した。詳しくは、図9に示す配線12aの接続部13aと接続部14aとの間の配線経路距離11a1、接続部15aと接続部14aとの間の配線経路距離11a2、配線12vの接続部13vと接続部14vとの間の配線経路距離11v1、および接続部15vと接続部14vとの間の配線経路距離11v2を比較した。
In the above-described embodiment, as an example that the wiring path distance of the wiring path connecting the
しかし、上記した配線経路距離に、図21に示すように、半導体装置20の内部の配線経路、および外部端子60の内部の配線経路を含めて考えることができる。図21は、図9を用いて説明した配線経路の定義、およびこれと異なる配線経路の定義を模式的に示す説明図である。また、図22は、図21に示す外部端子に示す外部端子内部の配線経路の一例を模式的に示す拡大断面図である。なお、図21は、図8に示した回路図と対応しているが、見易さのため、図8に示すコンデンサ40、ダイオード50、およびこれらに接続される経路は図示を省略している。また、図22には、外部端子60のうち、外部配線(図1に示す電線や電線の先端に取り付けられたソケットのコンタクト導体部)が接続される外部接続部62とそれ以外の部分とを区別する境界線を二点鎖線で示している。
However, the wiring path distance described above can be considered including the wiring path inside the
図21に示す例では、コンデンサ30と半導体装置20の半導体チップ21の電極27とを電気的に接続する配線経路の配線経路距離11a3および配線経路距離11v3のそれぞれは、コンデンサ30と外部端子60の外部接続部62とを電気的に接続する配線経路距離11a4および配線経路距離11v4のそれぞれよりも短い。
In the example shown in FIG. 21, the wiring path distance 11a3 and the wiring path distance 11v3 of the wiring path that electrically connects the
図21に示す配線経路距離11a3には、図9を用いて説明した配線経路距離11a1に加えて、半導体装置20の内部の配線経路距離11a5が含まれる。配線経路距離11a5には、図3に示す端子(リード端子)22aや、端子22aと半導体チップ21の電極27a(図21参照)を接続する図示しない導電性部材(例えばワイヤなど)が含まれる。
The wiring path distance 11a3 illustrated in FIG. 21 includes the wiring path distance 11a5 inside the
同様に、図21に示す配線経路距離11v3には、図9を用いて説明した配線経路距離11v1に加えて、半導体装置20の内部の配線経路距離11v5が含まれる。図5に示す例では、半導体チップ21の裏面に図21に示す電極27vが形成されているので、配線経路距離11v5には、図5に示す半田材26、ダイパッド24およびダイボンド材25などの導電性部材が含まれる。
Similarly, the wiring path distance 11v3 illustrated in FIG. 21 includes the wiring path distance 11v5 inside the
また、図21に示す配線経路距離11a4には、図9を用いて説明した配線経路距離11a2に加えて、外部端子60内部の配線経路距離11a6が含まれる。同様に、図21に示す配線経路距離11v4には、図9を用いて説明した配線経路距離11v2に加えて、外部端子60内部の配線経路距離11v6が含まれる。また、図22に示すように、配線経路距離11a6は、電極61aのうちの接続部15aとの接続部分から外部接続部62に至る部分までの距離で規定される。また、配線経路距離11v6は、電極61aのうちの接続部15vとの接続部分から外部接続部62に至る部分までの距離で規定される。
21 includes the wiring route distance 11a6 inside the
図22に示す例のように、外部端子60の一部に貫通孔63が設けられている場合、貫通孔63の周辺に外部配線の一部(図1に示す電線や電線の先端に取り付けられたソケットのコンタクト導体部)が接触する。例えば、図1に示す電線の先端に取り付けられた図示しないソケットのコンタクト導体部(図示は省略)を外部端子60と接触させる場合、貫通孔63の周囲を覆うようにソケットを取り付け、貫通孔63に図示しない突起部(図示は省略)を挿入してソケットと外部端子60とを固定する。この時、ソケットの内側には、電線に接続されるコンタクト導体部(例えば金属板や金属膜)が形成されており、貫通孔63の周囲の外部接続部62において、コンタクト導体部と外部端子60とが接触する。また例えば、電線を外部端子60に直接巻きつける場合、電線の一部分が貫通孔63に挿入され、かつ貫通孔63の周囲の外部接続部62に電線が巻き付けられる。したがって、図22に示す外部端子60のうち、外部接続部62から接続部15までの部分は、電子装置EDV1の外部の電線と半導体装置20とを電気的に接続する配線経路のうちの一部と考えることができる。
When the through
また、上記実施の形態で説明した技術思想の要旨を逸脱しない範囲内において、変形例同士を組み合わせて適用することができる。 In addition, modifications can be applied in combination within a range that does not depart from the gist of the technical idea described in the above embodiment.
その他、上記実施の形態に記載された内容の一部を以下に記載する。 In addition, a part of the contents described in the above embodiment will be described below.
10、10h 配線基板
10b 主面(面、裏面、下面、外部端子搭載面)
10B 基材
10SR 絶縁膜
10t 主面(面、表面、上面、半導体デバイス搭載面)
11A、11A1、11A2 出力線(配線経路)
11a1、11a2、11a3、11a4、11a5、11a6、11v1、11v2、11v3、11v4、11v5、11v6 配線経路距離
11E 配線経路
11G 基準電位線(配線経路、入力線)
11V 電源線(配線経路)
12、 配線
12a 配線
12A 配線
12a、12a1、12e、12g、12g1、12g2、12g3、12g4、12g5、12v 配線
12ha、12hv、12he 導体パターン
12hv 導体パターン
12jc 分岐部
12TH スルーホール配線
13、13a、13e、13g、13v 接続部(デバイス接続部)
13wa、13wv、14wa、14wa、14wv、17wa1、17wa2、17wv1、17wv2 幅
14、14a、14g、14v 接続部(コンデンサ接続部)
15、15a、15g、15v 接続部(外部端子接続部)
16 接続部(電子部品接続部)
17a1、17a2、17v1、17v2 延在部
20、20A,20B、20C、20D 半導体装置
21 半導体チップ
22、22a、22e22g、22v 端子(デバイス端子、リード端子)
23 封止体(樹脂体)
24 ダイパッド
25 ダイボンド材
26 半田材
27a、27v 電極
30、30ag、30ag1、30ag2、30vg コンデンサ(チップコンデンサ)
30C、30E 特性曲線
30CP、30CPh、30EP、30EPh ピーク
31、31a、31g、31v 電極
32 本体部
33 絶縁層(誘電体層)
34 導体板
40 コンデンサ
41 電極
50 ダイオード
60 外部端子(コネクタ)
61a、61v 電極(ピン)
62 外部接続部
COM1 部品
DR1、DR2 方向
EDV1、EDV2、EDV3、EDV4、EDV5、EDV6、EDV7、EDV8、Eh1、Eh2 電子装置
GND 基準電位
HAR1、HAR2、HAR3、HAR4、HAR5 電線
IJP1 コイル(注入プローブ)
LAM1 ランプ
LISN1 疑似電源回路網
OUT 出力電位(または出力信号)
PWS1、PWS2 電源
Vcc 電源電位
10,
10B Base material
11A, 11A1, 11A2 Output line (wiring route)
11a1, 11a2, 11a3, 11a4, 11a5, 11a6, 11v1, 11v2, 11v3, 11v4, 11v5, 11v6
11V power line (wiring route)
12,
13wa, 13wv, 14wa, 14wa, 14wv, 17wa1, 17wa2, 17wv1,
15, 15a, 15g, 15v connection part (external terminal connection part)
16 connection part (electronic parts connection part)
17a1, 17a2, 17v1,
23 Sealing body (resin body)
24
30C, 30E Characteristic curve 30CP, 30CPh, 30EP,
34
61a, 61v electrode (pin)
62 External connection part COM1 Parts DR1, DR2 Direction EDV1, EDV2, EDV3, EDV4, EDV5, EDV6, EDV7, EDV8, Eh1, Eh2 Electronic device GND Reference potential HAR1, HAR2, HAR3, HAR4, HAR5 Electric wire IJP1 Coil (injection probe)
LAM1 Lamp LISN1 Pseudo power supply network OUT Output potential (or output signal)
PWS1, PWS2 Power supply Vcc Power supply potential
Claims (10)
半導体チップ、前記半導体チップと電気的に接続された第1端子、および前記半導体チップと電気的に接続された第2端子を備え、前記配線基板の前記第1主面上に搭載された半導体装置と、
第1電極、および第2電極を備え、前記配線基板の前記第1主面上に搭載された第1コンデンサと、
を有し、
前記第1配線は、
前記半導体装置の前記第1端子が電気的に接続された第1デバイス接続部と、
前記第1コンデンサの前記第1電極が電気的に接続された第1コンデンサ接続部と、
前記第1コンデンサ接続部よりも前記第1デバイス接続部から遠くに位置する第1外部端子接続部と、
前記第1デバイス接続部と前記第1コンデンサ接続部を互いに繋ぐ第1延在部と、
前記第1コンデンサ接続部と前記第1外部端子接続部を互いに繋ぐ第2延在部と、
を備え、
前記第2配線は、
前記半導体装置の前記第2端子が電気的に接続された第2デバイス接続部と、
前記第1コンデンサの前記第2電極が電気的に接続された第2コンデンサ接続部と、
前記第2コンデンサ接続部よりも前記第2デバイス接続部から遠くに位置する第2外部端子接続部と、
前記第2デバイス接続部と前記第2コンデンサ接続部を互いに繋ぐ第3延在部と、
前記第2コンデンサ接続部と前記第2外部端子接続部を互いに繋ぐ第4延在部と、
を備え、
前記第1コンデンサ接続部は、前記第1デバイス接続部および前記第1外部端子接続部のうちの一方から他方までの経路上に位置し、
前記第2コンデンサ接続部は、前記第2デバイス接続部および前記第2外部端子接続部のうちの一方から他方までの経路上に位置し、
前記第1デバイス接続部と前記第1コンデンサ接続部との間の第1配線経路となる前記第1延在部の長さは、前記第1コンデンサ接続部と前記第1外部端子接続部との間の第2配線経路となる前記第2延在部の長さよりも短く、
前記第2デバイス接続部と前記第2コンデンサ接続部との間の第3配線経路となる前記第3延在部の長さは、前記第2コンデンサ接続部と前記第2外部端子接続部との間の第4配線経路となる前記第4延在部の長さよりも短く、
前記第1延在部の長さと前記第3延在部の長さは、互いに異なり、
前記第1配線および前記第2配線は、互いに沿って延びるように配置されており、
前記第1コンデンサ接続部の幅は、前記第1延在部および前記第2延在部のそれぞれの幅よりも狭く、
前記第2コンデンサ接続部の幅は、前記第3延在部および前記第4延在部のそれぞれの幅よりも狭く、
前記第1延在部の幅、前記第2延在部の幅、前記第3延在部の幅および前記第4延在部の幅は、互いにほぼ同じである、電子装置。 A first main surface; a first wiring formed on the first main surface; a second wiring formed on the first main surface; and a second main surface opposite to the first main surface. A wiring board;
A semiconductor device including a semiconductor chip, a first terminal electrically connected to the semiconductor chip, and a second terminal electrically connected to the semiconductor chip, the semiconductor device being mounted on the first main surface of the wiring board When,
A first capacitor comprising a first electrode and a second electrode, and mounted on the first main surface of the wiring board;
Have
The first wiring is
A first device connecting portion to which the first terminal of the semiconductor device is electrically connected;
A first capacitor connecting portion to which the first electrode of the first capacitor is electrically connected;
A first external terminal connection located farther from the first device connection than the first capacitor connection;
A first extension part connecting the first device connection part and the first capacitor connection part to each other;
A second extending part for connecting the first capacitor connecting part and the first external terminal connecting part to each other;
With
The second wiring is
A second device connection part in which the second terminal of the semiconductor device is electrically connected;
A second capacitor connecting portion to which the second electrode of the first capacitor is electrically connected;
A second external terminal connection located farther from the second device connection than the second capacitor connection;
A third extending part for connecting the second device connection part and the second capacitor connection part to each other;
A fourth extending part for connecting the second capacitor connecting part and the second external terminal connecting part to each other;
With
The first capacitor connection part is located on a path from one of the first device connection part and the first external terminal connection part to the other,
The second capacitor connecting portion is located on a path from one of the second device connecting portion and the second external terminal connecting portion to the other;
The length of the first extending portion serving as a first wiring path between the first device connection portion and the first capacitor connection portion is determined between the first capacitor connection portion and the first external terminal connection portion. Shorter than the length of the second extending portion which becomes the second wiring path between,
The length of the third extending portion serving as a third wiring path between the second device connection portion and the second capacitor connection portion is determined between the second capacitor connection portion and the second external terminal connection portion. Shorter than the length of the fourth extending portion which becomes the fourth wiring path between,
The length of the first extension portion and the length of the third extension portion are different from each other,
The first wiring and the second wiring are arranged to extend along each other,
The width of the first capacitor connecting portion is narrower than the width of each of the first extending portion and the second extending portion,
The width of the second capacitor connecting portion is narrower than the width of each of the third extending portion and the fourth extending portion,
The width of the first extension part, the width of the second extension part, the width of the third extension part, and the width of the fourth extension part are substantially the same as each other.
前記第2コンデンサ接続部の幅は、前記第2デバイス接続部、前記第3延在部、前記第4延在部および前記第2外部端子接続部のそれぞれの幅よりも狭い、請求項1に記載の電子装置。 The width of the first capacitor connection portion is narrower than the width of each of the first device connection portion, the first extension portion, the second extension portion, and the first external terminal connection portion.
The width of the second capacitor connection portion is narrower than the width of each of the second device connection portion, the third extension portion, the fourth extension portion, and the second external terminal connection portion. The electronic device described.
前記配線基板は、さらに、前記第1主面上に形成された第3配線を備え、
前記第1配線は、さらに、前記第2コンデンサの前記第3電極が電気的に接続された第3コンデンサ接続部を備え、
前記第3配線は、
前記半導体装置の第3端子が電気的に接続された第3デバイス接続部と、
前記第2コンデンサの前記第4電極が電気的に接続された第4コンデンサ接続部と、
を備え、
前記第3コンデンサ接続部は、前記第1デバイス接続部および前記第1外部端子接続部のうちの一方から他方までの前記経路上に位置し、かつ、前記第1コンデンサ接続部と前記第1外部端子接続部との間に位置する、請求項3に記載の電子装置。 A second capacitor having a third electrode and a fourth electrode is mounted on the wiring board,
The wiring board further includes a third wiring formed on the first main surface,
The first wiring further includes a third capacitor connecting portion to which the third electrode of the second capacitor is electrically connected,
The third wiring is
A third device connecting portion to which a third terminal of the semiconductor device is electrically connected;
A fourth capacitor connecting portion to which the fourth electrode of the second capacitor is electrically connected;
With
The third capacitor connection part is located on the path from one of the first device connection part and the first external terminal connection part to the other, and the first capacitor connection part and the first external connection part The electronic device according to claim 3, wherein the electronic device is located between the terminal connection portion.
前記第1コンデンサは、セラミックコンデンサであり、
前記第2コンデンサは、電解コンデンサである、請求項4に記載の電子装置。 The second capacitor is mounted on the second main surface of the wiring board;
The first capacitor is a ceramic capacitor;
The electronic device according to claim 4, wherein the second capacitor is an electrolytic capacitor.
前記第1コンデンサの体積および実装面積は、前記第2コンデンサの体積および実装面積よりも小さい、請求項4に記載の電子装置。 The second capacitor is mounted on the second main surface of the wiring board;
The electronic device according to claim 4, wherein a volume and a mounting area of the first capacitor are smaller than a volume and a mounting area of the second capacitor.
前記第1コンデンサの容量は、前記第2コンデンサの容量よりも小さい、請求項4に記載の電子装置。 The second capacitor is mounted on the second main surface of the wiring board;
The electronic device according to claim 4, wherein a capacity of the first capacitor is smaller than a capacity of the second capacitor.
前記第2コンデンサの容量は、22μF〜100μFである、請求項7に記載の電子装置。 The capacity of the first capacitor is 0.1 μF to 10 μF,
The electronic device according to claim 7, wherein a capacity of the second capacitor is 22 μF to 100 μF.
前記第1配線は、前記ダイオードの前記第5電極が電気的に接続された第1ダイオード接続部を備え、
前記第2配線は、前記ダイオードの前記第6電極が電気的に接続された第2ダイオード接続部を備えている、請求項3に記載の電子装置。 A diode having a fifth electrode and a sixth electrode is mounted on the second main surface of the wiring board,
The first wiring includes a first diode connection portion to which the fifth electrode of the diode is electrically connected,
The electronic device according to claim 3, wherein the second wiring includes a second diode connection portion to which the sixth electrode of the diode is electrically connected.
前記第1配線の前記第1外部端子接続部と電気的に接続された第7電極を備えた第1コネクタと、
前記第2配線の前記第2外部端子接続部と電気的に接続された第8電極を備えた第2コネクタと、
がそれぞれ搭載されている、請求項3に記載の電子装置。 On the second main surface of the wiring board,
A first connector including a seventh electrode electrically connected to the first external terminal connection portion of the first wiring;
A second connector including an eighth electrode electrically connected to the second external terminal connection portion of the second wiring;
The electronic device according to claim 3, wherein each is mounted.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019138495A JP6719628B2 (en) | 2019-07-29 | 2019-07-29 | Electronic device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019138495A JP6719628B2 (en) | 2019-07-29 | 2019-07-29 | Electronic device |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017553491A Division JPWO2017094062A1 (en) | 2015-11-30 | 2015-11-30 | Electronic equipment |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2019197919A true JP2019197919A (en) | 2019-11-14 |
JP6719628B2 JP6719628B2 (en) | 2020-07-08 |
Family
ID=68538488
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019138495A Active JP6719628B2 (en) | 2019-07-29 | 2019-07-29 | Electronic device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6719628B2 (en) |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5826571A (en) * | 1981-08-07 | 1983-02-17 | Nippon Gakki Seizo Kk | Switching inverter circuit |
JPH0290587A (en) * | 1988-09-28 | 1990-03-30 | Hitachi Ltd | Printed board |
JP2003008153A (en) * | 2001-06-19 | 2003-01-10 | Taiyo Yuden Co Ltd | Electronic circuit device and low-pass filter |
JP2004128409A (en) * | 2002-10-07 | 2004-04-22 | Renesas Technology Corp | Integrated circuit chip module |
JP2005027041A (en) * | 2003-07-02 | 2005-01-27 | Renesas Technology Corp | Solid-state imaging device |
JP2005353638A (en) * | 2004-06-08 | 2005-12-22 | Hitachi Ltd | Printed circuit board |
JP2006128618A (en) * | 2004-09-30 | 2006-05-18 | Murata Mfg Co Ltd | Wiring pattern structure for differential transmission path |
JP2012164817A (en) * | 2011-02-07 | 2012-08-30 | Murata Mfg Co Ltd | Multilayer wiring board |
WO2014038542A1 (en) * | 2012-09-07 | 2014-03-13 | 株式会社フジクラ | Wiring board |
-
2019
- 2019-07-29 JP JP2019138495A patent/JP6719628B2/en active Active
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5826571A (en) * | 1981-08-07 | 1983-02-17 | Nippon Gakki Seizo Kk | Switching inverter circuit |
JPH0290587A (en) * | 1988-09-28 | 1990-03-30 | Hitachi Ltd | Printed board |
JP2003008153A (en) * | 2001-06-19 | 2003-01-10 | Taiyo Yuden Co Ltd | Electronic circuit device and low-pass filter |
JP2004128409A (en) * | 2002-10-07 | 2004-04-22 | Renesas Technology Corp | Integrated circuit chip module |
JP2005027041A (en) * | 2003-07-02 | 2005-01-27 | Renesas Technology Corp | Solid-state imaging device |
JP2005353638A (en) * | 2004-06-08 | 2005-12-22 | Hitachi Ltd | Printed circuit board |
JP2006128618A (en) * | 2004-09-30 | 2006-05-18 | Murata Mfg Co Ltd | Wiring pattern structure for differential transmission path |
JP2012164817A (en) * | 2011-02-07 | 2012-08-30 | Murata Mfg Co Ltd | Multilayer wiring board |
WO2014038542A1 (en) * | 2012-09-07 | 2014-03-13 | 株式会社フジクラ | Wiring board |
Also Published As
Publication number | Publication date |
---|---|
JP6719628B2 (en) | 2020-07-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
WO2017094062A1 (en) | Electronic device | |
JP6490255B1 (en) | Automotive electronics | |
US20110126030A1 (en) | Electronic device | |
US10375817B2 (en) | Semiconductor device | |
US10811344B2 (en) | Electronic device | |
JP5686090B2 (en) | Electronic device with noise filter | |
US12245384B2 (en) | Signal transmission circuit and electronic control device | |
WO2021124758A1 (en) | Electronic circuit | |
US8218331B2 (en) | Electronic component module | |
JP6719628B2 (en) | Electronic device | |
JP2008198761A (en) | Semiconductor device | |
JP6696071B2 (en) | Output noise reduction device | |
JP2017034115A (en) | Printed circuit board | |
JP2018137440A (en) | Substrate circuit device and printed wiring board | |
US10856406B2 (en) | Printed wiring board | |
JP2017034501A (en) | Printed circuit board | |
US12069813B2 (en) | Electronic device and electric power steering apparatus having electronic device mounted thereto | |
JP2022138225A (en) | Capacitor module and power conversion device including the same | |
KR102649163B1 (en) | circuit board | |
WO2021251354A1 (en) | Filter circuit | |
CN109661708B (en) | Choke coil | |
JP2006310435A (en) | Multilayer printed board |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20190729 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20200424 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20200602 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20200616 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6719628 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |