JP2019165316A - クロック・データ再生装置及び位相検出方法 - Google Patents

Abstract

【課題】安定した動作を実現できる、位相検出器を使用する方式のＣＤＲ装置を提供することにある。【解決手段】本実施形態のクロック・データ再生装置は、抽出回路と、位相検出回路とを具備する。前記抽出回路は、発振器からのクロックに同期して、多値のパルス振幅変調された入力データ信号から、データの値に対応するデータ情報及び前記データの値の遷移に対応するエッジ情報を含む遷移情報を抽出する。前記位相検出回路は、前記抽出回路により抽出された前記遷移情報に基づいて前記入力データ信号に対する前記クロックの位相誤差判定を実行する際に、所定の条件に基づいて選択される前記遷移情報を使用する。【選択図】図１

Description

本発明の実施形態は、クロック・データ再生装置及び位相検出方法に関する。

近年、例えばメモリシステムやＬＡＮ（Local Area Network）などでは、シリアル伝送されるデータとして、パルス振幅変調（pulse-amplitude modulation : PAM）された多値（X値）のPAM-Xデータが使用されている。一般的には、例えば、２ビットのパルス振幅変調型（４値）のPAM-4データが使用されることが多い。

シリアル伝送されるPAM-4データを入力データとして入力する受信回路等では、入力データのデータ信号に重畳されているクロック（タイミング情報）と、当該PAM-4データとを分離して再生するクロック・データ再生装置（clock data recovery）が使用される。以下、当該装置をＣＤＲ装置と表記する場合がある。

国際公開ＷＯ２０１７−１７５３６５号公報 特開２０１０−２５２２４４号公報 特開２０１４−１８７５２７号公報 特開２０１５−８４４８７号公報 特表２０１７−５０２５８８号公報 特再２０１２−２９５９７号公報

そこで、目的は、安定した動作を実現できる、位相検出器を使用する方式のＣＤＲ装置を提供することにある。

本実施形態のクロック・データ再生装置は、抽出回路と、位相検出回路とを具備する。前記抽出回路は、発振器からのクロックに同期して、多値のパルス振幅変調された入力データ信号から、データの値に対応するデータ情報及び前記データの値の遷移に対応するエッジ情報を含む遷移情報を抽出する。前記位相検出回路は、前記抽出回路により抽出された前記遷移情報に基づいて前記入力データ信号に対する前記クロックの位相誤差判定を実行する際に、所定の条件に基づいて選択される前記遷移情報を使用する。

第１の実施形態に関するＣＤＲ装置の構成を説明するためのブロック図。 第１の実施形態に関するデータサンプラの出力状態を示す図。 第１の実施形態に関する位相検出器の部分的構成の一例を示す回路図。 第１の実施形態に関するＣＤＲ装置の動作の一例を説明するための図。 第２の実施形態に関するＣＤＲ装置の構成を説明するためのブロック図。 第２の実施形態に関するデータ／エッジサンプラにおいて、データとクロックとのタイミングを示す図。 第２の実施形態に関するPAM-4データのデータ信号遷移の特徴を説明するための図。 第２の実施形態に関する位相検出器の位相誤差の判定結果を示す図。 第２の実施形態に関するデータ信号遷移の一例を示す図。 第２の実施形態に関するデータ／エッジサンプラと位相検出器の動作の一例を説明するための図。 第２の実施形態に関するデータ信号遷移の一例を示す図。 第２の実施形態に関するデータ／エッジサンプラと位相検出器の動作の一例を説明するための図。 第２の実施形態に関するデータ信号遷移の一例を示す図。 第２の実施形態に関するデータ／エッジサンプラと位相検出器の動作の一例を説明するための図。 第３の実施形態に関するＣＤＲ装置の具体的一例を示すブロック図。

以下図面を参照して、実施形態を説明する。
［第１の実施形態］
図１は、第１の実施形態に関するＣＤＲ装置１の構成を説明するためのブロック図である。本実施形態のＣＤＲ装置１は、例えばメモリシステムにおいて、シリアル伝送されるデータ信号（以下、入力データＩＤと表記）を入力する受信回路等に設けられて、データとクロックとを分離して再生する。本実施形態のＣＤＲ装置１は、入力データＩＤであるPAM-4データの同期処理を実行するために、位相検出器を使用する方式である。なお、本実施形態は、後述するように、ＣＤＲ装置１に含まれる、位相検出器１７およびその周辺回路の構成に関するものであり、他の構成については説明を省略する。

図１に示すように、本実施形態のＣＤＲ装置１は、振幅変換回路１２を含むデータサンプラ（data sampler）１０、フリップフロップ群１３、エッジサンプラ（edge sampler）１４、発振器１６及び位相検出器（ＰＤ:Phase Detector）１７を有する。ここで、入力データＩＤは、２ビットのパルス振幅変調型（４値）のPAM-4データとする。

データサンプラ１０は、入力データＩＤから４値のデータ（０−３）をサンプリングする回路であり、３個のコンパレータ１１-1，１１-2，１１-3、及び振幅変換回路１２を含む。振幅変換回路１２は、第１入力端子がインバータであるNANDゲートを含む。コンパレータ１１-1，１１-2，１１-3はそれぞれ、発振器１６からのクロックに同期して、判定結果であるデータ情報D-H，D-C，D-Lを出力する。具体的には、図４に示すように、データサンプラ１０は、複数の閾値レベル（高レベルV-H(VREF-H)、中間レベルV-C(VREF-C)、低レベルV-L(VREF-L)）に基づいて入力データＩＤのレベルを判定し、例えば入力データＩＤのレベルがV-H(VREF-H)より大きい場合には、データ情報D-Hを出力する。ここで、図４には、ＣＤＲ装置１により再生される再生クロックの一例を示し、発振器１６からのクロックは図示していない。発振器１６からのクロックは、後述するように、位相検出器１７から出力される位相情報１８Ｅ，１８Ｌに基づいて位相が調整される。振幅変換回路１２及びフリップフロップ群１３は、後述するように、データ情報（D-H，D-C，D-L）に基づいて、振幅情報（AMP,AMP-0,AMP-1）と極性情報（POL,POL-0,POL-1）を生成する。

振幅変換回路１２及びフリップフロップ群１３は、データサンプラ１０によりサンプリングされたデータ情報（D-H，D-C，D-L）に基づいて、振幅情報（AMP）と極性情報（POL）を生成して、位相検出器１７に出力する。フリップフロップ群１３は、フリップフロップ１３-1，１３-2を含む。ここで、振幅変換回路１２は、振幅情報（AMP）として振幅情報（AMP-0）を出力する。フリップフロップ１３-1は、振幅変換回路１２の出力を入力して、振幅情報（AMP）として振幅情報（AMP-1）を出力する。一方、コンパレータ１１-2は、データ情報（D-C）の論理０／１に基づいて、極性情報（POL）として極性情報（POL-0）を出力する。フリップフロップ１３-2は、コンパレータ１１-2の出力を入力して、極性情報（POL）として極性情報（POL-1）を出力する。

エッジサンプラ（edge sampler）１４は、入力データＩＤから４値のデータのエッジをサンプリングする回路であり、３個のコンパレータ１５-1，１５-2，１５-3を含む。コンパレータ１５-1，１５-2，１５-3はそれぞれ、発振器１６からのクロックに同期して、複数の閾値レベルに基づいて入力データＩＤのレベルを判定し、判定結果であるエッジ情報（EDGE-H，EDGE-C，EDGE-L）を出力する。

位相検出器１７は、フリップフロップ１３-1から出力される振幅情報（AMP-0,AMP-1）と極性情報（POL-0,POL-1）、及びエッジサンプラから出力される、連続するデータ情報間のエッジ情報（EDGE-H，EDGE-C，EDGE-L）を入力し、発振器１６からのクロックの位相を調整するための位相情報１８Ｅ，１８Ｌを出力し、発振器１６にフィードバックする。ここで、エッジ情報は、入力データＩＤのデータ値の遷移に対応する遷移情報に含まれる。位相情報１８Ｅは、発振器１６からのクロックの位相が進んでいることを示すEARLY情報である。また、位相情報１８Ｌは、当該クロックの位相が遅れていることを示すLATE情報である。

図２は、データサンプラ１０の出力状態を示す図である。図２に示す出力は、後述する図４に示すPAM-4データ（ID）の４値（０〜３）に対応している。ここで、図１に示すように、振幅情報（AMP）は、振幅変換回路１２によりデータ情報（D-H，D-L）に基づいて算出される。また、極性情報（POL）は、コンパレータ１１-2の判定結果であるデータ情報（D-C）に対応する。即ち、図２に示すように、極性情報（POL）はデータ情報（D-C）と等しい。即ち、データ情報（D-C）が論理「０」であれば、極性情報（POL）は論理「０」となる。データ情報（D-C）が論理「１」であれば、極性情報（POL）は論理「１」となる。
データ情報（D-H，D-L）の論理が等しいとき、振幅情報（AMP）は論理「１」となる。データ情報（D-H，D-L）が論理「０１」であれば、振幅情報（AMP）は論理「０」となる。

図３は、位相検出器１７の構成の一例を示す論理ゲートレベルの回路図である。図３に示すように、位相検出器１７は、振幅情報（AMP-0,AMP-1）の入力ゲート回路３０、極性情報（POL-0,POL-1）の入力ゲート回路３１、エッジ情報（EDG-H，EDG-C，EDG-L）の入力ゲート回路３２、及び位相情報１８Ｅ，１８Ｌの出力ゲート回路３３を有する。

入力ゲート回路３０は、EX-OR(exclusive OR:XOR)ゲート３０-1及び第２入力端子がインバータであるNANDゲート３０-2，３０-3を含む。入力ゲート回路３１は、ANDゲート３１-1、EX-ORゲート３１-2、及びNORゲート３１-3を含む。入力ゲート回路３２は、EX-NORゲート３２-1〜３２-3及びインバータ３２-4〜３２-6を含む。出力ゲート回路３３は、NANDゲート３３-1〜３３-8を含む。

例えば、振幅情報（AMP-0,AMP-1）が論理「００」、極性情報（POL-0,POL-1）が論理「０１」、エッジ情報が論理「００１」の場合、入力ゲート回路３０はEX-ORゲートを除く３０−２、３０−３が論理「１」となる。また入力ゲート回路３１は、EX-ORゲート３１−２のみが論理「１」となる。これにより入力ゲート３３のうちNANDゲート３３−１、３３−３、３３−４、３３−６は論理「１」が確定する。残るNANDゲート３３−２、３３−５への入力は入力ゲート回路３２のうちEDGE-Cの入力となる３２−２、３２−５であり、論理はそれぞれ「１０」となり、NANDゲート３３−２、３３−５の論理は「０、１」となるので、NANDゲート３３−７の出力（EARLY）は論理「１」となる。

図４は、本実施形態のＣＤＲ装置１の動作の一例を説明するための図である。以下、図４を参照して、本実施形態のＣＤＲ装置１の動作の一例を説明する。

本実施形態のＣＤＲ装置１は、入力データＩＤであるPAM-4データとクロックを分離して出力する。ＣＤＲ装置１は、PAM-4データ（ＩＤ）のエッジ（データ信号遷移）を検出し、発振器１６のクロックの位相を調整することにより、入力データＩＤに重畳されているクロックを再生する。

図４に示すように、PAM-4データ（ＩＤ）はデータ量が大きく、１６通りのデータ信号遷移（エッジ）がある。この１６通りのデータ信号遷移の中で、データの変化があるのは１２通りである。即ち、レベル３と０間のデータ信号遷移４０，４１、レベル３と２間のデータ信号遷移４２，４３、レベル２と１間のデータ信号遷移４４，４５、及びレベル１と０間のデータ信号遷移４６，４７を含む８通りの第１遷移グループ（実線）、及び４通りの第２遷移グループ（点線）からなる。第２遷移グループは、レベル３と１間のデータ信号遷移、及びレベル２と０間のデータ信号遷移を含む。

本実施形態の位相検出器１７は、第１遷移グループに対して再生クロックの位相が先行している時は位相情報１８E（EARLY）を出力し、位相が遅れている時は位相情報１８L（LATE）を出力する。また、第２遷移グループに対しては第１遷移グループに対して位相が大きくずれた時のみ、ずれた方向に応じたエッジ情報のみを利用して、位相情報１８E（EARLY only）または位相情報１８L（LATE only）を出力する。これにより、第２遷移グループに対して再生クロックの位相情報を単純にEARLY／LATEとする場合と比較して、位相誤差が十分小さい条件下で誤った位相情報を出力する事がなくなり、再生クロックのジッタを低減することが出来る。

データ遷移確率は、データレートに対して位相情報として利用できる割合（PLLの位相比較周波数に相当）を示す。ランダムなデータ遷移を前提とすると第1遷移グループのデータ遷移確率は５０％、第２遷移グループの遷移確率は２５％となる。

本実施形態に拠れば、位相誤差が十分小さい時は第１遷移グループに対する位相情報（遷移確率５０％）のみを利用し、位相誤差が大きい時は第２グループを含む位相情報（遷移確率２５％）を利用して発振器１６の再生クロックの位相を調整するための位相情報１８E／１８Lを出力する。これにより、同期開始時などの位相誤差が大きい状態では第1遷移グループ、第２遷移グループを合わせて、７５％のエッジ情報を利用する事で高速にデータとの同期を行う事が可能となる。同期後の位相誤差が小さい状態では、不要なエッジ情報を利用せずに、同期生の高いエッジ情報のみを利用する事で、PAM-4のデータ依存のあるジッタ（DDJ:Data Dependent Jitter）による再生クロックへのジッタ増大の影響を低減する事が出来る。

第１遷移グループのデータ信号遷移では、遷移点（黒丸）の位相が重なるため、位相位置が揃っている。即ち、位相誤差が小さい同期状態では、データ遷移確率は５０％となる。これに対して、位相誤差検出の開始時には、第２遷移グループのデータ信号遷移は、遷移点（白丸）の位相がずれるランダムな信号として、データ遷移確率は２５％となる。

前述したように、第１遷移グループは遷移点の位相が重なり、位相誤差が小さい同期状態となるため、位相位置が揃っている。この場合、位相検出器１７は、第１遷移グループのエッジ情報（EDGE-H，EDGE-C，EDGE-L）を利用して位相誤差を検出し、発振器１６のクロックの位相を調整するための位相情報１８Ｅ，１８Ｌを出力する。

一方、図４に示すように、第２遷移グループは、レベル３と１間のデータ信号遷移、及びレベル２と０間のデータ信号遷移を含む。位相誤差が小さい同期状態では、第２遷移グループに応じた位相誤差検出時の出力は、位相誤差が十分小さいため０である。この場合、遷移点（白丸）の位相が遷移点（黒丸）に対して大きくずれる（位相誤差が大きくなる）場合がある。本実施形態の位相検出器１７は、遷移点（白丸）の位相が大きくずれた時のみ、ずれた方向に応じた第２遷移グループのエッジ情報のみを使用して、位相情報１８Ｅまたは位相情報１８Ｌを出力する。

以上のように本実施形態によれば、低消費電力化を図るために、位相検出器を使用する方式のＣＤＲ装置を実現できる。ここで、入力データＩＤとしてPAM-4データが使用される場合に、エッジの位置（位相検出点）がデータ信号遷移のパターンに依存している。このため、全てのエッジ情報を利用して、全てのデータ信号遷移点で位相誤差を検出すると、データが持つ位相誤差成分により、ＣＤＲ装置により再生される再生クロックのジッタ（DDJ: Data Dependent Jitter）が増大する可能性がある。

そこで、本実施形態では、位相検出器１７は、位相誤差検出の起動時には、データ遷移確率が７５％となる第２遷移グループのエッジ情報を使用して、遷移点の位相が大きくずれた場合のみ、位相情報１８Ｅ（EARLY only）または位相情報１８Ｌ（LATE only）を出力する。これにより、位相誤差検出の起動時には高速の同期動作が可能となる。また、位相検出器１７は、位相誤差が小さい同期状態では、データ遷移確率が５０％となる第１遷移グループのエッジ情報を使用して、位相情報１８Ｅ，１８Ｌを出力する。即ち、位相検出器１７は、位相誤差が小さい同期状態では、同期性の高いエッジ情報のみを使用する。

従って、本実施形態では、入力データＩＤとしてPAM-4データが使用される場合に、位相検出器１７が複数のエッジ情報から特定のエッジ情報を選択して使用するため、ＣＤＲ装置１により再生される再生クロックのジッタが増大するような事態を回避できる。これにより、位相検出器を使用する方式において、安定した動作を実行するＣＤＲ装置を実現できる。

なお、図３は、本実施形態の位相検出器１７に含まれて、位相情報１８Ｅ，１８Ｌを出力する論理ゲート回路の一例である。即ち、当該論理ゲート回路は、入力データＩＤを振幅情報と極性情報に分解して、閾値レベル（V-C(VREF-C)）を中心としてデータに対称性を持たせて、位相情報１８Ｅ，１８Ｌを出力する構成である。本実施形態は当該論理ゲート回路の構成に限定されることなく、前述した本実施形態の位相検出器１７の作用効果を実現できるものであれば、他の構成の論理ゲート回路でも良い。
［第２の実施形態］
図５は、第２の実施形態に関するＣＤＲ装置５の構成を説明するためのブロック図である。本実施形態のＣＤＲ装置５は、第１の実施形態のＣＤＲ装置１と同様に、入力データＩＤであるPAM-4データの同期処理を実行するために、位相検出器を使用する方式である。なお、本実施形態においても、ＣＤＲ装置５に含まれる、位相検出器５２およびその周辺回路の構成に関するものであり、他の構成については説明を省略する。

図５に示すように、本実施形態のＣＤＲ装置５は、データ／エッジサンプラ（data/edge sampler）５０、位相検出器（ＰＤ）５２及び発振器５３を有する。第１の実施形態と同様に、入力データＩＤは、２ビットのパルス振幅変調型（４値）のPAM-4データとする。

ここでは、データ／エッジサンプラ５０は、データサンプラとエッジサンプラの一体化構成であり、３個のコンパレータ５１-1，５１-2，５１-3を含み、データ／エッジ情報を抽出する。コンパレータ５１-1，５１-2，５１-3はそれぞれ、発振器５３からのクロックに同期して、複数の閾値レベル（高レベルVREF-H、中間レベルVREF-C、低レベルVREF-Lに基づいて、入力データＩＤのレベルを判定し、判定結果であるデータ／エッジ情報DE-H，DE-C，DE-Lを出力する。データ／エッジ情報は、少なくとも、データ情報(data1)、エッジ情報、データ情報(data2)を含む３bit値である。

位相検出器５２は、データ／エッジサンプラ５０から出力されるデータ／エッジ情報DE-H，DE-C，DE-Lを入力し、発振器５３からのクロックの位相を調整するための位相情報５２Ｅ，５２Ｌを出力し、発振器５３にフィードバックする。位相情報５２Ｅは、発振器５３のクロックの位相が進んでいることを示すEARLY情報である。また、位相情報５２Ｌは、当該クロックの位相が遅れていることを示すLATE情報である。

図６は、データ／エッジサンプラ５０の動作において、入力データ（PAM-4データ）ＩＤとクロックとのタイミングを示す図である。図６に示すように、データ／エッジサンプラ５０は、クロックの立ち上がりタイミングt1,t3で、PAM-4データＩＤのデータ情報（data1、data2）を抽出する。また、データ／エッジサンプラ５０は、クロックの立ち下がりタイミングt2で、データ信号遷移に関するエッジ情報（edge）を抽出する。本実施形態では、データを抽出するクロックのエッジを限定するものではなく、２つの連続するデータ情報と、その間のエッジ情報を抽出できるものであれば、他の回路構成でも良い。

図７は、位相検出器５２の作用効果に関し、PAM-4データのデータ信号遷移の特徴を説明するための図である。図７に示すように、PAM-4データの複数のデータ信号遷移の中で、調整対象の位相位置（変化の中心）７０に対して、データ信号遷移７１〜７４では遷移点の位相がずれる。データ信号遷移７１〜７４は、レベル３と１間のデータ信号遷移、及びレベル２と０間のデータ信号遷移である。

図７に示すように、データ信号遷移７１〜７４は、コンパレータ５１-1，５１-2，５１-3の閾値レベル（VREF-H、VREF-C、VREF-L）を信号が横切るタイミングが調整対象の位相位置７０に無いため、位相比較判定の処理が困難である。そこで、本実施形態の位相検出器５２は、３個のコンパレータ５１-1，５１-2，５１-3のそれぞれに対して、独立して位相誤差（EARLY/LATE）の判定を実行し、判定不可を含む判定結果（EARLY情報／LATE情報）を出力する。

以下、図８から図１４を参照して、本実施形態の位相検出器５２の動作及び作用効果を説明する。

本実施形態の位相検出器５２は、３個のコンパレータ５１-1，５１-2，５１-3のそれぞれについて、独立して位相誤差（EARLY/LATE）を判定し、その合計値（EARLY_合計／LATE_合計）を算出して、判定不可を含む判定結果（EARLY情報／LATE情報）を出力する。具体的には、位相検出器５２は判定結果におけるデータ情報（data1）とエッジ情報とで論理が反転した場合はLATEと判定する。一方、エッジ情報とデータ情報（data2）とで論理が反転した場合はEARLYと判定する。

図８は、EARLY_合計とLATE_合計との比較結果に基づいて、位相検出器５２が出力する位相誤差（EARLY/LATE）の判定結果を示す図である。図８に示すように、位相検出器５２は、LATE_合計とEARLY_合計とが一致している比較結果の場合には、判定結果が不定であるため、EARLY情報／LATE情報のいずれもＬを出力する。位相検出器５２は、LATE_合計がEARLY_合計より大きい比較結果の場合には、LATE情報を示す位相情報５２ＬがＨ、位相情報５２ＥがＬ、を出力する。一方、位相検出器５２は、EARLY_合計がLATE_合計より大きい比較結果の場合には、EARLY情報を示す位相情報５２ＥがＨ、位相情報５２ＬがＬ、を出力する。

ここで、LATE_合計は、「データ情報DH(data1) XOR エッジ情報DH(edge) + データ情報D0(data1) XOR エッジ情報D0(edge) + データ情報DL(data1) XOR エッジ情報D0(edge)」の算出式から算出される。EARLY_合計は、「データ情報DH(data2) XOR エッジ情報DH(edge) + データ情報D0(data2) XOR エッジ情報D0(edge) + データ情報DL(data2) XOR エッジ情報D0(edge)」の算出式から算出される。「XOR」は、EX-OR(exclusive OR)演算処理を意味する。

図９から図１３は、データ／エッジサンプラ５０と位相検出器５２の具体的動作を説明するための図である。図９、図１１及び図１３はそれぞれ、入力データ（PAM-4データ）ＩＤのデータ信号遷移の一例を示す図である。図１０、図１２、図１４はそれぞれ、データ／エッジサンプラ５０と位相検出器５２の動作の一例を説明するための図である。

図９は、入力データ（PAM-4データ）ＩＤのデータ信号遷移がレベル３と２間のデータ信号遷移の例である。この例では、調整対象の位相位置７０で閾値レベルVREF-Hとなるため、図１０に示すように、データ／エッジサンプラ５０においてVREF-Hを閾値とするコンパレータ５１-1はデータ／エッジ情報DE-Hとして「１１０」を出力する。位相検出器５２は、入力されたデータ／エッジ情報DE-Hが、エッジ情報とデータ情報DE-H（タイミングt3でのdata2）とで論理が反転した場合であるため、「EARLY=1」、「LATE=0」と判定する。また、コンパレータ５１-2，５１-3はそれぞれ、データ／エッジ情報DE-C,DE-Lとして「１１１」を出力する。この場合、位相検出器５２は、いずれの場合も、「EARLY=0」、「LATE=0」と判定する。

位相検出器５２は、前述したLATE_合計及びEARLY_合計の各算出式から、「LATE_合計=0(L)」及び「EARLY_合計=1(H)」を算出する。従って、位相検出器５２は、位相判定結果として、EARLY情報を示す位相情報５２Ｅを出力し、発振器５３にフィードバックする。発振器５３は、当該EARLY情報に応じてクロックの位相を調整する。
（図１１、１３の閾値レベルの表記は図9と同様に修正済み）
図１１は、入力データ（PAM-4データ）ＩＤのデータ信号遷移がレベル３と１間のデータ信号遷移の例である。この例では、調整対象の位相位置７０で閾値レベルとならないため、データ信号遷移の位相比較判定が不定となるため、位相検出器５２は、位相判定結果（EARLY情報／LATE情報）を出力しない。

図１２に示すように、データ／エッジサンプラ５０において、コンパレータ５１-1はデータ／エッジ情報DE-Hとして「１００」を出力する。位相検出器５２は、入力されたデータ／エッジ情報DE-Hが、エッジ情報とデータ情報DE-H(タイミングt1でのdata1）とで論理が反転した場合であるため、「EARLY=0」、「LATE=1」と判定する。また、コンパレータ５１-2，５１-3はそれぞれ、データ／エッジ情報DE-C,DE-Lとして「１１０」，「１１１」を出力する。この場合、位相検出器５２は、データ／エッジ情報DE-Cに対しては「EARLY=1」、「LATE=0」と判定し、データ／エッジ情報DE-Lに対しては「EARLY=0」、「LATE=0」と判定する。

位相検出器５２は、前述したLATE_合計及びEARLY_合計の各算出式から、「LATE_合計=１(H)」及び「EARLY_合計=1(H)」を算出する。従って、位相検出器５２は、LATE_合計とEARLY_合計とが一致した場合、判定結果が不定であるため、位相判定結果（EARLY情報／LATE情報）を出力しない。

次に、図１３は、入力データ（PAM-4データ）ＩＤのデータ信号遷移がレベル３と１間のデータ信号遷移の例である。この例でも、図１１の例と同様に、調整対象の位相位置７０で閾値レベルとならないため、データ信号遷移の位相比較判定が不定となる可能性がある。但し、図１１の場合と比較して、２つの閾値レベル（VREF-H,VREF-C）と交差するデータ信号遷移において、相対的に位相誤差が大きい場合であるため、位相検出器５２は、位相判定結果（EARLY情報／LATE情報）を出力することができる。

図１４に示すように、データ／エッジサンプラ５０において、コンパレータ５１-1は、閾値レベルVREF-Hに基づいてデータ／エッジ情報DE-Hとして「１１０」を出力する。位相検出器５２は、入力されたデータ／エッジ情報DE-Hが、エッジ情報とデータ情報DE-H（タイミングt3でのdata2）とで論理が反転した場合であるため、「EARLY=1」、「LATE=0」と判定する。

また、コンパレータ５１-2，５１-3はそれぞれ、データ／エッジ情報DE-C,DE-Lとして「１１０」，「１１１」を出力する。この場合、位相検出器５２は、データ／エッジ情報DE-Cに対しては「EARLY=1」、「LATE=0」と判定し、データ／エッジ情報DE-Lに対しては「EARLY=0」、「LATE=0」と判定する。

位相検出器５２は、「LATE_合計=0(L)」及び「EARLY_合計=2(H)」を算出し、位相判定結果として、EARLY情報を示す位相情報５２Ｅを出力する。ここで、「EARLY_合計=2」であるため、位相検出器５２は位相判定結果として、相対的に位相誤差が大きいことを示す「VERY EARLY」としても良い。
（図１５において、LATE-0とEARLY-0はそれぞれLATE-CとEARLY-Cに修正済み）
［第３の実施形態］
図１５は、第３の実施形態のＣＤＲ装置５００の一例を示すブロック図である。なお、位相検出器１５２が出力する位相誤差（EARLY/LATE）の判定結果は、図８に示すものと同様である。

図１５に示すように、本実施形態のＣＤＲ装置５００は、データサンプラ１５０-1及びエッジサンプラ１５０-2を有する。各サンプラ１５０-1,１５０-2はそれぞれ、３個のコンパレータ１５１-1，１５１-2，１５１-3、及び１５１-4，１５１-5，１５１-6を含む。コンパレータ１５１-1，１５１-2，１５１-3、及び１５１-4，１５１-5，１５１-6はそれぞれ、発振器１５３からのクロックに同期して、複数の閾値レベル（VREF-H、VREF-C、VREF-L）に基づいて入力データＩＤのレベルを判定し、判定結果であるデータ情報D-H，D-C，D-L及びエッジ情報E-H，E-C，E-Lを出力する。さらに、本実施形態のＣＤＲ装置５００において、データサンプラ１５０-1は、コンパレータ１５１-1，１５１-2，１５１-3の各出力（データ情報D-H，D-C，D-L）をラッチするフリップフロップ回路１５４を含む。フリップフロップ回路１５４は、発振器１５３からのクロックに同期して、コンパレータ１５１-1，１５１-2，１５１-3の各出力をラッチし、位相検出器１５２に出力する。

位相検出器１５２は、フリップフロップ回路１５４からの各出力（データ情報D-H-F，D-C-F，D-L-F）及びエッジサンプラ１５０-2からの各出力（エッジ情報E-H，E-C，E-L）を入力し、位相誤差LATE（LATE-H,LATE-C,LATE-L）及び位相誤差EARLY（EARLY-H,EARLY-C,EARLY-L）をそれぞれ独立して出力するEX-ORゲート回路１５５を含む。EX-ORゲート回路１５５は、複数の閾値レベル（VREF-H、VREF-C、VREF-L）に基づくフリップフロップ回路１５４からの各出力と、複数の閾値レベル（VREF-H、VREF-C、VREF-L）に基づくエッジサンプラ１５０-2からの各出力とのEX-OR演算を実行し、位相遅れの位相誤差（LATE-H,LATE-C,LATE-L）及び位相進みの位相誤差（EARLY-H,EARLY-C,EARLY-L）を論理レベル（１／０）で出力する。例えば、図９に示すような一例の場合には、EX-ORゲート回路１５５は、閾値レベル（VREF-H）に基づいて、位相進みの位相誤差（EARLY-H）として論理レベル（１）を出力する。この場合、EX-ORゲート回路１５５は、他の位相誤差（LATE-H,LATE-C,LATE-L）及び位相誤差（EARLY-C,EARLY-L）として論理レベル（０）を出力する。

位相検出器１５２は、EX-ORゲート回路１５５から出力される位相誤差LATE（LATE-H,LATE-0,LATE-L）を加算する加算器１５６-1、及び位相誤差EARLY（EARLY-H,EARLY-0,EARLY-L）を加算する加算器１５６-2を含む。即ち、EX-ORゲート回路１５５及び加算器１５６-1,１５６-2は、第２実施形態において前述したLATE_合計及びEARLY_合計を算出するための演算回路である。

位相検出器１５２は、LATE_合計（1:0）とEARLY_合計（1:0）に基づいて位相判定結果であるEARLY情報（５２Ｅ）又はLATE情報（５２Ｌ）を出力する比較器１５７を含む。EARLY情報（５２Ｅ）又はLATE情報（５２Ｌ）は、発振器１５３にフィードバックされる。なお、本実施形態の位相判定結果は、図８に示す場合と同様である。

なお、比較器１５７を２ビット化することにより、位相誤差が大きい場合に２倍あるいは３倍の出力が得られるため、高速に同期をとることが可能となる。また、本実施形態のＣＤＲ装置５００に関する詳細な動作は、図８から図１４を参照して前述した動作と同様であるため、説明を省略する。

本実施形態によれば、低消費電力化を図るために、位相検出器（ＰＤ）を使用する方式のＣＤＲ装置を実現できる。ここで、入力データＩＤとしてPAM-4データが使用される場合に、エッジの位置（位相検出点）がデータ信号遷移のパターンに依存している。このため、あるデータ信号遷移のパターンにおいては、調整対象の位相位置（エッジの位置）に対して、データ／エッジ情報を抽出するための閾値レベルが適切でなく、位相誤差（EARLY/LATE）の位相判定結果が確定できない可能性がある。

そこで、本実施形態では、位相検出器は、データ信号遷移に応じて、位相誤差（EARLY/LATE）の位相判定結果が確定できる場合と、確定できない（不確定の）場合に分けた位相検出動作を実行する。即ち、本実施形態の位相検出器は、位相判定結果が確定できるデータ信号遷移の場合には、閾値レベルに基づいて抽出したデータ／エッジ情報を使用して、位相誤差（EARLY/LATE）を判定する。

一方、不確定の場合には、本実施形態の位相検出器は、データ信号遷移に応じて位相判定を実行しない。但し、２つの閾値レベルと交差するデータ信号遷移で、相対的に位相誤差が大きい場合には、位相検出器は、位相判定を実行して位相誤差（EARLY/LATE）の判定結果を出力する。即ち、本実施形態の位相検出器は、２つの閾値レベルと交差するデータ信号遷移で、相対的に位相誤差が小さい不確定の場合には、位相判定を実行しない。

従って、本実施形態によれば、入力データＩＤとしてPAM-4データが使用される場合には、全てのデータ信号遷移に対して位相誤差を判定せずに、位相判定結果が確定できる場合のみに位相判定を実行することができる。これにより、データ信号遷移に応じた位相判定を実行する場合に、位相検出器が誤動作する事態を回避できる。このため、位相検出器を使用する方式において、安定した動作を実行するＣＤＲ装置を実現できる。

また、２つの閾値レベルと交差するデータ信号遷移で、相対的に位相誤差が大きい不確定の場合には、位相検出器は位相判定を実行する。これにより、前記不確定の場合に、単に位相判定結果を間引きする方式と比較して、位相検出器を使用する方式において、安定した動作を実行するＣＤＲ装置を実現できる。

なお、第１及び第２の本実施形態において、入力データＩＤとしてPAM-4データを使用する場合について説明したが、他の多値（X値）のPAM-Xデータを使用する場合も適用できる。また、入力データＩＤの信号はシングルでなく差動（ペア）信号であってもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１，５，５００…ＣＤＲ装置、１０，１５０-1…データサンプラ、
１１-1〜１１-3，１５-1〜15-3，５１-1〜５１-3，１５１-1〜１５１-6…コンパレータ、
１２…振幅変換回路、１３，１５４…フリップフロップ群、
１４，１５０-2…エッジサンプラ、１６，１５３…発振器、
１７，５２，１５２…位相検出器。

Claims (18)

1. 発振器からのクロックに同期して、多値のパルス振幅変調された入力データ信号から、データの値に対応するデータ情報及び前記データの値の遷移に対応するエッジ情報を含む遷移情報を抽出する抽出回路と、
   前記抽出回路により抽出された前記遷移情報に基づいて前記入力データ信号に対する前記クロックの位相誤差判定を実行する際に、所定の条件に基づいて選択される前記遷移情報を使用する位相検出回路と、
   を具備するクロック・データ再生装置。
2. 前記位相検出回路は、
   前記位相誤差判定の判定結果に基づいて、前記クロックの位相調整を行うための位相情報を生成して、当該生成した位相情報を前記発振器に出力する、請求項１に記載のクロック・データ再生装置。
3. 前記位相検出回路は、
   データ信号遷移の位相誤差が相対的に小さい同期状態では、同期性の高い遷移情報を使用する、請求項１に記載のクロック・データ再生装置。
4. 前記位相検出回路は、
   データ信号遷移の位相誤差が相対的に大きい場合には、位相がずれた方向に応じた遷移情報を使用する、請求項１に記載のクロック・データ再生装置。
5. 前記位相検出回路は、
   前記所定の条件として、調整対象の位相位置に対して遷移点が外れたデータ信号遷移の遷移情報を選択し、前記位相誤差判定の結果を出力しない、
   請求項１に記載のクロック・データ再生装置。
6. 前記位相検出回路は、
   前記所定の条件として、前記抽出回路の閾値レベルと交差するデータ信号遷移であって、相対的に位相誤差が小さい場合には、前記位相誤差判定の結果を出力しない、請求項１に記載のクロック・データ再生装置。
7. 前記位相検出回路は、
   前記抽出回路の閾値レベルと交差するデータ信号遷移であって、相対的に位相誤差が大きい場合には、前記位相誤差判定の結果を出力する、請求項１に記載のクロック・データ再生装置。
8. 前記抽出回路は、複数の閾値レベルに基づいて前記遷移情報を抽出し、
   前記位相検出回路は、前記複数の閾値レベルに対応する前記抽出回路の各抽出結果に基づいて、前記位相誤差判定の結果が確定又は不確定であるかを判定し、
   前記位相誤差判定の結果が不確定で、前記所定の条件を満たす場合には、前記位相誤差判定の結果を出力しない、請求項１に記載のクロック・データ再生装置。
9. 前記位相検出回路は、
   前記位相誤差判定の結果が不確定で、前記抽出回路の閾値レベルと交差するデータ信号遷移であって、相対的に位相誤差が大きい場合には、前記位相誤差判定の結果を出力する、請求項８に記載のクロック・データ再生装置。
10. クロック・データ再生装置に適用する位相検出方法であって、
    入力されたクロックに同期して、多値のパルス振幅変調された入力データ信号から、データの値に対応するデータ情報及び前記データの値の遷移に対応するエッジ情報を含む遷移情報を抽出し、
    抽出された前記遷移情報に基づいて前記入力データ信号に対する前記クロックの位相誤差判定を実行する際に、所定の条件に基づいて選択される前記遷移情報を使用する位相検出処理を実行する、位相検出方法。
11. 前記位相検出処理は、
    前記位相誤差判定の判定結果に基づいて、前記クロックの位相調整を行うための位相情報を生成して、当該生成した位相情報を出力する、請求項１０に記載の位相検出方法。
12. 前記位相検出処理は、
    データ信号遷移の位相誤差が相対的に小さい同期状態では、同期性の高い遷移情報を使用する、請求項１０に記載の位相検出方法。
13. 前記位相検出処理は、
    データ信号遷移の位相誤差が相対的に大きい場合には、位相がずれた方向に応じた遷移情報を使用する、請求項１０に記載の位相検出方法。
14. 前記位相検出処理は、
    前記所定の条件として、調整対象の位相位置に対して遷移点が外れたデータ信号遷移の遷移情報を選択し、前記位相誤差判定の結果を出力しない、請求項１０に記載の位相検出方法。
15. 前記位相検出処理は、
    前記所定の条件として、前記遷移情報を抽出する際の閾値レベルと交差するデータ信号遷移であって、相対的に位相誤差が小さい場合には、前記位相誤差判定の結果を出力しない、請求項１４に記載の位相検出方法。
16. 前記位相検出処理は、
    前記遷移情報を抽出する際の閾値レベルと交差するデータ信号遷移であって、相対的に位相誤差が大きい場合には、前記位相誤差判定の結果を出力する、請求項１４に記載の位相検出方法。
17. 複数の閾値レベルに基づいて前記遷移情報を抽出し、
    前記位相検出処理は、前記複数の閾値レベルに対応する各抽出結果に基づいて、前記位相誤差判定の結果が確定又は不確定であるかを判定し、
    前記位相誤差判定の結果が不確定で、前記所定の条件を満たす場合には、前記位相誤差判定の結果を出力しない、請求項１４に記載の位相検出方法。
18. 前記位相検出処理は、
    前記位相誤差判定の結果が不確定で、前記複数の閾値レベルと交差するデータ信号遷移であって、相対的に位相誤差が大きい場合には、前記位相誤差判定の結果を出力する、請求項１７に記載の位相検出方法。