JP2019160966A - 半導体装置及び半導体装置の製造方法 - Google Patents
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Abstract
【課題】窒化物半導体を用いた半導体装置において、オフリーク電流が少なく、オン抵抗の低い良好な特性の半導体装置を提供する。【解決手段】基板の上に化合物半導体により形成されたバックバリア層と、前記バックバリア層の上に化合物半導体により形成された電子走行層と、前記電子走行層の上に化合物半導体により形成された電子供給層と、前記電子供給層の上に形成されたゲート電極、ソース電極及びドレイン電極と、を有し、前記電子走行層は、前記ゲート電極と前記ドレイン電極との間における厚さよりも、前記ゲート電極と前記ソース電極との間における厚さが厚く、前記電子走行層は、前記ゲート電極が形成されている領域において、前記基板の表面に対し略垂直な側面が形成されていることを特徴とする半導体装置により上記課題を解決する。【選択図】図３
Description
本発明は、半導体装置及び半導体装置の製造方法に関するものである。
窒化物半導体であるＧａＮ、ＡｌＮ、ＩｎＮまたは、これらの混晶からなる材料等は、広いバンドギャップを有しており、高出力電子デバイスまたは短波長発光デバイス等として用いられている。例えば、窒化物半導体であるＧａＮは、バンドギャップが３．４ｅＶであり、Ｓｉのバンドギャップ１．１ｅＶ、ＧａＡｓのバンドギャップ１．４ｅＶよりも大きい。
このような高出力電子デバイスとしては、電界効果型トランジスタ（ＦＥＴ：Field effect transistor）として、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）がある（例えば、特許文献１）。窒化物半導体を用いたＨＥＭＴは、高出力・高効率増幅器、大電力スイッチングデバイス等に用いることができる。尚、ＡｌＧａＮを電子供給層、ＧａＮを電子走行層に用いたＨＥＭＴでは、ＡｌＧａＮとＧａＮの格子定数差による歪みによりＡｌＧａＮにピエゾ分極等が生じ、高濃度の２ＤＥＧ（Two-Dimensional Electron Gas：２次元電子ガス）が発生する。
ところで、ＡｌＧａＮを電子供給層、ＧａＮを電子走行層に用いたＨＥＭＴにおいては、電子走行層の厚さが厚いとオフリーク電流が流れるため、オフリーク電流を減らすことの検討がなされている。しかしながら、オフリーク電流を減らすために、電子走行層を薄くした構造のＨＥＭＴでは、オン抵抗が高くなる。
このため、窒化物半導体を用いた半導体装置において、オフリーク電流が少なく、オン抵抗の低い良好な特性の半導体装置が求められている。
本実施の形態の一観点によれば、基板の上に化合物半導体により形成されたバックバリア層と、前記バックバリア層の上に化合物半導体により形成された電子走行層と、前記電子走行層の上に化合物半導体により形成された電子供給層と、前記電子供給層の上に形成されたゲート電極、ソース電極及びドレイン電極と、を有し、前記電子走行層は、前記ゲート電極と前記ドレイン電極との間における厚さよりも、前記ゲート電極と前記ソース電極との間における厚さが厚く、前記電子走行層は、前記ゲート電極が形成されている領域において、前記基板の表面に対し略垂直な側面が形成されていることを特徴とする。
開示の半導体装置によれば、窒化物半導体を用いた半導体装置において、オフリーク電流を減らすとともに、オン抵抗を低くすることができる。
実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
〔第１の実施の形態〕
最初に、図１に基づき窒化物半導体を用いた半導体装置におけるオフリークについて説明する。図１に示される半導体装置は、基板９１０の上に、電子走行層９２０、電子供給層９３０が積層されている。電子供給層９３０の上には、ゲート電極９４１、ソース電極９４２、ドレイン電極９４３が形成されており、電子供給層９３０の上のゲート電極９４１、ソース電極９４２、ドレイン電極９４３が形成されていない領域には、絶縁膜９５０が形成されている。
最初に、図１に基づき窒化物半導体を用いた半導体装置におけるオフリークについて説明する。図１に示される半導体装置は、基板９１０の上に、電子走行層９２０、電子供給層９３０が積層されている。電子供給層９３０の上には、ゲート電極９４１、ソース電極９４２、ドレイン電極９４３が形成されており、電子供給層９３０の上のゲート電極９４１、ソース電極９４２、ドレイン電極９４３が形成されていない領域には、絶縁膜９５０が形成されている。
基板９１０は、ＳｉＣ基板等が用いられており、絶縁膜９５０はＳｉＮ等により形成されている。電子走行層９２０はＧａＮにより形成されており、電子供給層９３０はＡｌＧａＮにより形成されている。これにより、電子走行層９２０において、電子走行層９２０と電子供給層９３０との界面近傍には、２ＤＥＧ９２０ａが生成される。
図１に示される構造の半導体装置では、電子走行層９２０に、十分な２ＤＥＧ９２０ａを生成させるため、電子走行層９２０の厚さが、１μｍ以上、例えば、２〜３μｍとなるように形成されている。しかしながら、電子走行層９２０を厚く形成した場合、ゲート電極９４１にオフとなるような電圧を印加しても、図１の破線の矢印で示されるように、ゲート電極９４１の直下における電子走行層９２０の深い部分に、オフリーク電流が流れる。
このため、図２に示されるように、基板９１０の上に、ＡｌＧａＮによりバックバリア層９１１を形成し、バックバリア層９１１の上に、電子走行層９２０、電子供給層９３０を積層した構造が考えられる。この構造の半導体装置は、電子走行層９２０の厚さが、例えば、２００〜３００μｍと薄く、また、バックバリア層９１１はＡｌＧａＮにより形成されているため電流は流れにくいため、オフ電流を減らすことができる。しかしながら、電子走行層９２０の厚さが薄いと、生成される２ＤＥＧ９２０ａの密度が低く、オン抵抗が高くなり、相互コンダクタンスｇｍが低下してしまう。
このため、窒化物半導体を用いた半導体装置において、オフリーク電流が少なく、オン抵抗の低い良好な特性の半導体装置が求められている。
（半導体装置）
次に、第１の実施の形態における半導体装置について、図３に基づき説明する。本実施の形態における半導体装置は、基板１０の上に、バックバリア層１１が形成されており、バックバリア層１１の上には、電子走行層２０、電子供給層３０が積層されている。電子走行層２０は、ソース電極４２とゲート電極４１との間の第１の領域２０Ａの厚さが、ゲート電極４１とドレイン電極４３との間の第２の領域２０Ｂの厚さよりも厚く形成されている。具体的には、電子走行層２０は、第１の電子走行層２１と第２の電子走行層２２とにより形成されており、第１の領域２０Ａには、第１の電子走行層２１と第２の電子走行層２２とが形成され、第２の領域２０Ｂには、第２の電子走行層２２のみが形成されている。第１の領域２０Ａと第２の領域２０Ｂとの間には、基板１０の表面１０ａに略垂直な第１の電子走行層２１の側面２１ｂ、及び、バックバリア層１１の側面１１ｂが形成されており、側面２１ｂ及び側面１１ｂを覆う第２の電子走行層２２が形成されている。更に、第２の電子走行層２２の上には、電子供給層３０が積層されており、電子走行層２０の側面２０ｂを覆う電子供給層３０の側面３０ｂに接するゲート電極４１が形成されている。
次に、第１の実施の形態における半導体装置について、図３に基づき説明する。本実施の形態における半導体装置は、基板１０の上に、バックバリア層１１が形成されており、バックバリア層１１の上には、電子走行層２０、電子供給層３０が積層されている。電子走行層２０は、ソース電極４２とゲート電極４１との間の第１の領域２０Ａの厚さが、ゲート電極４１とドレイン電極４３との間の第２の領域２０Ｂの厚さよりも厚く形成されている。具体的には、電子走行層２０は、第１の電子走行層２１と第２の電子走行層２２とにより形成されており、第１の領域２０Ａには、第１の電子走行層２１と第２の電子走行層２２とが形成され、第２の領域２０Ｂには、第２の電子走行層２２のみが形成されている。第１の領域２０Ａと第２の領域２０Ｂとの間には、基板１０の表面１０ａに略垂直な第１の電子走行層２１の側面２１ｂ、及び、バックバリア層１１の側面１１ｂが形成されており、側面２１ｂ及び側面１１ｂを覆う第２の電子走行層２２が形成されている。更に、第２の電子走行層２２の上には、電子供給層３０が積層されており、電子走行層２０の側面２０ｂを覆う電子供給層３０の側面３０ｂに接するゲート電極４１が形成されている。
本実施の形態においては、ソース電極４２は、電子走行層２０が厚く形成された第１の領域２０Ａの電子供給層３０の上に形成されており、ドレイン電極４３は、電子走行層２０が薄く形成された第２の領域２０Ｂの電子供給層３０の上に形成されている。尚、電子供給層３０の上のゲート電極４１、ソース電極４２及びドレイン電極４３が形成されている領域を除く領域には、絶縁膜５０が形成されている。
基板１０は、表面１０ａがｃ面となっているＳｉＣ基板等が用いられており、絶縁膜５０はＳｉＮ等により形成されている。電子走行層２０はＧａＮにより形成されており、電子供給層３０はＡｌＧａＮにより形成されている。本実施の形態は、電子走行層２０において、ソース電極４２とゲート電極４１との間の第１の領域２０Ａの基板１０の表面１０ａに略平行な面、及び、ドレイン電極４３とゲート電極４１との間の第２の領域２０Ｂの基板１０の表面１０ａに略平行な面はｃ面となる。このため、これらの面の上に、電子供給層３０を形成することにより、電子走行層２０における電子走行層２０と電子供給層３０との界面近傍には、２ＤＥＧ２０ａが生成される。
電子走行層２０に生成される２ＤＥＧ２０ａの密度は、電子走行層２０の厚さに依存しており、電子走行層２０が厚い第１の領域２０Ａは、電子走行層２０が薄い第２の領域２０Ｂよりも、２ＤＥＧ２０ａの密度が高い。従って、ソース電極４２とゲート電極４１との間における電子走行層２０の抵抗は低く、オン抵抗を低くすることができる。また、ゲート電極４１とドレイン電極４３との間における電子走行層２０においては、２ＤＥＧ２０ａの密度は低いため、ゲート電極４１とドレイン電極４３との間の耐圧が向上する。
また、第１の領域２０Ａと第２の領域２０Ｂとの間の基板１０の表面１０ａに略垂直な第１の電子走行層２１の側面２１ｂ、及び、バックバリア層１１の側面１１ｂは、ｍ面またはａ面となっている。よって、第１の電子走行層２１の側面２１ｂ、及び、バックバリア層１１の側面１１ｂに接する第２の電子走行層２２が形成されているが、第２の電子走行層２２の側面となる電子走行層２０の側面２０ｂは、ｍ面またはａ面となる。よって、電子走行層２０の側面２０ｂに接する電子供給層３０を形成しても、この部分の電子走行層２０には、２ＤＥＧ２０ａは生成されない。従って、ノーマリーオフにすることができ、オフリーク電流の発生が抑制される。尚、本願においては、ｍ面とは（１−１００）面及び（１−１００）面に平行な面、ａ面とは（１１−２０）面及び（１１−２０）面に平行な面、ｃ面とは（０００１）面及び（０００１）面に平行な面であるものとする。
このように、本実施の形態においては、ソース抵抗を下げることなく（ｇｍを下げることなく）、ゲート電極４１の回り込み電流を抑制し（オフ耐圧向上）することができ、かつ、ゲート電極４１とドレイン電極４３との間の耐圧を高くすることが可能となる。
また、本実施の形態においては、側面２０ｂにおける段差がゲート長となるため、短いゲート長の半導体装置を容易に作製することができる。
また、本実施の形態における半導体装置は、図４に示されるように、ゲート電極４１が形成される領域において、基板１０の表面１０ａに対し略垂直となる面は、電子走行層２０のみにより形成されているものであってもよい。即ち、ソース電極４２とゲート電極４１との間の第１の領域２０Ａには、第１の電子走行層２１が形成されるが、ゲート電極４１とドレイン電極４３との間の第２の領域２０Ｂには、第１の電子走行層２１が形成されていないものであってもよい。このような構造であっても、電子走行層２０は、第２の領域２０Ｂよりも、第１の領域２０Ａが厚く形成される。
（半導体装置の製造方法）
次に、本実施の形態における半導体装置における製造方法について説明する。
次に、本実施の形態における半導体装置における製造方法について説明する。
最初に、図５（ａ）に示すように、基板１０の上に、窒化物半導体により、バックバリア層１１、第１の電子走行層２１を順にエピタキシャル成長により積層して形成する。本実施の形態においては、バックバリア層１１、第１の電子走行層２１は、有機金属気相成長（ＭＯＶＰＥ：Metal-Organic Vapor Phase Epitaxy）によるエピタキシャル成長により形成されている。基板１０はＳｉＣ等の半導体基板により形成されている。バックバリア層１１は、ＡｌＧａＮ等により形成されており、第１の電子走行層２１は、ｉ−ＧａＮにより形成されている。基板１０の表面１０ａはｃ面であるため、エピタキシャル成長により形成される第１の電子走行層２１の表面２１ａはｃ面となる。
次に、図５（ｂ）に示すように、ドレイン電極４３が形成される領域の第１の電子走行層２１及びバックバリア層１１の一部を除去する。具体的には、第１の電子走行層２１の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、第１の電子走行層２１及びバックバリア層１１の一部が除去される領域に開口を有する不図示のレジストパターンを形成する。この後、レジストパターンが形成されていない領域の第１の電子走行層２１及びバックバリア層１１の一部を塩素系ガスをエッチングガスとして用いたＲＩＥ（Reactive Ion Etching）等のドライエッチングにより除去する。この後、ウェットエッチングを行うことにより、バックバリア層１１の表面１１ａにｃ面を露出させ、第１の電子走行層２１の側面２１ｂ及びバックバリア層１１の側面１１ｂにｍ面を露出させる。このウェットエッチングでは、ＴＭＡＨ（Tetramethylammonium hydroxide：水酸化テトラメチルアンモニウム）やＫＯＨ（水酸化カリウム）等のアルカリ性の水溶液が、ウェットエッチング液として用いられる。
次に、図６（ａ）に示すように、第１の電子走行層２１の表面２１ａ、第１の電子走行層２１の側面２１ｂ、バックバリア層１１の側面１１ｂ、バックバリア層１１の表面１１ａの上に、第２の電子走行層２２、電子供給層３０を順にＭＯＶＰＥにより形成する。電子供給層３０は、厚さが約２０ｎｍのｉ−ＡｌＧａＮにより形成されており、これにより、第２の電子走行層２２において、第２の電子走行層２２と電子供給層３０との界面近傍には、２ＤＥＧ２０ａが生成される。このように形成される第１の電子走行層２１と第２の電子走行層２２により、電子走行層２０が形成される。
２ＤＥＧ２０ａは、電子走行層２０がｃ面となっている領域には生成されるが、ｍ面となっている領域には生成されない。従って、電子走行層２０の側面２０ｂはｍ面となっており、この側面２０ｂに接する電子供給層３０をエピタキシャル成長によりｉ−ＡｌＧａＮを形成しても、この領域の電子走行層２０には、２ＤＥＧ２０ａは生成されない。
よって、２ＤＥＧ２０ａは、電子走行層２０の表面がｃ面となる基板１０の表面１０ａに平行な面が形成されている領域に生成される。即ち、電子走行層２０の表面がｃ面となる第１の電子走行層２１の表面２１ａの上方の第１の領域２０Ａ、及び、バックバリア層１１の表面１１ａの上方の第２の領域２０Ｂに、２ＤＥＧ２０ａが生成される。
また、ゲート電極４１とソース電極４２との間の第１の領域２０Ａの電子走行層２０は、第１の電子走行層２１と第２の電子走行層２２とにより形成されている。また、ゲート電極４１とドレイン電極４３との間の第２の領域２０Ｂの電子走行層２０は、第２の電子走行層２２により形成されている。従って、電子走行層２０の厚さは、ゲート電極４１とソース電極４２との間の第１の領域２０Ａが、ゲート電極４１とドレイン電極４３との間の第２の領域２０Ｂよりも厚く形成されている。２ＤＥＧ２０ａの密度は、電子走行層２０の厚さに依存するため、電子走行層２０における２ＤＥＧ２０ａの密度は、ゲート電極４１とドレイン電極４３との間の第２の領域２０Ｂよりも、ゲート電極４１とソース電極４２との間の第１の領域２０Ａが高くなる。
この後、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、素子分離領域が形成される領域に開口を有する不図示のレジストパターンを形成し、塩素系ガスを用いたドライエッチングまたはＡｒ等のイオン注入を行なう。これにより、不図示の素子分離領域を形成し、不図示のレジストパターンは有機溶剤等により除去する。
次に、図６（ｂ）に示すように、電子供給層３０の上にソース電極４２及びドレイン電極４３を形成する。具体的には、電子供給層３０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、膜厚が２０ｎｍのＴｉ（チタン）と、膜厚が２００ｎｍのＡｌ（アルミニウム）を真空蒸着等により積層して成膜することにより、金属積層膜（Ｔｉ／Ａｌ）を形成する。この後、有機溶剤等に浸漬させことにより、レジストパターンの上に成膜された金属積層膜をレジストパターンとともにリフトオフにより除去し、残存する金属積層膜によりソース電極４２及びドレイン電極４３を形成する。この後、窒素雰囲気中において、４００℃〜１０００℃の間の温度、例えば、５５０℃の温度で熱処理を行なうことにより、オーミックコンタクトを確立させる。
これにより、ソース電極４２は、第１の電子走行層２１と第２の電子走行層２２とにより電子走行層２０が形成されている第１の領域２０Ａの電子供給層３０の上に形成される。また、ドレイン電極４３は、第２の電子走行層２２により電子走行層２０が形成されている第２の領域２０Ｂの電子供給層３０の上に形成される。
次に、図７（ａ）に示すように、電子供給層３０の上にゲート電極４１を形成する。ゲート電極４１は、ソース電極４２とドレイン電極４３との間であって、電子走行層２０の側面２０ｂを覆う電子供給層３０の側面３０ｂに接するように形成する。具体的には、電子供給層３０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極４１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、膜厚が３０ｎｍのＮｉ（ニッケル）と、膜厚が４００ｎｍのＡｕ（金）を真空蒸着等により積層して成膜することにより、金属積層膜（Ｎｉ／Ａｕ）を形成する。この後、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属積層膜をレジストパターンとともに除去し、残存する金属積層膜によりゲート電極４１を形成する。これにより、ゲート電極４１は、電子供給層３０の側面３０ｂ及び、この近傍を覆うように形成される。
次に、図７（ｂ）に示すように、電子供給層３０の上に絶縁膜５０を形成する。絶縁膜５０は、プラズマＣＶＤ（Chemical Vapor Deposition）により、膜厚が２ｎｍから１０００ｎｍ、例えば、１００ｎｍのＳｉＮ膜を成膜することにより形成する。尚、絶縁膜５０は、ＡＬＤ（Atomic Layer Deposition）、ＳｉＮ等をスパッタリング等により成膜することにより形成してもよい。また、絶縁膜５０は、ＳｉＮ以外にも、ＳｉＯ２、Ａｌ２Ｏ３、ＡｌＮ等により形成してもよい。
以上により、本実施の形態における半導体装置を製造することができる。
また、図４に示す構造の半導体装置についても、上記と同様の工程で作製することができる。具体的には、最初に、図８（ａ）に示すように、基板１０の上に、窒化物半導体により、バックバリア層１１、第１の電子走行層２１を順にエピタキシャル成長により積層して形成する。
次に、図８（ｂ）に示すように、ゲート電極４１の一部及びゲート電極４１からドレイン電極４３が形成される領域の第１の電子走行層２１を除去する。これにより、バックバリア層１１の表面１１ａのｃ面が露出し、第１の電子走行層２１の側面２１ｂにｍ面が露出する。
次に、図９に示すように、第１の電子走行層２１の表面２１ａ、第１の電子走行層２１の側面２１ｂ、バックバリア層１１の表面１１ａの上に、第２の電子走行層２２、電子供給層３０を順にＭＯＶＰＥにより形成する。電子供給層３０は、厚さが約２０ｎｍのｉ−ＡｌＧａＮにより形成されており、第１の電子走行層２１と第２の電子走行層２２とにより電子走行層２０が形成される。
以上の工程により、図４に示す構造の半導体装置を製造することができる。
本実施の形態における半導体装置のエピタキシャル構造は、一例であり、他の構造の電界効果型トランジスタにも適用可能である。
基板１０は、ＳｉＣ以外にも、サファイア、Ｓｉ、ＧａＡｓ等により形成された基板を用いてもよく、また、不純物元素がドープされている導電性を有する基板であってもよく、不純物元素がドープされていない半絶縁性の基板であってもよい。
また、上記の説明におけるソース電極４２及びドレイン電極４３の構造は、一例であり、単層であってもよく他の多層により形成されたものであってもよい。ソース電極４２及びドレイン電極４３は、他の形成方法により形成したものであってもよい。
〔第２の実施の形態〕
（半導体装置）
次に、第２の実施の形態における半導体装置について、図１０に基づき説明する。本実施の形態における半導体装置は、電子供給層３０の上には、ゲート絶縁膜となる絶縁膜１５０が形成されており、電子供給層３０の側面３０ｂを覆う絶縁膜１５０の上にゲート電極４１が形成されている。従って、電子供給層３０とゲート電極４１との間には絶縁膜１５０が形成されている。尚、ソース電極４２及びドレイン電極４３は、電子供給層３０の上に形成されている。本実施の形態においては、絶縁膜１５０を形成することにより、ゲート電極４１とソース電極４２との間の耐圧を高くすることができる。絶縁膜１５０は、例えば、酸化アルミニウム（Ａｌ２Ｏ３）等により形成されている。
（半導体装置）
次に、第２の実施の形態における半導体装置について、図１０に基づき説明する。本実施の形態における半導体装置は、電子供給層３０の上には、ゲート絶縁膜となる絶縁膜１５０が形成されており、電子供給層３０の側面３０ｂを覆う絶縁膜１５０の上にゲート電極４１が形成されている。従って、電子供給層３０とゲート電極４１との間には絶縁膜１５０が形成されている。尚、ソース電極４２及びドレイン電極４３は、電子供給層３０の上に形成されている。本実施の形態においては、絶縁膜１５０を形成することにより、ゲート電極４１とソース電極４２との間の耐圧を高くすることができる。絶縁膜１５０は、例えば、酸化アルミニウム（Ａｌ２Ｏ３）等により形成されている。
（半導体装置の製造方法）
次に、本実施の形態における半導体装置における製造方法について説明する。
次に、本実施の形態における半導体装置における製造方法について説明する。
最初に、図１１（ａ）に示すように、基板１０の上に、窒化物半導体により、バックバリア層１１、第１の電子走行層２１を順にエピタキシャル成長により積層して形成する。
次に、図１１（ｂ）に示すように、ドレイン電極４３が形成される領域の第１の電子走行層２１及びバックバリア層１１の一部を除去する。これにより、バックバリア層１１の表面１１ａにｃ面を露出させ、第１の電子走行層２１の側面２１ｂ及びバックバリア層１１の側面１１ｂにｍ面を露出させる。
次に、図１２（ａ）に示すように、第１の電子走行層２１の表面２１ａ、第１の電子走行層２１の側面２１ｂ、バックバリア層１１の側面１１ｂ、バックバリア層１１の表面１１ａの上に、第２の電子走行層２２、電子供給層３０を順にＭＯＶＰＥにより形成する。
次に、図１２（ｂ）に示すように、電子供給層３０の上にソース電極４２及びドレイン電極４３を形成する。この後、窒素雰囲気中において、４００℃〜１０００℃の間の温度、例えば、５５０℃の温度で熱処理を行なうことにより、オーミックコンタクトを確立させる。
次に、図１３（ａ）に示すように、露出している電子供給層３０の上に絶縁膜１５０を形成する。絶縁膜１５０は、プラズマＣＶＤまたはＡＬＤにより、膜厚が２ｎｍから１０００ｎｍ、例えば、１００ｎｍのＡｌ２Ｏ３膜を成膜することにより形成する。これにより、電子供給層３０の側面３０ｂを含む電子供給層３０が露出していた面は、絶縁膜１５０に覆われる。
次に、図１３（ｂ）に示すように、絶縁膜１５０の上にゲート電極４１を形成する。ゲート電極４１は、ソース電極４２とドレイン電極４３との間であって、電子供給層３０の側面３０ｂを覆う絶縁膜１５０に接するように形成する。具体的には、絶縁膜１５０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極４１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、膜厚が３０ｎｍのＮｉ（ニッケル）と、膜厚が４００ｎｍのＡｕ（金）を真空蒸着等により積層して成膜することにより、金属積層膜（Ｎｉ／Ａｕ）を形成する。この後、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属積層膜をレジストパターンとともに除去し、残存する金属積層膜によりゲート電極４１を形成する。
以上により、本実施の形態における半導体装置を製造することができる。
尚、上記以外の内容については、第１の実施の形態と同様である。
〔第３の実施の形態〕
（半導体装置）
次に、第３の実施の形態における半導体装置について、図１４に基づき説明する。本実施の形態における半導体装置は、基板１０の上に形成されるバックバリア層２１１がｐ−ＧａＮにより形成されている構造のものである。ｐ−ＧａＮにより形成されるバックバリア層２１１は、ｉ−ＧａＮにより形成される電子走行層２０と格子整合するため、電子走行層２０の結晶性が向上し、半導体装置の特性や信頼性を向上させることができる。
（半導体装置）
次に、第３の実施の形態における半導体装置について、図１４に基づき説明する。本実施の形態における半導体装置は、基板１０の上に形成されるバックバリア層２１１がｐ−ＧａＮにより形成されている構造のものである。ｐ−ＧａＮにより形成されるバックバリア層２１１は、ｉ−ＧａＮにより形成される電子走行層２０と格子整合するため、電子走行層２０の結晶性が向上し、半導体装置の特性や信頼性を向上させることができる。
（半導体装置の製造方法）
次に、本実施の形態における半導体装置における製造方法について説明する。
次に、本実施の形態における半導体装置における製造方法について説明する。
最初に、図１５（ａ）に示すように、基板１０の上に、窒化物半導体により、バックバリア層２１１、第１の電子走行層２１を順にエピタキシャル成長により積層して形成する。本実施の形態においては、バックバリア層２１１は、有機金属気相成長によりｐ−ＧａＮをエピタキシャル成長させることにより形成されており、ｐ型となる不純物元素として、Ｍｇがドープされている。
次に、図１５（ｂ）に示すように、ドレイン電極４３が形成される領域の第１の電子走行層２１及びバックバリア層２１１の一部を除去する。これにより、バックバリア層２１１の表面２１１ａにｃ面を露出させ、第１の電子走行層２１の側面２１ｂ及びバックバリア層２１１の側面２１１ｂにｍ面を露出させる。
次に、図１６（ａ）に示すように、第１の電子走行層２１の表面２１ａ、バックバリア層２１１の表面２１１ａの上、第１の電子走行層２１の側面２１ｂ、バックバリア層２１１の側面２１１ｂに、第２の電子走行層２２、電子供給層３０を順に形成する。
次に、図１６（ｂ）に示すように、電子供給層３０の上にソース電極４２及びドレイン電極４３を形成する。この後、窒素雰囲気中において、４００℃〜１０００℃の間の温度、例えば、５５０℃の温度で熱処理を行なうことにより、オーミックコンタクトを確立させる。
次に、図１７（ａ）に示すように、電子供給層３０の上にゲート電極４１を形成する。ゲート電極４１は、ソース電極４２とドレイン電極４３との間であって、電子走行層２０の側面２０ｂを覆う電子供給層３０の側面３０ｂに接するように形成する。
次に、図１７（ｂ）に示すように、電子供給層３０の上に絶縁膜５０を形成する。絶縁膜５０は、プラズマＣＶＤにより、膜厚が２ｎｍから１０００ｎｍ、例えば、１００ｎｍのＳｉＮ膜を成膜することにより形成する。
以上により、本実施の形態における半導体装置を製造することができる。
尚、上記以外の内容については、第１の実施の形態と同様である。
〔第４の実施の形態〕
次に、第４の実施の形態について説明する。本実施の形態は、半導体デバイス、電源装置及び高周波増幅器である。
次に、第４の実施の形態について説明する。本実施の形態は、半導体デバイス、電源装置及び高周波増幅器である。
本実施の形態における半導体デバイスは、第１から第３の実施の形態におけるいずれかの半導体装置をディスクリートパッケージしたものであり、このようにディスクリートパッケージされた半導体デバイスについて、図１８に基づき説明する。尚、図１８は、ディスクリートパッケージされた半導体装置の内部を模式的に示すものであり、電極の配置等については、第１から第３の実施の形態に示されているものとは、異なっている。
最初に、第１から第３の実施の形態において製造された半導体装置をダイシング等により切断することにより、ＧａＮ系の半導体材料のＨＥＭＴの半導体チップ４１０を形成する。この半導体チップ４１０をリードフレーム４２０上に、ハンダ等のダイアタッチ剤４３０により固定する。尚、この半導体チップ４１０は、第１から第３の実施の形態における半導体装置に相当するものである。
次に、ゲート電極４１１をゲートリード４２１にボンディングワイヤ４３１により接続し、ソース電極４１２をソースリード４２２にボンディングワイヤ４３２により接続し、ドレイン電極４１３をドレインリード４２３にボンディングワイヤ４３３により接続する。尚、ボンディングワイヤ４３１、４３２、４３３はＡｌ等の金属材料により形成されている。また、本実施の形態においては、ゲート電極４１１はゲート電極パッドであり、第１から第３の実施の形態における半導体装置のゲート電極４１と接続されている。また、ソース電極４１２はソース電極パッドであり、第１から第３の実施の形態における半導体装置のソース電極４２と接続されている。また、ドレイン電極４１３はドレイン電極パッドであり、第１から第３の実施の形態における半導体装置のドレイン電極４３と接続されている。
次に、トランスファーモールド法によりモールド樹脂４４０による樹脂封止を行なう。このようにして、ＧａＮ系の半導体材料を用いたＨＥＭＴのディスクリートパッケージされている半導体デバイスを作製することができる。
次に、本実施の形態における電源装置及び高周波増幅器について説明する。本実施の形態における電源装置及び高周波増幅器は、第１から第３の実施の形態におけるいずれかの半導体装置を用いた電源装置及び高周波増幅器である。
最初に、図１９に基づき、本実施の形態における電源装置について説明する。本実施の形態における電源装置４６０は、高圧の一次側回路４６１、低圧の二次側回路４６２及び一次側回路４６１と二次側回路４６２との間に配設されるトランス４６３を備えている。一次側回路４６１は、交流電源４６４、いわゆるブリッジ整流回路４６５、複数のスイッチング素子（図１９に示す例では４つ）４６６及び一つのスイッチング素子４６７等を備えている。二次側回路４６２は、複数のスイッチング素子（図１９に示す例では３つ）４６８を備えている。図１９に示す例では、第１から第３の実施の形態における半導体装置を一次側回路４６１のスイッチング素子４６６及び４６７として用いられている。尚、一次側回路４６１のスイッチング素子４６６及び４６７は、ノーマリーオフの半導体装置であることが好ましい。また、二次側回路４６２において用いられているスイッチング素子４６８はシリコンにより形成される通常のＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）を用いている。
次に、図２０に基づき、本実施の形態における高周波増幅器について説明する。本実施の形態における高周波増幅器４７０は、例えば、携帯電話の基地局用パワーアンプに適用してもよい。この高周波増幅器４７０は、ディジタル・プレディストーション回路４７１、ミキサー４７２、パワーアンプ４７３及び方向性結合器４７４を備えている。ディジタル・プレディストーション回路４７１は、入力信号の非線形歪みを補償する。ミキサー４７２は、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ４７３は、交流信号とミキシングされた入力信号を増幅する。図２０に示す例では、パワーアンプ４７３は、第１から第３の実施の形態におけるいずれかの半導体装置を有している。方向性結合器４７４は、入力信号や出力信号のモニタリング等を行なう。図２０に示す回路では、例えば、スイッチの切り替えにより、ミキサー４７２により出力信号を交流信号とミキシングしてディジタル・プレディストーション回路４７１に送出することが可能である。
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
上記の説明に関し、更に以下の付記を開示する。
（付記１）
基板の上に化合物半導体により形成されたバックバリア層と、
前記バックバリア層の上に化合物半導体により形成された電子走行層と、
前記電子走行層の上に化合物半導体により形成された電子供給層と、
前記電子供給層の上に形成されたゲート電極、ソース電極及びドレイン電極と、
を有し、
前記電子走行層は、前記ゲート電極と前記ドレイン電極との間における厚さよりも、前記ゲート電極と前記ソース電極との間における厚さが厚く、
前記電子走行層は、前記ゲート電極が形成されている領域において、前記基板の表面に対し略垂直な側面が形成されていることを特徴とする半導体装置。
（付記２）
前記バックバリア層、前記電子走行層、前記電子供給層は、窒化物半導体により形成されており、
前記電子走行層の側面は、ｍ面であることを特徴とする付記１に記載の半導体装置。
（付記３）
前記電子走行層において、前記基板の表面と略平行な面は、ｃ面であることを特徴とする付記２に記載の半導体装置。
（付記４）
前記電子走行層において、前記基板の表面と略平行な面における前記電子供給層との界面近傍には、２次元電子ガスが生成していることを特徴とする付記１から３のいずれかに記載の半導体装置。
（付記５）
前記電子走行層は、ＧａＮを含む材料により形成されており、
前記電子供給層は、ＡｌＧａＮを含む材料により形成されていることを特徴とする付記１から４のいずれかに記載の半導体装置。
（付記６）
前記バックバリア層は、ＡｌＧａＮまたはＡｌＮを含む材料により形成されていることを特徴とする付記５に記載の半導体装置。
（付記７）
前記バックバリア層は、ｐ−ＧａＮまたはｐ−ＡｌＧａＮを含む材料により形成されていることを特徴とする付記５に記載の半導体装置。
（付記８）
前記電子供給層と前記ゲート電極との間には、絶縁膜が形成されていることを特徴とする付記１から７のいずれかに記載の半導体装置。
（付記９）
基板の上に、化合物半導体によりバックバリア層、第１の電子走行層を順に積層して形成する工程と、
前記第１の電子走行層の一部を除去し、前記基板の表面に略垂直な側面を形成する工程と、
前記第１の電子走行層、前記バックバリア層、前記側面の上に、第２の電子走行層、電子供給層を積層して形成する工程と、
前記第１の電子走行層と前記第２の電子走行層とにより電子走行層が形成されており、前記第１の電子走行層及び前記第２の電子走行層が積層されている領域の電子供給層の上にソース電極を形成し、前記バックバリア層の上に前記第２の電子走行層が形成されている領域の電子供給層の上にドレイン電極を形成する工程と、
前記電子供給層の側面を覆うゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１０）
前記バックバリア層、前記電子走行層、前記電子供給層は、窒化物半導体により形成されており、
前記電子走行層の側面は、ｍ面であることを特徴とする付記９に記載の半導体装置の製造方法。
（付記１１）
前記電子走行層において、前記基板の表面と略平行な面は、ｃ面であることを特徴とする付記１０に記載の半導体装置の製造方法。
（付記１２）
前記電子走行層において、前記基板の表面と略平行な面における前記電子供給層との界面近傍には、２次元電子ガスが生成していることを特徴とする付記９から１１のいずれかに記載の半導体装置の製造方法。
（付記１３）
前記電子走行層は、ＧａＮを含む材料により形成されており、
前記電子供給層は、ＡｌＧａＮを含む材料により形成されていることを特徴とする付記９から１２のいずれかに記載の半導体装置の製造方法。
（付記１４）
前記バックバリア層は、ＡｌＧａＮまたはＡｌＮを含む材料により形成されていることを特徴とする付記１３に記載の半導体装置の製造方法。
（付記１５）
前記バックバリア層は、ｐ−ＧａＮまたはｐ−ＡｌＧａＮを含む材料により形成されていることを特徴とする付記１３に記載の半導体装置の製造方法。
（付記１６）
前記電子供給層と前記ゲート電極との間には、絶縁膜が形成されていることを特徴とする付記９から１５のいずれかに記載の半導体装置の製造方法。
（付記１７）
前記第１の電子走行層の一部を除去し、前記基板の表面に略垂直な側面を形成する工程は、
ドライエッチングにより前記第１の電子走行層の一部を除去した後、ウェットエッチングを行うものであることを特徴とする付記９から１６のいずれかに記載の半導体装置の製造方法。
（付記１８）
前記バックバリア層、前記第１の電子走行層、前記第２の電子走行層、前記電子供給層は、有機金属気相成長により形成することを特徴とする付記９から１７のいずれかに記載の半導体装置の製造方法。
（付記１９）
付記１から８のいずれかに記載の半導体装置を有することを特徴とする電源装置。
（付記２０）
付記１から８のいずれかに記載の半導体装置を有することを特徴とする増幅器。
（付記１）
基板の上に化合物半導体により形成されたバックバリア層と、
前記バックバリア層の上に化合物半導体により形成された電子走行層と、
前記電子走行層の上に化合物半導体により形成された電子供給層と、
前記電子供給層の上に形成されたゲート電極、ソース電極及びドレイン電極と、
を有し、
前記電子走行層は、前記ゲート電極と前記ドレイン電極との間における厚さよりも、前記ゲート電極と前記ソース電極との間における厚さが厚く、
前記電子走行層は、前記ゲート電極が形成されている領域において、前記基板の表面に対し略垂直な側面が形成されていることを特徴とする半導体装置。
（付記２）
前記バックバリア層、前記電子走行層、前記電子供給層は、窒化物半導体により形成されており、
前記電子走行層の側面は、ｍ面であることを特徴とする付記１に記載の半導体装置。
（付記３）
前記電子走行層において、前記基板の表面と略平行な面は、ｃ面であることを特徴とする付記２に記載の半導体装置。
（付記４）
前記電子走行層において、前記基板の表面と略平行な面における前記電子供給層との界面近傍には、２次元電子ガスが生成していることを特徴とする付記１から３のいずれかに記載の半導体装置。
（付記５）
前記電子走行層は、ＧａＮを含む材料により形成されており、
前記電子供給層は、ＡｌＧａＮを含む材料により形成されていることを特徴とする付記１から４のいずれかに記載の半導体装置。
（付記６）
前記バックバリア層は、ＡｌＧａＮまたはＡｌＮを含む材料により形成されていることを特徴とする付記５に記載の半導体装置。
（付記７）
前記バックバリア層は、ｐ−ＧａＮまたはｐ−ＡｌＧａＮを含む材料により形成されていることを特徴とする付記５に記載の半導体装置。
（付記８）
前記電子供給層と前記ゲート電極との間には、絶縁膜が形成されていることを特徴とする付記１から７のいずれかに記載の半導体装置。
（付記９）
基板の上に、化合物半導体によりバックバリア層、第１の電子走行層を順に積層して形成する工程と、
前記第１の電子走行層の一部を除去し、前記基板の表面に略垂直な側面を形成する工程と、
前記第１の電子走行層、前記バックバリア層、前記側面の上に、第２の電子走行層、電子供給層を積層して形成する工程と、
前記第１の電子走行層と前記第２の電子走行層とにより電子走行層が形成されており、前記第１の電子走行層及び前記第２の電子走行層が積層されている領域の電子供給層の上にソース電極を形成し、前記バックバリア層の上に前記第２の電子走行層が形成されている領域の電子供給層の上にドレイン電極を形成する工程と、
前記電子供給層の側面を覆うゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１０）
前記バックバリア層、前記電子走行層、前記電子供給層は、窒化物半導体により形成されており、
前記電子走行層の側面は、ｍ面であることを特徴とする付記９に記載の半導体装置の製造方法。
（付記１１）
前記電子走行層において、前記基板の表面と略平行な面は、ｃ面であることを特徴とする付記１０に記載の半導体装置の製造方法。
（付記１２）
前記電子走行層において、前記基板の表面と略平行な面における前記電子供給層との界面近傍には、２次元電子ガスが生成していることを特徴とする付記９から１１のいずれかに記載の半導体装置の製造方法。
（付記１３）
前記電子走行層は、ＧａＮを含む材料により形成されており、
前記電子供給層は、ＡｌＧａＮを含む材料により形成されていることを特徴とする付記９から１２のいずれかに記載の半導体装置の製造方法。
（付記１４）
前記バックバリア層は、ＡｌＧａＮまたはＡｌＮを含む材料により形成されていることを特徴とする付記１３に記載の半導体装置の製造方法。
（付記１５）
前記バックバリア層は、ｐ−ＧａＮまたはｐ−ＡｌＧａＮを含む材料により形成されていることを特徴とする付記１３に記載の半導体装置の製造方法。
（付記１６）
前記電子供給層と前記ゲート電極との間には、絶縁膜が形成されていることを特徴とする付記９から１５のいずれかに記載の半導体装置の製造方法。
（付記１７）
前記第１の電子走行層の一部を除去し、前記基板の表面に略垂直な側面を形成する工程は、
ドライエッチングにより前記第１の電子走行層の一部を除去した後、ウェットエッチングを行うものであることを特徴とする付記９から１６のいずれかに記載の半導体装置の製造方法。
（付記１８）
前記バックバリア層、前記第１の電子走行層、前記第２の電子走行層、前記電子供給層は、有機金属気相成長により形成することを特徴とする付記９から１７のいずれかに記載の半導体装置の製造方法。
（付記１９）
付記１から８のいずれかに記載の半導体装置を有することを特徴とする電源装置。
（付記２０）
付記１から８のいずれかに記載の半導体装置を有することを特徴とする増幅器。
１０ 基板
１１ バックバリア層
２０ 電子走行層
２０ａ ２ＤＥＧ
２０ｂ 側面
３０ 電子供給層
４１ ゲート電極
４２ ソース電極
４３ ドレイン電極
５０ 絶縁膜
１１ バックバリア層
２０ 電子走行層
２０ａ ２ＤＥＧ
２０ｂ 側面
３０ 電子供給層
４１ ゲート電極
４２ ソース電極
４３ ドレイン電極
５０ 絶縁膜
Claims (8)
- 基板の上に化合物半導体により形成されたバックバリア層と、
前記バックバリア層の上に化合物半導体により形成された電子走行層と、
前記電子走行層の上に化合物半導体により形成された電子供給層と、
前記電子供給層の上に形成されたゲート電極、ソース電極及びドレイン電極と、
を有し、
前記電子走行層は、前記ゲート電極と前記ドレイン電極との間における厚さよりも、前記ゲート電極と前記ソース電極との間における厚さが厚く、
前記電子走行層は、前記ゲート電極が形成されている領域において、前記基板の表面に対し略垂直な側面が形成されていることを特徴とする半導体装置。 - 前記バックバリア層、前記電子走行層、前記電子供給層は、窒化物半導体により形成されており、
前記電子走行層の側面は、ｍ面であることを特徴とする請求項１に記載の半導体装置。 - 前記電子走行層は、ＧａＮを含む材料により形成されており、
前記電子供給層は、ＡｌＧａＮを含む材料により形成されていることを特徴とする請求項１または２に記載の半導体装置。 - 前記バックバリア層は、ＡｌＧａＮまたはＡｌＮを含む材料により形成されていることを特徴とする請求項３に記載の半導体装置。
- 前記バックバリア層は、ｐ−ＧａＮまたはｐ−ＡｌＧａＮを含む材料により形成されていることを特徴とする請求項３に記載の半導体装置。
- 前記電子供給層と前記ゲート電極との間には、絶縁膜が形成されていることを特徴とする請求項１から５のいずれかに記載の半導体装置。
- 基板の上に、化合物半導体によりバックバリア層、第１の電子走行層を順に積層して形成する工程と、
前記第１の電子走行層の一部を除去し、前記基板の表面に略垂直な側面を形成する工程と、
前記第１の電子走行層、前記バックバリア層、前記側面の上に、第２の電子走行層、電子供給層を積層して形成する工程と、
前記第１の電子走行層と前記第２の電子走行層とにより電子走行層が形成されており、前記第１の電子走行層及び前記第２の電子走行層が積層されている領域の電子供給層の上にソース電極を形成し、前記バックバリア層の上に前記第２の電子走行層が形成されている領域の電子供給層の上にドレイン電極を形成する工程と、
前記電子供給層の側面を覆うゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記電子走行層は、ＧａＮを含む材料により形成されており、
前記電子供給層は、ＡｌＧａＮを含む材料により形成されていることを特徴とする請求項７に記載の半導体装置の製造方法。
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Also Published As
| Publication number | Publication date |
|---|---|
| JP7102796B2 (ja) | 2022-07-20 |
| US20190280110A1 (en) | 2019-09-12 |
| US11038045B2 (en) | 2021-06-15 |
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