[go: up one dir, main page]

JP2019067786A - 高出力素子 - Google Patents

高出力素子 Download PDF

Info

Publication number
JP2019067786A
JP2019067786A JP2017188175A JP2017188175A JP2019067786A JP 2019067786 A JP2019067786 A JP 2019067786A JP 2017188175 A JP2017188175 A JP 2017188175A JP 2017188175 A JP2017188175 A JP 2017188175A JP 2019067786 A JP2019067786 A JP 2019067786A
Authority
JP
Japan
Prior art keywords
layer
gallium nitride
nitride semiconductor
semiconductor layer
nitride layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2017188175A
Other languages
English (en)
Inventor
憲一 杉田
Kenichi Sugita
憲一 杉田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Infrastructure Systems and Solutions Corp
Original Assignee
Toshiba Corp
Toshiba Infrastructure Systems and Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Infrastructure Systems and Solutions Corp filed Critical Toshiba Corp
Priority to JP2017188175A priority Critical patent/JP2019067786A/ja
Priority to US16/023,822 priority patent/US10629717B2/en
Publication of JP2019067786A publication Critical patent/JP2019067786A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00Field-effect transistors [FET]
    • H10D30/40FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/473High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT
    • H10D30/4732High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT using Group III-V semiconductor material
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/81Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation
    • H10D62/815Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation of structures having periodic or quasi-periodic potential variation, e.g. superlattices or multiple quantum wells [MQW]
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/81Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation
    • H10D62/815Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation of structures having periodic or quasi-periodic potential variation, e.g. superlattices or multiple quantum wells [MQW]
    • H10D62/8161Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation of structures having periodic or quasi-periodic potential variation, e.g. superlattices or multiple quantum wells [MQW] potential variation due to variations in composition or crystallinity, e.g. heterojunction superlattices
    • H10D62/8162Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation of structures having periodic or quasi-periodic potential variation, e.g. superlattices or multiple quantum wells [MQW] potential variation due to variations in composition or crystallinity, e.g. heterojunction superlattices having quantum effects only in the vertical direction, i.e. layered structures having quantum effects solely resulting from vertical potential variation
    • H10D62/8164Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation of structures having periodic or quasi-periodic potential variation, e.g. superlattices or multiple quantum wells [MQW] potential variation due to variations in composition or crystallinity, e.g. heterojunction superlattices having quantum effects only in the vertical direction, i.e. layered structures having quantum effects solely resulting from vertical potential variation comprising only semiconductor materials 
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82Heterojunctions
    • H10D62/824Heterojunctions comprising only Group III-V materials heterojunctions, e.g. GaN/AlGaN heterojunctions
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503Nitride Group III-V materials, e.g. AlN or GaN

Landscapes

  • Junction Field-Effect Transistors (AREA)
  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Materials Engineering (AREA)

Abstract

【課題】結晶性の良いチャネル層を有し、キャリアである電子の移動度が高移動度であり、高密度の2次元電子ガス(2DEG)を有する、高出力素子を提供する。【解決手段】高出力素子100は、第1の窒化物半導体層20と、第1の窒化物半導体層20上に形成された第2の窒化物半導体層30と、第2の窒化物半導体層30上に形成され、Al元素を含有した第3の窒化物半導体層40と、を具備する。第2の窒化物半導体層30は、In元素を含有した窒化物半導体層と、In元素を含有していない窒化物半導体層が交互に積層された多重量子井戸層を構成する。【選択図】図1

Description

本発明の実施形態は、高出力素子に関する。
従来、高出力素子(一例としてHEMT(High Electron Mobility Transistor))に
は窒化物半導体層のGaN層と窒化物半導体層のAlGaN層との間に窒化物半導体層の
InGaNを厚く形成した構造の物がある。
しかし、InGaN層を厚く形成すると、GaN層とInGaN層との格子間の接続が
切断され、InGaN層が緩和される。InGaN層が緩和されると、格子間の欠陥の発
生など結晶構造に乱れが生じ、キャリアである電子の散乱が発生する。このため、InG
aN層とAlGaN層との界面における2次元電子ガス(2 Dimensional Electron Gas、
2DEG)の電子移動度が低下する、電子密度が低下する、という問題があった。
特開2003−197646号公報 特表2004−515909号公報
本発明が解決しようとする課題は、結晶性の良いチャネル層を有し、高移動度で高密度
の2次元電子ガスを有する、高出力素子を提供する。
上記課題を解決するため、実施形態の高出力素子は、第1の窒化物半導体層と、前記第
1の窒化物半導体層上に形成された第2の窒化物半導体層と、前記第2の窒化物半導体層
上に形成され、Al元素を含有した第3の窒化物半導体層と、を具備し、前記第2の窒化
物半導体層はIn元素を含有した窒化物半導体層と、In元素を含有していない窒化物半
導体層が交互に積層された多重量子井戸層であることを特徴とする。
実施形態である高出力素子の断面図。 実施形態の伝導帯のバンド構造を模式的に表す図。 実施形態の格子間距離とバンドギャップの相関図。 実施形態の窒化物半導体層の格子結合の図。 実施形態の変形例の断面図。 実施形態の変形例の格子間距離とバンドギャップの相関図。
以下、高出力素子の実施形態を図面に基づき説明する。
(実施形態)
図1は本実施形態の基板10上に各窒化物半導体層が積層され、さらにこの窒化物半導
体層上に電極が接続された高出力素子100の断面図である。
実施形態は基板10の上に窒化ガリウム層(GaN層、第1の窒化物半導体層)20が
形成されている。窒化ガリウム層20の上にチャネル層として多重量子井戸層(InxG
a1-xN層(1≧x>0)/GaNの積層、第2の窒化物半導体層)30が形成されている。
さらに多重量子井戸層30の上に窒化アルミニウムガリウム層(AlGaN層、第3の窒
化物半導体層)40が形成されている。多重量子井戸層30上には、2次元電子ガス31
(図1の破線)が形成されている。
基板10の部材には珪素(Si)、炭化珪素(SiC)、サファイア(α-Al2O3
)、酸化亜鉛(ZnO)、窒化ガリウム(GaN)、窒化アルミニウム(AlN)、ダイ
ヤモンド等がある。ただし、本実施形態において、基板10の部材についてはこれらに限
定されるものではない。
窒化アルミニウムガリウム層40の上にはソース電極50とゲート電極51とドレイン
電極52が設けられている。ソース電極50とゲート電極51とドレイン電極52とはそ
れぞれ離間して設けられている。ソース電極50とドレイン電極52とはゲート電極51
を挟むように設けられている。
窒化アルミニウムガリウム層40とソース電極50とゲート電極51とドレイン電極5
2との上には保護層を設けても良い。保護層は一例として窒化珪素(SiN)などがある
窒化ガリウム層20と多重量子井戸層(InxGa1-xN層(1≧x≧0)/GaNの積層
、第2の窒化物半導体層)30と窒化アルミニウムガリウム層40は窒化物半導体である
。本実施形態において、これらの層はアルミニウム(Al)、ガリウム(Ga)、インジ
ウム(In)等のIII族の元素と、窒素(N)のV族の元素とを組み合わせたIII‐
V族半導体である。
図2は実施形態の伝導帯のバンド図である。多重量子井戸層30を構成する窒化インジ
ウムガリウム層と窒化ガリウム層、及び多重量子井戸層30の上に形成されている窒化ア
ルミニウムガリウム層40はそれぞれのバンドギャップが異なる。
窒化アルミニウムガリウム層40と、多重量子井戸層30を構成し窒化アルミニウムガ
リウム層40と隣接する窒化インジウムガリウム層が接合されると、接合面(ヘテロ界面
)の近傍にてエネルギー準位の量子井戸が形成され、量子井戸に電子が高密度で蓄積され
、2次元電子ガス31が形成される。
また、多重量子井戸層30を構成している窒化インジウムガリウム層のバンドギャップ
は、同じく多重量子井戸層30を構成している窒化ガリウム層のバンドギャップより低く
、窒化インジウムガリウム層は窒化ガリウム層に挟まれた構造をしているため、ここでも
量子井戸が形成される。この量子井戸にも電子が高密度で蓄積され、2次元電子ガス31
が形成される。実施形態の高出力素子100は、このような量子井戸を重ねて多重量子井
戸層とすることで、電子をより高密度で蓄積することができる。
図3は窒化物半導体の格子間距離とバンドギャップの相関図であり、GaN、AlN、
InNそれぞれの格子間距離の値とバンドギャップの値とをプロットし、各プロットを線
で結んだものである。
GaNとAlNを結ぶ線はAlyGa1−yNの特性となる。yはアルミニウム元素(
Al)の組成比であり、1≧y≧0となる。即ちアルミニウム元素(Al)の組成比を大
きくし、ガリウム元素(Ga)の組成比を小さくすると、AlNに近づいていき、バンド
ギャップが大きくなっていく。
GaNとInNを結ぶ線はInxGa1−xNの特性となる。xはインジウム元素(I
n)の組成比であり、0≦x≦1となる。即ちインジウム元素(In)の組成比を大きく
し、ガリウム元素(Ga)の組成比を小さくすると、InNに近づいていき、バンドギャ
ップが小さくなっていく。またインジウム組成が大きいほど電子の有効質量が小さいこと
から移動度が増加するため、高速、高周波の特性が向上する。
本実施形態の高出力素子100における多重量子井戸層30は、InGaNとGaNか
ら形成される。この高出力素子100の性能が最も良くなるときは、InGaNとGaN
のバンドギャップが最大となるときであり、すなわちInxGa1−xNのx=1となる
ときである。
なお、本実施形態の高出力素子100において、多重量子井戸層の窒化インジウムガリ
ウム層の膜厚は10nmまで、多重量子井戸層の窒化ガリウム層の膜厚は20nmまでと
することが望ましい。窒化インジウムガリウム層と窒化ガリウム層のペア数は1〜100
とし、さらに前述した通り、窒化インジウムガリウム層(InxGa1−xN)の組成比
はx=1とすることで、最も性能が良くなる。この組成比の窒化インジウムガリウム層は
膜厚を0.7nmとすることが望ましい。
図4は本実施形態の窒化物半導体層の格子結合の図である。図4の(a)は窒化ガリウ
ム層と窒化インジウムガリウム層のそれぞれの格子間距離の概略図である。1格子を四角
形で表している。図3より、窒化インジウムガリウム層の格子間距離は窒化ガリウム層2
0の格子間距離よりも大きいことから、それぞれ図4の(a)のような関係となる。
図4の(b)は窒化ガリウム層の上に窒化インジウムガリウム層を積層したときの格子
結合の図である。窒化インジウムガリウム層を薄い範囲(0.26〜100nm)で形成
すると、窒化ガリウム層より応力を受けるため、窒化ガリウム層の格子間距離に合わせて
結晶が形成される。
ここで、窒化インジウムガリウム層を厚く積層し臨界膜厚を超えた場合は、窒化ガリウ
ム層からの応力に耐え切れず、窒化インジウムガリウム層で結晶欠陥を発生させて緩和す
る。このため、窒化インジウムガリウム層の結晶性が劣化する。そのため、緩和させずに
積層する場合は、窒化インジウムガリウム層を薄い範囲で形成しなければならない。
図4の(c)は窒化ガリウム層と窒化インジウムガリウム層との結合について、横に連
続した場合の格子結合の図である。窒化インジウムガリウム層を緩和させずに積層すると
、窒化インジウムガリウム層の結晶性が高くなる。結晶性が高くなると、2次元電子ガス
を増加させ、移動度を高くすることが可能となり、飽和ドリフト速度が向上する。
本実施形態の高出力素子100において、多重量子井戸層30は、窒化インジウムガリ
ウム層と窒化ガリウムの積層である。窒化インジウムガリウム層と窒化ガリウム層は格子
間距離が異なるが、窒化インジウムガリウム層を薄く形成することで、窒化インジウムガ
リウム層を緩和させずに積層することができる。さらに、これらの窒化インジウムガリウ
ム層と窒化ガリウム層を多重量子井戸構造にして積層させることで、厚みを厚くすること
ができる。このようにして厚みを厚くすることで、電子移動度が上がり、高い周波数特性
が得られると共に、高密度の2次元電子ガスを得ることができる。
また、窒化インジウムガリウム層30の上に積層される、窒化アルミニウムガリウム層
40についても同様に、窒化ガリウム層20の格子間距離と合わせて積層することで、緩
和しない層を形成しても良い。緩和させないことで結晶性の良い高出力素子を形成し、ト
ラップ準位などの形成を抑制することが可能となる。
以下、本実施形態の高出力素子100の製造方法について以下に説明する。高出力素子
100は、基板10にGaNをMOCVD(Metal Organic Chemical Vapor Deposition
)法等により結晶成長させ、窒化ガリウム層20を積層させる。MOCVD法とは基板1
0の上に有機金属とキャリアガスを基板上に供給し、加熱した基板上で気相による化学反
応をすることによって、エピタキシャル成長をする方法である。
基板10の上に窒化ガリウム層20を積層させた後、有機金属原料のトリメチルインジ
ウム(TMI)、トリメチルガリウム(TMG)、トリエチルガリウム(TEG)、トリエチルイ
ンジウム(TEI)およびアンモニアガスをキャリアガス(窒素や水素)とともに供給し、反
応させることによって窒化ガリウム層20の上に窒化インジウムガリウム層が積層される
その後、基板10上に窒化ガリウムを形成した時と同様に、窒化インジウムガリウム層
上に窒化ガリウムを形成させる。窒化インジウムガリウムと窒化ガリウムを交互に積層さ
せることによって、多重量子井戸層30を積層させる。
窒化ガリウム層20の上に多重量子井戸層30を積層させた後、同様にトリメチルガリ
ウム、トリエチルガリウム、トリメチルアルミニウム(TMA)とアンモニアガス、キャリ
アガスを供給し、反応させることによって多重量子井戸層30の上に窒化アルミニウムガ
リウム層40が積層される。
ただし、MOCVD法によるこれらの積層方法は一例であり、本実施形態において、M
OCVD法に限定されるものではない。
窒化アルミニウムガリウム層40を積層した後、ソース電極50とゲート電極51とド
レイン電極52とを窒化アルミニウムガリウム層40の上に形成する。
以上により、本実施形態の高出力素子100は、窒化ガリウム層20と、多重量子井戸
層30と、窒化アルミニウムガリウム層40とを有し、多重量子井戸層30は緩和しない
窒化インジウムガリウム層と窒化ガリウム層の積層により形成される。そのため、高移動
度、高密度の2次元電子ガスを量子井戸層の数だけ有することになり、高い性能を期待す
ることが可能となる。
(実施形態の変形例1)
図5は実施形態の変形例である。当該変形例の高出力素子101は基板10と窒化ガリ
ウム層20との間にバッファ層60を積層させている。基板10と窒化ガリウム層20と
の結晶構造の差異により、窒化ガリウム層20の結晶構造に欠陥が発生し、多重量子井戸
層30の積層に影響することがあるため、バッファ層60を挿入することで窒化ガリウム
層20の結晶性を向上させている。バッファ層60は例えば、窒化インジウムアルミニウ
ムガリウム層(InaAlbGa(1−a−b)N、1≧a≧0、1≧b≧0、)である
(実施形態の変形例2)
図6は本変形例の格子間距離とバンドギャップの相関図である。図6の破線は窒化ガリ
ウムのバンドギャップの値(約3.4eV)のラインである。図中のAlN、GaN、I
nNのプロットを結んだ三角形の内、破線よりも上の領域をA領域とし、破線よりも下の
領域をB領域とする。即ち、バンドギャップが窒化ガリウムよりも大きい値の領域をA領
域とし、小さい値の領域をB領域とする。
変形例2において、第2の窒化物半導体層は多重量子井戸層30を構成する窒化インジ
ウムガリウム層の代わりに、バンドギャップが窒化ガリウムよりも小さい、B領域にある
素材を用いても良い。即ち、第2の窒化物半導体層を構成する窒化インジウムガリウム層
は、窒化インジウム層(InN)、または窒化ガリウム(GaN)のバンドギャップより
も低い値を有する窒化インジウムアルミニウムガリウム層(InAlGaN)若しくは窒
化インジウムアルミニウム層(InAlN)、のいずれかに代えても良い。
また、変形例2において、第3の窒化物半導体層は窒化アルミニウムガリウム層40の
代わりに、バンドギャップが窒化ガリウムよりも大きい、A領域にある素材を用いても良
い。即ち、前記第3の窒化物半導体層は、窒化アルミニウム層(AlN)、または窒化ガ
リウム(GaN)のバンドギャップよりも高い値を有する窒化インジウムアルミニウムガ
リウム層(InAlGaN)若しくは窒化インジウムアルミニウム層(InAlN)いず
れかとしても良い。
変形例2においても変形例1と同様にバッファ層60を設けていても良い。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したも
のであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その
ほかの様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々
の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲
や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれ
る。
10‥‥基板、
20‥‥窒化ガリウム層(GaN層、第1の窒化物半導体層)、
30‥‥多重量子井戸層(InxGa1-xN層(1≧x>0)/GaNの積層、第2の窒化物半
導体層)
31‥‥2次元電子層(2DEG)、
40‥‥窒化アルミニウムガリウム層(AlGaN層、第3の窒化物半導体層)、
50‥‥ソース電極、
51‥‥ゲート電極、
52‥‥ドレイン電極、
60‥‥バッファ層、
100‥‥高出力素子、
101‥‥高出力素子。

Claims (6)

  1. 第1の窒化物半導体層と、
    前記第1の窒化物半導体層上に形成された第2の窒化物半導体層と、
    前記第2の窒化物半導体層上に形成され、Al元素を含有した第3の窒化物半導体層と

    を具備し、
    前記第2の窒化物半導体層はIn元素を含有した窒化物半導体層と、In元素を含有し
    ていない窒化物半導体層が交互に積層された多重量子井戸層
    であることを特徴とする、高出力素子。
  2. 前記多重量子井戸層は、InxGa1-xN層(1≧x>0)とGaN層が交互に積層されるこ
    とによって構成され、InGa1−xN層の膜厚が10nm以下であり、かつGaN層
    の膜厚が20nm以下であることを特徴とする、
    請求項1に記載の高出力素子。
  3. 前記多重量子井戸層におけるInGa1−xN層とGaN層のペア数は100以下で
    あることを特徴とする、
    請求項2に記載の高出力素子。
  4. 前記第3の窒化物半導体層は、AlyGa1−yN(1≧y>0)層であることを特徴
    とする、
    請求項1乃至請求項3のいずれかに記載の高出力素子。
  5. 前記第1の窒化物半導体層は基板上に設けられたバッファ層の上に形成されており、前
    記バッファ層はInAlGa(1−a−b)N層(1≧a≧0、1≧b≧0)である
    ことを特徴とする、
    請求項1乃至請求項4のいずれかに記載の高出力素子。
  6. 前記基板は、Si、SiC、α−Al2O3、ZnO、GaN、AlN、ダイヤモンド
    のいずれかであることを特徴とする、
    請求項5に記載の高出力素子。
JP2017188175A 2017-09-28 2017-09-28 高出力素子 Pending JP2019067786A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2017188175A JP2019067786A (ja) 2017-09-28 2017-09-28 高出力素子
US16/023,822 US10629717B2 (en) 2017-09-28 2018-06-29 High power device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017188175A JP2019067786A (ja) 2017-09-28 2017-09-28 高出力素子

Publications (1)

Publication Number Publication Date
JP2019067786A true JP2019067786A (ja) 2019-04-25

Family

ID=65809242

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017188175A Pending JP2019067786A (ja) 2017-09-28 2017-09-28 高出力素子

Country Status (2)

Country Link
US (1) US10629717B2 (ja)
JP (1) JP2019067786A (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI780167B (zh) * 2018-06-26 2022-10-11 晶元光電股份有限公司 半導體基底以及半導體元件

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11204778A (ja) * 1998-01-20 1999-07-30 Sharp Corp 窒化物系iii−v族化合物半導体装置
JP2003197646A (ja) * 2001-12-27 2003-07-11 Shin Etsu Handotai Co Ltd 電界効果トランジスタ
JP2004221101A (ja) * 2003-01-09 2004-08-05 Nippon Telegr & Teleph Corp <Ntt> ヘテロ構造型電界効果トランジスタ
JP2006222191A (ja) * 2005-02-09 2006-08-24 Nippon Telegr & Teleph Corp <Ntt> 半導体装置
JP2013004735A (ja) * 2011-06-16 2013-01-07 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
US20130207078A1 (en) * 2012-01-18 2013-08-15 Kopin Corporation InGaN-Based Double Heterostructure Field Effect Transistor and Method of Forming the Same
JP2016134612A (ja) * 2015-01-22 2016-07-25 国立大学法人名古屋大学 Iii族窒化物半導体素子とその製造方法
JP2017017311A (ja) * 2015-06-26 2017-01-19 蘇州能訊高能半導体有限公司Dynax Semiconductor,Inc. 半導体デバイスおよびその製造方法
JP2017085061A (ja) * 2015-10-30 2017-05-18 富士通株式会社 半導体装置
JP2017139390A (ja) * 2016-02-04 2017-08-10 富士通株式会社 半導体装置、電源装置及び増幅器

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5679965A (en) * 1995-03-29 1997-10-21 North Carolina State University Integrated heterostructures of Group III-V nitride semiconductor materials including epitaxial ohmic contact, non-nitride buffer layer and methods of fabricating same
JP2000228535A (ja) 1999-02-08 2000-08-15 Nippon Telegr & Teleph Corp <Ntt> 半導体素子およびその製造方法
US6727531B1 (en) 2000-08-07 2004-04-27 Advanced Technology Materials, Inc. Indium gallium nitride channel high electron mobility transistors, and method of making the same
JP4371202B2 (ja) * 2003-06-27 2009-11-25 日立電線株式会社 窒化物半導体の製造方法及び半導体ウエハ並びに半導体デバイス
JP2005045153A (ja) 2003-07-25 2005-02-17 Hitachi Cable Ltd 窒化物半導体の製造方法及び半導体ウエハ並びに半導体デバイス
US20070018198A1 (en) 2005-07-20 2007-01-25 Brandes George R High electron mobility electronic device structures comprising native substrates and methods for making the same
US8837545B2 (en) * 2009-04-13 2014-09-16 Soraa Laser Diode, Inc. Optical device structure using GaN substrates and growth structures for laser applications
JP6130995B2 (ja) 2012-02-20 2017-05-17 サンケン電気株式会社 エピタキシャル基板及び半導体装置

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11204778A (ja) * 1998-01-20 1999-07-30 Sharp Corp 窒化物系iii−v族化合物半導体装置
JP2003197646A (ja) * 2001-12-27 2003-07-11 Shin Etsu Handotai Co Ltd 電界効果トランジスタ
JP2004221101A (ja) * 2003-01-09 2004-08-05 Nippon Telegr & Teleph Corp <Ntt> ヘテロ構造型電界効果トランジスタ
JP2006222191A (ja) * 2005-02-09 2006-08-24 Nippon Telegr & Teleph Corp <Ntt> 半導体装置
JP2013004735A (ja) * 2011-06-16 2013-01-07 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
US20130207078A1 (en) * 2012-01-18 2013-08-15 Kopin Corporation InGaN-Based Double Heterostructure Field Effect Transistor and Method of Forming the Same
JP2016134612A (ja) * 2015-01-22 2016-07-25 国立大学法人名古屋大学 Iii族窒化物半導体素子とその製造方法
JP2017017311A (ja) * 2015-06-26 2017-01-19 蘇州能訊高能半導体有限公司Dynax Semiconductor,Inc. 半導体デバイスおよびその製造方法
JP2017085061A (ja) * 2015-10-30 2017-05-18 富士通株式会社 半導体装置
JP2017139390A (ja) * 2016-02-04 2017-08-10 富士通株式会社 半導体装置、電源装置及び増幅器

Also Published As

Publication number Publication date
US20190097033A1 (en) 2019-03-28
US10629717B2 (en) 2020-04-21

Similar Documents

Publication Publication Date Title
JP4525894B2 (ja) 半導体素子形成用板状基体及びこの製造方法及びこれを使用した半導体素子
JP5987288B2 (ja) 半導体装置
JP5477685B2 (ja) 半導体ウェーハ及び半導体素子及びその製造方法
JP5309451B2 (ja) 半導体ウエーハ及び半導体素子及び製造方法
JP5552923B2 (ja) 半導体装置およびその製造方法
US8823055B2 (en) REO/ALO/A1N template for III-N material growth on silicon
US8633569B1 (en) AlN inter-layers in III-N material grown on REO/silicon substrate
US9660068B2 (en) Nitride semiconductor
JP2011049488A (ja) Iii族窒化物半導体積層ウェハ及びiii族窒化物半導体デバイス
WO2014024310A1 (ja) 半導体素子、hemt素子、および半導体素子の製造方法
US20170323960A1 (en) Epitaxial wafer, semiconductor device, method for producing epitaxial wafer, and method for producing semiconductor device
US11955519B2 (en) Semiconductor device with strain relaxed layer
US8872308B2 (en) AlN cap grown on GaN/REO/silicon substrate structure
JP5660373B2 (ja) 半導体ウエーハ及び半導体素子
US8823025B1 (en) III-N material grown on AIO/AIN buffer on Si substrate
JP2015103665A (ja) 窒化物半導体エピタキシャルウエハおよび窒化物半導体
JP2013030763A (ja) トランジスタ用半導体基板、トランジスタ及びトランジスタ用半導体基板の製造方法
JP2015070252A (ja) 半導体装置、半導体装置の製造方法及びウェハ
JP2019067786A (ja) 高出力素子
CN106783968B (zh) 含有氮镓铝和氮镓铟的缓存层的半导体器件及其制造方法
JP6084254B2 (ja) 化合物半導体基板
JP2019114747A (ja) 半導体装置
JP2018170458A (ja) 高出力素子
CN106783955B (zh) 含有氮镓铝和氮镓铟的插入层的半导体器件及其制造方法
US20170054013A1 (en) Semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180427

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20180831

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20190125

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190621

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20190820

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20190820

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190830

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191017

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200114

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200313

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20200525

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200824

C60 Trial request (containing other claim documents, opposition documents)

Free format text: JAPANESE INTERMEDIATE CODE: C60

Effective date: 20200824

C11 Written invitation by the commissioner to file amendments

Free format text: JAPANESE INTERMEDIATE CODE: C11

Effective date: 20200908

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20200914

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20201002

C21 Notice of transfer of a case for reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C21

Effective date: 20201006

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20201113

C211 Notice of termination of reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C211

Effective date: 20201117

C22 Notice of designation (change) of administrative judge

Free format text: JAPANESE INTERMEDIATE CODE: C22

Effective date: 20210105

C23 Notice of termination of proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C23

Effective date: 20210316

C03 Trial/appeal decision taken

Free format text: JAPANESE INTERMEDIATE CODE: C03

Effective date: 20210420

C30A Notification sent

Free format text: JAPANESE INTERMEDIATE CODE: C3012

Effective date: 20210420