JP2019057991A - Ｄｃ−ｄｃコンバータ - Google Patents

Abstract

【課題】ＤＣ−ＤＣコンバータの損失を低減する。【解決手段】ＤＣ−ＤＣコンバータ１０には、高電位出力配線１４と低電位配線１６の間に、下側ＦＥＴ３１、３３と上側ＦＥＴ３２、３４の直列回路が複数個並列に接続されている。各上側ＦＥＴに対してダイオード４２、４４が並列接続されている。高電位入力配線１２にメインリアクトル２２が接続されており、メインリアクトルと第１下側ＦＥＴ３１の間に第１サブリアクトル２４が接続されており、メインリアクトルと第２下側ＦＥＴ３３の間に第２サブリアクトル２６が接続されている。ゲート制御装置５４は、メインリアクトルに流れる電流がゼロになる期間を有するゼロクロスモードにおいて、上側ＦＥＴ３２、３４をオンさせない制御手段を有する。【選択図】図１

Description

本明細書に開示の技術は、ＤＣ−ＤＣコンバータに関する。

特許文献１には、直流電源から供給される電圧を昇圧して出力するＤＣ−ＤＣコンバータが開示されている。このＤＣ−ＤＣコンバータは、ソースが低電位配線に接続されているｎチャネル型の２つの下側ＦＥＴ（field effect transistor）を備えている。第１下側ＦＥＴのドレインは、第１ダイオードを介して高電位出力配線に接続されている。第２下側ＦＥＴのドレインは、第２ダイオードを介して高電位出力配線に接続されている。また、このＤＣ−ＤＣコンバータは、メインリアクトルと、第１サブリアクトルと、第２サブリアクトルを有している。メインリアクトルは、第１端子と第２端子を備えている。メインリアクトルの第１端子は、高電位入力配線を介してダイオードブリッジ（直流電源の一種）に接続されている。第１サブリアクトルの一端はメインリアクトルの第２端子に接続されており、第１サブリアクトルの他端は第１下側ＦＥＴのドレインに接続されている。第２サブリアクトルの一端はメインリアクトルの第２端子に接続されており、第２サブリアクトルの他端は第２下側ＦＥＴのドレインに接続されている。第１下側ＦＥＴと第２下側ＦＥＴは、交互にオンするように制御される。第１下側ＦＥＴがオンからオフに切り換わるときに第１ダイオードに電流が流れ、第２下側ＦＥＴがオンからオフに切り換わるときに第２ダイオードに電流が流れる。その結果、高電位出力配線に、高い電圧が出力される。また、このように第１下側ＦＥＴと第２下側ＦＥＴを制御すると、第１下側ＦＥＴと第２下側ＦＥＴで生じるスイッチング損失が低減される。

特開２００１−１８６７６８号公報

第１ダイオードに流れる電流を低減するために、第１ダイオードに対して並列に接続されたｎチャネル型のＦＥＴ（以下、第１上側ＦＥＴという）が設けられる場合がある。また、第２ダイオードに流れる電流を低減するために、第２ダイオードに対して並列に接続されたｎチャネル型のＦＥＴ（以下、第２上側ＦＥＴという）が設けられる場合がある。第１ダイオードに電流が流れるタイミングに合わせて第１上側ＦＥＴをオンさせることで、電流を分散させることができ、発生する損失を低減することができる。同様に、第２ダイオードに電流が流れるタイミングに合わせて第２上側ＦＥＴをオンさせることで、電流を分散させることができ、発生する損失を低減することができる。このようなＤＣ−ＤＣコンバータでは、第１上側ＦＥＴを介して高電位配線に向かって電流が流れている間に、メインリアクトルの誘導電圧が低下し、第１上側ＦＥＴに流れる電流が徐々に低下する。第１上側ＦＥＴに流れる電流が小さい場合には、その電流がマイナスまで低下して第１上側ＦＥＴを逆方向に流れる場合がある。同様に、第２上側ＦＥＴに流れる電流が小さい場合には、その電流がマイナスまで低下して第２上側ＦＥＴを逆方向に流れる場合がある。第１上側ＦＥＴ及び第２上側ＦＥＴに逆方向に電流が流れると、損失が発生する。本明細書では、第１上側ＦＥＴ及び第２上側ＦＥＴに逆方向に電流が流れることを防止して損失を抑制する技術を提案する。

本明細書が開示するＤＣ−ＤＣコンバータは、直流電源の正極に接続される高電位入力配線と、高電位出力配線と、前記直流電源の負極に接続される低電位配線と、ソースが前記低電位配線に接続されているｎチャネル型の第１下側ＦＥＴと、ソースが前記第１下側ＦＥＴのドレインに接続されているとともにドレインが前記高電位出力配線に接続されているｎチャネル型の第１上側ＦＥＴと、ソースが前記低電位配線に接続されているｎチャネル型の第２下側ＦＥＴと、ソースが前記第２下側ＦＥＴのドレインに接続されているとともにドレインが前記高電位出力配線に接続されているｎチャネル型の第２上側ＦＥＴと、アノードが前記第１上側ＦＥＴの前記ソースに接続されているとともにカソードが前記第１上側ＦＥＴの前記ドレインに接続されている第１ダイオードと、アノードが前記第２上側ＦＥＴの前記ソースに接続されているとともにカソードが前記第２上側ＦＥＴの前記ドレインに接続されている第２ダイオードと、メインリアクトルと、第１サブリアクトルと、第２サブリアクトルと、ゲート制御装置を有する。前記メインリアクトルは、第１端子と第２端子を有し、前記第１端子が前記高電位入力配線に接続されている。前記第１サブリアクトルは、一端が前記メインリアクトルの前記第２端子に接続されており、他端が前記第１下側ＦＥＴの前記ドレインに接続されている。前記第２サブリアクトルは、一端が前記メインリアクトルの前記第２端子に接続されており、他端が前記第２下側ＦＥＴの前記ドレインに接続されている。前記ゲート制御装置は、前記第１下側ＦＥＴのゲート、前記第１上側ＦＥＴのゲート、前記第２下側ＦＥＴのゲート、及び、前記第２上側ＦＥＴのゲートに接続されている。前記ゲート制御装置が、前記メインリアクトルに流れる変動電流に応じて第１動作と第２動作を実施する。前記ゲート制御装置が、前記変動電流がゼロまで低下するゼロクロスモードにおいて前記第１動作を実行し、前記変動電流がゼロまで低下しない非ゼロクロスモードにおいて前記第２動作を実行する。前記第１動作では、前記ゲート制御装置が、以下の条件、すなわち、（条件１）前記第１下側ＦＥＴがオンしている第１状態、前記第１下側ＦＥＴと前記第２下側ＦＥＴが共にオフしている第２状態、前記第２下側ＦＥＴがオンしている第３状態、及び、前記第１下側ＦＥＴと前記第２下側ＦＥＴが共にオフしている第４状態が、この順序で繰り返し現れる、（条件２）前記第１上側ＦＥＴと前記第２上側ＦＥＴをオンさせない、という条件を満たすように、前記第１下側ＦＥＴ、前記第１上側ＦＥＴ、前記第２下側ＦＥＴ、及び、前記第２上側ＦＥＴを制御する。前記第２動作では、前記ゲート制御装置が、以下の条件、すなわち、（条件３）前記第１下側ＦＥＴがオンしていると共に前記第２下側ＦＥＴがオフしている第５状態、前記第１下側ＦＥＴと前記第２下側ＦＥＴが共にオフしている第６状態、前記第１下側ＦＥＴがオフしていると共に前記第２下側ＦＥＴがオンしている第７状態、及び、前記第１下側ＦＥＴと前記第２下側ＦＥＴが共にオフしている第８状態が、この順序で繰り返し現れる、（条件４）前記第６状態の期間の少なくとも一部で前記第１上側ＦＥＴをオンさせ、前記第８状態の期間の少なくとも一部で前記第２上側ＦＥＴをオンさせる、という条件を満たすように、前記第１下側ＦＥＴ、前記第１上側ＦＥＴ、前記第２下側ＦＥＴ、及び、前記第２上側ＦＥＴを制御する。

なお、第１動作は、ゼロクロスモードのときに常に実施されてもよいし、ゼロクロスモードのときの一部の期間で実施されてもよい。また、第２動作は、非ゼロクロスモードのときに常に実施されてもよいし、非ゼロクロスモードのときの一部の期間で実施されてもよい。

このＤＣ−ＤＣコンバータでは、非ゼロクロスモードにおいて第２動作が実行される。第２動作では、第６状態の期間の少なくとも一部で第１上側ＦＥＴをオンさせるので、第１ダイオードと第１上側ＦＥＴに分散して電流が流れることで損失が低減される。同様に、第２動作では、第８状態の期間の少なくとも一部で第２上側ＦＥＴをオンさせるので、第２ダイオードと第２上側ＦＥＴに分散して電流が流れることで損失が低減される。また、非ゼロクロスモードでは、変動電流がゼロまで低下しないので、第１上側ＦＥＴ及び第２上側ＦＥＴをオンさせても、これらの上側ＦＥＴに逆方向に電流が流れない。

また、このＤＣ−ＤＣコンバータでは、ゼロクロスモードにおいて第１動作が実行される。第１動作では、変動電流がゼロまで低下する。しかしながら、第１動作では、第１上側ＦＥＴと第２上側ＦＥＴをオンさせない。したがって、第１上側ＦＥＴと第２上側ＦＥＴに逆方向に電流が流れることが防止される。したがって、第１上側ＦＥＴと第２上側ＦＥＴに逆方向に電流が流れることによる損失の発生を防止することができる。また、ゼロクロスモードでは、変動電流が小さいので、第１ダイオードまたは第２ダイオードに流れる電流が小さい。したがって、ダイオードと上側ＦＥＴに電流を分散させなくても、ダイオードで生じる損失が小さい。

以上に説明したように、このＤＣ−ＤＣコンバータでは、ゼロクロスモードにおいては、第１動作によって上側ＦＥＴに逆方向に電流が流れることを防止して、逆電流による損失の発生を防止することができる。また、このＤＣ−ＤＣコンバータでは、非ゼロクロスモードにおいては、上側ＦＥＴに逆方向に電流が流れないので、上側ＦＥＴを適宜オンさせることで、ダイオードの電流を分散させて損失を低減することができる。したがって、ゼロクロスモードと非ゼロクロスモードの両方で、損失を低減することができる。

ＤＣ−ＤＣコンバータの回路図。 ゼロクロスモード、低電流モード、高電流モードの説明図。 第３動作における各値の変化を示すグラフ。 第３動作におけるＤＣ−ＤＣコンバータの状態の変化を示す図。 第２動作における各値の変化を示すグラフ。 第２動作におけるＤＣ−ＤＣコンバータの状態の変化を示す図。 第１動作における各値の変化を示すグラフ。 第１動作におけるＤＣ−ＤＣコンバータの状態の変化を示す図。 ゼロクロスモードで第２動作を実行した場合の各値の変化を示すグラフ。 ゼロクロスモードで第２動作を実行した場合のＤＣ−ＤＣコンバータの状態の変化を示す図。 ＭＯＳＦＥＴのターンオン時の電流と電圧の変化を示すグラフ。 損失Ｅと電流ＩＬの関係を示すグラフ。 実施例２の第１動作における各値の変化を示すグラフ。 実施例２の第１動作におけるＤＣ−ＤＣコンバータの状態の変化を示す図。 実施例３のＤＣ−ＤＣコンバータの回路図。 実施例３の第２動作における各値の変化を示すグラフ。 実施例３の第１動作における各値の変化を示すグラフ。

図１は、実施形態のＤＣ−ＤＣコンバータ１０の回路図を示している。ＤＣ−ＤＣコンバータ１０は、車両に搭載されている。ＤＣ−ＤＣコンバータ１０は、高電位入力配線１２と、高電位出力配線１４と、低電位配線１６を有している。高電位入力配線１２は、直流電源９０（例えば、バッテリー）の正極に接続されている。低電位配線１６は、直流電源９０の負極に接続されている。ＤＣ−ＤＣコンバータ１０は、直流電源９０の印加電圧（すなわち、高電位入力配線１２と低電位配線１６の間の電圧）を昇圧し、昇圧した電圧を高電位出力配線１４と低電位配線１６の間に印加する。図示していないが、高電位出力配線１４と低電位配線１６の間には、負荷（例えば、インバータや走行用モータ）が接続されている。したがって、昇圧された電圧が、負荷に供給される。

ＤＣ−ＤＣコンバータ１０は、入力側平滑化コンデンサ２０、メインリアクトル２２、第１サブリアクトル２４、第２サブリアクトル２６、ＭＯＳＦＥＴ３１〜３４、ダイオード４１〜４４、出力側平滑化コンデンサ５０、電流センサ５２、及び、ゲート制御装置５４を有している。

入力側平滑化コンデンサ２０は、高電位入力配線１２と低電位配線１６の間に接続されている。

ＭＯＳＦＥＴ３１、３２、３３、３４は、ｎチャネル型のＭＯＳＦＥＴである。ＭＯＳＦＥＴ３１とＭＯＳＦＥＴ３２は、高電位出力配線１４と低電位配線１６の間に直列に接続されている。ＭＯＳＦＥＴ３１のソースは、低電位配線１６に接続されている。ＭＯＳＦＥＴ３１のドレインは、ＭＯＳＦＥＴ３２のソースに接続されている。ＭＯＳＦＥＴ３２のドレインは、高電位出力配線１４に接続されている。ダイオード４１は、ＭＯＳＦＥＴ３１に対して並列に接続されている。ダイオード４１のアノードが、ＭＯＳＦＥＴ３１のソースに接続されている。ダイオード４１のカソードが、ＭＯＳＦＥＴ３１のドレインに接続されている。ダイオード４２は、ＭＯＳＦＥＴ３２に対して並列に接続されている。ダイオード４２のアノードが、ＭＯＳＦＥＴ３２のソースに接続されている。ダイオード４２のカソードが、ＭＯＳＦＥＴ３２のドレインに接続されている。

ＭＯＳＦＥＴ３３とＭＯＳＦＥＴ３４は、高電位出力配線１４と低電位配線１６の間に直列に接続されている。ＭＯＳＦＥＴ３３のソースは、低電位配線１６に接続されている。ＭＯＳＦＥＴ３３のドレインは、ＭＯＳＦＥＴ３４のソースに接続されている。ＭＯＳＦＥＴ３４のドレインは、高電位出力配線１４に接続されている。ダイオード４３は、ＭＯＳＦＥＴ３３に対して並列に接続されている。ダイオード４３のアノードが、ＭＯＳＦＥＴ３３のソースに接続されている。ダイオード４３のカソードが、ＭＯＳＦＥＴ３３のドレインに接続されている。ダイオード４４は、ＭＯＳＦＥＴ３４に対して並列に接続されている。ダイオード４４のアノードが、ＭＯＳＦＥＴ３４のソースに接続されている。ダイオード４４のカソードが、ＭＯＳＦＥＴ３４のドレインに接続されている。

なお、以下では、ソースが低電位配線１６に接続されているＭＯＳＦＥＴ（すなわち、ＭＯＳＦＥＴ３１、３３）を下側ＭＯＳＦＥＴといい、ドレインが高電位出力配線１４に接続されているＭＯＳＦＥＴ（すなわち、ＭＯＳＦＥＴ３２、３４）を上側ＭＯＳＦＥＴという。

メインリアクトル２２は、第１端子２２ａと第２端子２２ｂを有している。第１端子２２ａは高電位入力配線１２に接続されている。メインリアクトル２２は、高透磁率材料で構成されているコアに巻線を複数回巻き付けた構造を備えている。

第１サブリアクトル２４の一端は、メインリアクトル２２の第２端子２２ｂに接続されている。第１サブリアクトル２４の他端は、下側ＭＯＳＦＥＴ３１のドレイン及び上側ＭＯＳＦＥＴ３２のソースに接続されている。第１サブリアクトル２４のインダクタンスは、メインリアクトル２２のインダクタンスよりも小さい。

第２サブリアクトル２６の一端は、メインリアクトル２２の第２端子２２ｂに接続されている。第２サブリアクトル２６の他端は、下側ＭＯＳＦＥＴ３３のドレイン及び上側ＭＯＳＦＥＴ３４のソースに接続されている。第２サブリアクトル２６のインダクタンスは、メインリアクトル２２のインダクタンスよりも小さい。

なお、第１サブリアクトル２４と第２サブリアクトル２６は、コアの周囲に配線を巻き付けた構造であってもよいし、配線の周囲を高透磁率材料で覆った構造であってもよい。

出力側平滑化コンデンサ５０は、高電位出力配線１４と低電位配線１６の間に接続されている。

電流センサ５２は、メインリアクトル２２に流れる電流を検出する。電流センサ５２は、検出した電流値を、ゲート制御装置５４へ送信する。

ゲート制御装置５４は、ＭＯＳＦＥＴ３１〜３４のそれぞれのゲートに接続されている。ゲート制御装置５４は、各ゲートの充放電を行う駆動回路を、ＭＯＳＦＥＴ毎に備えている。また、ゲート制御装置５４は、各駆動回路に対してＭＯＳＦＥＴのオンまたはオフを指令する信号を送る制御回路を備えている。ゲート制御装置５４は、ＭＯＳＦＥＴ３１〜３４を独立して制御することができる。

次に、ＤＣ−ＤＣコンバータ１０の動作について説明する。図２は、メインリアクトル２２に流れる電流ＩＬの時間に対する変化を示している。電流ＩＬは、ＭＯＳＦＥＴ３１〜３４がスイッチングすることで周期的に変動する。また、電流ＩＬは、負荷（すなわち、走行用モータ等）での消費電力等によって長期的に変動する。図２は、電流ＩＬが周期的に変動しながら徐々に減少する場合を示している。なお、図２では、電流ＩＬの変動周期Ｔを比較的長く示しているが、実際の変動周期Ｔは図２よりも遥かに短い。図２において、期間Ｅｚの電流ＩＬはゼロクロスモードであり、期間Ｅｎの電流ＩＬは非ゼロクロスモードである。ゼロクロスモードは、電流ＩＬの変動周期Ｔの一部で電流ＩＬがゼロになる動作状態である。非ゼロクロスモードは、電流ＩＬの変動周期Ｔ中に電流ＩＬがゼロにならない動作状態である。負荷（すなわち、走行用モータ等）での消費電力が少ないと、電流ＩＬが減少し、ゼロクロスモードとなる。また、図２において、期間ＥｎＬの電流ＩＬは低電流モードであり、期間ＥｎＨの電流ＩＬは高電流モードである。低電流モードは、変動周期Ｔの少なくとも一部で電流ＩＬが閾値Ｉｔｈ未満となる動作状態であり、高電流モードは、変動周期Ｔ中に電流ＩＬが常に閾値Ｉｔｈ以上となる動作状態である。図２では、電流ＩＬが時間の経過とともに徐々に減少する場合を示しており、電流ＩＬが、高電流モード（ＥｎＨ）、低電流モード（ＥｎＬ）、ゼロクロスモード（Ｅｚ）の順に変化する様子を示している。ゲート制御装置５４は、第１動作、第２動作及び第３動作を実行することができる。ゲート制御装置５４は、電流センサ５２で検出される電流ＩＬ（メインリアクトル２２に流れる電流）に応じて、第１動作、第２動作及び第３動作を切り換える。ゲート制御装置５４は、高電流モードでは第３動作を実行し、低電流モードでは第２動作を実行し、ゼロクロスモードでは第１動作を実行する。

まず、第３動作について説明する。図３は、第３動作における各値の変化を示すグラフである。なお、図３及びそれ以降の図において、電流ＩＬはメインリアクトル２２に流れる電流であり、電流ＩＬ１は第１サブリアクトル２４に流れる電流であり、電流ＩＬ２は第２サブリアクトル２６に流れる電流である。なお、電流ＩＬは、電流ＩＬ１と電流ＩＬ２の合計値である。また、図３では、電流ＩＬ１と電流ＩＬ２が一致している（グラフが重なっている）。また、図３及びそれ以降の図において、電位Ｖｇ３１は下側ＭＯＳＦＥＴ３１のゲート電位であり、電位Ｖｇ３２は上側ＭＯＳＦＥＴ３２のゲート電位であり、電位Ｖｇ３３は下側ＭＯＳＦＥＴ３３のゲート電位であり、電位Ｖｇ３４は上側ＭＯＳＦＥＴ３４のゲート電位である。ゲート電位Ｖｇ３１〜Ｖｇ３４は、ゲート制御装置５４によって制御される。ゲート電位Ｖｇ３１〜Ｖｇ３４は、高電位と低電位の間で変化する。ゲート電位が高電位のときにＭＯＳＦＥＴがオン状態となり、ゲート電位が低電位のときにＭＯＳＦＥＴがオフ状態となる。図３に示すように、第３動作では、ゲート制御装置５４は、ＤＣ−ＤＣコンバータ１０の状態が、状態Ｓ１、状態Ｓ２、状態Ｓ３、状態Ｓ４の順に変化し、状態Ｓ４の次に状態Ｓ１に戻るように制御を行う。すなわち、ゲート制御装置５４は、状態Ｓ１〜Ｓ４のサイクルが繰り返されるように制御を行う。状態Ｓ１〜Ｓ４のそれぞれは、図４に示されている。なお、図４、６、８、１０、１４では、ＤＣ−ＤＣコンバータ１０の回路構成を、図１よりも簡略化して示している。

状態Ｓ１では、下側ＭＯＳＦＥＴ３１と下側ＭＯＳＦＥＴ３３が共にオンしており、上側ＭＯＳＦＥＴ３２と上側ＭＯＳＦＥＴ３４が共にオフしている。このため、高電位入力配線１２から、メインリアクトル２２、第１サブリアクトル２４、及び、下側ＭＯＳＦＥＴ３１を通って低電位配線１６へ電流ＩＬ１が流れるとともに、高電位入力配線１２から、メインリアクトル２２、第２サブリアクトル２６、及び、下側ＭＯＳＦＥＴ３３を通って低電位配線１６へ電流ＩＬ２が流れる。状態Ｓ１の期間の間に、各リアクトルの誘導電圧（電流ＩＬ１、ＩＬ２を阻止する方向に作用する誘導電圧）が徐々に低下するので、電流ＩＬ１、ＩＬ２が徐々に増加する。したがって、電流ＩＬが徐々に増加する。状態Ｓ１の期間の最後に、下側ＭＯＳＦＥＴ３１と下側ＭＯＳＦＥＴ３３がオン状態からオフ状態に切り換えられる。これによって、ＤＣ−ＤＣコンバータ１０は、状態Ｓ１から状態Ｓ２に移行する。

状態Ｓ２の最初に下側ＭＯＳＦＥＴ３１と下側ＭＯＳＦＥＴ３３がオフすると、メインリアクトル２２と第１サブリアクトル２４が電流ＩＬ１を流し続ける方向に誘導電圧を生じさせ、メインリアクトル２２と第２サブリアクトル２６が電流ＩＬ２を流し続ける方向に誘導電圧を生じさせる。メインリアクトル２２と第１サブリアクトル２４の誘導電圧によってダイオード４２のアノードの電位が上昇するので、ダイオード４２に電流ＩＬ１が流れる。すなわち、高電位入力配線１２から、メインリアクトル２２、第１サブリアクトル２４、及び、ダイオード４２を通って高電位出力配線１４へ電流ＩＬ１が流れる。また、メインリアクトル２２と第２サブリアクトル２６の誘導電圧によってダイオード４４のアノードの電位が上昇するので、ダイオード４４に電流ＩＬ２が流れる。すなわち、高電位入力配線１２から、メインリアクトル２２、第２サブリアクトル２６、及び、ダイオード４４を通って高電位出力配線１４へ電流ＩＬ２が流れる。このように電流ＩＬ１、ＩＬ２が流れることで、出力側平滑化コンデンサ５０（図１参照）が充電されて、高電位出力配線１４の電位が上昇する。状態Ｓ２の期間の最後に、上側ＭＯＳＦＥＴ３２と上側ＭＯＳＦＥＴ３４がオフ状態からオン状態に切りかえられる。これによって、ＤＣ−ＤＣコンバータ１０は、状態Ｓ２から状態Ｓ３に移行する。

状態Ｓ３でも、ダイオード４２を介して電流ＩＬ１が流れるとともにダイオード４４を介して電流ＩＬ２が流れる。また、上側ＭＯＳＦＥＴ３２がオンすることで、電流ＩＬ１が、上側ＭＯＳＦＥＴ３２とダイオード４２に分岐して流れるようになる。これによって、電流ＩＬ１が流れることで生じる損失が低減される。また、上側ＭＯＳＦＥＴ３４がオンすることで、電流ＩＬ２が、上側ＭＯＳＦＥＴ３４とダイオード４４に分岐して流れるようになる。これによって、電流ＩＬ２が流れることで生じる損失が低減される。状態Ｓ３の期間の最後に、上側ＭＯＳＦＥＴ３２と上側ＭＯＳＦＥＴ３４がオン状態からオフ状態に切り換えられる。これによって、ＤＣ−ＤＣコンバータ１０は、状態Ｓ３から状態Ｓ４に移行する。

状態Ｓ４でも、状態Ｓ２と同様に、ダイオード４２を介して電流ＩＬ１が流れるとともにダイオード４４を介して電流ＩＬ２が流れる。状態Ｓ４の期間の最後に、下側ＭＯＳＦＥＴ３１と下側ＭＯＳＦＥＴ３３がオフ状態からオン状態に切り換えられる。これによって、ＤＣ−ＤＣコンバータ１０は、状態Ｓ４から状態Ｓ１に移行する。

なお、状態Ｓ２、Ｓ３、Ｓ４の期間の間に、各リアクトルの誘導電圧（電流ＩＬ１、ＩＬ２を流す方向に作用する誘導電圧）が徐々に低下するので、電流ＩＬ１、ＩＬ２が徐々に減少する。すなわち、電流ＩＬが徐々に減少する。状態Ｓ１〜Ｓ４が繰り返されることで、電流ＩＬが周期的に変動する。

以上のように、第３動作では、下側ＭＯＳＦＥＴ３１、３３が共にオンしている状態（状態Ｓ１）と、下側ＭＯＳＦＥＴ３１、３３が共にオフしている状態（状態Ｓ２、Ｓ３、及び、Ｓ４）とが交互に繰り返される。これによって、高電位出力配線１４の電位を上昇させることができる。

次に、第２動作について説明する。図２に示すように、電流ＩＬが閾値Ｉｔｈ未満となる期間ＥｎＬ（すなわち、低電流モード）において、第２動作が実行される。図５は、第２動作における各値の変化を示すグラフである。図５に示すように、第２動作では、ゲート制御装置５４は、ＤＣ−ＤＣコンバータ１０の状態が、状態Ｔ１、状態Ｔ２、状態Ｔ３、状態Ｔ４、状態Ｔ５、状態Ｔ６の順に変化し、状態Ｔ６の次に状態Ｔ１に戻るように制御を行う。つまり、ゲート制御装置５４は、状態Ｔ１〜Ｔ６のサイクルが繰り返されるように制御を行う。状態Ｔ１〜Ｔ６のそれぞれは、図６に示されている。

図５、６に示すように、状態Ｔ１では、下側ＭＯＳＦＥＴ３１がオンしており、上側ＭＯＳＦＥＴ３２がオフしており、下側ＭＯＳＦＥＴ３３がオフしており、上側ＭＯＳＦＥＴ３４がオフしている。状態Ｔ１では、下側ＭＯＳＦＥＴ３１がオンしているため、高電位入力配線１２から、メインリアクトル２２、第１サブリアクトル２４、及び、下側ＭＯＳＦＥＴ３１を通って低電位配線１６へ電流ＩＬ１が流れる。状態Ｔ１の期間中に第１サブリアクトル２４の誘導電圧（電流ＩＬ１を阻止する方向に作用する誘導電圧）が低下するので、状態Ｔ１の期間中に電流ＩＬ１が急速に増加する。また、後に詳述するが、状態Ｔ１では、第２サブリアクトル２６の誘導電圧によって、高電位入力配線１２から、メインリアクトル２２、第２サブリアクトル２６、及び、ダイオード４４を通って高電位出力配線１４へ電流ＩＬ２が流れる。但し、状態Ｔ１の期間中に電流ＩＬ２が急速に減少する。したがって、状態Ｔ１の期間中は、電流ＩＬがほとんど変化しない。状態Ｔ１において電流ＩＬ２がゼロまで減少すると、状態Ｔ２となる。

状態Ｔ２では、下側ＭＯＳＦＥＴ３１がオン状態に維持されており、電流ＩＬ１が継続して流れる。状態Ｔ２の期間中に、メインリアクトル２２の誘導電圧と第１サブリアクトル２４の誘導電圧（電流ＩＬ１を阻止する方向に作用する誘導電圧）が低下するので、状態Ｔ２の期間中に電流ＩＬ１が徐々に増加する。このため、電流ＩＬも徐々に増加する。状態Ｔ２の期間の最後に、下側ＭＯＳＦＥＴ３１がオン状態からオフ状態に切り換えられる。これによって、ＤＣ−ＤＣコンバータ１０は、状態Ｔ２から状態Ｔ３へ移行する。

状態Ｔ３の期間の初期では、上側ＭＯＳＦＥＴ３２がオフしている。状態Ｔ３の最初に下側ＭＯＳＦＥＴ３１がオフすると、メインリアクトル２２と第１サブリアクトル２４が電流ＩＬ１を流し続ける方向に誘導電圧を生じさせるので、ダイオード４２のアノードの電位が上昇する。このため、電流ＩＬ１が、高電位入力配線１２から、メインリアクトル２２、第１サブリアクトル２４、及び、ダイオード４２を通って高電位出力配線１４へ流れる。このように高電位出力配線１４へ電流ＩＬ１が流れることで、出力側平滑化コンデンサ５０（図１参照）が充電され、高電位出力配線１４の電位が上昇する。状態Ｔ３の期間中に、メインリアクトル２２及び第１サブリアクトル２４の誘導電圧（電流ＩＬ１を流す方向に作用する誘導電圧）が低下するので、状態Ｔ３の期間中に電流ＩＬ１が徐々に減少する。このため、電流ＩＬも徐々に減少する。

状態Ｔ３の期間の一部（図５のタイミングｔ１とタイミングｔ２の間の期間）で、上側ＭＯＳＦＥＴ３２がオンする。上側ＭＯＳＦＥＴ３２がオンしている間は、電流ＩＬ１が、ダイオード４２と上側ＭＯＳＦＥＴ３２に分岐して流れる。これによって、ダイオード４２の電流密度が低下し、電流ＩＬ１によって発生する損失が小さくなる。より詳細には、上側ＭＯＳＦＥＴ３２がオフしていてダイオード４２に電流ＩＬ１が流れているときにダイオード４２で発生する損失よりも、ダイオード４２と上側ＭＯＳＦＥＴ３２に電流ＩＬ１が分岐して流れているときにダイオード４２と上側ＭＯＳＦＥＴ３２で発生する損失の方が小さくなる。このように、ダイオード４２に電流ＩＬ１が流れているときに上側ＭＯＳＦＥＴ３２をオンすることで、損失を低減することができる。特に、ダイオード４２として、上側ＭＯＳＦＥＴ３２のボディダイオード（ＭＯＳＦＥＴのソース側のｎ型半導体領域とチャネル層を構成するｐ型半導体領域の界面のｐｎ接合により構成されているダイオード）を用いる場合には、ダイオード４２の電流密度が高くなり易いので、上側ＭＯＳＦＥＴ３２をオンしてダイオード４２の電流密度を低下させることで、損失を効果的に抑制することができる。状態Ｔ３の期間の最後に、下側ＭＯＳＦＥＴ３３がオフ状態からオン状態に切り換えられる。これによって、ＤＣ−ＤＣコンバータ１０は、状態Ｔ３から状態Ｔ４に移行する。

状態Ｔ４では、下側ＭＯＳＦＥＴ３３がオンするので、高電位入力配線１２から、メインリアクトル２２、第２サブリアクトル２６、及び、下側ＭＯＳＦＥＴ３３を通って低電位配線１６へ電流ＩＬ２が流れる。状態Ｔ４の期間中に第２サブリアクトル２６による誘導電圧（電流ＩＬ２を阻止する方向に作用する誘導電圧）が低下するので、状態Ｔ４の期間中に電流ＩＬ２が急速に増加する。また、状態Ｔ４の期間中に、状態Ｔ３の期間から継続して、ダイオード４２を介して電流ＩＬ１が流れる。但し、状態Ｔ４の期間では、下側ＭＯＳＦＥＴ３３がオンすることでメインリアクトル２２の第２端子２２ｂの電位が急速に低下するので、電流ＩＬ１が急速に減少する。したがって、状態Ｔ４では、電流ＩＬがほとんど変化しない。電流ＩＬ１がゼロまで減少すると、状態Ｔ５となる。

状態Ｔ５では、下側ＭＯＳＦＥＴ３３がオン状態に維持されており、電流ＩＬ２が継続して流れる。状態Ｔ５の期間中に、メインリアクトル２２の誘導電圧と第２サブリアクトル２６の誘導電圧（電流ＩＬ２を阻止する方向に作用する誘導電圧）が低下するので、状態Ｔ５の期間中に電流ＩＬ２が徐々に増加する。このため、電流ＩＬも徐々に増加する。状態Ｔ５の期間の最後に、下側ＭＯＳＦＥＴ３３がオン状態からオフ状態に切り換えられる。これによって、ＤＣ−ＤＣコンバータ１０は、状態Ｔ５から状態Ｔ６へ移行する。

状態Ｔ６の期間の初期では、上側ＭＯＳＦＥＴ３４がオフしている。状態Ｔ６の最初に下側ＭＯＳＦＥＴ３３がオフすると、メインリアクトル２２と第２サブリアクトル２６が電流ＩＬ２を流し続ける方向に誘導電圧を生じさせるので、ダイオード４４のアノードの電位が上昇する。このため、電流ＩＬ２が、高電位入力配線１２から、メインリアクトル２２、第２サブリアクトル２６、及び、ダイオード４４を通って高電位出力配線１４へ流れる。このように高電位出力配線１４へ電流ＩＬ２が流れることで、出力側平滑化コンデンサ５０（図１参照）が充電され、高電位出力配線１４の電位が上昇する。状態Ｔ６の期間中に、メインリアクトル２２及び第２サブリアクトル２６の誘導電圧（電流ＩＬ２を流す方向に作用する誘導電圧）が低下するので、状態Ｔ６の期間中に電流ＩＬ２が徐々に減少する。このため、電流ＩＬも徐々に減少する。

状態Ｔ６の期間の一部（図５のタイミングｔ３とタイミングｔ４の間の期間）で、上側ＭＯＳＦＥＴ３４がオンする。上側ＭＯＳＦＥＴ３４がオンしている間は、電流ＩＬ２が、ダイオード４４と上側ＭＯＳＦＥＴ３４に分岐して流れる。これによって、ダイオード４４の電流密度が低下し、電流ＩＬ２によって発生する損失が小さくなる。より詳細には、上側ＭＯＳＦＥＴ３４がオフしていてダイオード４４に電流ＩＬ２が流れているときにダイオード４４で発生する損失よりも、ダイオード４４と上側ＭＯＳＦＥＴ３４に電流ＩＬ２が分岐して流れているときにダイオード４４と上側ＭＯＳＦＥＴ３４で発生する損失の方が小さくなる。このように、ダイオード４４に電流ＩＬ２が流れているときに上側ＭＯＳＦＥＴ３４をオンすることで、損失を低減することができる。特に、ダイオード４４として、上側ＭＯＳＦＥＴ３４のボディダイオードを用いる場合には、ダイオード４４の電流密度が高くなり易いので、上側ＭＯＳＦＥＴ３４をオンしてダイオード４４の電流密度を低下させることで、損失を効果的に抑制することができる。状態Ｔ６の期間の最後に、下側ＭＯＳＦＥＴ３１がオフ状態からオン状態に切り換えられる。これによって、ＤＣ−ＤＣコンバータ１０は、状態Ｔ６から上述した状態Ｔ１に移行する。

状態Ｔ１に戻ると、上述したように、下側ＭＯＳＦＥＴ３１を通って電流ＩＬ１が流れる。電流ＩＬ１は、急速に増加する。また、状態Ｔ１の期間中に、状態Ｔ６の期間から継続して、ダイオード４４を介して電流ＩＬ２が流れる。但し、状態Ｔ１の期間では、下側ＭＯＳＦＥＴ３１がオンすることでメインリアクトル２２の第２端子２２ｂの電位が急速に低下するので、電流ＩＬ２が急速に減少する。したがって、状態Ｔ１では、電流ＩＬがほとんど変化しない。

以上に説明したように、第２動作では、状態Ｔ１〜Ｔ６のサイクルが複数回繰り返される。これによって、高電位出力配線１４の電位を上昇させることができる。

なお、上述した第２動作では、上側ＭＯＳＦＥＴ３２が状態Ｔ３の期間の一部でオンし、上側ＭＯＳＦＥＴ３４が状態Ｔ６の期間の一部でオンした。しかしながら、高電位出力配線１４と低電位配線１６の間の短絡が生じなければ、上側ＭＯＳＦＥＴ３２が状態Ｔ３の期間の全体でオンし、上側ＭＯＳＦＥＴ３４が状態Ｔ６の期間の全体でオンしてもよい。また、上述した第２動作よりも上側ＭＯＳＦＥＴ３２、３４がオンする期間を延長してもよい。例えば、上側ＭＯＳＦＥＴ３２が状態Ｔ３の期間の途中から状態Ｔ４の期間の途中までオンしてもよい。また、例えば、上側ＭＯＳＦＥＴ３４が状態Ｔ６の期間の途中から状態Ｔ１の期間の途中までオンしてもよい。

次に、第１動作について説明する。図２に示すように、電流ＩＬが低下してゼロクロスモード（すなわち、期間Ｅｚ）となると、第１動作が実行される。図７は、第２動作における各値の変化を示すグラフである。図７に示すように、第２動作では、ゲート制御装置５４は、ＤＣ−ＤＣコンバータ１０の状態が、状態Ｕ１、状態Ｕ２、状態Ｕ３、状態Ｕ４の順に変化し、状態Ｕ４の次に状態Ｕ１に戻るように制御を行う。つまり、ゲート制御装置５４は、状態Ｕ１〜Ｕ４のサイクルが繰り返されるように制御を行う。状態Ｕ１〜Ｕ４のそれぞれは、図８に示されている。

図７、８に示すように、状態Ｕ１では、下側ＭＯＳＦＥＴ３１がオンしており、上側ＭＯＳＦＥＴ３２がオフしており、下側ＭＯＳＦＥＴ３３がオフしており、上側ＭＯＳＦＥＴ３４がオフしている。状態Ｕ１では、下側ＭＯＳＦＥＴ３１がオンしているため、高電位入力配線１２から、メインリアクトル２２、第１サブリアクトル２４、及び、下側ＭＯＳＦＥＴ３１を通って低電位配線１６へ電流ＩＬ１が流れる。状態Ｕ１の期間中にメインリアクトル２２と第１サブリアクトル２４の誘導電圧（電流ＩＬ１を阻止する方向に作用する誘導電圧）が低下するので、状態Ｕ１の期間中に電流ＩＬ１が徐々に増加する。このため、電流ＩＬも徐々に増加する。状態Ｕ１の期間の最後に、下側ＭＯＳＦＥＴ３１がオン状態からオフ状態に切り換えられる。これによって、ＤＣ−ＤＣコンバータ１０は、状態Ｕ１から状態Ｕ２へ移行する。

状態Ｕ２の期間の最初に下側ＭＯＳＦＥＴ３１がオフすると、メインリアクトル２２と第１サブリアクトル２４が電流ＩＬ１を流し続ける方向に誘導電圧を生じさせるので、ダイオード４２のアノードの電位が上昇する。このため、電流ＩＬ１が、高電位入力配線１２から、メインリアクトル２２、第１サブリアクトル２４、及び、ダイオード４２を通って高電位出力配線１４へ流れる。このように高電位出力配線１４へ電流ＩＬ１が流れることで、出力側平滑化コンデンサ５０（図１参照）が充電され、高電位出力配線１４の電位が上昇する。状態Ｕ２の期間中に、メインリアクトル２２及び第１サブリアクトル２４の誘導電圧（電流ＩＬ１を流す方向に作用する誘導電圧）が低下するので、状態Ｕ２の期間中に電流ＩＬ１が徐々に減少する。このため、電流ＩＬも徐々に減少する。ゼロクロスモードでは、状態Ｕ２の期間中に、電流ＩＬ１（すなわち、電流ＩＬ）がゼロまで低下する。状態Ｕ２では、上側ＭＯＳＦＥＴ３２が常にオフしているので、電流ＩＬ１が上側ＭＯＳＦＥＴ３２を逆流することがない。したがって、電流ＩＬ１がゼロまで低下すると、その後は、電流ＩＬ１がゼロに維持される。状態Ｕ２の期間の最後で、下側ＭＯＳＦＥＴ３３がオフ状態からオン状態に切り換えられる。これによって、ＤＣ−ＤＣコンバータ１０は、状態Ｕ２から状態Ｕ３へ移行する。

状態Ｕ３では、下側ＭＯＳＦＥＴ３３がオンしているため、高電位入力配線１２から、メインリアクトル２２、第２サブリアクトル２６、及び、下側ＭＯＳＦＥＴ３３を通って低電位配線１６へ電流ＩＬ２が流れる。状態Ｕ３の期間中にメインリアクトル２２と第２サブリアクトル２６の誘導電圧（電流ＩＬ２を阻止する方向に作用する誘導電圧）が低下するので、状態Ｕ３の期間中に電流ＩＬ２が徐々に増加する。このため、電流ＩＬも徐々に増加する。状態Ｕ３の期間の最後に、下側ＭＯＳＦＥＴ３３がオン状態からオフ状態に切り換えられる。これによって、ＤＣ−ＤＣコンバータ１０は、状態Ｕ３から状態Ｕ４へ移行する。

状態Ｕ４の期間の最初に下側ＭＯＳＦＥＴ３３がオフすると、メインリアクトル２２と第２サブリアクトル２６が電流ＩＬ２を流し続ける方向に誘導電圧を生じさせるので、ダイオード４４のアノードの電位が上昇する。このため、電流ＩＬ２が、高電位入力配線１２から、メインリアクトル２２、第２サブリアクトル２６、及び、ダイオード４４を通って高電位出力配線１４へ流れる。このように高電位出力配線１４へ電流ＩＬ２が流れることで、出力側平滑化コンデンサ５０（図１参照）が充電され、高電位出力配線１４の電位が上昇する。状態Ｕ４の期間中に、メインリアクトル２２及び第２サブリアクトル２６の誘導電圧（電流ＩＬ２を流す方向に作用する誘導電圧）が低下するので、状態Ｕ４の期間中に電流ＩＬ２が徐々に減少する。このため、電流ＩＬも徐々に減少する。ゼロクロスモードでは、状態Ｕ４の期間中に、電流ＩＬ２（すなわち、電流ＩＬ）がゼロまで低下する。状態Ｕ４では、上側ＭＯＳＦＥＴ３４が常にオフしているので、電流ＩＬ２が上側ＭＯＳＦＥＴ３４を逆流することがない。したがって、電流ＩＬ２がゼロまで低下すると、その後は、電流ＩＬ２がゼロに維持される。状態Ｕ４の期間の最後で、下側ＭＯＳＦＥＴ３３がオフ状態からオン状態に切り換えられる。これによって、ＤＣ−ＤＣコンバータ１０は、状態Ｕ４から状態Ｕ１へ移行する。

以上に説明したように、第３動作では、状態Ｕ１〜Ｕ４のサイクルが複数回繰り返される。これによって、高電位出力配線１４の電位を上昇させることができる。

次に、第１動作、第２動作及び第３動作の利点について、それぞれ説明する。

最初に、第１動作の第２動作に対する利点について説明する。上述したように、第１動作は、ゼロクロスモードで実行される。ゼロクロスモードで第２動作を行うことも可能であるが、ゼロクロスモードで第１動作を行うことで、損失を抑制することができる。図９、１０は、ゼロクロスモードで第２動作を行った場合を示している。ゼロクロスモードで第２動作を行うと、状態Ｔ３の期間中にメインリアクトル２２及び第１サブリアクトル２４の誘導電圧が低下することで、電流ＩＬ１が低下する。状態Ｔ３の期間中に上側ＭＯＳＦＥＴ３２がオンするので、誘導電圧が低下すると、図１０の矢印１００に示すように電流ＩＬ１が上側ＭＯＳＦＥＴ３２を逆流する。このため、図９に示すように、状態Ｔ３の期間中に電流ＩＬ１がマイナスまで減少する。また、ゼロクロスモードで第２動作を行うと、状態Ｔ６の期間中にメインリアクトル２２及び第２サブリアクトル２６の誘導電圧が低下することで、電流ＩＬ２が低下する。状態Ｔ６の期間中に上側ＭＯＳＦＥＴ３４がオンするので、誘導電圧が低下すると、図１０の矢印１０２に示すように電流ＩＬ２が上側ＭＯＳＦＥＴ３４を逆流する。このため、図９に示すように、状態Ｔ６の期間中に電流ＩＬ２がマイナスまで減少する。

これに対し、ゼロクロスモードで第１動作を行うと、上側ＭＯＳＦＥＴ３２、３４が常にオフしているので、図１０の矢印１００、１０２で示されるような電流ＩＬ１、ＩＬ２の逆流が生じない。したがって、図７に示すように、状態Ｕ２、状態Ｕ４の期間中に、電流ＩＬ１、ＩＬ２がマイナスまでは低下しない。このため、第１動作では、電流ＩＬ１、ＩＬ２の逆流によって生じる損失が抑制される。より詳細には、以下の損失が抑制される。

まず、図７と図９を比較することで明らかなように、第１動作では、電流ＩＬ１、ＩＬ２の逆流を防止できるので、ゼロクロスモードにおける電流ＩＬの振幅ΔＩＬが第２動作よりも小さくなる。その結果、メインリアクトル２２で生じるＡＣ損失が小さくなる。

また、図７と図９を比較することで明らかなように、第１動作では、電流ＩＬ１、ＩＬ２の逆流を防止できるので、ゼロクロスモードにおける電流ＩＬのピーク値ＩＬｐが第２動作よりも低くなる。その結果、メインリアクトル２２で生じるＤＣ損失が小さくなる。

また、第１動作では、電流ＩＬ１、ＩＬ２の逆流を防止することで、上側ＭＯＳＦＥＴ３２、３４で生じる定常損失（ＩＬ１、ＩＬ２の逆流により生じる定常損失）が発生しない。

また、第１動作では、上側ＭＯＳＦＥＴ３２、３４をスイッチングしないので、上側ＭＯＳＦＥＴ３２、３４のスイッチング損失が発生しない。また、上側ＭＯＳＦＥＴ３２、３４のゲートの充放電による損失も生じない。

以上に説明したように、ゼロクロスモードで第１動作を行うと、電流ＩＬ１、ＩＬ２の逆流に起因する損失を防止することができる。

次に、第２動作の第１動作に対する利点について説明する。第２動作では、電流ＩＬ１がダイオード４２に流れるときに電流ＩＬ１が上側ＭＯＳＦＥＴ３２に分岐して流れ、電流ＩＬ２がダイオード４４に流れるときに電流ＩＬ２が上側ＭＯＳＦＥＴ３４に分岐して流れる。これに対し、第１動作では、電流ＩＬ１がダイオード４２に流れるときに電流ＩＬ１が分岐せず、電流ＩＬ２がダイオード４４に流れるときに電流ＩＬ２が分岐しない。第２動作では、電流の分岐による損失抑制効果を得ることができる。

ゼロクロスモードでは、電流ＩＬ１、ＩＬ２自体が小さいので、電流の分岐による損失抑制効果は小さい。したがって、ゼロクロスモードでは、第１動作を実施することで、第２動作を実施する場合よりも損失を抑制することができる。

低電流モードでは、電流ＩＬ１、ＩＬ２が逆流することがなく、また、電流の分岐による損失抑制が効果的であるので、第２動作を実施することで、第１動作を実施する場合よりも損失を抑制することができる。

なお、第１動作では、図７に示すように、下側ＭＯＳＦＥＴ３１、３３がオンするタイミングにおいて、電流ＩＬ１、ＩＬ２がゼロであり、各リアクトルにエネルギーが蓄えられていない。したがって、下側ＭＯＳＦＥＴ３１、３３がオンするときの電流ＩＬ１、ＩＬ２の立ち上がり速度が緩やかであり、下側ＭＯＳＦＥＴ３１、３３で生じるスイッチング損失が極めて小さい。

次に、第２動作の第３動作に対する利点について説明する。第２動作では、図５に示すように、電流ＩＬが変動する振幅ΔＩＬが小さくなる。このため、メインリアクトル２２で生じる損失が小さい。また、第２動作では、電流ＩＬ１、ＩＬ２が変動する振幅ΔＩＬ１、ΔＩＬ２が大きい。しかしながら、第１サブリアクトル２４及び第２サブリアクトル２６のインダクタンスが小さいので、第１サブリアクトル２４及び第２サブリアクトル２６で生じる損失は小さい。このように、第２動作では、各リアクトルで生じる損失を抑制することができる。

また、第２動作では、第３動作よりも、下側ＭＯＳＦＥＴ３１、３３がオンするときのスイッチング損失を抑制することができる。図１１は、下側ＭＯＳＦＥＴ３１、３３がオンするときのドレイン‐ソース間電圧Ｖｄｓとドレイン‐ソース間電流Ｉｄｓの変化を示している。なお、図１１において、電流Ｉｄｓの実線のグラフは第２動作における電流Ｉｄｓの変化を示しており、電流Ｉｄｓの破線のグラフは第３動作における電流Ｉｄｓの変化を示している。第２動作と第３動作のいずれでも、下側ＭＯＳＦＥＴ３１、３３がオンすると、電圧Ｖｄｓが急速に低下し、電流Ｉｄｓが急速に増加する。また、第２動作と第３動作のいずれでも、下側ＭＯＳＦＥＴ３１、３３がオンした後は、上述したように、電流Ｉｄｓ（すなわち、電流ＩＬ１またはＩＬ２）が徐々に増加する。

図４に示すように、第３動作では、下側ＭＯＳＦＥＴ３１がオンする直前の状態（状態Ｓ４）において、メインリアクトル２２と第１サブリアクトル２４に電流Ｌ１が流れている。このため、下側ＭＯＳＦＥＴ３１がオンすると略同時に下側ＭＯＳＦＥＴ３１にリアクトル２２、２４から電流Ｌ１が流入する。このため、第３動作では、図１１の電流Ｉｄｓの破線のグラフに示すように、下側ＭＯＳＦＥＴ３１がオンするときに電流Ｉｄｓが増加する速度が速い。したがって、第３動作では、下側ＭＯＳＦＥＴ３１がオンするときに生じる損失（スイッチング損失）が大きい。同様に、第３動作では、下側ＭＯＳＦＥＴ３３がオンするときに生じるスイッチング損失が大きい。

他方、図６に示すように、第２動作では、下側ＭＯＳＦＥＴ３１がオンする直前の状態（状態Ｔ６）において、第１サブリアクトル２４に電流ＩＬ１が流れていない。このため、下側ＭＯＳＦＥＴ３１がオンすると同時に下側ＭＯＳＦＥＴ３１に電流ＩＬ１が流れ始めるが、電流ＩＬ１の増加速度がそれほど早くない。このため、第２動作では、図１１の電流Ｉｄｓの実線のグラフに示すように、下側ＭＯＳＦＥＴ３１がオンするときに電流Ｉｄｓが増加する速度が第３動作よりも遅い。したがって、第２動作では、下側ＭＯＳＦＥＴ３１がオンするときに生じるスイッチング損失が小さい。同様に、第２動作では、下側ＭＯＳＦＥＴ３３がオンするときに生じるスイッチング損失が小さい。

以上に説明したように、第２動作では、第３動作よりも、下側ＭＯＳＦＥＴ３１、３３で生じるスイッチング損失を抑制することができる。

また、第２動作と第３動作のいずれでも、下側ＭＯＳＦＥＴ３１、３３がオンするときに、ダイオード４２、４４のアノードの電位が低下し、ダイオード４２、４４に逆方向電圧が印加される。ダイオード４２、４４への印加電圧が順方向電圧から逆方向電圧に切り換えられると、ダイオード４２、４４にリカバリ電流（短時間流れる逆方向電流）が流れる。リカバリ電流が流れると、ダイオード４２、４４でリカバリ損失（スイッチング損失の一種）が生じる。

図４に示すように、第３動作では、状態Ｓ４から状態Ｓ１に移行するときに、ダイオード４２、４４のアノードの電位が高電位（高電位出力配線１４よりも高い電位）から低電位（低電位配線１６の電位）まで引下げられる。つまり、ダイオード４２、４４への印加電圧が、順方向電圧から逆方向電圧に切り換えられる。このため、ダイオード４２、４４でリカバリ損失が生じる。

他方、図６に示すように、第２動作では、下側ＭＯＳＦＥＴ３１がオンするとき（すなわち、状態Ｔ６から状態Ｔ１へ移行するとき）に、ダイオード４２に電流が流れていないので、ダイオード４２ではリカバリ損失が発生しない。また、下側ＭＯＳＦＥＴ３１がオンすると、第１サブリアクトル２４と第２サブリアクトル２６を介してダイオード４４のアノードの電位が引き下げられるが、第１サブリアクトル２４と第２サブリアクトル２６の誘導電圧の影響によってダイオード４４のアノードの電位の低下速度が緩やかである。したがって、ダイオード４４でもリカバリ損失がほとんど発生しない。同様に、下側ＭＯＳＦＥＴ３３がオンするとき（すなわち、状態Ｔ３から状態Ｔ４へ移行するとき）に、ダイオード４４に電流が流れていないのでダイオード４４ではリカバリ損失が発生せず、ダイオード４２のアノードの電位は第１サブリアクトル２４と第２サブリアクトル２６の誘導電圧の影響によって緩やかに低下するのでダイオード４２でもリカバリ損失がほとんど発生しない。

以上に説明したように、第２動作では、第３動作よりも、ダイオード４２、４４で生じるリカバリ損失（スイッチング損失の一種）を抑制することができる。

次に、第３動作の第２動作に対する利点について説明する。図６を参照しながら上述したように、第２動作では、状態Ｔ１、Ｔ２において下側ＭＯＳＦＥＴ３１が単独でオン状態となり、状態Ｔ４、Ｔ５において下側ＭＯＳＦＥＴ３３が単独でオン状態となる。下側ＭＯＳＦＥＴ３１（または３３）が単独でオンするときに生じる定常損失Ｅ_ｏｎ１は、下側ＭＯＳＦＥＴ３１（または３３）のオン抵抗をＲ_ｏｎとすると、Ｅ_ｏｎ１≒Ｒ_ｏｎＩＬ^２の関係を満たす。これに対し、図４を参照しながら上述したように、第３動作では、状態Ｓ１において下側ＭＯＳＦＥＴ３１、３３が共にオン状態となるので、電流ＩＬが下側ＭＯＳＦＥＴ３１と下側ＭＯＳＦＥＴ３３に分岐して流れる。したがって、このときに生じる定常損失Ｅ_ｏｎ２は、Ｅ_ｏｎ２≒Ｒ_ｏｎ（ＩＬ／２）^２＋Ｒ_ｏｎ（ＩＬ／２）^２＝Ｒ_ｏｎＩＬ^２／２の関係を満たす。すなわち、Ｅ_ｏｎ２≒Ｅ_ｏｎ１／２の関係を満たす。つまり、第３動作では、第２動作よりも定常損失が生じ難い。

以上に説明したように、第２動作では第３動作よりもスイッチング損失が抑制され、第３動作では第２動作よりも定常損失が抑制される。低電流モードでは全損失に対するスイッチング損失の割合が大きいので、低電流モードでは第２動作を実施することで損失を低減することができる。また、高電流モードでは全損失に対する定常損失の割合が大きいので、高電流モードでは第３動作を実施することで損失を低減することができる。

図１２は、損失Ｅと電流ＩＬの関係を示している。なお、図１２に示す損失Ｅは、ＤＣ−ＤＣコンバータ１０で生じる損失全体を示している。図１２のグラフＥ１は第１動作で生じる損失を示しており、図１２のグラフＥ２は第２動作で生じる損失を示しており、図１３のグラフＥ２は第３動作で生じる損失を示している。上述したように、第１動作はゼロクロスモード（電流ＩＬが最も低い電流領域Ａ１）において損失を抑制することができ、第２動作は低電流モード（電流ＩＬが比較的低い電流領域Ａ２）において損失を抑制することができ、第３動作は高電流モード（電流ＩＬが高い電流領域Ａ３）で損失を抑制することができる。したがって、電流ＩＬに応じて第１動作、第２動作、第３動作を切り換えることで、ＤＣ−ＤＣコンバータで生じる損失を抑制することができる。

なお、上述したように、電流ＩＬが高くなると、第２動作（すなわち、下側ＭＯＳＦＥＴ３１と下側ＭＯＳＦＥＴ３３が交互にオンする動作）から第３動作（すなわち、下側ＭＯＳＦＥＴ３１と下側ＭＯＳＦＥＴ３３が同時にオン−オフする動作）に切り換えられる。第２動作から第３動作に切り換えられるときに、電流ＩＬ１と電流ＩＬ２（図４の状態Ｓ１における電流ＩＬ１と電流ＩＬ２）のアンバランスが生じる。しかしながら、第１サブリアクトル２４と第２サブリアクトル２６のインダクタンスが小さいので、第３動作を開始すると短時間で電流ＩＬ１と電流ＩＬ２はバランスする。したがって、問題なく第３動作を実行することができる。

次に、実施例２について説明する。実施例２のＤＣ−ＤＣコンバータの回路構成は、実施例１のＤＣ−ＤＣコンバータ１０と等しい。実施例２では、ゼロクロスモードにおいて実行される第１動作が実施例１とは異なり、第２動作及び第３動作は実施例１と等しい。

図１３、１４は、実施例２の第１動作を示している。なお、図１３では、電流ＩＬ１と電流ＩＬ２が一致している（グラフが重なっている）。実施例２では、状態Ｕ１において、下側ＭＯＳＦＥＴ３１に加えて、下側ＭＯＳＦＥＴ３３もオンする。このため、状態Ｕ１の期間中に、下側ＭＯＳＦＥＴ３１に電流ＩＬ１が流れるのに加えて、下側ＭＯＳＦＥＴ３３に電流ＩＬ２が流れる。このように、下側ＭＯＳＦＥＴ３１、３３に分岐して電流が流れるので、電流密度が低くなり、定常損失が抑制される。また、実施例２では、状態Ｕ３において、下側ＭＯＳＦＥＴ３３に加えて、下側ＭＯＳＦＥＴ３１もオンする。このため、状態Ｕ３の期間中に、下側ＭＯＳＦＥＴ３３に電流ＩＬ２が流れるのに加えて、下側ＭＯＳＦＥＴ３１に電流ＩＬ１が流れる。このように、下側ＭＯＳＦＥＴ３１、３３に分岐して電流が流れるので、電流密度が低くなり、定常損失が抑制される。したがって、実施例２の構成によれば、実施例１よりもゼロクロスモードにおける定常損失を低減することができる。

次に、実施例３について説明する。実施例３では、図１５に示すように、下側ＭＯＳＦＥＴ３５、ダイオード４５、上側ＭＯＳＦＥＴ３６、ダイオード４６、及び、第３サブリアクトル２８が追加されている。ＭＯＳＦＥＴ３５、３６は、ｎチャネル型である。下側ＭＯＳＦＥＴ３５のソースが低電位配線１６に接続されており、上側ＭＯＳＦＥＴ３６のソースが下側ＭＯＳＦＥＴ３５のドレインに接続されており、上側ＭＯＳＦＥＴ３６のドレインが高電位出力配線１４に接続されている。第３サブリアクトル２８の一端はメインリアクトル２２の第２端子２２ｂに接続されており、第３サブリアクトル２８の他端は下側ＭＯＳＦＥＴ３５のドレイン及び上側ＭＯＳＦＥＴ３６のソースに接続されている。ダイオード４５のアノードは下側ＭＯＳＦＥＴ３５のソースに接続されており、ダイオード４５のカソードは下側ＭＯＳＦＥＴ３５のドレインに接続されている。ダイオード４６のアノードは上側ＭＯＳＦＥＴ３６のソースに接続されており、ダイオード４６のカソードは上側ＭＯＳＦＥＴ３６のドレインに接続されている。この場合、第２動作では、図１６に示すように、ＤＣ−ＤＣコンバータ１０の状態が、状態Ｔ１〜Ｔ９の順に変化し、状態Ｔ９の次に状態Ｔ１に戻るように制御を行うことができる。すなわち、状態Ｔ１〜Ｔ９のサイクルが繰り返し実行されてもよい。また、第１動作では、図１７に示すように、状態Ｕ１〜Ｕ６のサイクルが繰り返し実行されてもよい。すなわち、状態Ｕ１〜Ｔ６のサイクルが繰り返し実行されてもよい。なお、図１６、１７において、電流ＩＬ３は第３サブリアクトル２８に流れる電流であり、電位Ｖｇ３５は下側ＭＯＳＦＥＴ３５のゲート電位であり、電位Ｖｇ３６は上側ＭＯＳＦＥＴ３６のゲート電位である。このように、上側ＭＯＳＦＥＴと下側ＭＯＳＦＥＴの直列回路の数を３つにしても、第１動作及び第２動作を行うことができる。また、図１７の状態Ｕ１、Ｕ３、Ｕ５の期間において、下側ＭＯＳＦＥＴ３１、３３、３５を共にオンさせてもよい。また、上側ＭＯＳＦＥＴと下側ＭＯＳＦＥＴの直列回路の数を図１５よりもさらに増やしてもよい。

また、上述した実施例では、電流センサ５２がメインリアクトル２２に流れる電流ＩＬを測定した。しかしながら、他の位置（例えば、高電位入力配線１２、第１サブリアクトル２４、第２サブリアクトル２６、ＭＯＳＦＥＴ３１〜３４、及び、ダイオード４１〜４４の少なくとも１つ）を流れる電流を検出する電流センサを設け、その電流センサの検出値から電流ＩＬを予測して、第１動作と第２動作を切り換えてもよい。

また、上述した実施例では、図４に示すように、第３動作において、下側ＭＯＳＦＥＴ３１、３３と上側ＭＯＳＦＥＴ３２、３４を交互にオンさせた。しかしながら、第３動作では、状態Ｓ１と状態Ｓ２が交互に現れるようにし、上側ＭＯＳＦＥＴ３２、３４をオフ状態に維持してもよい。

実施例の構成要素と請求項の構成要素との関係について説明する。実施例の下側ＭＯＳＦＥＴ３１は、請求項の第１下側ＦＥＴの一例である。実施例の上側ＭＯＳＦＥＴ３２は、請求項の第１上側ＦＥＴの一例である。実施例の下側ＭＯＳＦＥＴ３３は、請求項の第２下側ＦＥＴの一例である。実施例の上側ＭＯＳＦＥＴ３４は、請求項の第２上側ＦＥＴの一例である。実施例のダイオード４２は、請求項の第１ダイオードの一例である。実施例のダイオード４４は、請求項の第２ダイオードの一例である。図７、１３または１７の状態Ｕ１は、請求項の第１状態の一例である。図７、１３または１７の状態Ｕ２は、請求項の第２状態の一例である。図７、１３または１７の状態Ｕ３は、請求項の第３状態の一例である。図７、１３または１７の状態Ｕ４は、請求項の第４状態の一例である。図５または図１６の状態Ｔ１及びＴ２は、請求項の第５状態の一例である。図５または図１６の状態Ｔ３は、請求項の第６状態の一例である。図５または図１６の状態Ｔ４及びＴ５は、請求項の第７状態の一例である。図５または図１６の状態Ｔ６は、請求項の第８状態の一例である。

本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。

本明細書が開示する一例のＤＣ−ＤＣコンバータにおいては、第１状態では第２下側ＦＥＴがオンしており、第３状態では第１下側ＦＥＴがオンしていてもよい。

この構成では、第１状態では第１下側ＦＥＴと第２下側ＦＥＴが共にオンしており、第３状態では第１下側ＦＥＴと第２下側ＦＥＴが共にオンしている。ゼロクロスモードでは、メインリアクトルの電流が略ゼロの状態で下側ＦＥＴがオンするので、第１下側ＦＥＴと第２下側ＦＥＴを共にオンさせても、スイッチング損失がほとんど生じない。また、第１下側ＦＥＴと第２下側ＦＥＴを共にオンさせることで、電流が分散し、定常損失を低減することができる。

本明細書が開示する一例のＤＣ−ＤＣコンバータにおいては、第１状態では第２下側ＦＥＴがオフしており、第３状態では第１下側ＦＥＴがオフしていてもよい。

この構成では、第１動作と第２動作との間で下側ＦＥＴの動作方法が略等しいので、制御が容易となる。

本明細書が開示する一例のＤＣ−ＤＣコンバータにおいては、ゲート制御装置が、非ゼロクロスモードにおいて、変動電流に応じて第２動作と第３動作を実施ししてもよい。ゲート制御装置が、変動電流が基準値未満である低電流モードにおいて第２動作を実施し、変動電流が基準値以上である高電流モードにおいて第３動作を実施ししてもよい。第３動作では、ゲート制御装置が、第１下側ＦＥＴと第２下側ＦＥＴが共にオンしている状態と第１下側ＦＥＴと第２下側ＦＥＴが共にオフしている状態が交互に現れるという条件を満たすように、第１下側ＦＥＴと第２下側ＦＥＴを制御してもよい。さらに、第１下側ＦＥＴがオンしているときに第１上側ＦＥＴがオフしており、第２下側ＦＥＴがオンしているときに第２上側ＦＥＴがオフしているように制御してもよい。

この構成によれば、定常損失が生じやすい高電流モードにおいて、第１下側ＦＥＴと第２下側ＦＥＴに電流を分散させることができるので、定常損失を低減することができる。

以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。

１０ ：ＤＣ−ＤＣコンバータ
１２ ：高電位入力配線
１４ ：高電位出力配線
１６ ：低電位配線
２０ ：入力側平滑化コンデンサ
２２ ：メインリアクトル
２４ ：第１サブリアクトル
２６ ：第２サブリアクトル
３１ ：下側ＭＯＳＦＥＴ
３２ ：上側ＭＯＳＦＥＴ
３３ ：下側ＭＯＳＦＥＴ
３４ ：上側ＭＯＳＦＥＴ
４１〜４４ ：ダイオード
５０ ：出力側平滑化コンデンサ
５２ ：電流センサ
５４ ：ゲート制御装置
９０ ：直流電源

Claims (4)

1. ＤＣ−ＤＣコンバータであって、
   直流電源の正極に接続される高電位入力配線と、
   高電位出力配線と、
   前記直流電源の負極に接続される低電位配線と、
   ソースが前記低電位配線に接続されているｎチャネル型の第１下側ＦＥＴと、
   ソースが前記第１下側ＦＥＴのドレインに接続されており、ドレインが前記高電位出力配線に接続されているｎチャネル型の第１上側ＦＥＴと、
   ソースが前記低電位配線に接続されているｎチャネル型の第２下側ＦＥＴと、
   ソースが前記第２下側ＦＥＴのドレインに接続されており、ドレインが前記高電位出力配線に接続されているｎチャネル型の第２上側ＦＥＴと、
   アノードが前記第１上側ＦＥＴの前記ソースに接続されており、カソードが前記第１上側ＦＥＴの前記ドレインに接続されている第１ダイオードと、
   アノードが前記第２上側ＦＥＴの前記ソースに接続されており、カソードが前記第２上側ＦＥＴの前記ドレインに接続されている第２ダイオードと、
   第１端子と第２端子を有し、前記第１端子が前記高電位入力配線に接続されているメインリアクトルと、
   一端が前記メインリアクトルの前記第２端子に接続されており、他端が前記第１下側ＦＥＴの前記ドレインに接続されている第１サブリアクトルと、
   一端が前記メインリアクトルの前記第２端子に接続されており、他端が前記第２下側ＦＥＴの前記ドレインに接続されている第２サブリアクトルと、
   前記第１下側ＦＥＴのゲート、前記第１上側ＦＥＴのゲート、前記第２下側ＦＥＴのゲート、及び、前記第２上側ＦＥＴのゲートに接続されているゲート制御装置、
   を有し、
   前記ゲート制御装置が、前記メインリアクトルに流れる変動電流に応じて第１動作と第２動作を実施し、
   前記ゲート制御装置が、前記変動電流がゼロまで低下するゼロクロスモードにおいて前記第１動作を実行し、前記変動電流がゼロまで低下しない非ゼロクロスモードにおいて前記第２動作を実行し、
   前記第１動作では、前記ゲート制御装置が、以下の条件、すなわち、
   ・前記第１下側ＦＥＴがオンしている第１状態、前記第１下側ＦＥＴと前記第２下側ＦＥＴが共にオフしている第２状態、前記第２下側ＦＥＴがオンしている第３状態、及び、前記第１下側ＦＥＴと前記第２下側ＦＥＴが共にオフしている第４状態が、この順序で繰り返し現れる、
   ・前記第１上側ＦＥＴと前記第２上側ＦＥＴをオンさせない、
   という条件を満たすように、前記第１下側ＦＥＴ、前記第１上側ＦＥＴ、前記第２下側ＦＥＴ、及び、前記第２上側ＦＥＴを制御し、
   前記第２動作では、前記ゲート制御装置が、以下の条件、すなわち、
   ・前記第１下側ＦＥＴがオンしていると共に前記第２下側ＦＥＴがオフしている第５状態、前記第１下側ＦＥＴと前記第２下側ＦＥＴが共にオフしている第６状態、前記第１下側ＦＥＴがオフしていると共に前記第２下側ＦＥＴがオンしている第７状態、及び、前記第１下側ＦＥＴと前記第２下側ＦＥＴが共にオフしている第８状態が、この順序で繰り返し現れる、
   ・前記第６状態の期間の少なくとも一部で前記第１上側ＦＥＴをオンさせ、前記第８状態の期間の少なくとも一部で前記第２上側ＦＥＴをオンさせる、
   という条件を満たすように、前記第１下側ＦＥＴ、前記第１上側ＦＥＴ、前記第２下側ＦＥＴ、及び、前記第２上側ＦＥＴを制御する、
   ＤＣ−ＤＣコンバータ。
2. 前記第１状態では、前記第２下側ＦＥＴがオンしており、
   前記第３状態では、前記第１下側ＦＥＴがオンしている、
   請求項１のＤＣ−ＤＣコンバータ。
3. 前記第１状態では、前記第２下側ＦＥＴがオフしており、
   前記第３状態では、前記第１下側ＦＥＴがオフしている、
   請求項１のＤＣ−ＤＣコンバータ。
4. 前記ゲート制御装置が、前記非ゼロクロスモードにおいて、前記変動電流に応じて前記第２動作と第３動作を実施し、
   前記ゲート制御装置が、前記変動電流が基準値未満である低電流モードにおいて前記第２動作を実施し、前記変動電流が基準値以上である高電流モードにおいて前記第３動作を実施し、
   前記第３動作では、前記ゲート制御装置が、前記第１下側ＦＥＴと前記第２下側ＦＥＴが共にオンしている状態と前記第１下側ＦＥＴと前記第２下側ＦＥＴが共にオフしている状態が交互に現れるという条件を満たすように、前記第１下側ＦＥＴと前記第２下側ＦＥＴを制御する、
   請求項１〜３のいずれか一項のＤＣ−ＤＣコンバータ。

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