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JP2018046088A - 固体撮像装置及び電子機器 - Google Patents

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紀元 中村
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Atsuo Sekizawa
充生 関澤
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Abstract

【課題】浮遊拡散領域とバッファートランジスターとを電気的に接続する配線と半導体層又は他の配線との間の寄生容量を低減して、信号電荷を信号電圧に変換する際の変換ゲインの低下による固体撮像装置の感度の低下を改善する。【解決手段】この固体撮像装置は、受光素子、転送ゲート、浮遊拡散領域、及び、バッファートランジスターを含む画素領域と、第Ｎ層の配線層に配置されて（Ｎは２以上の整数）、浮遊拡散領域とバッファートランジスターとを電気的に接続する配線とを備える。【選択図】図９

Description

本発明は、固体撮像装置、及び、それを用いた電子機器等に関する。
従来は、固体撮像装置としてＣＣＤが主流であったが、近年においては、低電圧で駆動でき、且つ、周辺回路も混載できるＣＭＯＳセンサーの発展が著しい。ＣＭＯＳセンサーは、完全転送技術や暗電流防止構造等の製造プロセスによる対策や、ＣＤＳ（correlated double sampling：相関２重サンプリング）等の回路による対策等がなされ、今や、ＣＣＤを質量共に凌ぐデバイスに成長している。ＣＭＯＳセンサーの飛躍の要因は、画質が大きく改善されたことであるが、その内の１つに、電荷転送技術の改善がある。
関連する技術として、特許文献１には、信号電荷の完全転送を実現可能な半導体素子を画素として複数個配列して、高い空間解像度を有する固体撮像装置が開示されている。この半導体素子は、第１導電型の半導体領域と、半導体領域の上部に埋め込まれ、光を入射する第２導電型の受光用表面埋込領域と、半導体領域の上部に埋め込まれ、受光用表面埋込領域によって生成された信号電荷を蓄積する第２導電型の電荷蓄積領域と、電荷蓄積領域に蓄積された信号電荷を受け入れる電荷読み出し領域と、受光用表面埋込領域から電荷蓄積領域に信号電荷を転送する第１の電位制御手段と、電荷蓄積領域から電荷読み出し領域に信号電荷を転送する第２の電位制御手段とを備える。
特開２００８−１０３６４７号公報（段落０００６−０００７、図３）
特許文献１においては、電荷読み出し領域（浮遊拡散領域）が、読み出し用バッファーアンプを構成する信号読み出しトランジスター（以下においては、バッファートランジスターともいう）のゲート電極に信号配線を介して電気的に接続されている（図３参照）。この信号配線と、半導体層又は電源配線等の他の配線との間の寄生容量が大きいと、信号電荷を信号電圧に変換する際の変換ゲインが低下して、固体撮像装置の感度が低下してしまう。また、信号電圧に対してノイズとなる電圧が印加される他の配線が信号配線の近くに配置される場合には、信号配線と他の配線との間の容量結合が強いと、他の配線の電位変化が信号配線の電位に悪影響を与えてしまう。
本発明の幾つかの態様は、浮遊拡散領域とバッファートランジスターとを電気的に接続する配線と半導体層又は他の配線との間の寄生容量を低減して、信号電荷を信号電圧に変換する際の変換ゲインの低下による固体撮像装置の感度の低下を改善することに関連している。また、本発明の幾つかの態様は、浮遊拡散領域とバッファートランジスターとを電気的に接続する配線と他の配線との間の容量結合を緩和して、他の配線の電位変化が上記配線の電位に与える悪影響を低減することに関連している。さらに、本発明の幾つかの態様は、そのような固体撮像装置を用いた電子機器等を提供することに関連している。
本発明の第１の態様に係る固体撮像装置は、受光素子、転送ゲート、浮遊拡散領域、及び、バッファートランジスターを含む画素領域と、第Ｎ層の配線層に配置されて（Ｎは２以上の整数）、浮遊拡散領域とバッファートランジスターとを電気的に接続する配線とを備える。
本発明の第１の態様によれば、浮遊拡散領域とバッファートランジスターとを電気的に接続する配線を最下層よりも上層の配線層に配置することにより、上記配線と半導体層との間の距離が広がるので、上記配線と半導体層との間の寄生容量を低減して、信号電荷を信号電圧に変換する際の変換ゲインの低下による固体撮像装置の感度の低下を改善することができる。
ここで、固体撮像装置が、第１層〜第Ｎ層の層間絶縁膜の開口内に平面視で重なるように配置されて、浮遊拡散領域と上記配線とを電気的に接続する第１群のコンタクトプラグと、第１層〜第Ｎ層の層間絶縁膜の開口内に平面視で重なるように配置されて、バッファートランジスターと上記配線とを電気的に接続する第２群のコンタクトプラグとをさらに備えるようにしても良い。それにより、浮遊拡散領域と上記配線との間の電気的経路を短くすると共に、バッファートランジスターと上記配線との間の電気的経路を短くすることができる。
以上において、上記配線が、画素領域に配置された複数の配線の内で最も細い幅を有することが望ましい。それにより、上記配線と周辺の他の配線との間の距離が広がるので、上記配線と他の配線との間の寄生容量を低減して、信号電荷を信号電圧に変換する際の変換ゲインの低下による固体撮像装置の感度の低下を改善することができる。また、上記配線が、平面視で他の配線と交差していないことが望ましい。それにより、上記配線と他の配線との交差による配線間の寄生容量の増加を防止することができる。
さらに、画素領域が設けられた半導体層の主面に平行な方向における上記配線と他の配線との間の距離が、半導体層の主面に垂直な方向における上記配線と半導体層との間の距離よりも大きいことが望ましい。それにより、上記配線と他の配線との間の寄生容量を、上記配線と半導体層との間の寄生容量と比較して十分小さくすることができる。なお、本願において、半導体層とは、半導体基板、半導体基板に形成されたウェル、又は、半導体基板上に形成されたエピタキシャル層のことをいう。
本発明の第２の態様に係る固体撮像装置は、平面視で上記配線と転送ゲートに接続された配線（ゲート配線）との間に配置されたガード配線をさらに備える。本発明の第２の態様によれば、ガード配線によって上記配線とゲート配線との間の容量結合を緩和して、ゲート配線の電位変化が上記配線の電位に与える悪影響を低減することができる。
本発明の第３の態様に係る電子機器は、上記いずれかの固体撮像装置を備える。本発明の第３の態様によれば、浮遊拡散領域とバッファートランジスターとを電気的に接続する配線と半導体層又は他の配線との間の寄生容量を低減して、信号電荷を信号電圧に変換する際の変換ゲインの低下による感度の低下が改善された固体撮像装置を用いることにより、被写体を撮像して得られる画像データの画質が改善された電子機器を提供することができる。
ＣＩＳモジュールの構成例を示す斜視図。 ＣＩＳモジュールを用いたスキャナー装置の構成例を示すブロック図。 イメージセンサーチップの構成例を示すブロック図。 １画素分の画素部及び読み出し回路部の等価回路を示す回路図。 画素部及び読み出し回路部の単位ブロックを示す回路図。 図５に示す単位ブロックの動作を説明するための波形図。 後段転送ゲートの制御信号の生成動作を説明するための波形図。 図５に示す単位ブロックのレイアウト例を示す平面図。 図８に示すIX−IXにおける断面図。 図８に示すＸ−Ｘにおける断面図。
以下、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照符号を付して、重複する説明を省略する。
＜電子機器＞
以下においては、本発明の一実施形態に係る電子機器として、本発明の一実施形態に係る固体撮像装置（イメージセンサーチップ）を含むコンタクトイメージセンサー（ＣＩＳ）モジュールを用いたＣＩＳ方式のスキャナー装置について説明する。
図１は、ＣＩＳモジュールの構成例を示す斜視図であり、図２は、図１に示すＣＩＳモジュールを用いたスキャナー装置の構成例を示すブロック図である。図１に示すように、ＣＩＳモジュール１０は、原稿１に光を照射するライトガイド１１と、原稿１からの反射光を結像させるレンズアレイ１２と、結像位置に配置されるフォトダイオード等の受光素子を有するイメージセンサー１３とを含んでいる。
図１及び図２を参照すると、ＣＩＳモジュール１０は、ライトガイド１１の端部に入射する光を生成する光源１４を含んでいる。カラースキャナーの場合には、光源１４が、例えば、赤色（Ｒ）、緑色（Ｇ）、及び、青色（Ｂ）のＬＥＤを含んでいる。３色のＬＥＤは、時分割でパルス点灯される。ライトガイド１１は、光源１４によって生成される光が主走査方向Ａに沿った原稿１の領域に照射されるように光を案内する。
レンズアレイ１２は、例えば、ロッドレンズアレイ等で構成される。イメージセンサー１３は、主走査方向Ａに沿って複数の画素を有しており、ライトガイド１１及びレンズアレイ１２と共に、副走査方向Ｂに移動する。
図２に示すように、イメージセンサー１３は、複数のイメージセンサーチップ２０を直列接続して構成されても良く、例えば、１２個のイメージセンサーチップ２０が直列接続される。一例として、各々のイメージセンサーチップ２０は、８６４画素を有し、１２個のイメージセンサーチップは、総計で８６４×１２＝１０３６８画素を有している。また、イメージセンサーチップ２０は、例えば、長辺の長さが１８ｍｍ〜２０ｍｍ程度で、短辺の長さが０．５ｍｍ以下の細長の矩形形状を有している。
副走査方向Ｂに移動可能なＣＩＳモジュール１０は、フレキシブル配線１５を介して、スキャナー装置に固定されたメイン基板１６に接続されている。メイン基板１６には、システムオンチップ（ＳｏＣ）１７と、アナログフロントエンド（ＡＦＥ）１８と、電源回路１９とが搭載されている。
システムオンチップ１７は、ＣＩＳモジュール１０にクロック信号及び制御信号等を供給する。ＣＩＳモジュール１０によって生成される画素信号は、アナログフロントエンド１８に供給される。アナログフロントエンド１８は、アナログの画素信号をアナログ／デジタル変換し、デジタルの画素データをシステムオンチップ１７に出力する。
電源回路１９は、システムオンチップ１７及びアナログフロントエンド１８に電源電圧を供給すると共に、ＣＩＳモジュール１０に電源電圧及び基準電圧等を供給する。なお、アナログフロントエンド１８、電源回路１９の一部、又は、光源ドライバー等を、ＣＩＳモジュール１０に搭載しても良い。
＜固体撮像装置＞
図３は、本発明の一実施形態に係る固体撮像装置であるイメージセンサーチップの構成例を示すブロック図である。図３に示すように、イメージセンサーチップ２０は、画素部３０と、読み出し回路部４０と、制御回路部５０とを含み、さらに、キャパシター６１〜６４を含んでも良い。
画素部３０において、複数の画素（例えば、８６４画素）にそれぞれの受光素子（例えば、フォトダイオード）が配置されている。読み出し回路部４０は、画素部３０から出力される信号電荷を信号電圧に変換して画素情報を読み出す。制御回路部５０は、読み出し回路部４０の出力電圧に基づいて画素信号を生成するための制御を行う。例えば、制御回路部５０は、相関二重サンプリング（ＣＤＳ：correlated double sampling）回路５１と、出力回路５２と、ロジック回路５３とを含んでいる。
相関二重サンプリング回路５１は、読み出し回路部４０の出力電圧を相関二重サンプリング処理する。即ち、相関二重サンプリング回路５１は、リセット直後の電圧と露光後の電圧とをサンプリングし、それらの差分処理を行うことにより、リセット雑音をキャンセルして、光の強度に応じた出力電圧を生成する。出力回路５２は、相関二重サンプリング回路５１の出力電圧に基づいて画素信号を生成して出力する。ロジック回路５３には、図２に示すシステムオンチップ１７からクロック信号及び制御信号等が供給される。
キャパシター６１は、イメージセンサーチップ２０の第１の領域ＡＲ１に配置された高電位側の電源電位の配線と低電位側の電源電位の配線との間に接続されて、電源電圧を安定化する。また、キャパシター６２〜６４は、イメージセンサーチップ２０の第２の領域ＡＲ２に配置された高電位側の電源電位の配線と低電位側の電源電位の配線との間に接続されて、電源電圧を安定化する。
＜画素部及び読み出し回路部＞
図４は、１画素分の画素部及び読み出し回路部の等価回路を示す回路図である。図３に示す画素部３０の１つの画素には、光電変換機能を有する受光素子として、例えば、フォトダイオードＰＤが配置されている。フォトダイオードＰＤは、入射した光の強度に応じた信号電荷を蓄積する。
フォトダイオードＰＤから信号電荷を読み出すために、図３に示す読み出し回路部４０は、前段転送ゲートＴＧ１と、電荷蓄積容量Ｃ１と、後段転送ゲートＴＧ２と、電荷蓄積容量Ｃ２と、バッファートランジスターＱＮ１と、リセットトランジスターＱＮ２と、選択トランジスターＱＮ３とを含んでいる。なお、読み出し回路部４０の最終段にアナログシフトレジスターが設けられる場合には、選択トランジスターＱＮ３をアナログシフトレジスターに含めることができる。
ここで、前段転送ゲートＴＧ１は、フォトダイオードＰＤのカソードと電荷蓄積容量Ｃ１の一端とをソース及びドレインとするＮチャネルＭＯＳトランジスターの一部を構成する。また、電荷蓄積容量Ｃ１は、ストレージダイオードで構成される。
さらに、後段転送ゲートＴＧ２は、電荷蓄積容量Ｃ１の一端と電荷蓄積容量Ｃ２の一端とをソース及びドレインとするＮチャネルＭＯＳトランジスターの一部を構成する。また、電荷蓄積容量Ｃ２は、Ｐ型の半導体層に配置されたＮ型の浮遊拡散領域（フローティングディフュージョン）ＦＤを備えている。
フォトダイオードＰＤ、前段転送ゲートＴＧ１、及び、後段転送ゲートＴＧ２は、低電位側の電源電位ＶＳＳの配線とバッファートランジスターＱＮ１のゲート電極との間に直列に接続されている。また、バッファートランジスターＱＮ１のドレインは、高電位側の電源電位ＶＤＤの配線に接続されている。以下においては、電源電位ＶＳＳが接地電位０Ｖであるものとする。
リセットトランジスターＱＮ２は、電源電位ＶＤＤの配線に接続されたドレインと、バッファートランジスターＱＮ１のゲート電極に接続されたソースと、リセット信号ＲＳＴが供給されるゲート電極とを有している。また、選択トランジスターＱＮ３は、バッファートランジスターＱＮ１のソースに接続されたドレインと、読み出し回路部４０の出力端子に接続されたソースと、画素選択信号ＳＥＬが供給されるゲート電極とを有している。
前段転送ゲートＴＧ１は、制御信号Ｔｘ１がハイレベルに活性化されたときに、フォトダイオードＰＤに蓄積された信号電荷を電荷蓄積容量Ｃ１に転送する。後段転送ゲートＴＧ２は、制御信号Ｔｘ２がハイレベルに活性化されたときに、電荷蓄積容量Ｃ１に蓄積された信号電荷を電荷蓄積容量Ｃ２に転送する。電荷蓄積容量Ｃ２は、転送された信号電荷を信号電圧に変換する。
リセットトランジスターＱＮ２は、リセット信号ＲＳＴがハイレベルに活性化されたときに、バッファートランジスターＱＮ１のゲート電位を初期状態の電位（例えば、電源電位ＶＤＤ）にリセットする。リセットが解除されると、バッファートランジスターＱＮ１は、電荷蓄積容量Ｃ２の両端間の信号電圧に応じた出力電圧をソースから出力する。
選択トランジスターＱＮ３は、主走査方向Ａ（図２）に従った順で画素選択信号ＳＥＬがハイレベルに活性化されたときに、バッファートランジスターＱＮ１の出力電圧を選択する。それにより、バッファートランジスターＱＮ１の出力電圧が、選択トランジスターＱＮ３を介して読み出し回路部４０の出力端子に出力されて出力電圧Ｖｓとなる。
＜画素部及び読み出し回路部の単位ブロック＞
図５は、画素部及び読み出し回路部の単位ブロックを示す回路図である。図５に示すように、主走査方向Ａにおいて連続する４つのフォトダイオードＰＤａ〜ＰＤｄと、それらのフォトダイオードＰＤａ〜ＰＤｄから転送される信号電荷を信号電圧に変換して画素情報を読み出す読み出し回路部とが、１つの単位ブロック４０Ａを構成している。例えば、１つのイメージセンサーチップ２０に設けられる単位ブロック４０Ａの数は、２１６個である。
単位ブロック４０Ａの読み出し回路部は、４つの前段転送ゲートＴＧ１ａ〜ＴＧ１ｄと、４つの後段転送ゲートＴＧ２ａ〜ＴＧ２ｄと、１つのバッファートランジスターＱＮ１と、１つのリセットトランジスターＱＮ２とを含んでいる。即ち、１つのバッファートランジスターＱＮ１及び１つのリセットトランジスターＱＮ２が、４つのフォトダイオードＰＤａ〜ＰＤｄで共用される。
ここで、４つの前段転送ゲートＴＧ１ａ〜ＴＧ１ｄは、同時にオンされる。一方、４つのフォトダイオードＰＤａ〜ＰＤｄの各々が１画素を構成するので、４つの後段転送ゲートＴＧ２ａ〜ＴＧ２ｄは、異なるタイミングでオンされる。それにより、４つのフォトダイオードＰＤａ〜ＰＤｄの信号電荷にそれぞれ応じた４つの出力電圧Ｖｓ１〜Ｖｓ４が、単位ブロック４０Ａから時分割で出力される。
図５には、４つの前段転送ゲートＴＧ１ａ〜ＴＧ１ｄに共通に供給される制御信号Ｔｘ１と、４つの後段転送ゲートＴＧ２ａ〜ＴＧ２ｄにそれぞれ供給される４つの制御信号Ｔｘ２ａ〜Ｔｘ２ｄとが示されている。上述した通り、４つの前段転送ゲートＴＧ１ａ〜ＴＧ１ｄが同時にオンするために、共通の制御信号Ｔｘ１が供給される。
ここで、前段転送ゲートＴＧ１ａ〜ＴＧ１ｄに供給される制御信号Ｔｘ１と、後段転送ゲートＴＧ２ａ〜ＴＧ２ｄにそれぞれ供給される制御信号Ｔｘ２ａ〜Ｔｘ２ｄとにおいて、ハイレベルの電位が相違しても良い。例えば、前段転送ゲートＴＧ１ａ〜ＴＧ１ｄに供給される制御信号Ｔｘ１のハイレベルは、電源電位ＶＤＤよりも高い電位を有している。
即ち、前段転送ゲートＴＧ１ａ〜ＴＧ１ｄに電源電位ＶＤＤよりも高い電位を有する制御信号Ｔｘ１を供給すれば、オン時の前段転送ゲートＴＧ１ａ〜ＴＧ１ｄは、規定値以下の露光強度では電荷転送能力が飽和することがなく、あるいは、飽和レベルを向上させることができる。従って、フォトダイオードＰＤａ〜ＰＤｄに蓄積された信号電荷を高い転送能力で転送することができる。それにより、コントラストの高い画像を形成することができる。
一方、制御信号Ｔｘ２ａ〜Ｔｘ２ｄは、図５に示すように、ＣＭＯＳ論理回路７０ａ〜７０ｄから後段転送ゲートＴＧ２ａ〜ＴＧ２ｄにそれぞれ供給される。ＣＭＯＳ論理回路７０ａ〜７０ｄは、電圧降下を生じることなく制御信号Ｔｘ２ａ〜Ｔｘ２ｄを生成するので、後段転送ゲートＴＧ２ａ〜ＴＧ２ｄの転送能力を高めることができる。
図５においては、ＣＭＯＳ論理回路７０ａ〜７０ｄとして、ＰチャネルＭＯＳトランジスター及びＮチャネルＭＯＳトランジスターで構成されるアナログスイッチ（トランスミッションゲート）が用いられているが、本実施形態はこれに限定されるものではない。ＣＭＯＳ論理回路７０ａ〜７０ｄとしては、例えば、クロックドＣＭＯＳ論理回路やアンドゲート回路等、電圧降下を生じない回路を用いることができる。
図６は、図５に示す単位ブロックの動作を説明するための波形図である。まず、フォトダイオードＰＤａ〜ＰＤｄに光が入射することにより、フォトダイオードＰＤａ〜ＰＤｄが、信号電荷を生成して蓄積する。
次に、制御信号Ｔｘ１が、前段転送ゲートＴＧ１ａ〜ＴＧ１ｄに与えられる。前段転送ゲートＴＧ１ａ〜ＴＧ１ｄは、制御信号Ｔｘ１によってオンして、フォトダイオードＰＤａ〜ＰＤｄに蓄積された信号電荷をそれぞれの電荷蓄積容量Ｃ１（図４）に転送する。
制御信号Ｔｘ１がローレベルに非活性化されると、リセット信号ＲＳＴがハイレベルに活性化される。それにより、リセットトランジスターＱＮ２がオンして、浮遊拡散領域ＦＤが初期状態の電位（例えば、電源電位ＶＤＤ）にリセットされる。
その後、図６に示すように、４つの制御信号Ｔｘ２ａ〜Ｔｘ２ｄが、順次ハイレベルに活性化される。制御信号Ｔｘ２ａ〜Ｔｘ２ｄに従って、４つの後段転送ゲートＴＧ２ａ〜ＴＧ２ｄが順次オンして、それぞれの電荷蓄積容量Ｃ１（図４）に蓄えられていた電荷をそれぞれの浮遊拡散領域ＦＤに転送する。
浮遊拡散領域ＦＤの電圧は、信号電荷に応じて変化する。４つの浮遊拡散領域ＦＤは、共通の配線（以下においては、信号配線ともいう）を介してバッファートランジスターＱＮ１のゲート電極に接続されている。従って、４つの浮遊拡散領域ＦＤの電圧に応じて、バッファートランジスターＱＮ１が順次駆動される。それにより、４つの画素の出力電圧Ｖｓ１〜Ｖｓ４が、出力端子に順次出力される。
図７は、後段転送ゲートの制御信号の生成動作を説明するための波形図である。図３に示すロジック回路５３は、タイミング信号Ｔｘ２ａ１〜Ｔｘ２ｄ１を生成して、全ての単位ブロックに供給する。また、ロジック回路５３は、図５に示す単位ブロック４０Ａを選択するためのブロック選択信号Ｔｘ２及びＴｘ２ｒを生成する。
図５に示すＣＭＯＳ論理回路７０ａ〜７０ｄは、第１の制御端子に供給されるブロック選択信号Ｔｘ２がハイレベルに活性化されると共に、第２の制御端子に供給されるブロック選択信号Ｔｘ２ｒがローレベルに非活性化されると、オン状態となって、タイミング信号Ｔｘ２ａ１〜Ｔｘ２ｄ１を制御信号Ｔｘ２ａ〜Ｔｘ２ｄとして単位ブロック４０Ａに供給する。それにより、単位ブロック４０Ａにおける後段転送ゲートＴＧ２ａ〜ＴＧ２ｄの転送期間が設定されて、浮遊拡散領域ＦＤに信号電荷が転送され、信号電荷に応じた信号電圧が生成される。
＜レイアウト＞
図８は、図５に示す単位ブロックのレイアウト例を示す平面図である。なお、図８においては、上層の配線を通してゲート電極及び下層の配線の一部も示されている。図８に示す画素領域において、図５に示す２つの前段転送ゲートＴＧ１ａ及びＴＧ１ｂは、半導体層上にゲート絶縁膜を介して配置された共通ゲート電極１５１Ａを有しており、２つの前段転送ゲートＴＧ１ｃ及びＴＧ１ｄは、半導体層上にゲート絶縁膜を介して配置された共通ゲート電極１５１Ｂを有している。共通ゲート電極１５１Ａ及び１５１Ｂは、制御信号配線１７１に接続されて、制御信号Ｔｘ１が供給される。
また、４つの後段転送ゲートＴＧ２ａ〜ＴＧ２ｄは、半導体層上にゲート絶縁膜を介して配置された４つのゲート電極１５２ａ〜１５２ｄをそれぞれ有している。ゲート電極１５２ａは、ＣＭＯＳ論理回路７０ａ（図５）を介して制御信号配線１７２に接続されて、制御信号Ｔｘ２ａが供給される。ゲート電極１５２ｂは、ＣＭＯＳ論理回路７０ｂ（図５）を介して制御信号配線１７３に接続されて、制御信号Ｔｘ２ｂが供給される。
同様に、ゲート電極１５２ｃは、ＣＭＯＳ論理回路７０ｃ（図５）を介して制御信号配線１７４に接続されて、制御信号Ｔｘ２ｃが供給される。ゲート電極１５２ｄは、ＣＭＯＳ論理回路７０ｄ（図５）を介して制御信号配線１７５に接続されて、制御信号Ｔｘ２ｄが供給される。制御信号配線１７１〜１７５は、第１の配線層において、イメージセンサーチップの長手方向であるＸ軸方向に沿って延在している。
４つの浮遊拡散領域ＦＤは、Ｘ軸方向に沿って延在する信号配線１９１を介して、バッファートランジスターＱＮ１のゲート電極１５３及びリセットトランジスターＱＮ２のソース１２４に接続されている。また、バッファートランジスターＱＮ１のドレイン及びリセットトランジスターＱＮ２のドレインは、電源電位ＶＤＤの配線に接続されており、リセットトランジスターＱＮ２のゲート電極１５４は、リセット信号配線１７６に接続されている。
ここで、前段転送ゲートＴＧ１ａ及びＴＧ１ｂは、フォトダイオードＰＤａとフォトダイオードＰＤｂとの境界線を延長した延長線Ｌ１側に偏って配置されている。前段転送ゲートＴＧ１ａ及びＴＧ１ｂの共通ゲート電極１５１Ａは、平面視で延長線Ｌ１と交差しており、ゲート幅の中心線が延長線Ｌ１と実質的に一致することが望ましい。なお、本願において、「平面視」とは、半導体層の主面に垂直な方向から各部を透視することをいう。
また、後段転送ゲートＴＧ２ａ及びＴＧ２ｂは、Ｘ軸方向に直交するＹ軸方向において前段転送ゲートＴＧ１ａ及びＴＧ１ｂに所定の間隔を伴って隣り合い、延長線Ｌ１側に偏って配置されている。後段転送ゲートＴＧ２ａ及びＴＧ２ｂのゲート電極１５２ａ及び１５２ｂは、各々のゲート幅の中心線が延長線Ｌ１に対して線対称となる位置に配置されることが望ましい。
それにより、フォトダイオードＰＤａから前段転送ゲートＴＧ１ａ及び後段転送ゲートＴＧ２ａを経て浮遊拡散領域ＦＤに至る電荷転送経路の長さと、フォトダイオードＰＤｂから前段転送ゲートＴＧ１ｂ及び後段転送ゲートＴＧ２ｂを経て浮遊拡散領域ＦＤに至る電荷転送経路の長さとの差が小さくなる。従って、２つのフォトダイオードＰＤａ及びＰＤｂから浮遊拡散領域ＦＤに至る電荷転送経路の長さの差に起因した画素信号のばらつきを低減することができる。
また、共通ゲート電極１５１Ａの両側やゲート電極１５２ａ及び１５２ｂの両側に空きスペースが確保されるので、そのスペースを、ゲート電極と同層の配線用のスペースとして利用することができる。図８においては、ゲート電極１５２ａの左側のスペースに、ゲート電極１５２ａに接続されたゲート配線１５２ａ１が配置されている。
以上において説明した前段転送ゲートＴＧ１ａ及びＴＧ１ｂや後段転送ゲートＴＧ２ａ及びＴＧ２ｂのレイアウトの特徴は、前段転送ゲートＴＧ１ｃ及びＴＧ１ｄや後段転送ゲートＴＧ２ｃ及びＴＧ２ｄのレイアウトにも適用される。図８においては、ゲート電極１５２ｄの右側のスペースに、ゲート電極１５２ｄに接続されたゲート配線１５２ｄ１が配置されている。
図９は、図８に示すIX−IXにおける断面図である。図９に示すように、この固体撮像装置は、Ｎ型の半導体基板１００に形成されたＰウェル１１０と、Ｐウェル１１０に形成されたＮ型の不純物領域１２１〜１２４及びＰ型の不純物領域１３１〜１３３とを含んでいる。
半導体基板１００は、例えば、アンチモン（Ｓｂ）若しくは燐（Ｐ）等のＮ型の不純物を含むシリコン（Ｓｉ）で構成される。また、Ｐ型の不純物としては、ボロン（Ｂ）等が用いられる。Ｐ型の不純物領域１３２及び１３３には、ＬＯＣＯＳ法等によって、シリコン酸化膜（ＳｉＯ２）等の絶縁膜１４１及び１４２がそれぞれ形成されている。
フォトダイオードＰＤｂは、Ｐウェル１１０で構成されたアノードと、Ｎ型の不純物領域１２１で構成されたカソードとを有している。また、ストレージダイオードＳＤｂは、Ｐウェル１１０で構成されたアノードと、Ｎ型の不純物領域１２２で構成されたカソードとを有している。
Ｎ型の不純物領域１２１又は１２２において、上部の不純物濃度を下部の不純物濃度よりも高くしても良い。また、Ｎ型の不純物領域１２１又は１２２の上部に、高濃度のＰ型の不純物領域（ピニング層）を設けても良い。ピニング層を設けることにより、Ｎ型の不純物領域１２１又は１２２において発生する暗電流を低減することができる。
Ｎ型の不純物領域１２３は、浮遊拡散領域（フローティングディフュージョン）ＦＤに相当し、コンタクト領域１２３ａを有している。Ｎ型の不純物領域１２４は、リセットトランジスターＱＮ２のソースを構成しており、コンタクト領域１２４ａを有している。
また、Ｐウェル１１０等が形成された半導体基板１００上には、前段転送ゲートＴＧ１ａ及びＴＧ１ｂの共通ゲート電極１５１Ａと、後段転送ゲートＴＧ２ｂのゲート電極１５２ｂと、バッファートランジスターＱＮ１のゲート電極１５３とが、それぞれのゲート絶縁膜を介して形成されている。各々のゲート電極は、例えば、不純物がドープされて導電性を有するポリシリコン等で構成される。
ここで、図４に示すフォトダイオードＰＤ等の受光素子と浮遊拡散領域ＦＤとの間における電荷の転送を１つの転送ゲートで制御しても良く、その場合には、前段転送ゲートＴＧ１又は後段転送ゲートＴＧ２と電荷蓄積容量Ｃ１とが省略される。このように、本実施形態に係る固体撮像装置は、受光素子と、転送ゲート（前段転送ゲートＴＧ１又は後段転送ゲートＴＧ２）と、電荷蓄積容量Ｃ２の一端を構成する浮遊拡散領域ＦＤと、バッファートランジスターＱＮ１とを含む画素領域を備えている。
さらに、本実施形態に係る固体撮像装置は、半導体層上にそれぞれの層間絶縁膜を介して順に配置された複数の配線層を備えている。各々の配線層には、例えば、アルミニウム（Ａｌ）又は銅（Ｃｕ）等を含む複数の配線が配置されている。各々の層間絶縁膜は、例えば、ＢＰＳＧ（Boron Phosphorus Silicon Glass）又はシリコン酸化膜（ＳｉＯ２）等で構成される。
＜寄生容量の低減＞
図８及び図９に示すレイアウトにおいて、浮遊拡散領域ＦＤとバッファートランジスターＱＮ１のゲート電極１５３とを電気的に接続する信号配線と、半導体層又は電源配線等の他の配線との間の寄生容量が大きいと、信号電荷を信号電圧に変換する際の変換ゲインが低下して、固体撮像装置の感度が低下してしまう。そこで、本実施形態に係る固体撮像装置は、最下層よりも上層の第Ｎ層の配線層に配置されて浮遊拡散領域ＦＤとバッファートランジスターＱＮ１とを電気的に接続する信号配線１９１を備えている。ここで、Ｎは２以上の整数である。
このように、浮遊拡散領域ＦＤとバッファートランジスターＱＮ１とを電気的に接続する信号配線１９１を最下層よりも上層の配線層に配置することにより、信号配線１９１と半導体層との間の距離ＤＶが広がるので、信号配線１９１と半導体層との間の寄生容量を低減して、信号電荷を信号電圧に変換する際の変換ゲインの低下による固体撮像装置の感度の低下を改善することができる。従って、信号配線１９１が配置される配線層は、なるべく上層の配線層であることが望ましい。
ここで、固体撮像装置は、第１層〜第Ｎ層の層間絶縁膜の開口内に平面視で重なるように配置されて、浮遊拡散領域１２３と信号配線１９１とを電気的に接続する第１群のコンタクトプラグと、第１層〜第Ｎ層の層間絶縁膜の開口内に平面視で重なるように配置されて、バッファートランジスターＱＮ１と信号配線１９１とを電気的に接続する第２群のコンタクトプラグとを備えても良い。
それにより、浮遊拡散領域１２３と信号配線１９１との間の電気的経路を短くすると共に、バッファートランジスターＱＮ１と信号配線１９１との間の電気的経路を短くすることができる。さらに、固体撮像装置は、第１層〜第Ｎ層の層間絶縁膜の開口内に平面視で重なるように配置されて、リセットトランジスターＱＮ２のソース１２４と信号配線１９１とを電気的に接続する第３群のコンタクトプラグを備えても良い。
図９には、一例として、第１の層間絶縁膜１６０と、第１の配線層１７０と、第２の層間絶縁膜１８０と、第２の配線層１９０とが示されている。第１の層間絶縁膜１６０の開口には、複数のコンタクトプラグ１６１〜１６３が配置されており、第２の層間絶縁膜１８０の開口には、複数のコンタクトプラグ１８１〜１８３が配置されている。各々のコンタクトプラグは、例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）、又は、銅（Ｃｕ）等を含んでいる。第１の配線層１７０は、中継配線１７７〜１７９を含んでいる。
図９に示す例においては、第２の配線層１９０に配置された信号配線１９１が、浮遊拡散領域１２３とバッファートランジスターＱＮ１のゲート電極１５３とを電気的に接続している。即ち、浮遊拡散領域１２３は、第１群のコンタクトプラグ１６１及び１８１と中継配線１７７とを介して、信号配線１９１に電気的に接続されている。また、バッファートランジスターＱＮ１のゲート電極１５３は、第２群のコンタクトプラグ１６２及び１８２と中継配線１７８とを介して、信号配線１９１に電気的に接続されている。さらに、リセットトランジスターＱＮ２のソース１２４は、第３群のコンタクトプラグ１６３及び１８３と中継配線１７９とを介して、信号配線１９１に電気的に接続されている。
信号配線１９１と半導体層（不純物領域等が形成されたＰウェル１１０）との間の距離ＤＶは、例えば、２μｍ程度である。また、信号配線１９１は、画素領域に配置された複数の配線の内で最も細い幅を有することが望ましい。それにより、信号配線１９１と周辺の他の配線との間の距離が広がるので、信号配線１９１と他の配線との間の寄生容量を低減して、信号電荷を信号電圧に変換する際の変換ゲインの低下による固体撮像装置の感度の低下を改善することができる。
即ち、固体撮像装置を含む半導体装置における配線の幅については、半導体装置の設計ルールに従って幾つかの幅が定められているが、信号配線１９１の幅として、それらの幅の内で加工できる限界の最小幅が用いられる。あるいは、信号配線１９１の厚さを薄くすることによって配線間の対向面積を小さくして、周囲の他の配線との間の寄生容量を小さくしても良い。
また、信号配線１９１は、平面視で他の配線と交差していないことが望ましい。それにより、信号配線１９１と他の配線との交差による配線間の寄生容量の増加を防止することができる。さらに、半導体層の主面（図中の上面）に平行な方向における信号配線１９１と他の配線との間の距離ＤＬが、半導体層の主面に垂直な方向における信号配線１９１と半導体層との間の距離ＤＶよりも大きいことが望ましい。それにより、信号配線１９１と他の配線との間の寄生容量を、信号配線１９１と半導体層との間の寄生容量と比較して十分小さくすることができる。
図８及び図９に示す例においては、半導体層の主面に平行な方向における信号配線１９１とリセット信号配線１７６との間の距離ＤＬ１〜ＤＬ４の各々が、半導体層の主面に垂直な方向における信号配線１９１と半導体層との間の距離ＤＶよりも大きくなっている。また、半導体層の主面に平行な方向における信号配線１９１と電源電位ＶＤＤの配線との間の距離ＤＬ５が、半導体層の主面に垂直な方向における信号配線１９１と半導体層との間の距離ＤＶよりも大きくなっている。
図１０は、図８に示すＸ−Ｘにおける断面図である。図１０には、浮遊拡散領域１２３に電気的に接続された信号配線１９１と、リセット信号配線１７６と、図８に示す後段転送ゲートＴＧ２ａのゲート電極１５２ａに接続されたゲート配線１５２ａ１とが示されている。
信号配線１９１は第２の配線層１９０に配置されており、リセット信号配線１７６は第１の配線層１７０に配置されているので、信号配線１９１とリセット信号配線１７６との間の実際の距離は、半導体層の主面に平行な方向における信号配線１９１とリセット信号配線１７６との間の距離よりも大きくなっている。
＜容量結合の緩和＞
図８に示すように、後段転送ゲートＴＧ２ａのゲート電極１５２ａに接続されたゲート配線１５２ａ１が信号配線１９１の近くに配置されている場合には、信号配線１９１とゲート配線１５２ａ１との容量結合が強いと、ゲート配線１５２ａ１の電位変化が信号配線１９１の電位に悪影響を与えてしまう。
即ち、ゲート配線１５２ａ１の電位がハイレベルであるときに、後段転送ゲートＴＧ２ａを介して浮遊拡散領域ＦＤに信号電荷が転送され、その信号電荷が信号電圧に変換されて信号配線１９１に供給される。従って、信号配線１９１とゲート配線１５２ａ１との容量結合が強いと、ゲート配線１５２ａ１の電位がハイレベルに遷移する際に、信号配線１９１の電位が変動するおそれがある。
同様に、後段転送トランジスターＴＧ２ｄのゲート電極１５２ｄに接続されたゲート配線１５２ｄ１が信号配線１９１の近くに配置されている場合には、信号配線１９１とゲート配線１５２ｄ１との容量結合が強いと、ゲート配線１５２ｄ１の電位変化が信号配線１９１の電位に悪影響を与えてしまう。
そこで、本実施形態に係る固体撮像装置は、平面視で信号配線１９１と転送ゲートに接続されたゲート配線との間に配置されたガード配線をさらに備えている。図８及び図１０に示す例においては、ガード配線として、平面視で信号配線１９１とゲート配線１５２ａ１及び１５２ｄ１との間に配置されたリセット信号配線１７６が利用される。
その場合には、ガード配線としてのリセット信号配線１７６によって信号配線１９１とゲート配線１５２ａ１及び１５２ｄ１との間の容量結合を緩和して、ゲート配線１５２ａ１又は１５２ｄ１の電位変化が信号配線１９１の電位に与える悪影響を低減することができる。バッファートランジスターＱＮ１が信号成分を出力している期間においては、リセット信号配線１７６の電位がローレベル（電源電位ＶＳＳ）に固定されているので、シールド効果が得られる。
また、本実施形態によれば、浮遊拡散領域１２３とバッファートランジスターＱＮ１とを電気的に接続する信号配線１９１と半導体層又は他の配線との間の寄生容量を低減して、信号電荷を信号電圧に変換する際の変換ゲインの低下による感度の低下が改善された固体撮像装置を用いることにより、被写体を撮像して得られる画像データの画質が改善された電子機器を提供することができる。
さらに、本発明は、スキャナー装置以外にも、例えば、ドライブレコーダー、デジタルムービー、デジタルスチルカメラ、携帯電話機等の移動端末、テレビ電話、防犯用テレビモニター、測定機器、及び、医療機器等のように、被写体を撮像して画像データを生成する電子機器に適用することができる。
上記の実施形態においては、Ｐ型の半導体層にＮ型の不純物領域等を形成する場合について説明したが、本発明は、以上説明した実施形態に限定されるものではない。例えば、本発明は、Ｎ型の半導体層にＰ型の不純物領域等を形成する場合に適用することも可能である。このように、当該技術分野において通常の知識を有する者に従って、本発明の技術的思想内で多くの変形が可能である。
１…原稿、１０…ＣＩＳモジュール、１１…ライトガイド、１２…レンズアレイ、１３…イメージセンサー、１４…光源、１５…フレキシブル配線、１６…メイン基板、１７…システムオンチップ、１８…アナログフロントエンド、１９…電源回路、２０…イメージセンサーチップ、３０…画素部、４０…読み出し回路部、４０Ａ…単位ブロック、５０…制御回路部、５１…相関二重サンプリング回路、５２…出力回路、５３…ロジック回路、６１〜６４…キャパシター、７０ａ〜７０ｄ…ＣＭＯＳ論理回路、１００…半導体基板、１１０…Ｐウェル、１２１〜１２４…Ｎ型の不純物領域、１２３ａ、１２４ａ…コンタクト領域、１３１〜１３３…Ｐ型の不純物領域、１４１、１４２…絶縁膜、１５１Ａ、１５１Ｂ…共通ゲート電極、１５２ａ〜１５４…ゲート電極、１５２ａ１、１５２ｄ１…ゲート配線、１６０…第１の層間絶縁膜、１６１〜１６３、１８１〜１８３…コンタクトプラグ、１７０…第１の配線層、１７１〜１７５…制御信号配線、１７６…リセット信号配線、１７７〜１７９…中継配線、１８０…第２の層間絶縁膜、１９０…第２の配線層、１９１…信号配線、ＰＤ、ＰＤａ〜ＰＤｄ…フォトダイオード、ＳＤｂ…ストレージダイオード、ＴＧ１、ＴＧ１ａ〜ＴＧ１ｄ…前段転送ゲート、ＴＧ２、ＴＧ２ａ〜ＴＧ２ｄ…後段転送ゲート、ＦＤ…浮遊拡散領域、ＱＮ１…バッファートランジスター、ＱＮ２…リセットトランジスター、ＱＮ３…選択トランジスター、Ｃ１、Ｃ２…電荷蓄積容量

Claims (7)

  1. 受光素子、転送ゲート、浮遊拡散領域、及び、バッファートランジスターを含む画素領域と、
    第Ｎ層の配線層に配置されて（Ｎは２以上の整数）、前記浮遊拡散領域と前記バッファートランジスターとを電気的に接続する配線と、
    を備える固体撮像装置。
  2. 第１層〜第Ｎ層の層間絶縁膜の開口内に平面視で重なるように配置されて、前記浮遊拡散領域と前記配線とを電気的に接続する第１群のコンタクトプラグと、
    第１層〜第Ｎ層の層間絶縁膜の開口内に平面視で重なるように配置されて、前記バッファートランジスターと前記配線とを電気的に接続する第２群のコンタクトプラグと、
    をさらに備える、請求項１記載の固体撮像装置。
  3. 前記配線が、前記画素領域に配置された複数の配線の内で最も細い幅を有する、請求項１又は２記載の固体撮像装置。
  4. 前記配線が、平面視で他の配線と交差していない、請求項１〜３のいずれか１項記載の固体撮像装置。
  5. 前記画素領域が設けられた半導体層の主面に平行な方向における前記配線と他の配線との間の距離が、前記半導体層の主面に垂直な方向における前記配線と前記半導体層との間の距離よりも大きい、請求項１〜４のいずれか１項記載の固体撮像装置。
  6. 平面視で前記配線と前記転送ゲートに接続された配線との間に配置されたガード配線をさらに備える、請求項１〜５のいずれか１項記載の固体撮像装置。
  7. 請求項１〜６のいずれか１項記載の固体撮像装置を備える電子機器。
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