JP2018036348A

JP2018036348A - 表示ドライバ及び半導体装置

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Publication number: JP2018036348A
Application number: JP2016167553A
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Inventors: 中山　晃; Akira Nakayama; 中山　　晃
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Filing date: 2016-08-30
Publication date: 2018-03-08
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Abstract

【目的】歪みを抑制した表示駆動電圧を表示デバイスに供給することが可能な表示ドライバ及び半導体装置を提供することを目的とする。
【構成】バイアス電圧を生成するバイアス電圧生成部と、各画素の輝度レベルに対応した階調電圧の各々を個別に増幅して複数の表示駆動電圧を生成する複数のアンプとを有し、各アンプは、バイアス電圧に対応した大きさの動作電流を生成する動作電流生成部と、階調電圧と表示駆動電圧との電圧値の比で上記した動作電流を第１及び第２の電流に分割して第１及び第２のラインに夫々送出する差動対と、第１のラインの電圧に基づき表示駆動電圧を生成する出力部と、を含む。尚、バイアス電圧生成部は、ゲート端でバイアス電圧の電圧値を設定するバイアス設定電圧を受け、ソース端の電圧をバイアス電圧として複数のアンプ各々に供給するトランジスタを含むソースフォロワ回路を有する。
【選択図】図３

Description

本発明は、映像信号に応じて表示デバイスを駆動する表示ドライバ及び当該表示ドライバが形成されている半導体装置に関する。

映像信号に応じた画像を表示する例えば液晶表示装置には、表示デバイスとしての液晶型の表示パネルと共に、この表示パネルの複数のソースラインを駆動するドライバが設けられている。当該ドライバには、映像信号に基づく画素毎の複数の階調データ片を夫々個別にアナログの階調電圧に変換する複数のデコーダと、当該階調電圧を利得１で増幅してソースラインに供給する複数の差動増幅回路（以下、アンプと称する）と、が含まれている（例えば、特許文献１参照）。更に、かかるドライバには、各アンプの内部に流れる動作電流を設定する為のバイアス信号を生成するバイアス回路が設けられている。

特開２００４−３０１９４６号公報

ところで、各アンプに入力される階調電圧の電圧値が低い状態から急減に高電圧の状態に遷移すると、これに引きずられてバイアス信号の電圧値が一時的に増大するというノイズが生じる。

よって、多数のアンプが同時に、低電圧から高電圧の状態に遷移する階調電圧の供給を受けると、バイアス回路側でバイアス信号の電圧値の増大分を抑えきれなくなり、各アンプの出力電圧に歪みが生じるという問題が生じた。

そこで、本発明は、複数のアンプが同時に低電圧の状態から高電圧の状態に遷移する階調電圧の供給を受けた場合にも、バイアス信号に生じるノイズの影響を抑制して、波形歪みを抑えた表示駆動電圧を生成することが可能な表示ドライバ及び半導体装置を提供することを目的とする。

本発明に係る表示ドライバは、各画素の輝度レベルに対応した電圧値を有する階調電圧の各々を個別に増幅して得られた複数の表示駆動電圧を表示デバイスの複数のデータラインに供給する複数のアンプを含む表示ドライバであって、バイアス電圧を生成するバイアス電圧生成部を有し、前記複数のアンプの各々は、第１及び第２のラインと、前記バイアス電圧に対応した大きさの動作電流を生成する動作電流生成部と、前記階調電圧と前記表示駆動電圧との電圧値の比で前記動作電流を第１及び第２の電流に分割して前記第１及び第２のラインに夫々送出する差動対と、前記第１のラインの電圧に基づき前記表示駆動電圧を生成する出力部と、を含み、前記バイアス電圧生成部は、ゲート端でバイアス設定電圧を受け、ソース端の電圧を前記バイアス電圧として前記複数のアンプ各々に供給するトランジスタを有するソースフォロワ回路を含む。

また、本発明に係る表示ドライバは、各画素の輝度レベルに対応した電圧値を有する階調電圧の各々を個別に増幅して得られた複数の表示駆動電圧を表示デバイスの複数のデータラインに供給する複数のアンプを含む表示ドライバであって、第１及び第２のバイアス電圧を生成するバイアス電圧生成部を有し、前記複数のアンプの各々は、電源電圧の供給を受けて前記第１のバイアス電圧に応じた大きさの電流を生成する第１のバイアストランジスタと、前記第１のバイアストランジスタで生成された電流を前記第２のバイアス電圧に応じて、動作電流として出力する第２のバイアストランジスタと、第１及び第２のラインと、前記階調電圧と前記表示駆動電圧との電圧値の比で前記動作電流を第１及び第２の電流に分割して前記第１及び第２のラインに夫々送出する差動対と、前記第１のラインの電圧に基づき前記表示駆動電圧を生成する出力部と、を含み、前記バイアス電圧生成部は、
ダイオード接続された第１トランジスタと、前記第１トランジスタのドレイン端に接続されている第１の定電流源と、を含み、前記第１トランジスタのドレイン端の電圧を前記第１のバイアス電圧として生成する第１のバイアス電圧生成回路と、第２の定電流源と、ゲート端で前記第２のバイアス電圧の電圧値を設定するバイアス設定電圧を受け、ソース端で前記第２の定電流源から送出された電流を受ける第２トランジスタとを含み、前記第２トランジスタのソース端の電圧を前記第２のバイアス電圧として生成する第２のバイアス電圧生成回路と、を有する。

また、本発明に係る半導体装置は、各画素の輝度レベルに対応した電圧値を有する階調電圧の各々を個別に増幅して得られた複数の表示駆動電圧を表示デバイスの複数のデータラインに供給する複数のアンプを含む表示ドライバが形成されている半導体装置であって、
前記表示ドライバは、バイアス電圧を生成するバイアス電圧生成部を有し、前記複数のアンプの各々は、第１及び第２のラインと、前記バイアス電圧に対応した大きさの動作電流を生成する動作電流生成部と、前記階調電圧と前記表示駆動電圧との電圧値の比で前記動作電流を第１及び第２の電流に分割し、前記第１及び第２のラインに夫々送出する差動対と、前記第１のラインの電圧に基づき前記表示駆動電圧を生成する出力部と、を含み、前記バイアス電圧生成部は、自身のゲート端でバイアス設定電圧を受け、自身のソース端の電圧を前記バイアス電圧として前記複数のアンプ各々に供給するトランジスタを含むソースフォロワ回路を有する。

本発明に係る表示ドライバでは、階調電圧を増幅した表示駆動電圧を表示デバイスに供給するアンプに含まれる差動対に、バイアス電圧に対応した大きさの動作電流を供給するにあたり、当該バイアス電圧を生成するバイアス電圧生成部としてソースフォロワ回路を採用している。これにより、複数の階調電圧が同時に高電圧値（又は低電圧値）の状態から低電圧値（又は高電圧値）の状態に遷移したことに起因してバイアス電圧にノイズが生じても、ソースフォロワ回路によってそのノイズ量が抑えられるので、歪みが抑制された表示駆動電圧を生成することが可能となる。

本発明に係る表示ドライバを含む表示装置１０の構成を示すブロック図である。データドライバ１３の内部構成を示すブロック図である。出力アンプ部１３３の内部構成の一例を示すブロック図である。階調電圧Ｂ₁〜Ｂ_nが同時に低電圧値の状態から高電圧値の状態に遷移した際のバイアス電圧ＶＢＨ２の波形を表す波形図である。第２のバイス電圧生成部の他の構成を示す回路図である。出力アンプ部１３３の内部構成の他の一例を示すブロック図である。

以下、本発明の実施例を図面を参照しつつ詳細に説明する。

図１は、本発明に係る表示ドライバを含む表示装置１０の構成を示すブロック図である。図１に示すように、表示装置１０は、駆動制御部１１、走査ドライバ１２、データドライバ１３、及び液晶又は有機ＥＬパネルからなる表示デバイス２０を有する。

表示デバイス２０には、夫々が２次元画面の水平方向に伸張するｍ個（ｍは２以上の自然数）の水平走査ラインＳ₁〜Ｓ_mと、夫々が２次元画面の垂直方向に伸張するｎ個（ｎは２以上の自然数）のデータラインＤ₁〜Ｄ_nとが形成されている。更に、水平走査ライン及びデータラインの各交叉部の領域、つまり図１において破線にて囲まれた領域には、画素を担う表示セルＰＸが形成されている。

駆動制御部１１は、入力映像信号ＶＳに基づき、画素毎にその画素の輝度レベルを例えば６ビットのデータで表す画素データＰＤの系列を生成し、この画素データＰＤの系列を含む映像データ信号ＶＤをデータドライバ１３に供給する。また、駆動制御部１１は、入力映像信号ＶＳから水平同期信号を検出しこれを走査ドライバ１２に供給する。

走査ドライバ１２は、駆動制御部１１から供給された水平同期信号に同期させて、水平走査パルスを生成し、これを表示デバイス２０の走査ラインＳ₁〜Ｓ_m各々に順次、択一的に印加する。

図２は、表示ドライバとしてのデータドライバ１３の内部構成を示すブロック図である。データドライバ１３は、単一の半導体チップ、或いは複数の半導体チップに分割して形成されている。

図２に示すように、データドライバ１３は、データラッチ部１３１、階調電圧変換部１３２、及び出力アンプ部１３３を含む。

データラッチ部１３１は、駆動制御部１１から供給された映像データ信号ＶＤに含まれる画素データＰＤの系列を順次取り込む。この際、データラッチ部１３１は、１水平走査ライン分（ｎ個）の画素データＰＤの取り込みが為される度に、ｎ個の画素データＰＤを画素データＱ₁〜Ｑ_nとして階調電圧変換部１３２に供給する。

階調電圧変換部１３２は、データラッチ部１３１から供給された画素データＱ₁〜Ｑ_nを、各画素データＱによって表される輝度レベルに対応した電圧値を有する階調電圧Ｂ₁〜Ｂ_nに変換して、出力アンプ部１３３に供給する。

出力アンプ部１３３は、階調電圧Ｂ₁〜Ｂ_nを夫々個別に利得１で増幅した電圧を、表示駆動電圧Ｇ₁〜Ｇ_nとして表示デバイス２０のデータラインＤ₁〜Ｄ_nに供給する。

図３は、出力アンプ部１３３の内部構成を示すブロック図である。図３に示すように、出力アンプ部１３３は、バイアス電圧生成部ＢＳＣ及びアンプＡＭ₁〜ＡＭ_nを含む。

バイアス電圧生成部ＢＳＣは、ｐチャネルＭＯＳ（metal oxide semiconductor）型のトランジスタＰ１及び定電流源ＭＧ１を含む第１のバイアス生成回路と、ｐチャネルＭＯＳ型のトランジスタＰ２及び定電流源ＭＧ２を含む第２のバイアス生成回路と、を有する。

第１のバイアス生成回路のトランジスタＰ１は、自身のソース端に電源電圧ＶＤＤが印加されており、自身のゲート端及びドレイン端が互いに接続されている。トランジスタＰ１のゲート端及びドレイン端は、定電流源ＭＧ１の一端に接続されている。つまり、トランジスタＰ１は、定電流源ＭＧ１に対してダイオード接続されている。定電流源ＭＧ１の
他端には接地電位ＶＳＳが印加されている。定電流源ＭＧ１は、トランジスタＰ１のドレイン端から、接地電位ＶＳＳの供給ライン（図示せず）に向けて所定の一定電流を流す。これにより、トランジスタＰ１のゲート端及びドレイン端には、電圧値一定の電圧が発生する。第１のバイアス生成回路は、この電圧値一定の電圧をバイアス電圧ＶＢＨ１としてアンプＡＭ₁〜ＡＭ_nの各々に供給する。

第２のバイアス生成回路の定電流源ＭＧ２は、電源電圧ＶＤＤの供給を受けて所定の一定電流を生成し、これをトランジスタＰ２のソース端に供給する。トランジスタＰ２のドレイン端には接地電位ＶＳＳが印加されており、そのゲート端には、バイアス設定電圧ＢＳＴが印加されている。これにより、トランジスタＰ２のソース端には、バイアス設定電圧ＢＳＴに対応した電圧値を有する電圧が生じる。

すなわち、第２のバイアス生成回路は、トランジスタＰ２及び定電流源ＭＧ２を含むソースフォロワ回路を含み、バイアス設定電圧ＢＳＴに対応した電圧値を有する電圧を生成し、これをバイアス電圧ＶＢＨ２としてアンプＡＭ₁〜ＡＭ_nの各々に供給する。

アンプＡＭ₁〜ＡＭ_nは同一の内部構成を有する。よって、以下にアンプＡＭ₁を抜粋して、アンプＡＭ₁〜ＡＭ_n各々の内部構成について説明する。

図３に示すように、アンプＡＭ₁〜ＡＭ_nの各々は、ｐチャネルＭＯＳ型のトランジスタＰ１１〜Ｐ１４、ｎチャネルＭＯＳ型のトランジスタＮ１１及びＮ１２を含む差動部と、ｐチャネルＭＯＳ型のトランジスタＰ２１、及びｎチャネルＭＯＳ型のトランジスタＮ２１を含む出力部と、を有する。

第１のバイアストランジスタとしてのトランジスタＰ１１のソース端には電源電圧ＶＤＤが印加されており、ゲート端にはバイアス電圧ＶＢＨ１が供給されている。トランジスタＰ１１のドレイン端は、トランジスタＰ１２のソース端に接続されている。かかる構成により、トランジスタＰ１１は、電源電圧ＶＤＤの供給を受けてバイアス電圧ＶＢＨ１に応じた大きさの電流を生成し、これをトランジスタＰ１２のソース端に供給する。

また、第２のバイアストランジスタとしてのトランジスタＰ１２のゲート端にはバイアス電圧ＶＢＨ２が供給されており、そのドレイン端は、差動対を為すトランジスタＰ１３及びＰ１４各々のソース端に接続されている。かかる構成により、トランジスタＰ１２は、バイアス電圧ＶＢＨ２に応じて、トランジスタＰ１２から供給された電流を動作電流として、トランジスタＰ１３及びＰ１４各々のソース端に供給する。

トランジスタＰ１３のゲート端には階調電圧Ｂ₁が供給されており、そのドレイン端は、ラインＬ１を介してトランジスタＮ１１のドレイン端及びトランジスタＮ２１のゲート端に接続されている。

トランジスタＰ１４のゲート端には出力ラインＬ０を介して表示駆動電圧Ｇ₁が供給されており、そのドレイン端はラインＬ２を介してトランジスタＮ１２のドレイン端に接続されている。トランジスタＮ１１のドレイン端及びゲート端は互いに接続されており、そのゲート端は更にトランジスタＮ１１のゲート端と接続されている。トランジスタＮ１１及びＮ１２のソース端には接地電位ＶＳＳが印加されている。

トランジスタＰ２１のソース端には電源電圧ＶＤＤが印加されており、そのゲート端には所定の固定電圧ＶＴが印加されている。トランジスタＰ２１のドレイン端は出力ラインＬ０を介してトランジスタＮ２１のドレイン端に接続されている。トランジスタＮ２１のソース端には接地電位ＶＳＳが印加されている。

図３に示す構成により、アンプＡＶ₁では、動作電流生成部としてのトランジスタＰ１１及びＰ１２が、バイアス電圧ＶＢＨ１及びＶＢＨ２に応じた大きさの動作電流を、差動対を為すトランジスタＰ１３及びＰ１４に供給する。実際には、トランジスタＰ１１が動作電流の源となる電流を生成し、これをトランジスタＰ１２を介して差動対（Ｐ１３、Ｐ１４）に供給する。尚、トランジスタＰ１２は、当該差動対での急峻な電流変動に伴うノイズがバイアス電圧ＶＢＨ１に漏れ込むことを防止するフィルタとして機能する。

トランジスタＰ１３は、階調電圧Ｂ₁に対応した電流をラインＬ１に流す。トランジスタＭ２は、出力ラインＬ０を介して供給された表示駆動電圧Ｇ₁に対応した電流をラインＬ２に流す。つまり、差動対としてのトランジスタＰ１３及びＰ１４は、バイアストランジスタ（Ｐ１１、Ｐ１２）から供給された動作電流を、階調電圧Ｂ₁と表示駆動電圧Ｇ₁との電圧値の比で第１及び第２の電流に分割し、当該第１の電流をラインＬ１に送出すると共に第２の電流をラインＬ２に送出するのである。

かかる構成により、差動部は、階調電圧Ｂ₁と表示駆動電圧Ｇ₁との差分値に対応したレベルを有する出力電圧駆動信号をラインＬ１を介して出力部のトランジスタＮ２１のゲート端に供給する。すると、トランジスタＮ２１は、出力電圧駆動信号に基づく出力電流Ｉｏを出力ラインＬ０から引き抜く。一方、出力部のトランジスタＰ２１は、固定電圧ＶＴに応じた電流を出力ラインＬ０に流すことにより、出力ラインＬ０の電圧を電源電圧ＶＤＤに対応した電圧値にプルアップしている。よって、上記したトランジスタＮ２１の動作により、出力ラインＬ０の電圧は、階調電圧Ｂ₁と表示駆動電圧Ｇ₁との差分値に対応した分だけ低下し、その結果、階調電圧Ｂ₁と等しい電圧値に到る。これにより、階調電圧Ｂ₁と等しい電圧値を有する表示駆動電圧Ｇ₁が出力ラインＬ０を介して出力されるのである。

以下に、階調電圧Ｂ₁〜Ｂ_nの各々が、例えば図４に示すように、時点ｔ０にて同時に、低電圧値Ｖ_Lの状態から高電圧値Ｖ_Hの状態に遷移した場合を例にとって、バイアス電圧生成部ＢＳＣ及びアンプＡＭ₁〜ＡＭ_nで為される動作について説明する。

先ず、階調電圧Ｂ₁〜Ｂ_nの各々が、図４に示すように急峻に高電圧値Ｖ_Hに遷移すると、これに伴い、各アンプＡＭ₁〜ＡＭ_n内のノードＰＴＡＩＬの電圧値が増加する。すると、ノードＰＴＡＩＬに接続されているトランジスタＰ１２のゲート・ドレイン間に寄生する寄生容量の影響により、トランジスタＰ１２のゲート端の電圧、つまりバイアス電圧ＶＢＨ２の電圧値が図４に示すように一時的に増加する、というノイズが生じる。この際、多数の階調電圧、例えば階調電圧Ｂ₁〜Ｂ_nの全てが同時に低電圧値Ｖ_Lの状態から高電圧値Ｖ_Hの状態に遷移すると、そのノイズ量が多くなり、バイアス電圧ＶＢＨ２の電圧値
が元の電圧値に戻るのに時間が掛かる。この間、バイアス電圧ＶＢＨ２の電圧値が所定電圧値よりも高くなると、トランジスタＰ１２がオフ状態となり、動作電流が一時的に差動対（Ｐ１３、Ｐ１４）に流れなくなるという誤動作が生じ、表示駆動電圧Ｇ₁の波形に歪みが生じてしまう。

そこで、バイアス電圧生成部ＢＳＣでは、バイアス電圧ＶＢＨ２を生成する第２のバイアス生成回路として、図３に示すようなソースフォロワ回路（Ｐ２、ＭＧ２）を採用している。当該ソースフォロワ回路では、バイアス電圧ＶＢＨ２の電圧値が、バイアス設定電圧ＢＳＴに対応した例えば図３に示すような電圧値Ｖ_Rよりも高くなった場合には、これに追従して、トランジスタＰ２のゲート・ソース間電圧が低くなる。よって、この際、トランジスタＰ２のソース・ドレイン間電流が大となり、バイアス電圧ＶＢＨ２の電圧値を低下させる。これにより、例えノードＰＴＡＩＬの電圧が一時的に増加してしまっても、バイアストランジスタとしてのトランジスタＰ１２をオン状態に維持させておくことが可能となる。

従って、階調電圧Ｂ₁〜Ｂ_nが同時に低電圧値の状態から高電圧値の状態に遷移した場合でも、上記した差動部が一時的に停止状態に陥るという誤動作が回避されるので、アンプＡＭ₁〜ＡＭ_nは、バイアス電圧に生じるノイズの影響を抑制し、波形歪みを抑えた表示駆動電圧Ｇ₁〜Ｇ_nを生成することが可能となる。

尚、上記実施例では、各アンプＡＭ₁〜ＡＭ_nの差動部のトランジスタＰ１１〜Ｐ１４及びバイアス電圧生成部ＢＳＣのトランジスタＰ１及びＰ２として、ｐチャネルＭＯＳ型のトランジスタを採用しているが、ｎチャネルＭＯＳ型のトランジスタを採用しても良い。例えば、バイアス電圧生成部ＢＳＣの第２のバイアス生成回路としては、図３に示すようなｐチャネルＭＯＳ型のトランジスタＰ２を含むソースフォロワ回路に代えて、図５に示すような、ｎチャネルＭＯＳ型のトランジスタＰ２ａを含むソースフォロワ回路を採用しても良い。

図５に示す構成では、トランジスタＰ２ａのドレイン端には電源電圧ＶＤＤが印加されており、そのゲート端にはバイアス設定電圧ＢＳＴが供給されている。トランジスタＰ２ａのソース端は、定電流源ＭＧ２ａの一端に接続されている。定電流源ＭＧ２ａの他端には接地電位ＶＳＳが印加されている。定電流源ＭＧ２ａは、接地電位ＶＳＳの供給ライン（図示せず）に向けて所定の一定電流を流す。これにより、トランジスタＰ２ａのソース端には、バイアス設定電圧ＢＳＴに対応した大きさの電圧値一定の電圧が発生する。第２のバイアス生成回路は、このトランジスタＰ２ａのソース端の電圧をバイアス電圧ＶＢＨ２としてアンプＡＭ₁〜ＡＭ_nの各々に供給する。

尚、図３及び図５に示される第２のバイアス生成回路では、定電流源（ＭＧ２、ＭＧ２ａ）を含むソースフォロワ回路を採用しているが、当該定電流源に代えて抵抗素子を含むソースフォロワ回路を採用しても良い。

また、上記実施例では、図４に示すように階調電圧Ｂ₁〜Ｂ_nの全てが同時に低電圧値の状態から高電圧値の状態に遷移した場合を例にとって、バイアス電圧生成部ＢＳＣによる誤動作回避処理について説明した。しかしながら、階調電圧Ｂ₁〜Ｂ_nが同時に高電圧値の状態から低電圧値の状態に遷移した場合においても同様に、バイアス電圧生成部ＢＳＣにおいて上記したような誤動作の回避処理が為される。尚、低電圧値から高電圧値、或いは高電圧値から低電圧値の状態に同時に遷移する階調電圧の数に拘わらず、バイアス電圧ＶＢＨ２の電圧値がバイアス設定電圧ＢＳＴに対応した電圧値よりも高電圧又は低電圧になる場合には、バイアス電圧生成部ＢＳＣによる誤動作回避処理が同様に実施される。

また、図３に示す一例では、アンプＡＭ₁〜ＡＭ_nに対してバイアス電圧生成部ＢＳＣを１系統分だけ設けるようにしているが、アンプＡＭ₁〜ＡＭ_nを複数のグループに区分けし、グループ毎に個別にバイアス電圧生成部ＢＳＣを設けるようにしても良い。

例えば、図６に示すように、アンプＡＭ₁〜ＡＭ_nを、ＡＭ₁〜ＡＭ_k（ｋは２以上の整数）が属する第１のグループと、ＡＭ_k+1〜ＡＭ_nが属する第２のグループとに区分けする。そして、図３に示すバイアス電圧生成部ＢＳＣと同一の内部構成を有するバイアス電圧生成部ＢＳＣａが、第１のグループに属するアンプＡＭ₁〜ＡＭ_kに、バイアス電圧ＶＢＨ１及びＶＢＨ２を供給する。更に、図３に示すバイアス電圧生成部ＢＳＣと同一の内部構成を有するバイアス電圧生成部ＢＳＣｂが、第２のグループに属するアンプＡＭ_k+1〜ＡＭ_nに、バイアス電圧ＶＢＨ１及びＶＢＨ２を供給する。

また、上記実施例では、バイアス電圧生成部ＢＳＣの第１のバイアス生成回路として、図３又は図５に示すような、トランジスタＰ１及び定電流源ＭＧ１からなるカスコード回路を採用し、第２のバイアス生成回路として、トランジスタＰ２及び定電流源ＭＧ２からなるカスコード回路を採用しているが、かかる回路構成に限定されるものではない。つまり、第２のバイアス生成回路としてソースフォロワが採用されていれば、ソースフォロワの実際の回路、並びに第１のバイアス生成回路については様々な回路を採用することができる。

要するに、出力アンプ部１３３に含まれるバイアス電圧生成部（ＢＳＣ、ＢＳＣａ、ＢＳＣｂ）及び複数のアンプ（ＡＭ₁〜ＡＭ_n）としては、以下の構成を有するものであれば良いのである。つまり、複数のアンプは、各画素の輝度レベルに対応した階調電圧（Ｂ₁〜Ｂ_n）の各々を個別に増幅して複数の表示駆動電圧（Ｇ₁〜Ｇ_n）を生成する。この際、各アンプは、バイアス電圧（ＶＢＨ２）に対応した大きさの動作電流を生成する動作電流生成部（Ｐ１２）と、階調電圧と表示駆動電圧との電圧値の比で動作電流を第１及び第２の電流に分割して、第１のライン（Ｌ１）及び第２のライン（Ｌ２）に夫々送出する差動対（Ｐ１３、Ｐ１４）と、第１のラインの電圧に基づき表示駆動電圧を生成する出力部（Ｐ２１、Ｎ２１）と、を含む。バイアス電圧生成部（ＢＳＣ、ＢＳＣａ、ＢＳＣｂ）は、自身のゲート端でバイアス設定電圧（ＢＳＴ）を受け、自身のソース端の電圧をバイアス電圧（ＶＢＨ２）として複数のアンプ各々に供給するトランジスタ（Ｐ２）を含むソースフォロワ回路を有する。

かかる構成によれば、例え複数の階調電圧が同時に高電圧値（又は低電圧値）の状態から低電圧値（又は高電圧値）の状態に遷移したことに起因して、バイアス電圧に急激な電圧変動が生じても、ソースフォロワ回路によってその電圧変動量が抑えられる。これにより、バイアス電圧に対応した動作電流を生成する動作電流生成部の誤動作を防止することができるので、歪みが抑制された表示駆動電圧を生成することが可能となる。

１３データドライバ
２０表示デバイス
１３３出力アンプ部
ＡＭ₁〜ＡＭ_n アンプ
ＢＳＣバイアス電圧生成部
ＭＧ１、ＭＧ２定電流源
Ｐ１、Ｐ２、Ｐ１１〜Ｐ１４トランジスタ

Claims

各画素の輝度レベルに対応した電圧値を有する階調電圧の各々を個別に増幅して得られた複数の表示駆動電圧を表示デバイスの複数のデータラインに供給する複数のアンプを含む表示ドライバであって、
バイアス電圧を生成するバイアス電圧生成部を有し、
前記複数のアンプの各々は、
第１及び第２のラインと、
前記バイアス電圧に対応した大きさの動作電流を生成する動作電流生成部と、
前記階調電圧と前記表示駆動電圧との電圧値の比で前記動作電流を第１及び第２の電流に分割して前記第１及び第２のラインに夫々送出する差動対と、
前記第１のラインの電圧に基づき前記表示駆動電圧を生成する出力部と、を含み、
前記バイアス電圧生成部は、ゲート端でバイアス設定電圧を受け、ソース端の電圧を前記バイアス電圧として前記複数のアンプ各々に供給するトランジスタを有するソースフォロワ回路を含むことを特徴とする表示ドライバ。
前記トランジスタは、自身のドレイン端に接地電位が印加されているｐチャネルＭＯＳ型のトランジスタであり、
前記ソースフォロワ回路は、所定の一定電流を前記トランジスタの前記ソース端に供給する定電流源を含むことを特徴とする請求項１記載の表示ドライバ。
前記トランジスタは、自身のドレイン端に電源電圧が印加されているｎチャネルＭＯＳ型のトランジスタであり、
前記ソースフォロワ回路は、前記トランジスタのソース端から接地電位の供給ラインに向けて所定の一定電流を流す定電流源を含むことを特徴とする請求項１記載の表示ドライバ。
前記動作電流生成部は、前記バイアス電圧を自身のゲート端で受けて前記バイアス電圧の電圧値に対応した大きさを有する前記動作電流を前記差動対に供給するバイアストランジスタを含むことを特徴とする請求項１〜３のいずれか１に記載の表示ドライバ。
前記バイアス電圧生成部は、前記複数のアンプを複数のグループに区分けしたグループ毎に個別に設けられていることを特徴とする請求項１〜４のいずれか１に記載の表示ドライバ。
各画素の輝度レベルに対応した電圧値を有する階調電圧の各々を個別に増幅して得られた複数の表示駆動電圧を表示デバイスの複数のデータラインに供給する複数のアンプを含む表示ドライバであって、
第１及び第２のバイアス電圧を生成するバイアス電圧生成部を有し、
前記複数のアンプの各々は、
電源電圧の供給を受けて前記第１のバイアス電圧に応じた大きさの電流を生成する第１のバイアストランジスタと、
前記第１のバイアストランジスタで生成された電流を前記第２のバイアス電圧に応じて、動作電流として出力する第２のバイアストランジスタと、
第１及び第２のラインと、
前記階調電圧と前記表示駆動電圧との電圧値の比で前記動作電流を第１及び第２の電流に分割して前記第１及び第２のラインに夫々送出する差動対と、
前記第１のラインの電圧に基づき前記表示駆動電圧を生成する出力部と、を含み、
前記バイアス電圧生成部は、
ダイオード接続された第１トランジスタと、前記第１トランジスタのドレイン端に接続されている第１の定電流源と、を含み、前記第１トランジスタのドレイン端の電圧を前記第１のバイアス電圧として生成する第１のバイアス電圧生成回路と、
第２の定電流源と、ゲート端で前記第２のバイアス電圧の電圧値を設定するバイアス設定電圧を受け、ソース端で前記第２の定電流源から送出された電流を受ける第２トランジスタとを含み、前記第２トランジスタのソース端の電圧を前記第２のバイアス電圧として生成する第２のバイアス電圧生成回路と、を有することを特徴とする表示ドライバ。
前記第２トランジスタは、自身のドレイン端に接地電位が印加されているｐチャネルＭＯＳ型のトランジスタであることを特徴とする請求項６記載の表示ドライバ。
前記第２トランジスタは、自身のドレイン端に電源電圧が印加されているｐチャネルＭＯＳ型のトランジスタであることを特徴とする請求項６記載の表示ドライバ。
前記バイアス電圧生成部は、前記複数のアンプを複数のグループに区分けしたグループ毎に個別に設けられていることを特徴とする請求項６〜８のいずれか１に記載の表示ドライバ。
各画素の輝度レベルに対応した電圧値を有する階調電圧の各々を個別に増幅して得られた複数の表示駆動電圧を表示デバイスの複数のデータラインに供給する複数のアンプを含む表示ドライバが形成されている半導体装置であって、
前記表示ドライバは、バイアス電圧を生成するバイアス電圧生成部を有し、
前記複数のアンプの各々は、
第１及び第２のラインと、
前記バイアス電圧に対応した大きさの動作電流を生成する動作電流生成部と、
前記階調電圧と前記表示駆動電圧との電圧値の比で前記動作電流を第１及び第２の電流に分割して前記第１及び第２のラインに夫々送出する差動対と、
前記第１のラインの電圧に基づき前記表示駆動電圧を生成する出力部と、を含み、
前記バイアス電圧生成部は、ゲート端でバイアス設定電圧を受け、ソース端の電圧を前記バイアス電圧として前記複数のアンプ各々に供給するトランジスタを含むソースフォロワ回路を有することを特徴とする半導体装置。