JP2018006564A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】ＳｉＣ ｎ+型基板を使って、ｐ+／ｐ-／ｎ+型構造を実現し、一素子で高電圧を保持でき、オン抵抗を小さく保ったまま、高電圧で短時間のパルスを発生させることを可能にする。【解決手段】ｎ+型炭化珪素基板１２のおもて面に第１ｐ-型炭化珪素層１をエピタキシャル成長により形成し、第１ｐ-型炭化珪素層１の、ｎ+型炭化珪素基板１２側に対して反対側に、第１ｐ-型炭化珪素層１より不純物濃度の低い第２ｐ-型炭化珪素層２をエピタキシャル成長により形成する。次に、第２ｐ-型炭化珪素層２の、ｎ+型炭化珪素基板１２に対して反対側に、より厚さが薄いｎ型炭化珪素層３を形成し、ｎ+型炭化珪素基板１２を除去する。【選択図】図１

Description

この発明は、半導体装置および半導体装置の製造方法に関する。

高耐圧、大電流を制御するパワー半導体素子の材料としては、従来シリコン（Ｓｉ）単結晶が用いられている。シリコンパワー半導体素子にはいくつかの種類があり、用途に合わせてそれらが使い分けられているのが現状である。例えば、ＰｉＮダイオード（Ｐ−ｉｎｔｒｉｎｓｉｃ−Ｎ ｄｉｏｄｅ）やバイポーラトランジスタ、さらにＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）は、いわゆるバイポーラ型デバイスである。これら素子は、電流密度は多く取れるものの高速でのスイッチングができず、バイポーラトランジスタは数ｋＨｚが、ＩＧＢＴでは２０ｋＨｚ程度の周波数がその使用限界である。一方パワーＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電解効果トランジスタ）は、大電流は取れないものの、数ＭＨｚまでの高速で使用できる。しかしながら、市場では大電流と高速性を兼ね備えたパワーデバイスへの要求は強く、シリコンＩＧＢＴやパワーＭＯＳＦＥＴなどの改良に力が注がれ、現在ではほぼシリコン材料物性限界に近いところまで開発が進んできた。

またパワー半導体素子の観点からの材料検討も行われ、炭化珪素（ＳｉＣ）が次世代のパワー半導体素子として、低オン電圧、高速・高温特性に優れた素子であることから、最近特に注目を集めている。というのも、ＳｉＣは化学的に非常に安定な材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用できる。また、最大電界強度もシリコンより１桁以上大きいからである。ＳｉＣはシリコンにおける材料限界を超える可能性大であることからパワー半導体用途で今後の伸長が大きく期待される。特に、耐圧１０ｋＶを超えるような電力ならびにパルスパワーなどの超高耐圧用途では、バイポーラデバイスであるＰｉＮダイオードへの期待も集まっている。

パルスパワー用途では、非常に短時間で高電圧のパルス電圧を必要としている。このパルス電圧を発生させるためにダイオードの逆回復特性を利用するのが一般的である。通常の高耐圧ダイオードであるＰｉＮダイオードは、素子の破壊防止ならびにノイズ発生防止の観点から、その逆回復動作時の電圧・電流波形は、いわゆるソフトリカバリ波形が好まれる。これはパルスパワー用途で望まれる波形とは全く逆のもので、逆回復電流を小さく抑え、かつ電圧の発生も極力小さくするというものである。世の中に存在するＰｉＮダイオードはほとんどがこのソフトリカバリ動作を目指した設計となっている。したがって、このソフトリカバリ特性を得るために設計されたＰｉＮダイオードをパルスパワーに適用しても、当然ながら所望の特性を得ることができない。

以上の理由から、このパルスパワー用途に用いられているスイッチング素子にＰｉＮダイオードを用いる例は少なく、クライストロンやサイラトロンなどの真空管が主に使われている。これは、パルスパワー用途の電源に用いられるスイッチング素子には、例えば１０，０００Ｖを超える超高電圧が印加されるが、現在主流のシリコンＰｉＮダイオードではなかなかこれだけの高電圧に耐えるものが極めて少ない。そのため前述したクライストロンやサイラトロンが用いられている。しかしながら、これらクライストロンやサイラトロンは高速高電圧パルスを発生することは可能ではあるが、もともとは真空管のため、そのメンテナンスに極めて手間がかかること、寿命が短いこと、さらには非常に高価であることが課題となっている。よって、何とか半導体をスイッチング素子に適用するという試みもされている。例えばシリコンＰｉＮ構造を用いた、Ｄｒｉｆｔ Ｓｔｅｐ Ｒｅｃｏｖｅｒｙ Ｄｉｏｄｅ（ドリフトステップ回復ダイオード：ＤＳＲＤ）が開発され（例えば、非特許文献１参照）、一部加速器の電源に搭載されているようである。このＤＳＲＤは通常多く市販されているシリコンＰｉＮダイオードとは異なる設計となっており、例えばＰｉＮ構造のｐ型層の拡散深さが１００μｍ以上の深い層になっている。通常のＰｉＮダイオードでは、上記ｐ型層は数μｍ（おおよそ５μｍ以下）となっており、この深い層の形成が高速パルス発生のキーポイントとなっている。しかしながら、パルスパワー用途では、このスイッチング素子に大きな電圧が印加されるため、ＤＳＲＤを適用する場合には素子を例えば１０個程度直列に接続し印加される超高電圧に耐えるような設計にしなくてはならない。これにより、１０，０００Ｖを超える超高電圧には耐えるものの、電流導通時の抵抗が大きくなってしまい電源としての効率が低下することが課題となる。

さらに、最近では炭化珪素を半導体材料として用いたＰｉＮダイオードの研究も行われている。例えば、ロシアのグループは、ｎ⁺型ＳｉＣ基板上に高電圧保持層であるｐ^-型層をエピタキシャル成長させ、さらにその上にｐ⁺型層を形成する構造（ｐ⁺／ｐ^-／ｎ⁺型構造）を発表している（例えば、非特許文献２、３参照）。図９は、従来のＳｉＣ−ＰｉＮダイオードの構造を示す断面図である。図９において、符号１０１〜１０６は、それぞれ、ｎ⁺型炭化珪素基板、ｎ^-型炭化珪素層、ｐ型炭化珪素層、ｐ⁺型炭化珪素層、アノード電極およびカソード電極である。また、符号１１１〜１１６は、それぞれ、ｐ⁺型炭化珪素基板、ｐ^-型炭化珪素層、ｎ型炭化珪素層、ｎ⁺型炭化珪素層、アノード電極およびカソード電極である。ＳｉＣを使ったＰｉＮダイオードの場合、高速・高電圧パルスを発生させるためのＰｉＮダイオードの設計として、図９（ａ）に示す通常のｐ⁺／ｎ^-／ｎ⁺型構造よりも、図９（ｂ）に示すｐ⁺／ｐ^-／ｎ⁺型構造のほうが良いということが知られている（例えば、非特許文献４参照）。これはＳｉＣではシリコンのように不純物層を、１００μｍといった深い層を拡散で形成することが困難なため、前述のシリコンＤＳＲＤのような構造が不可能であり、そのため同様の効果を得るためにｐ⁺／ｐ^-／ｎ⁺型構造を、不純物を拡散しないプロセスで作成している。

非特許文献３によると、パルス電圧の立ち上がり時間が９００ｐｓｅｃと高速で、しかもピーク電圧１０，０００Ｖを超える高電圧パルスを発生させることに成功している。しかしながら、これらの文献で示された素子構造では、前述のシリコンＤＳＲＤ同様、８個の素子を直列に接続した構造となっており、電流導通時の抵抗も高い。非特許文献２によると、このＳｉＣ−ＰｉＮダイオードのｎ⁺型基板上に形成された前記ｐ^-型層の厚さを９μｍとしている。その結果、一素子当たりの素子耐圧はシリコン素子並みの１，０００Ｖ程度低いため、８個の素子を直列に接続しなくてはならない。では、なぜ前記ｐ^-型層を例えば、１００μｍのような厚膜に形成しなかったのか？これは、ｐｎ接合の形成されている深さと、素子耐圧を保持する周辺耐圧構造の形成に関係がある。図１０は、従来のＳｉＣ−ＰｉＮダイオードの周辺耐圧領域の構造を示す断面図である。図１０に示すように、高耐圧半導体素子は、素子構造が形成されオン状態のときに電流が流れる活性領域２０の他に、活性領域２０の周囲を囲んで耐圧を保持する周辺耐圧構造３０を形成しなくてはならない。周辺耐圧構造３０は、例えば、接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造として、隣接して配置した第１ＪＴＥ領域１１７、第２ＪＴＥ領域１１８が設けられている。また、第２ＪＴＥ領域１１８の外側（チップ端部側）にチャネルストッパとして機能するｎ⁺型領域１１９が設けられている。ＳｉＣの場合は不純物の拡散プロセスが使えないので、図１０に示すようにＳｉＣの一部をメサエッチングして周辺耐圧構造３０を形成する。この時重要なことが、素子耐圧を保持するｐｎ接合までの深さをエッチングしなくてはならないことである。ＳｉＣは非常にエッチングが難しい材料であることが知られており、特に２０μｍ以上のエッチングプロセスは不可能に近い。非特許文献２に記載された素子も、ｐ^-型層が例えば１００μｍと厚ければ一素子で耐圧１０，０００Ｖ以上を保持できる能力は理屈上あるが、ｐｎ接合が素子表面から１００μｍと深くなってしまうため、実際の素子を作るとなると周辺耐圧構造３０を形成する際のＳｉＣのエッチングが事実上できない。そのため、仕方なくｐ^-型層の厚さをエッチングが可能な約９μｍと設定したと考えられる。

本来であれば、ＳｉＣ ｐ⁺型基板を使えばその上に厚いｐ^-型層（例えば、１００μｍ）／薄いｎ型層（例えば、２μｍ）を形成することで、ｐｎ接合は表面からわずか２μｍのところに形成され、上記のような問題は発生しない。しかし現在実用に供するだけの、例えば直径４インチ以上の、大口径で低抵抗のＳｉＣ ｐ⁺型基板は存在していない。よって、現在使用できるＳｉＣ ｎ⁺型基板を使ってｐ⁺／ｐ^-／ｎ⁺型構造を実現しようとすると上述のように耐圧保持層であるｐ^-型層の厚さを厚くできず、一素子で高耐圧特性が示せないため、前述のような素子を積層する構造にする必要が出てくるのである。

Ｉ．Ｖ．Ｇｒｅｋｈｏｖ ｅｔ ａｌ，Ｓｏｌｉｄ−ＳｔａｔｅＥｌｅｃｔｒｏｎｉｃｓ，ｖｏｌ．２８，ｐｐ．５９７−５９９，（１９８５） Ａ．Ｖ．Ａｆａｎａｓｙｅｖ ｅｔ ａｌ，ＭａｔｅｒｉａｌＳｃｉｅｎｃｅＦｏｒｕｍ，ｖｏｌ．８２１−８２３，ｐｐ．６３２−６３５，（２０１５） Ｖ．Ａ．ｌｌｙｉｎ ｅｔ ａｌ，Ａｂｓｔｒａｃｔ ｏｆ ＩＣＳＣＲＭ２０１５ Ｉ．Ｖ．Ｇｒｅｋｈｏｖ ｅｔ ａｌ，Ｓｏｌｉｄ−ＳｔａｔｅＥｌｅｃｔｒｏｎｉｃｓ，ｖｏｌ．４７，ｐｐ．１７６９−１７７４，（２００３）

ＳｉＣはシリコンにおける材料限界を超える可能性大であることからパワー半導体用途、特に高耐圧用途で今後の伸長が大きく期待される。しかしながら、実用に供するだけの大口径で低抵抗のＳｉＣ ｐ⁺型基板は存在しない。従って、この発明は、ＳｉＣ ｎ⁺型基板を使って、ｐ⁺／ｐ^-／ｎ⁺型構造を実現し、一素子で高電圧を保持でき、オン抵抗を小さく保ったまま、高電圧で短時間のパルスを発生させることが可能な半導体装置および半導体装置の製造方法を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体装置は、第１導電型の第１半導体層と、第１導電型の第２半導体層と、第２導電型の第３半導体層と、第１電極と、第２電極と、を備える。第１導電型の第２半導体層は、前記第１半導体層上に設けられ、前記第１半導体層より不純物濃度が低い。第２導電型の第３半導体層は、前記第２半導体層の、前記第１半導体層側に対して反対側に設けられ、前記第１半導体層および前記第２半導体層よりも厚さが薄い。第１電極は、前記第１半導体層の、前記第２半導体層側に対して反対側に設けられ、第２電極は、前記第３半導体層の、前記第２半導体層側に対して反対側に設けられる。前記第１半導体層の厚さは５０μｍ以上である。

また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体層の厚さが８０μｍ以上であることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第３半導体層と前記第２電極との間に設けられた、前記第３半導体層より不純物濃度の高い第２導電型の第４半導体層と、前記第１半導体層と前記第１電極との間に設けられた、前記第１半導体層より不純物濃度の高い第１導電型の第５半導体層と、をさらに備えることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第１導電型はｐ型、前記第２導電型はｎ型であることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記半導体層の半導体材料は、炭化珪素であることを特徴とする。

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、炭化珪素基板のおもて面に第１導電型の第１半導体層をエピタキシャル成長により、形成する第１工程を行う。次に、前記第１半導体層の、前記炭化珪素基板側に対して反対側に、前記第１半導体層より不純物濃度の低い第１導電型の第２半導体層をエピタキシャル成長により、形成する第２工程を行う。次に、前記第２半導体層の、前記炭化珪素基板側に対して反対側に、前記第１半導体層および前記第２半導体層よりも厚さが薄い第２導電型の第３半導体層を形成する第３工程を行う。次に、前記炭化珪素基板を除去する第４工程を行う。次に、前記第１半導体層の、前記第２半導体層側に対して反対側に、第１電極を形成する第５工程を行う。次に、前記第３半導体層の、前記第２半導体層側に対して反対側に、第２電極を形成する第６工程を行う。前記第１工程は、前記第１半導体層の厚さを５０μｍ以上に形成する。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１工程は、前記第１半導体層の厚さを８０μｍ以上に形成する。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第３工程の後、前記第４工程の前に、前記第３半導体層の、前記炭化珪素基板側に対して反対側に、前記第３半導体層より不純物濃度の高い第２導電型の第４半導体層を形成する工程と、前記第４工程の後、前記第５工程の前に、前記第１半導体層の、前記第２半導体層側に対して反対側に、前記第１半導体層より不純物濃度の高い第１導電型の第５半導体層を形成する工程と、をさらに備えることを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１導電型はｐ型、前記第２導電型はｎ型であることを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記半導体層の半導体材料は、炭化珪素であることを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記炭化珪素基板の半導体材料は、ｎ型の炭化珪素であることを特徴とする。

上述した発明によれば、ｎ⁺型炭化珪素基板上に比較的厚い第１ｐ^-型炭化珪素層、比較的厚く、第１ｐ^-型炭化珪素層より不純物濃度の低い第２ｐ^-型炭化珪素層および比較的薄いｎ型炭化珪素層を形成後、ｎ⁺型炭化珪素基板を除去することで、ＳｉＣ ｎ⁺型基板を活用し、高電圧を保持するｐｎ接合が素子表面から２μｍ程度のところに位置し、さらには高電圧保持層であるｐ^-型層の厚みを十分確保できるｐ⁺／ｐ^-／ｎ⁺型構造を実現できる。これにより、周辺耐圧構造形成時のＳｉＣメサエッチング深さは、たかだか２μｍ程度と十分プロセス可能なレベルで、素子が作成しやすくなる。このため、パルスパワー用途向けの超高耐圧ＰｉＮダイオードを、素子を直列に多段に接続することなく、一素子で高電圧を保持でき、オン抵抗を小さく保ったまま、高電圧で短時間のパルスを発生させることが可能となる。

本発明にかかる半導体装置および半導体装置の製造方法によれば、ＳｉＣ ｎ⁺型基板を使って、ｐ⁺／ｐ^-／ｎ⁺型構造を実現し、一素子で高電圧を保持でき、オン抵抗を小さく保ったまま、高電圧で短時間のパルスを発生させることが可能になるという効果を奏する。

実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。 実施例１にかかるＳｉＣ−ＰｉＮダイオードと従来のＰｉＮダイオードとの電気特性の測定結果を示す表である。 実施例１にかかるＳｉＣ−ＰｉＮダイオードの高速・高電圧パルスシミュレーションの解析結果を示すグラフである。 実施例１にかかるＳｉＣ−ＰｉＮダイオードの高速・高電圧パルスの解析回路の一例を示す図である。 実施例２にかかるＳｉＣ−ＰｉＮダイオードのウェハ割れ・かけ不良率の評価結果を示すグラフである。 従来のＳｉＣ−ＰｉＮダイオードの構造を示す断面図である。 従来のＳｉＣ−ＰｉＮダイオードの周辺耐圧領域の構造を示す断面図である。

以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数をあらわしている。

（実施の形態）
本発明にかかる半導体装置は、シリコンよりもバンドギャップが広い半導体（以下、ワイドバンドギャップ半導体とする）を用いて構成される。ここでは、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた半導体装置（炭化珪素半導体装置）の構造を例に説明する。図１は、実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。

図１に示すように、実施の形態にかかる半導体装置は、炭化珪素からなる半導体基体（以下、炭化珪素基体（半導体基板（半導体チップ））とする）４０に、活性領域２０と、活性領域２０の周囲を囲む周辺耐圧領域３０と、を備える。活性領域２０は、オン状態のときに電流が流れる領域である。周辺耐圧領域３０は、ドリフト領域の基体おもて面側の電界を緩和し耐圧を保持する領域である。

炭化珪素基体４０は、第１ｐ^-型炭化珪素層（第１導電型の第１半導体層）１のおもて面に、第２ｐ^-型炭化珪素層（第１導電型の第２半導体層）２と、ｎ型炭化珪素層（第２導電型の第３半導体層）３と、ｎ⁺型炭化珪素層（第２導電型の第４半導体層）４と、を順に積層し、第１ｐ^-型炭化珪素層１の裏面にｐ型炭化珪素層（第１導電型の第５半導体層）５を積層してなる。

活性領域２０には、炭化珪素基体４０に第２ｐ^-型炭化珪素層２とｎ型炭化珪素層３からなるｐｎ接合が設けられている。周辺耐圧領域３０は、全域にわたってｎ型炭化珪素層３とｎ⁺型炭化珪素層４が除去され、炭化珪素基体４０のおもて面に周辺耐圧領域３０を活性領域２０よりも低くした（アノード側に凹ませた）段差３１が形成され、段差３１の底面３１ａに第２ｐ^-型炭化珪素層２が露出されている。また、周辺耐圧領域３０には、外側（チップ端部側）に配置されるほど不純物濃度を低くした第１ＪＴＥ領域６、第２ＪＴＥ領域７が隣接して設けられている。また、第２ＪＴＥ領域７の外側（チップ端部側）にチャネルストッパとして機能するｐ⁺型領域８が設けられている。

第１ｐ^-型炭化珪素層１は、炭化珪素半導体装置では除去されたｎ⁺型炭化珪素基板１２のおもて面に設けられ、エピタキシャル成長により形成される。第１ｐ^-型炭化珪素層１は、比較的厚く設けられており、例えば５０μｍ以上であり、好ましくは８０μｍ以上である。第１ｐ^-型炭化珪素層１の厚みは、プロセス中にウェハが割れることを防ぐために厚く設定している。

第２ｐ^-型炭化珪素層２は、第１ｐ^-型炭化珪素層１上に設けられ、第１ｐ^-型炭化珪素層１より不純物濃度が低くなるようにエピタキシャル成長により形成される。第２ｐ^-型炭化珪素層２は、比較的厚く設けられており、この厚さは、必要とする素子耐圧、例えば１３，０００Ｖ以上を確保するために設定される。ｎ型炭化珪素層３は、第２ｐ^-型炭化珪素層２上に比較的薄く設けられ、エピタキシャル成長により形成される。ｎ⁺型炭化珪素層４は、ｎ型炭化珪素層３の内部に設けられ、イオン注入によりｎ型炭化珪素層３より不純物濃度が高くなるように形成される。ｎ⁺型炭化珪素層４は、以下で説明するカソード電極１０とのコンタクト抵抗を低減するために設けられている。ｐ型炭化珪素層５は、第１ｐ^-型炭化珪素層１の内部、第２ｐ^-型炭化珪素層２側に対して反対側に設けられ、イオン注入により第１ｐ^-型炭化珪素層１より不純物濃度が高くなるように形成される。

フィールド酸化膜９は、炭化珪素基体４０のおもて面側の全面に設けられている。カソード電極１０は、フィールド酸化膜９に開口されたコンタクトホールを介して、ｎ⁺型炭化珪素層４に接する。炭化珪素基体４０の裏面には、ｐ型炭化珪素層５上にアノード電極１１が設けられている。

（実施の形態にかかる半導体装置の製造方法）
実施の形態にかかる半導体装置の製造方法について、半導体材料として炭化珪素を用い、縦型ＰｉＮダイオードを作製（製造）する場合を例に説明する。図２〜４は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。図２〜４には、１枚の炭化珪素ウェハ上に作りこまれる複数の半導体チップのうちの１個の有効チップとなる領域の製造途中の状態を示す。

まず、図２に示すように、ｎ⁺型炭化珪素基板１２を用意する。次に、ｎ⁺型炭化珪素基板１２のおもて面の上に、第１ｐ^-型炭化珪素層１となる炭化珪素エピタキシャル層を堆積する。次に、第１ｐ^-型炭化珪素層１上に、第２ｐ^-型炭化珪素層２となる炭化珪素エピタキシャル層を堆積する。次に、第２ｐ^-型炭化珪素層２上に、ｎ型炭化珪素層３となる炭化珪素エピタキシャル層を堆積する。次に、ｎ型不純物のイオン注入により、ｎ型炭化珪素層３の表面層に、ｎ⁺型炭化珪素層４を形成する。ここまでの状態が図３に記載される。

次に、フォトリソグラフィおよびドライエッチングにより、周辺耐圧領域３０におけるｎ型炭化珪素層３およびｎ⁺型炭化珪素層４の表面をメサエッチングし、第２ｐ^-型炭化珪素層２を露出させる。エッチング深さＴが例えば２．５μｍ程度であれば、通常のドライエッチングプロセスで容易に可能である。次に、ｎ型不純物のイオン注入により、周辺耐圧領域３０の第２ｐ^-型炭化珪素層２の表面層に、第１ＪＴＥ領域６、第２ＪＴＥ領域７を選択的に形成する。次に、ｐ型不純物のイオン注入により、周辺耐圧領域３０の第２ｐ^-型炭化珪素層２の表面層に、ｐ⁺型領域８を選択的に形成する。

次に、支持基板として用いていたｎ⁺型炭化珪素基板１２を、例えば剥がすことにより除去する。ここまでの状態が図４に記載される。次に、ｎ⁺型炭化珪素基板１２を除去することによって、現れた第１ｐ^-型炭化珪素層１の表面に、ｐ型不純物のイオン注入により、ｐ型炭化珪素層５を形成する。

次に、活性化アニールを実施する。次に、炭化珪素基体４０のおもて面側の全面にフィールド酸化膜９を成膜し、フィールド酸化膜９にコンタクトホールを形成する。次に、ニッケル（Ｎｉ）をｎ⁺型炭化珪素層４の表面に成膜して、熱処理することでカソード電極１０を形成する。次に、保護膜をニッケル膜の表面に形成しても良い。次に、アルミニウム（Ａｌ）をｐ型炭化珪素層５の表面に成膜することで、アノード電極１１を形成する。このようにして、図１に示す縦型ＰｉＮダイオードが完成する。

（実施例１）
実施例１では、素子耐圧１６，５００Ｖの縦型ＰｉＮダイオードを作製した。ｎ⁺型炭化珪素基板１２として、ウェハ径４インチ、厚さおよそ４００μｍの不純物として窒素（Ｎ₂）を２×１０¹⁹／ｃｍ³程度含む低抵抗ＳｉＣ半導体とした。ｎ⁺型炭化珪素基板１２の（０００１）に対して４°ほど傾いた面の上に、５．０×１０¹⁷／ｃｍ³程度の不純物濃度となるようにアルミニウム（Ａｌ）などのｐ型不純物をドーピングした第１ｐ^-型炭化珪素層１を２００μｍ程度の厚さでエピタキシャル成長させた。また、第１ｐ^-型炭化珪素層１の上に、５．０×１０¹⁴／ｃｍ³程度の不純物濃度となるようにアルミニウムなどのｐ型不純物をドーピングした第２ｐ^-型炭化珪素層２を１２０μｍ程度の厚さでエピタキシャル成長させた。また、第２ｐ^-型炭化珪素層２の上に、５．０×１０¹⁷／ｃｍ³程度の不純物濃度となるように窒素などのｎ型不純物をドーピングしたｎ型炭化珪素層３を２μｍ程度の厚さでエピタキシャル成長させた。また、ｎ型炭化珪素層３の表面に、ｎ⁺型炭化珪素層４を、ｎ型の不純物の窒素のイオン注入により、不純物の濃度を５．０×１０¹⁹／ｃｍ³程度、厚さ０．３μｍ程度に形成した。

周辺耐圧領域３０では、ドライエッチングにより、ｎ型炭化珪素層３およびｎ⁺型炭化珪素層４の表面を深さＴを２．５μｍ、ベベル角度θを約４５°でメサエッチングした。第１ＪＴＥ領域６、第２ＪＴＥ領域７をｎ型の不純物の窒素のイオン注入により、不純物の濃度を２×１０¹⁷／ｃｍ³程度、厚さ０．３μｍ程度に形成した。

また、ｎ⁺型炭化珪素基板１２を剥がした後、ｐ型炭化珪素層５をｐ型の不純物のアルミニウムのイオン注入により、厚さ０．３μｍ程度に形成した。また、活性化アニール熱処理の温度、時間は、１８００℃、２分で実施した。

図５は、実施例１にかかるＳｉＣ−ＰｉＮダイオードと従来のＰｉＮダイオードとの電気特性の測定結果を示す表である。実施例１にかかるＳｉＣ−ＰｉＮダイオードは、チップサイズは５ｍｍ角であり、活性面積はおよそ９．０ｍｍ²である。図５において、従来例１は、非特許文献１に準拠した構成のシリコンＤＳＲＤであり、従来例２は、非特許文献２、３に準拠した構成のＳｉＣダイオードである。

図５に示すように、実施例１にかかるＳｉＣ−ＰｉＮダイオード（以下、本発明の素子）では、素子耐圧は、１６，５００Ｖと１３ｋＶ素子としては十分な高耐圧特性を示した。また、電流導通時のオン電圧Ｖｆ（電流密度Ｊ＝１００Ａ／ｃｍ²）は、Ｖｆ＝５．０Ｖ（＠Ｒｏｏｍ Ｔｅｍｐｅｒａｔｕｒｅ）となった。これはＳｉＣダイオードを８段直列につないだ素子のオン電圧Ｖｆ＝２０Ｖ以上に比べて格段に小さくなっており（非特許文献３参照）、本発明の素子で低抵抗化が実現できていることを確認した。

次に、図５のピークパルス電圧とパルス立ち上がり時間について説明する。図６は、実施例１にかかるＳｉＣ−ＰｉＮダイオードの高速・高電圧パルスシミュレーションの解析結果を示すグラフである。また、図７は、実施例１にかかるＳｉＣ−ＰｉＮダイオードの高速・高電圧パルスの解析回路の一例を示す図である。図７において、ＤＳＲＤを本発明の素子にして、シミュレーションを行った。なお、図６の波形を計算するため図７の回路は、以下の参考文献１に記載の図を参考にした。

（参考文献１）ＬＭ．Ｍｅｒｅｎｓｋｙ ｅｔ ａｌ，ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＰＬＡＳＭＡＳＣＩＥＮＣＥ，ＶＯＬ．４１，ＮＯ．１１，ＮＯＶＥＭＢＥＲ２０１３

図６によると、本発明の素子で、ピーク電圧１２，０００Ｖ以上，立ち上がり時間８００ｐｓｅｃの超高電圧で高速パルス発生が確認された。このように、図６によると、本発明の素子を試作し、多段接続のシリコンＤＳＲＤならびにＳｉＣダイオード特性を比較した結果、同等以上の特性を、一素子で実現できていることがわかる。

（実施例２）
実施例２では、実施例１と同様の製造工程で、第１ｐ^-型炭化珪素層１を薄くした素子を作成した。例えば、実施例２では、第１ｐ^-型炭化珪素層１を５０μｍ以上、より好ましくは、８０μｍとした。

第１ｐ^-型炭化珪素層１は、ｎ⁺型炭化珪素基板１２を除去した後のプロセスにおいて、ウェハが割れない、および欠けないようにするために厚くしているが、この層が厚いとオン抵抗Ｖｆが高くなってしまうという懸念がある。そのため、本実施例では第１ｐ^-型炭化珪素層１をどこまで薄くできるかを確認する目的で実験をした。図８は、実施例２にかかるＳｉＣ−ＰｉＮダイオードのウェハ割れ・かけ不良率の評価結果を示すグラフである。第１ｐ^-型炭化珪素層１の厚さを２０μｍ〜２００μｍまで振って実験したところ、図８に示すように厚さ５０μｍ以上であればほとんどプロセス中では割れず、割れ不良率３．０％以下となりほとんど問題にならず、さらに８０μｍ以上で割れ不良率０％となり、まったく問題ないことが確認できた。

以上、説明したように、実施の形態によれば、ｎ⁺型炭化珪素基板上に比較的厚い第１ｐ^-型炭化珪素層、比較的厚く、第１ｐ^-型炭化珪素層より不純物濃度の低い第２ｐ^-型炭化珪素層および比較的薄いｎ型炭化珪素層を形成後、ｎ⁺型炭化珪素基板を除去することで、ＳｉＣ ｎ⁺型基板を活用し高電圧を保持するｐｎ接合が素子表面から２μｍ程度のところに位置し、さらには高電圧保持層であるｐ^-型層の厚みを十分確保できるｐ⁺／ｐ^-／ｎ⁺構造を実現できる。これにより、周辺耐圧構造形成時のＳｉＣメサエッチング深さは、たかだか２μｍ程度と十分プロセス可能なレベルで、素子が作成しやすくなる。このため、パルスパワー用途向けの超高耐圧ＰｉＮダイオードを、素子を直列に多段に接続することなく、一素子で高電圧を保持でき、オン抵抗を小さく保ったまま、高電圧で短時間のパルスを発生することが可能となる。

また、第１ｐ^-型炭化珪素層の厚さを５０μｍ以上、より好ましくは８０μｍとすることで、オン抵抗を低くして、かつ、割れ不良率を低くすることにより、プロセス中に、ウェハが割れない、および欠けないようにすることができる。

また、ｎ型炭化珪素層とカソード電極との間に、不純物濃度が高いｎ⁺型炭化珪素層を設けることで、カソード電極とのコンタクト抵抗を低減することができる。

以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。

以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、高耐圧大電流を制御できるパワー半導体装置、特にワイドバンドギャップ材料のひとつである炭化珪素を半導体として用いた縦型ＰｉＮダイオードに適している。

１ 第１ｐ^-型炭化珪素層
２ 第２ｐ^-型炭化珪素層
３ ｎ型炭化珪素層
４ ｎ⁺型炭化珪素層
５ ｐ型炭化珪素層
６ 第１ＪＴＥ領域
７ 第２ＪＴＥ領域
８ ｐ⁺型領域
９ フィールド酸化膜
１０ カソード電極
１１ アノード電極
１２ ｎ⁺型炭化珪素基板
２０ 活性領域
３０ 周辺耐圧領域
４０ 炭化珪素基体
１０１ ｎ⁺型炭化珪素基板
１０２ ｎ^-型炭化珪素層
１０３ ｐ型炭化珪素層
１０４ ｐ⁺型炭化珪素層
１０５、１１５ アノード電極
１０６、１１６ カソード電極
１１１ ｐ⁺型炭化珪素基板
１１２ ｐ^-型炭化珪素層
１１３ ｎ型炭化珪素層
１１４ ｎ⁺型炭化珪素層
１１７ 第１ＪＴＥ領域
１１８ 第２ＪＴＥ領域
１１９ ｎ⁺型領域

Claims (11)

1. 第１導電型の第１半導体層と、
   前記第１半導体層上に設けられた、前記第１半導体層より不純物濃度の低い第１導電型の第２半導体層と、
   前記第２半導体層の、前記第１半導体層側に対して反対側に設けられた、前記第１半導体層および前記第２半導体層よりも厚さが薄い第２導電型の第３半導体層と、
   前記第１半導体層の、前記第２半導体層側に対して反対側に設けられた第１電極と、
   前記第３半導体層の、前記第２半導体層側に対して反対側に設けられた第２電極と、
   を備え、
   前記第１半導体層の厚さが５０μｍ以上であることを特徴とする半導体装置。
2. 前記第１半導体層の厚さが８０μｍ以上であることを特徴とする請求項１に記載の半導体装置。
3. 前記第３半導体層と前記第２電極との間に設けられた、前記第３半導体層より不純物濃度の高い第２導電型の第４半導体層と、
   前記第１半導体層と前記第１電極との間に設けられた、前記第１半導体層より不純物濃度の高い第１導電型の第５半導体層と、
   をさらに備えることを特徴とする請求項１または２に記載の半導体装置。
4. 前記第１導電型はｐ型、前記第２導電型はｎ型であることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
5. 前記半導体層の半導体材料は、炭化珪素であることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
6. 炭化珪素基板のおもて面に第１導電型の第１半導体層をエピタキシャル成長により、形成する第１工程と、
   前記第１半導体層の、前記炭化珪素基板側に対して反対側に、前記第１半導体層より不純物濃度の低い第１導電型の第２半導体層をエピタキシャル成長により、形成する第２工程と、
   前記第２半導体層の、前記炭化珪素基板側に対して反対側に、前記第１半導体層および前記第２半導体層よりも厚さが薄い第２導電型の第３半導体層を形成する第３工程と、
   前記炭化珪素基板を除去する第４工程と、
   前記第１半導体層の、前記第２半導体層側に対して反対側に、第１電極を形成する第５工程と、
   前記第３半導体層の、前記第２半導体層側に対して反対側に、第２電極を形成する第６工程と、
   を備え、
   前記第１工程は、前記第１半導体層の厚さを５０μｍ以上に形成することを特徴とする半導体装置の製造方法。
7. 前記第１工程は、前記第１半導体層の厚さを８０μｍ以上に形成することを特徴とする請求項６に記載の半導体装置の製造方法。
8. 前記第３工程の後、前記第４工程の前に、
   前記第３半導体層の、前記炭化珪素基板側に対して反対側に、前記第３半導体層より不純物濃度の高い第２導電型の第４半導体層を形成する工程と、
   前記第４工程の後、前記第５工程の前に、
   前記第１半導体層の、前記第２半導体層側に対して反対側に、前記第１半導体層より不純物濃度の高い第１導電型の第５半導体層を形成する工程と、
   をさらに備えることを特徴とする請求項６または７に記載の半導体装置の製造方法。
9. 前記第１導電型はｐ型、前記第２導電型はｎ型であることを特徴とする請求項６〜８のいずれか一つに記載の半導体装置の製造方法。
10. 前記半導体層の半導体材料は、炭化珪素であることを特徴とする請求項６〜９のいずれか一つに記載の半導体装置の製造方法。
11. 前記炭化珪素基板の半導体材料は、ｎ型の炭化珪素であることを特徴とする請求項６〜１０のいずれか一つに記載の半導体装置の製造方法。

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