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JP2017212356A - 積層型基板およびその製造方法 - Google Patents

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JP2017212356A
JP2017212356A JP2016105063A JP2016105063A JP2017212356A JP 2017212356 A JP2017212356 A JP 2017212356A JP 2016105063 A JP2016105063 A JP 2016105063A JP 2016105063 A JP2016105063 A JP 2016105063A JP 2017212356 A JP2017212356 A JP 2017212356A
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JP
Japan
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insulating layer
semiconductor element
sealing resin
resin layer
hole
Prior art date
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Pending
Application number
JP2016105063A
Other languages
English (en)
Inventor
義徳 中臣
Yoshinori Nakaomi
義徳 中臣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to TW106117389A priority patent/TW201813012A/zh
Priority to US15/604,881 priority patent/US20170345747A1/en
Priority to CN201710382137.1A priority patent/CN107437537A/zh
Priority to KR1020170065007A priority patent/KR20170134250A/ko
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Abstract

【課題】半導体素子および電子部品が安定的に作動できる積層型基板を提供することを課題とする。
【解決手段】部品の搭載面１０ａおよび非搭載面１０ｂを有するとともに両面に電気的に接続された接続パッド１５が形成された部品搭載用基板１０と、上面および平坦な下面を有しており、上面が非搭載面１０ｂに密着した封止樹脂層１１と、複数の電極Ｔが形成された電極形成面Ｆを有しており、電極形成面Ｆが下面内に露出する状態で封止樹脂層１１に埋設された半導体素子Ｓと、電極形成面Ｆおよび下面に密着するように形成された絶縁層１２と、絶縁層１２および封止樹脂層１１を連続して貫通するとともに非搭載面１０ｂに形成された接続パッド１５を底面とするスルーホール１８と、絶縁層１２を貫通するとともに、電極Ｔを底面とするビアホール１９と、スルーホール１８およびビアホール１９内ならびに絶縁層１２表面に形成された配線導体１３とを備える。
【選択図】図１

Description

本発明は、複数の配線基板が積層されて成る積層型基板およびその製造方法に関するものである。
図４に、従来の積層型基板Ｂの概略断面図を示す。
従来の積層型基板Ｂは、例えば第１の配線基板３０と、半導体素子Ｓと、封止樹脂層３１と、第２の配線基板４０と、を有している。
第１の配線基板３０は、第１の絶縁層３３、ならびに第１の配線導体３４から形成されている。
第１の絶縁層３３には、複数の第１のビアホール３５が形成されている。第１の絶縁層３３の上下面および第１のビアホール３５の内部には、第１の配線導体３４が形成されている。第１のビアホール３５の内部に形成された第１の配線導体３４は、第１の絶縁層３３の上下面に形成された第１の配線導体３４同士の導通をとっている。
第１の絶縁層３３上面に形成された第１の配線導体３４の一部は、半導体素子Ｓの電極Ｔと接続される半導体素子接続パッド３６を形成している。
また、第１の絶縁層３３下面に形成された第１の配線導体３４の一部は、回路基板接続パッド３７を形成している。回路基板接続パッド３７には、この積層型基板Ｂが搭載される回路基板（不図示）の電極が半田を介して接続される。
半導体素子Ｓは、第１の配線基板３０の上面中央部に配置される。半導体素子Ｓの電極Ｔは、半導体素子接続パッド３６に半田を介して接続される。
封止樹脂層３１は、半導体素子Ｓを覆うような状態で第１の配線基板３０上に形成されている。
封止樹脂層３１は、第１の配線導体３４の一部を底面とする複数のスルーホール３８を有している。スルーホール３８内には、スルーホール導体３９が形成されており、第１の配線導体３４と電気的に接続されている。
第２の配線基板４０は、第２の絶縁層４１、および第２の配線導体４２から形成されている。第２の配線基板４０の上面には電子部品Ｅが搭載される。
第２の絶縁層４１には、複数の第２のビアホール４３が形成されている。第２の絶縁層４１の上下面および第２のビアホール４３の内部には、第２の配線導体４２が形成されている。第２のビアホール４３の内部に形成された第２の配線導体４２は、第２の絶縁層４１に形成された第２の配線導体４２同士の導通をとっている。
第２の絶縁層４１上面に形成された第２の配線導体４２の一部は、例えば電子部品Ｅの電極と接続される部品接続パッド４４を形成している。
また、第２の絶縁層４１下面に形成された第２の配線導体４２の一部は、樹脂層接続パッド４５を形成している。樹脂層接続パッド４５とスルーホール導体３９とが半田４６を介して接続される。
これにより、第１の配線基板３０と第２の配線基板４０とが電気的に接続される。
そして、半導体素子Ｓと回路基板との間で電気信号の伝送をすることで半導体素子Ｓが作動する。
しかしながら、上述の積層型基板Ｂにおいては、例えば第１の配線基板３０に配置された半導体素子Ｓや第２の配線基板４０に実装された電子部品Ｅが作動する際の発熱に伴う両基板の熱伸縮差により、樹脂層接続パッド４５と半田４６との間に熱応力が集中してしまいクラックが生じることがある。
このため、半導体素子Ｓおよび電子部品Ｅが安定的に作動できないという問題がある。
特表２００９−５２０３６６号公報
本発明は、半導体素子および電子部品が安定的に作動できる積層型基板を提供することを課題とする。
本発明における積層型基板は、部品の搭載面および非搭載面を有するとともに両面に互いに電気的に接続された接続パッドが形成された部品搭載用基板と、上面および平坦な下面を有しており、上面が非搭載面に密着して形成された封止樹脂層と、複数の電極が形成された電極形成面を有しており、電極形成面が封止樹脂層下面内に露出する状態で封止樹脂層に埋設された半導体素子と、電極形成面および封止樹脂層下面に密着するように形成された絶縁層と、絶縁層および封止樹脂層を連続して貫通するとともに非搭載面に形成された接続パッドを底面とするスルーホールと、絶縁層を貫通するとともに、電極を底面とするビアホールと、スルーホール内およびビアホール内ならびに絶縁層表面に形成された配線導体とを備えることを特徴とするものである。
本発明における積層型基板の製造方法は、複数の電極が形成された電極形成面を有する半導体素子、およびベース板を準備する工程と、電極形成面をベース板側に向けて、半導体素子をベース板上に載置する工程と、部品の搭載面および非搭載面を有するとともに、両面に互いに電気的に接続された接続パッドが形成された部品搭載用基板を準備する工程と、部品搭載用基板と半導体素子が載置されたベース基板とを、ベース板上の半導体素子および部品搭載用基板の非搭載面が間に間隙を有して互いに対向するように配置するとともに、ベース板および半導体素子と部品搭載用基板との間を封止用樹脂で充填する工程と、ベース板を、半導体素子および封止用樹脂から分離することで電極形成面を露出する平坦面を有しており、部品搭載用基板の非搭載面に密着して形成された封止樹脂層を形成する工程と、電極形成面および平坦面に密着した絶縁層を形成する工程と、絶縁層および封止樹脂層を連続して貫通するとともに非搭載面に形成された接続パッドを底面とするスルーホールならびに絶縁層を貫通するとともに電極を底面とするビアホールを形成する工程と、スルーホール内およびビアホール内ならびに絶縁層表面に配線導体を形成する工程とを行うことを特徴とするものである。
本発明の積層型基板によれば、部品搭載用基板の非搭載面と封止樹脂層とが密着して形成されている。このため、実装された電子部品や半導体素子の発熱によって部品搭載用基板や封止樹脂層に熱伸縮が生じて、両者間の熱伸縮差による熱応力が生じても、非搭載面と封止樹脂層との密着面に熱応力を分散させることができる。これにより、両者を電気的に接続する接続パッドとスルーホール内の配線導体との接続部に熱応力が集中することを回避してクラックが生じることを防止できる。
その結果、半導体素子および電子部品が安定的に作動できる積層型基板を提供することができる。
本発明の積層型基板の製造方法によれば、部品搭載用基板の非搭載面に密着した封止樹脂層を形成した後、半導体素子の電極形成面および封止樹脂層の平坦面に密着した絶縁層を形成する。そして、絶縁層および封止樹脂層を連続して貫通するとともに非搭載面に形成された接続パッドを底面とするスルーホール、ならびに絶縁層を貫通するとともに電極を底面とするビアホールを形成する。さらに、スルーホール内およびビアホール内ならびに絶縁層表面に配線導体を形成することで、半導体素子と部品搭載用基板とが電気的に接続される。
このように、部品搭載用基板の非搭載面と封止樹脂層とを密着して形成するため、実装された電子部品や半導体素子の発熱により、部品搭載用基板および封止樹脂層が熱伸縮して両者の間に熱伸縮差による熱応力が発生しても、非搭載面と封止樹脂層との密着面に熱応力を分散させることができる。これにより、両者を電気的に接続する接続パッドとスルーホール内の配線導体との接続部に熱応力が集中することを回避してクラックが生じることを防止できる。
その結果、半導体素子および電子部品が安定的に作動できる積層型基板を提供することができる。
図１は、本発明に係る積層型基板の一例を示す概略断面図である。 図２（ａ）〜（ｄ）は、本発明に係る積層型基板の製造方法における工程毎の実施形態例を説明するための概略断面図である。 図３（ｅ）〜（ｇ）は、本発明に係る積層型基板の製造方法における工程毎の実施形態例を説明するための概略断面図である。 図４は、従来の積層型基板の一例を示す概略断面図である。
まず、本発明に係る積層型基板の一例を、図１を基にして説明する。
図１に示すように、本発明に係る積層型基板Ａは、例えば部品搭載用基板１０と、封止樹脂層１１と、半導体素子Ｓと、絶縁層１２と、配線導体１３と、を有している。
部品搭載用基板１０は、例えば絶縁板１４と接続パッド１５とを備えており、部品の搭載面１０ａおよび非搭載面１０ｂを有している。搭載面１０ａには、電子部品Ｅが搭載される。非搭載面１０ｂは、封止樹脂層１１に密着している。
絶縁板１４は、例えばガラスクロスにエポキシ樹脂やビスマレイミドトリアジン樹脂等の熱硬化性樹脂を含浸させて成り、複数の接続孔１６を有している。
接続パッド１５は、例えば銅等の良導電性金属から成り、搭載面１０ａおよび非搭載面１０ｂに形成されている。搭載面１０ａに形成された接続パッド１５には、電子部品Ｅの電極が例えばボンディングワイヤーを介して電気的に接続される。両面に形成された接続パッド１５は、接続孔１６内に形成された接続導体１７により電気的に接続されている。接続導体１７は、例えば銅や導電性樹脂等から形成される。
封止樹脂層１１は、例えばエポキシ樹脂やポリウレタン樹脂等の熱硬化性樹脂から成る。封止樹脂層１１は、上面および平坦な下面を有しており、上面が部品搭載用基板１０に密着して形成されている。
半導体素子Ｓは、例えばマイクロプロセッサや半導体メモリ等があげられ、シリコンやゲルマニウムから成る。半導体素子Ｓは、複数の電極Ｔが形成された電極形成面Ｆを有している。
半導体素子Ｓは、電極形成面Ｆが封止樹脂層１１の平坦な下面内に露出する状態で封止樹脂層１１に埋設されている。
封止樹脂層１１は、半導体素子Ｓを外部環境から保護している。
絶縁層１２は、例えばエポキシ樹脂やビスマレイミドトリアジン樹脂等の熱硬化性樹脂から成る。
絶縁層１２は、電極形成面Ｆおよび封止樹脂層１１の平坦な下面に密着して形成されている。
絶縁層１２および封止樹脂層１１には、両者を連続して貫通するとともに非搭載面１０ｂに形成された接続パッド１５を底面とする複数のスルーホール１８が形成されている。
また、絶縁層１２には、絶縁層１２を貫通するとともに、電極Ｔを底面とする複数のビアホール１９が形成されている。
スルーホール１８の径およびビアホール１９の径は、およそ１０〜１００μｍ程度である。
配線導体１３は、例えば無電解銅めっきおよび電解銅めっき等の良導電性金属により絶縁層１２表面およびスルーホール１８内、ならびにビアホール１９内に形成されている。
スルーホール１８内に形成された配線導体１３は、接続パッド１５と電気的に接続されている。
ビアホール１９内に形成された配線導体１３は、電極Ｔと電気的に接続されている。
絶縁層１２の最表層には、配線導体１３の一部から成る回路基板接続パッド２０が形成されている。回路基板接続パッド２０には、この積層型基板Ａが搭載される回路基板の電極が半田を介して接続される。
そして、半導体素子Ｓと回路基板との間で電気信号の伝送をすることで半導体素子Ｓおよび電子部品Ｅが作動する。
このように、本発明の積層型基板Ａによれば、部品搭載用基板１０の非搭載面１０ｂと封止樹脂層１１とが密着して形成されている。このため、半導体素子Ｓや電子部品Ｅの発熱による部品搭載用基板１０や封止樹脂層１１の熱伸縮によって両者間に熱応力が生じても、非搭載面１０ｂと封止樹脂層１１との密着面に熱応力を分散させることができる。これにより、両者を電気的に接続する接続パッド１５とスルーホール１８内の配線導体１３との接続部に熱応力が集中することを回避してクラックが生じることを防止できる。
その結果、半導体素子Ｓおよび電子部品Ｅが安定的に作動できる積層型基板Ａを提供することができる。
次に、本発明に係る積層型基板の製造方法における工程毎の実施形態例を、図２〜図３を基にして説明する。なお、図１と同一の部材には同一の符号を付して詳細な説明は省略する。
また、図２および図３では、一つの半導体素子Ｓに対する工程毎の実施形態を示しているが、複数の半導体素子Ｓに対して一括して各工程の処理を行った上で、最終工程後に個片に分断しても構わない。
まず、図２（ａ）に示すように、複数の電極Ｔが形成された電極形成面Ｆを有する半導体素子Ｓ、およびベース板Ｐを準備する。
そして、ベース板Ｐ上に電極形成面Ｆをベース板Ｐ側にして半導体素子Ｓを載置する。
ベース板Ｐは、例えばガラスで形成されており、上面には半導体素子Ｓを仮固定しておくための低粘着層（不図示）が形成されている。
次に、図２（ｂ）に示すように、部品の搭載面１０ａおよび非搭載面１０ｂを有する部品搭載用基板１０を準備する。そして、部品搭載用基板１０と半導体素子Ｓが載置されたベース基板Ｐとを、ベース板Ｐ上の半導体素子Ｓおよび非搭載面１０ｂが間に間隙を有して互いに対向するように配置する。
次に、図２（ｃ）に示すように、ベース板Ｐおよび半導体素子Ｓと部品搭載用基板１０との間を封止用樹脂１１Ｐで充填して硬化させる。
封止用樹脂１１Ｐは、例えば下金型内に部品搭載用基板１０を非搭載面１０ｂを上側に向けて載置して非搭載面１０ｂ上に封止用樹脂１１Ｐを盛り付けておき、上金型内にベース板Ｐに載置された半導体素子Ｓを下側に向けた状態で半導体素子Ｓを封止用樹脂１１Ｐ内に埋設するように上金型を下金型に押圧させることで形成される。
次に、図２（ｄ）に示すように、ベース板Ｐを半導体素子Ｓおよび封止用樹脂１１Ｐから分離させる。これにより、電極形成面Ｆを露出する平坦面を有しており、部品搭載用基板１０の非搭載面１０ｂに密着して形成された封止樹脂層１１を形成する。
次に、図３（ｅ）に示すように、電極形成面Ｆおよび封止樹脂層１１の平坦面に絶縁層１２を形成する。
絶縁層１２の形成は、例えばエポキシ樹脂やビスマレイミドトリアジン樹脂組成物の未硬化物に無機絶縁性フィラーを分散して形成されたフィルムを、電極形成面Ｆおよび封止樹脂層１１の平坦面に真空状態で熱圧着することで行われる。
次に、図３（ｆ）に示すように、絶縁層１２および封止樹脂層１１を連続して貫通するとともに非搭載面１０ｂに形成された接続パッド１５を底面とするスルーホール１８、ならびに絶縁層１２を貫通するとともに電極Ｔを底面とするビアホール１９を形成する。
スルーホール１８およびビアホール１９は、例えばレーザーにより形成される。
次に、図３（ｇ）に示すように、スルーホール１８内およびビアホール１９内ならびに絶縁層１２表面に配線導体１３を形成する。
配線導体１３は、例えば無電解銅めっきおよび電解銅めっきから成る導体パターンを、例えば周知のセミアディティブ法により被着させることにより形成される。
その後、搭載面１０ａに形成された接続パッド１５に、電子部品Ｅの電極を例えばボンディングワイヤーを介して電気的に接続して実装することにより、図１に示すような積層型基板Ａが形成される。
以上説明したように、本発明の積層型基板の製造方法によれば、部品搭載用基板１０の非搭載面１０ｂに密着した封止樹脂層１１を形成した後、半導体素子Ｓの電極形成面Ｆおよび封止樹脂層１１の平坦面に密着した絶縁層１２を形成する。そして、絶縁層１２および封止樹脂層１１を連続して貫通するとともに非搭載面１０ｂに形成された接続パッド１５を底面とするスルーホール１８、ならびに絶縁層１２を貫通するとともに電極Ｔを底面とするビアホール１９を形成する。さらに、スルーホール１８内およびビアホール１９内ならびに絶縁層１２表面に配線導体１３を形成することで、半導体素子Ｓと部品搭載用基板１０とが電気的に接続される。そして、搭載面１０ａに形成された接続パッド１５には、電子部品Ｅの電極が例えばボンディングワイヤーを介して電気的に接続される。
このように、部品搭載用基板１０の非搭載面１０ｂと封止樹脂層１１とを密着して形成するため、実装された電子部品Ｅや半導体素子Ｓの発熱により、部品搭載用基板１０および封止樹脂層１１に熱伸縮が生じて、両者の間の熱伸縮差により熱応力が発生しても、部品搭載用基板１０と封止樹脂層１１との密着面に熱応力を分散させることができる。これにより、両者を電気的に接続する接続パッド１５とスルーホール１８内の配線導体１３との接続部に熱応力が集中することを回避してクラックが生じることを防止できる。
その結果、半導体素子や電子部品が安定的に作動できる積層型基板を提供することができる。
なお、本発明は上述の実施形態の一例に限定されるものではなく、本発明の要旨を逸脱しない範囲であれば種々の変更は可能である。例えば上述の実施の形態の一例では、部品搭載用基板１０および絶縁層１２が一層である場合を示したが、それぞれが多層構造であっても構わない。
また、例えば上述の実施の形態の一例では、積層型基板Ａの表面にソルダーレジスト層が被着されていない場合を示したが、ソルダーレジスト層が被着されていても構わない。
１０ 部品搭載用基板
１２ 絶縁層
１１ 封止樹脂層
１３ 配線導体
１５ 接続パッド
１８ スルーホール
１９ ビアホール
Ａ 積層型基板
Ｆ 電極形成面
Ｓ 半導体素子
Ｔ 電極

Claims (2)

  1. 部品の搭載面および非搭載面を有するとともに両面に互いに電気的に接続された接続パッドが形成された部品搭載用基板と、
    上面および平坦な下面を有しており、前記上面が前記非搭載面に密着して形成された封止樹脂層と、
    複数の電極が形成された電極形成面を有しており、該電極形成面が前記下面内に露出する状態で前記封止樹脂層に埋設された半導体素子と、
    前記電極形成面および下面に密着するように形成された絶縁層と、
    前記絶縁層および封止樹脂層を連続して貫通するとともに前記非搭載面に形成された前記接続パッドを底面とするスルーホールと、
    前記絶縁層を貫通するとともに、前記電極を底面とするビアホールと、
    前記スルーホール内および前記ビアホール内ならびに前記絶縁層表面に形成された配線導体と、
    を備えることを特徴とする積層型基板。
  2. 複数の電極が形成された電極形成面を有する半導体素子、およびベース板を準備する工程と、
    前記電極形成面を前記ベース板側に向けて、前記半導体素子を前記ベース板上に載置する工程と、
    部品の搭載面および非搭載面を有するとともに、両面に互いに電気的に接続された接続パッドが形成された部品搭載用基板を準備する工程と、
    前記部品搭載用基板と前記半導体素子が載置されたベース基板とを、前記ベース板上の半導体素子および前記非搭載面が間に間隙を有して互いに対向するように配置するとともに、前記ベース板および半導体素子と前記部品搭載用基板との間を封止用樹脂で充填する工程と、
    前記ベース板を、前記半導体素子および封止用樹脂から分離することで前記電極形成面を露出する平坦面を有しており、前記部品搭載用基板の非搭載面に密着して形成された封止樹脂層を形成する工程と、
    前記電極形成面および平坦面に密着した絶縁層を形成する工程と、
    前記絶縁層および封止樹脂層を連続して貫通するとともに前記非搭載面に形成された前記接続パッドを底面とするスルーホールならびに前記絶縁層を貫通するとともに前記電極を底面とするビアホールを形成する工程と、
    前記スルーホール内および前記ビアホール内ならびに前記絶縁層表面に配線導体を形成する工程と、
    を行うことを特徴とする積層型基板の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1962342A4 (en) * 2005-12-14 2010-09-01 Shinko Electric Ind Co SUBSTRATE WITH INTEGRATED CHIP AND METHOD FOR MANUFACTURING THE SAME
US8225503B2 (en) * 2008-02-11 2012-07-24 Ibiden Co., Ltd. Method for manufacturing board with built-in electronic elements
JP4973761B2 (ja) * 2009-05-25 2012-07-11 株式会社デンソー 半導体装置
JP2010287710A (ja) * 2009-06-11 2010-12-24 Renesas Electronics Corp 半導体装置およびその製造方法
JP5280309B2 (ja) * 2009-07-17 2013-09-04 新光電気工業株式会社 半導体装置及びその製造方法
WO2011125380A1 (ja) * 2010-04-08 2011-10-13 日本電気株式会社 半導体素子内蔵配線基板
US20140299367A1 (en) * 2011-11-08 2014-10-09 Meiko Electronics Co., Ltd. Component-Embedded Substrate Manufacturing Method and Component-Embedded Substrate Manufactured Using the Same
US9312198B2 (en) * 2013-03-15 2016-04-12 Intel Deutschland Gmbh Chip package-in-package and method thereof
JP6303443B2 (ja) * 2013-11-27 2018-04-04 Tdk株式会社 Ｉｃ内蔵基板の製造方法
US9362161B2 (en) * 2014-03-20 2016-06-07 Stats Chippac, Ltd. Semiconductor device and method of forming 3D dual side die embedded build-up semiconductor package
US9349691B2 (en) * 2014-07-24 2016-05-24 International Business Machines Corporation Semiconductor device with reduced via resistance
EP3136300B1 (en) * 2014-12-19 2020-01-29 Murata Manufacturing Co., Ltd. Wireless ic device, resin molded product, and manufacturing method therefor
JP6420671B2 (ja) * 2015-01-21 2018-11-07 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9502397B1 (en) * 2015-04-29 2016-11-22 Deca Technologies, Inc. 3D interconnect component for fully molded packages

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