[go: up one dir, main page]

JP2017174971A - 半導体集積回路チップ及び半導体集積回路ウェーハ - Google Patents

半導体集積回路チップ及び半導体集積回路ウェーハ Download PDF

Info

Publication number
JP2017174971A
JP2017174971A JP2016059397A JP2016059397A JP2017174971A JP 2017174971 A JP2017174971 A JP 2017174971A JP 2016059397 A JP2016059397 A JP 2016059397A JP 2016059397 A JP2016059397 A JP 2016059397A JP 2017174971 A JP2017174971 A JP 2017174971A
Authority
JP
Japan
Prior art keywords
wiring
guard ring
external connection
semiconductor
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016059397A
Other languages
English (en)
Other versions
JP6706520B2 (ja
Inventor
篤 大渕
Atsushi Obuchi
篤 大渕
米岡　卓
Taku Yoneoka
卓 米岡
博史 加賀
Hiroshi Kaga
博史 加賀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Synaptics Japan GK
Original Assignee
Synaptics Japan GK
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Synaptics Japan GK filed Critical Synaptics Japan GK
Priority to JP2016059397A priority Critical patent/JP6706520B2/ja
Priority to US15/442,207 priority patent/US10026699B2/en
Priority to CN201710177252.5A priority patent/CN107230671B/zh
Publication of JP2017174971A publication Critical patent/JP2017174971A/ja
Application granted granted Critical
Publication of JP6706520B2 publication Critical patent/JP6706520B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body (electrodes)
    • H01L23/4827—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body (electrodes)
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body (electrodes) consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02123—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body inside the bonding area
    • H01L2224/0214—Structure of the auxiliary member
    • H01L2224/02141—Multilayer auxiliary member
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02123—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body inside the bonding area
    • H01L2224/0215—Material of the auxiliary member
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/0218—Structure of the auxiliary member
    • H01L2224/02181—Multilayer auxiliary member
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/0219—Material of the auxiliary member
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02233—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body not in direct contact with the bonding area
    • H01L2224/0225—Structure of the auxiliary member
    • H01L2224/02251—Multilayer auxiliary member
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02233—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body not in direct contact with the bonding area
    • H01L2224/0226—Material of the auxiliary member
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/038—Post-treatment of the bonding area
    • H01L2224/0382—Applying permanent coating, e.g. in-situ coating
    • H01L2224/03826—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/03912—Methods of manufacturing bonding areas involving a specific sequence of method steps the bump being used as a mask for patterning the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/03914—Methods of manufacturing bonding areas involving a specific sequence of method steps the bonding area, e.g. under bump metallisation [UBM], being used as a mask for patterning other parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089—Disposition of the additional element
    • H01L2224/05093—Disposition of the additional element of a plurality of vias
    • H01L2224/05096—Uniform arrangement, i.e. array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/564—Details not otherwise provided for, e.g. protection against moisture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0494—4th Group
    • H01L2924/04941—TiN

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Geometry (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】半導体回路の内部に至る導電性切片をダイシング端面から露出させてもガードリングによる防湿性能を劣化させない。【解決手段】半導体基板の上方に、複数層配線構造の半導体回路と、半導体回路を囲むガードリングと、前記複数層配線構造の最上層配線に接続されて表面に露出した外部接続端子を有する半導体集積回路チップにおいて、所定の外部接端子（１７＿ｉ）は、ガードリングの内側で導電性のビア（１８）を介して所定の配線に導通され、ガードリングの外側で導電性のビア（１９）を介して導電性切片（６）に導通される。導電性切片はテスト用引き出し配線の切片であって、ダイシングによってその切断面が露出されている。ガードリングを跨いだ外部接続端子の一方に導電性切片が接続され他方にガードリング内の最上層配線が接続されるから、ガードリングに途中で切り欠きを要しない。【選択図】図１

Description

本発明は、半導体集積回路チップにおけるダイシング切断面からの汚染防止構造、更にはそのような半導体集積回路チップが複数個搭載された半導体集積回路ウェーハに関し、例えば表示ドライバＩＣに適用して有効な技術に関する。
シリコンウェーハのようなウェーハ上にはＣＭＯＳ集積回路製造技術などの所定の半導体集積回路製造プロセスを経て多数のチップ形成領域が形成され、夫々のチップ形成領域の間に介在されたダイシング領域で切断されたチップ形成領域の個片が半導体集積回路チップとされる。
半導体集積回路チップの検査は従来から個片にダイシングする前の半導体集積回路ウェーハの状態で行なわれている。検査の効率化のために夫々のチップ形成領域の同一機能を有する外部端子同士をチップ形成領域間で共通接続するテスト配線をダイシング領域に設けていた。ダイシング領域においてテスト配線は信号や電源毎のテストパッドに接続され、テストプローブの端子をテストパッドに押し当ててウェーハ単位でチップ形成領域の半導体集積回路の検査を行なうことができる。このようなテスト配線及びテストパッドについて記載された文献の例として特許文献１がある。
半導体集積回路ウェーハをダイシングすると、チップ形成領域の周囲に応力が集中してクラックを生ずる虞がある。半導体集積回路チップの周辺部にクラックを生ずると、外部から水分が浸入し易くなる。このため、特許文献２にも記載の如く、チップ形成領域の外周にガードリング（耐湿リング）を設けて、水分の浸入を防止することができる。
国際公開第２０１０／１１０２３３号パンフレット 特開２０１２−８９６６８号公報
本発明者はダイシングによる切断面からの水分などの進入防止について検討した。特許文献２の観点はガードリングの外側のダイシング領域に応力吸収パターンを形成してクラックが入り難くすることである。本発明者による着眼点は、ダイシング領域に形成されたテストパッドに至るテスト配線がダイシングにより切断されて露出された端面等から水分が浸入し難くするということである。ダイシングされた半導体集積回路チップに形成されている半導体回路には切断されたテスト配線の切片が導通されている。半導体回路の周囲をガードリングで囲む構造を採用したとしても、テスト配線の切片を半導体回路の内部に導通させてウェーハ状態での検査を実現するにはガードリングの一部を切り欠いてそこに切片を通さなければならない。
しかしながら、ガードリングの一部を切り欠くと、その部分での防湿性能が劣化し、水分やイオンによる集積回路の汚染が問題になる。
本発明の目的は、半導体回路の内部に至る導電性切片をダイシング端面等から露出させてもガードリングによる防湿性能を劣化させることのない半導体集積回路チップ、そしてそのような半導体集積回路チップの取得に好適な半導体集積回路ウェーハを提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。尚、本項において括弧内に記載した図面内参照符号などは理解を容易化するための一例である。
〔１〕＜ガードリング内の最上層配線を外のテスト用引き出し配線からガードリングで分断＞
半導体集積回路チップ（１）は、半導体基板（１０）と、前記半導体基板の上方に形成され、上下に複数層配線構造を有する半導体回路（１１）と、前記半導体基板の上方に形成され、前記半導体回路を囲む金属製のガードリング（１４）と、前記半導体回路が有する前記複数層配線構造の所定の配線（１５）に接続されて表面に露出された複数の外部接続端子（１７＿１〜１７＿ｎ）と、を有する。前記複数の外部接続端子の内の所定の外部接端子（１７＿１）は、前記ガードリングの内側で導電性のビア（１８）を介して前記所定の配線に導通され、前記ガードリングの外側で導電性のビア（１９）を介して導電性切片（６）に導通される。前記導電性切片はテスト用引き出し配線（６）の切片であって、ダイシングによってその切断面が露出されている配線である。
これによれば、ガードリングを跨いだ外部接続端子の一方に導電性切片が接続され他方にガードリング内の配線が接続されるから、ガードリングに途中で切り欠きを形成することを要しない。したがって、半導体回路の内部に至る導電性切片をダイシング端面等から露出させてもガードリングによる防湿性能を劣化させることがない。導電性切片はダイシング前にウェーハ状態で複数の半導体回路の一括検査に利用されたものである。
〔２〕＜貴金属配線材料からなる外部接端子、アルミニウム配線材料から成る導電性切片＞
項１において、前記外部接続端子は貴金属配線材料から成り、前記導電性切片及び前記ガードリングはアルミニウム配線材料から成る。
これによれば、ガードリングの外側に位置する導伝性切片及びビアに汚染が進行したとしても貴金属配線材料からなる外部接続端子はその影響を受けず、防湿性能は万全である。
〔３〕＜切片はガードリングの外側から内側に凹陥した凹陥部に入り込む＞
項２において、前記切片はガードリングの外側から内側に向って凹陥した凹陥部に入り込んで外部接続端子に上下方向に重なる位置で導電性のビアを介して外部接続端子に接続する。
これによれば、平面視で外部接続端子をガードリングの外側に拡大することを要しない。
〔４〕＜導電切片はダイシング領域のテストパッドから延在されていた配線の一部＞
項２において、前記導電性切片はダイシングされたダイシング領域に形成されていたテストパッド（４）から延在されていた配線である。
これによれば、テストパッドに接続されていた導電性切片はダイシング前にウェーハ状態で半導体回路の一括検査を可能とした。
〔５〕＜半導体回路を囲む閉路配線同士を隣接配線層間で周回導電ビアにより接続するガードリング＞
項２において、前記ガードリングは、前記複数層配線構造の各配線層に前記半導体回路の外側を周回するようの夫々上下方向に重ねて配置された閉路を形成する閉路配線（１２＿１〜１２＿６）と、上下方向に隣接する配線層の前記閉路配線同士をその上下方向に接続する導電性の周回ビア（１３＿１〜１３＿５）とから成る。
これによれば、各配線相の閉路配線及び周回ビアによって半導体基板上にガードリングを壁状に形成することができる。
〔６〕＜ガードリング内の最上層配線を外のテスト用引き出し配線からガードリングで分断＞
半導体集積回路ウェーハ（９）は、半導体ウェーハ（７）上に複数のチップ形成領域（１ｗ）が離間して配置され、前記チップ形成領域の間はダイシング領域（８）とされる。夫々の前記チップ形成領域は、前記半導体ウェーハの上方に形成され、上下に複数層配線構造を有する半導体回路（１１）と、前記半導体ウェーハの上方に形成され、前記半導体回路を囲む金属製のガードリング（１４）と、前記半導体回路が有する前記複数層配線構造の所定の配線（１５）に接続されて表面に露出された複数の外部接続端子（１７＿１〜１７＿ｎ）と、を有する。前記ダイシング領域は、複数のテストパッド（４）を有する。夫々のチップ形成領域において前記複数の外部接続端子の内の同一機能を有する所定の複数の外部接端子（１７＿１）は、前記ガードリングの内側で導電性のビア（１８）を介して前記所定の配線に導通され、前記ガードリングの外側で導電性のビア（１９）を介して前記テストパッドから引き出されたテスト用引き出し配線（６）に接続される。
これによれば、ガードリングを跨いだ外部接続端子の一方に導電性切片が接続され他方にガードリング内の配線が接続されるから、ガードリングに途中で切り欠きを形成することを要しない。したがって、ウェーハ状態での検査後ダイシングによってテスト用引き出し配線の切断面が露出されても、ガードリングによる防湿性能を劣化させることはない。
〔７〕＜貴金属配線材料からなる外部接端子、アルミニウム配線材料から成る導電性切片＞
項６において、前記外部接続端子は貴金属配線材料から成り、前記導電性切片及び前記ガードリングはアルミニウム配線材料から成る。
これによれば、ガードリングの外側に位置する導伝性切片及びビアに汚染が進行したとしても貴金属配線材料からなる外部接続端子はその影響を受けず、防湿性能は万全である。
〔８〕＜並列された複数のチップ形成領域に一つのテストパッドから共通に信号等を供給＞
項７において、前記同一機能を有する所定の複数の外部接端子は当該チップ形成領域において導通される（Ｌｖｄｄ，Ｌｖｓｓ）。前記半導体ウェーハ上に前記ダイシング領域を挟んで一方向に配列された３個以上の前記チップ形成領域が配置され、前記ダイシング領域に形成されている前記テスト用パッドから両側のチップ形成領域に向けてテスト引き出し配線が引き出され、引き出された前記テスト用配線はその両側のチップ形成領域の夫々に形成されている相互に同一機能を有する前記所定の外部接続端子に接続されている。
これによれば、前記同一機能を有する所定の複数の外部接端子は当該チップ形成領域において導通されているから、ダイシング領域内に配置するテスト配線の本数と長さの縮小に資することができる。更に、ダイシング領域を挟んで並列された複数のチップ形成領域の所定の外部接続端子には一つのテストパッドから共通に信号又は電源を供給することができるので、ダイシング前にウェーハ状態でテストパッドに押し当てるテストプローブの端子数を削減することができ、或いは１個のチップ形成領域における外部端子数の増大に対してテストプローブの端子数の増大を抑えることができる。
〔９〕＜電源又はグランドに割り当てられる所定の外部接続端子＞
項８において、前記所定の外部接続端子は電源端子又はグランド端子である。
これによれば、電源又はグランドの供給について項８の作用効果を得る。
〔１０〕＜切片はガードリングの外側から内側に凹陥した凹陥部に入り込む＞
項７において、前記テスト用引き出し配線はガードリングの外側から内側に向って凹陥した凹陥部に入り込んで外部接続端子に上下方向に重なる位置で導電性のビアを介して外部接続端子に接続する。
これによれば、平面視で外部接続端子をガードリングの外側に拡大することを要しない。
〔１１〕＜半導体回路を囲む閉路配線同士を隣接配線層間で周回導電ビアにより接続するガードリング＞
項７において、前記ガードリングは、前記複数層配線構造の各配線層に前記半導体回路の外側を周回するようの夫々上下方向に重ねて配置された閉路を形成する閉路配線（１２＿１〜１２＿６）と、上下方向に隣接する配線層の前記閉路配線同士をその上下方向に接続する導電性の周回ビア（１３＿１〜１３＿５）とから成る。
これによれば、各配線相の閉路配線及び周回ビアによって半導体基板上にガードリングを壁状に形成することができる。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
すなわち、半導体回路の内部に至る導電性切片をダイシング端面から露出させてもガードリングによる防湿性能を劣化させることはない。
図１はガードリング内の最上層配線とガードリング外のテスト用引き出し配線をガードリングで完全に分断した状態を示す平面図である。 図２は図１のＡ１−Ａ１断面図である。 図３は図１の状態からダイシングによりテスト用引き出し配線がチップ側面に露出した状態を示す平面図である。 図４は図３のＡ２−Ａ２断面図である。 図５は半導体集積回路ウェーハの一部を概略的に示す平面図である。 図６はガードリングの構図を例示する斜視図である。 図７は図６のＣＤＥＦ面の断面図である。 図８は金バンプ形成前の半導体集積回路ウェーハの一部を示す縦断面図である。 図９は図８の状態に対して表面にＵＢＭスパッタを行った状態を示す縦断面図である。 図１０は図９の状態に対してフォトレジストを表面にコーティングした状態を示す縦断面図である。 図１１は図１０の状態に対する露光工程を示す縦断面図である。 図１２は図１１の状態に対して現像を行った状態を示す縦断面図である。 図１３は図１２の状態に対して金メッキを行った状態を示す縦断面図である。 図１４は図１３の状態に対してフォトレジストを除去した状態を示す縦断面図である。 図１５は図１４の状態に対してＵＢＭを除去した状態を示す縦断面図である。 図１６はガードリングの切り欠きを通してガードリング外のテスト用引き出し配線をガードリング内の最上層配線に接続した比較例の状態を示す平面図である。 図１７は図１６のＢ１−Ｂ１断面図である。 図１８は図１６の状態からダイシングによりテスト用引き出し配線がチップ側面に露出した状態を示す平面図である。 図１９は図１８のＢ２−Ｂ２断面図である。
本発明に係る半導体集積回路ウェーハ９は図５にその一部が示されるように半導体ウェーハ７上に複数のチップ形成領域１ｗがマトリクス状に離間して配置され、チップ形成領域１ｗの間はダイシング領域８とされる。チップ形成領域１ｗは半導体集積回路ウェーハ９の完成後にダイシングされることにより半導体集積回路チップ１とされるものである。半導体ウェーハ７は実際には円形とされ、例えば単結晶シリコンから成る。図６に示されるように、半導体集積回路チップ１において半導体ウェーハ７の部分を半導体基板１０とも称する。ここではチップ形成領域１ｗは、特に制限されないが、液晶パネルの表示駆動に用いる表示ドライバＩＣとされ、長尺状を有し、その長手辺に沿って多数の外部接続端子１６＿１〜１６＿ｍ、１７＿１〜１７＿ｎが配列されている。一方の長手辺に沿った外部接続端子１７＿１〜１７＿ｎは液晶パネルのソース駆動端子、ゲート制御信号、表示同期信号、電源端子、及びグランド端子などとされる。他方の長手辺に沿った外部接続端子１６＿１〜１６＿ｍはホストインタフェース用の端子とされる。
夫々のチップ形成領域１ｗは、図６に例示されるように、半導体ウェーハ７の上方にはＭＯＳトランジスタや容量素子などの所望の回路素子と上下の複数層配線構造とを有する半導体回路１１を備え、同じく半導体ウェーハ７の上方には半導体回路１１を囲む金属製のガードリング１４が形成されている。
半導体回路１１は半導体ウェーハ７の主面に形成された回路素子を複数層配線で所望に接続して所要の回路機能、例えば表示ドライバＩＣに必要な表示制御機能を有する。複数層配線構造は、特に制限されないが、回路素子の上方に積層された配線層Ｌ１乃至配線層Ｌ５の５層配線層構造とされ、各配線層は回路素子を接続するための配線を構成する所望の配線パターンを有し、配線は例えばアルミニウム配線とされ、各層の配線は層間絶縁膜で絶縁されている。半導体回路１１における回路素子及びＬ１乃至Ｌ５の配線層に関するデバイス構造や製造方法については公知のＣＭＯＳ集積回路製造技術などを適用すればよく、ここではその詳細な説明を省略する。
ガードリング１４は、図６に例示されるように、複数層配線構造の各配線層Ｌ１〜Ｌ５に半導体回路１１の外側を周回するようの夫々上下方向に重ねて配置された閉路を形成する閉路配線１２＿１〜１２＿６と、上下方向に隣接する配線層の前記閉路配線１２＿１〜１２＿６同士をその上下方向に接続する導電性の周回ビア１３＿１〜１３＿５とから成る。ガードリング１４は半導体回路１１を囲む壁を形成している。閉路配線１２＿１〜１２＿６は例えばその他の配線と同じアルミニウム配線材料から成る。周回ビア１３＿１〜１３＿５は例えばその他のビアと同じアルミニウム配線材料から成る。ガードリング１４の縦断面構造は図６におけるＣＤＥＦ面の断面を示す図７の通りである。ガードリング１４の製造方法は特許文献２等に記載された公知の製造方法を採用すればよい。
ダイシング領域８は、図５に例示されるように複数のテストパッド４を有する。特に制限されないが、テストパッド４はチップ形成領域１ｗの短手辺の隣のダイシング領域８に配置されている。テストパッド４からその左右にはテスト用引き出し配線６がチップ形成領域１ｗに延在される。特に制限されないが、テスト用引き出し配線６は、図５の右側のチップ形成領域１ｗにおける外部接続端子１７＿１に接続され、図５の左側のチップ形成領域１ｗにおける外部接続端子１７＿ｎに接続される。チップ形成領域１ｗにおける外部接続端子１７＿１、１７＿ｎはチップ形成領域１ｗの内部で電源配線Ｌｖｄｄ又はグランド配線Ｌｖｓｓによって導通されている。したがって、図５から明らかなように、左右一例に配置された複数のチップ形成領域には同列に配置された何れか一つのテストパッド４から電源やグランドの供給が可能になる。チップ形成領域１ｗ毎にテストパッド４から個別に電源やグランドを供給することを要しない。即ち、テストパッド４は複数個のチップ形成領域１ｗの半導体回路１１を一括して検査するために有用となる。
本実施の形態における特徴的な構造はガードリング１４を途中で分断することなくテストパッド４を所定の外部接続端子１７＿１に接続した構造である。その接続部の平面的の構成を示した図１及び図１のＡ１−Ａ１断面を示す図２のように、外部接端子１７＿１は、ガードリング１４の内側で導電性のビア１８を介して所定の最上層配線１５に導通され、ガードリングの外側で導電性のビア１９を介して前記テストパッド４から引き出されたテスト用引き出し配線６に接続される。所定の最上層配線１５、テストパッド４及びテスト用引き出し配線６は例えばアルミニウム配線材料を用いて夫々最上層の配線層に形成されている。平面視でビア１９はガードリング１４の外に位置する。即ち、ガードリング１４の外側から内側に向って凹陥した凹陥部１４Ａにテスト用引き出し配線６が入り込くようにして、外部接続端子１７＿１に上下方向に重なる位置でテスト用引き出し配線６がビア１９を介して外部接続端子１７＿１に接続する。図１及び図２において切断ラインＤよりも左側はダイシングによって切断される。テスト用引き出し配線６は途中で切断されて半導体集積回路チップ１の側面から露出されることになる。図１の状態からダイシングによりテスト用引き出し配線がチップ側面に露出した状態を図３に、そのＡ２−Ａ２断面を図４に示す。尚、テストパッド４や外部接続端子１７を除いて半導体集積回路ウェーハを覆うパッシベーション膜は図１及び図３では図示を省略してある。
外部接続端子１７は貴金属配線材料から成り、例えば金バンプとして実現されている。図８には金バンプ形成前の半導体集積回路ウェーハの一部が例示される。最上層配線１５はアルミニウムパッドとして形成されている。２１はＬ４配線層のアルミニウム配線である。２１はアルミニウム配線の表裏に形成されたＴｉＮから成るバリアメタルであり、アルミニウムの侵食による劣化を防止する。図８の状態に対して表面にアンダーバンプメタル（ＵＢＭ）２３がスパッタされ（図９）、その上にフォトレジスト３０をコーティングして（図１０）、フォトマスク３１を用いて表面を露光する（図１１）。露光後に現像を行なうことにより、未露光部に開口３２が形成される（図１２）。次いで、残ったフォトレジスト３０をマスクとして開口３２に金メッキを行い（図１３）、その後、フォトレジスト３０を除去し（図１４）、露出しているＵＢＭを除去する（図１５）。これによって外部接続端子１７を金バンプによって構成することができる。金バンプで構成された外部接続端子１７の厚さは１０〜１２μｍであり、その下の最上層配線１５や閉路配線１２＿１〜１２＿６などの配線の厚さは数１０００オングストロームとされる。上記より明らかなようにビア１８、１９も金バンプの製造の一環として形成すれば良いことがわかる。
上述のように構成された半導体集積回路ウェーハ７は、並列された複数のチップ形成領域１ｗに一つのテストパッド４から共通に信号や電源等を供給することができる。即ち、同一機能を有する所定の複数の外部接端子１７＿１，１７＿ｎは図５に例示されるように当該チップ形成領域１ｗにおいて導通されているから、ダイシング領域８を挟んで並列された複数のチップ形成領域１ｗの所定の外部接続端子１７＿１，１７＿ｎには一つのテストパッド４から共通に信号又は電源を供給することができる。したがって、ダイシング前にウェーハ状態でテストパッドに押し当てるテストプローブの端子数を削減することができ、或いは１個のチップ形成領域１ｗにおける外部端子数の増大に対してテストプローブの端子数の増大を抑えることができる。更に、外部接端子１７＿１，１７＿ｎが図５のようにチップ形成領域１ｗにおいて導通されていることはダイシング領域内に配置するテスト配線の本数と長さを縮小するように作用する。
また、上述のように構成された半導体集積回路ウェーハはガードリング１４の内側の最上層配線１５をガードリング１４の外側のテスト用引き出し配線６からガードリングで分断している。即ち、ガードリング１４を跨いだ外部接続端子１７＿１の一方にテスト用引き出し配線６が接続され他方にガードリング１４の内側の最上層配線１５が接続されるから、ガードリング１４に途中で切り欠きを形成することを要しない。したがって、ダイシングされた半導体集積回路チップ１において半導体回路１１の内部に至るテスト用引き出し配線の導電性切片６をダイシング端面等から露出させてもガードリング１４による防湿性能を劣化させることがない。図３に例示されるように露出した導電性切片６に沿って進入した水分や塩素イオンはガードリング１４によってブロックされ、その内部への侵入が阻止される。導電性切片６に接続するビア１９や外部接続端子１７＿１は金バンプで形成されているのでそれ自体腐食され難く、ガードリングの外側に位置する導伝性切片６に汚染が進行したとしても貴金属配線材料からなる導電性ビア１９及び外部接続端子１５はその影響を受けず、防湿性能は万全である。
これに対して図１６及び図１７の比較例のようにガードリング４３の切り欠き４３Ａを通してガードリング４３の外側のテスト用引き出し配線４２をガードリング４３の内側の最上層配線４０に接続した場合には、図１８及び図１９のダイシング後に露出した導電性切片４２に沿って進入した水分や塩素イオンが切り欠き４３Ａを通じてガードリング１４の内部に侵入する。これにより、ビア１８や外部接続端子１７＿１が金バンプで形成されていても、その土台を成す最上層配線４０に汚染が進行すれば、外部接続端子１７＿１と最上層配線４０の導通が不安定になり、更に腐食が広がればその他の部分にも不具合を生ずることになる。
図１に例示されるように、テスト用引き出し配線（導電性切片）６はガードリング１４の外側から内側に凹陥した凹陥部１４Ａに入り込むから、導電性ビア１９を形成しても平面視で外部接続端子１７＿１をガードリング１４の外側に拡大することを要しない。
以上本発明者によってなされた発明を実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、上記説明で長尺状のチップ形成領域の短手辺に対抗する位置のダイシング領域にテストパッドを配置した場合を一例としたが、本発明はそれに限定されず、チップ形成領域の長手辺に対抗する位置のダイシング領域に配置したテストパッドをチップ形成領域内のガードリング内部に接続する場合にも、更には両方の場合にも当然適用可能であることは言うまでもない。また、本発明を適用する外部接続端子は電源及びグランド用に限定されず、データ、アドレス、制御信号及び参照電圧など、どのような信号や電圧用のものであってもよい。
貴金属配線材料は金に限定されず白金など出会ってもよい。アルミニウム配線材料は銅配線材料やシリサイドなど、種々の配線材料を用いることが可能である。複数配線構造は５層に限定されずそれ以外の配線層数を採用可能である。
また、導電性ビア１８、１９は貴金属であることを要しない。アルミニウム配線材料を用いて形成してもよい。
１ 半導体集積回路チップ
１ｗ チップ形成領域
４ テストパッド
６ テスト用引き出し配線（導電性切片）
７ 半導体ウェーハ
８ ダイシング領域
９ 半導体集積回路ウェーハ
１１ 半導体回路
Ｌ１〜Ｌ５ 配線層
１２＿１〜１２＿６ 閉路配線
１３＿１〜１３＿５ 周回ビア
１４ ガードリング
１４Ａ 凹陥部
１５ 所定の最上層配線
１６＿１〜１６＿ｍ、１７＿１〜１７＿ｎ 外部接続端子
Ｌｖｄｄ 電源配線
Ｌｖｓｓ グランド配線
１８ 導電性のビア
１９ 導電性のビア
２０ ＴｉＮから成るバリアメタル
２１ Ｌ４配線層のアルミニウム配線
２３ アンダーバンプメタル（ＵＢＭ）
３０ フォトレジスト
３１ フォトマスク
３２ 開口
４０ 最上層配線
４２ テスト用引き出し配線
４３ ガードリング
４３Ａ 切り欠き

Claims (11)

  1. 半導体基板と、
    前記半導体基板の上方に形成され、上下に複数層配線構造を有する半導体回路と、
    前記半導体基板の上方に形成され、前記半導体回路を囲む金属製のガードリングと、
    前記半導体回路が有する前記複数層配線構造の所定の配線に接続されて表面に露出された複数の外部接続端子と、を有する半導体集積回路チップにおいて、
    前記複数の外部接続端子の内の所定の外部接端子は、前記ガードリングの内側で導電性のビアを介して前記所定の配線に導通され、前記ガードリングの外側で導電性のビアを介して導電性切片に導通され、
    前記導電性切片はテスト用引き出し配線の切片であって、ダイシングによってその切断面が露出されている配線である、半導体集積回路チップ。
  2. 請求項１において、前記外部接続端子は貴金属配線材料から成り、前記導電性切片及び前記ガードリングはアルミニウム配線材料から成る、半導体集積回路チップ。
  3. 請求項２において、前記切片はガードリングの外側から内側に向って凹陥した凹陥部に入り込んで外部接続端子に上下方向に重なる位置で導電性のビアを介して外部接続端子に接続する、半導体集積回路チップ。
  4. 請求項２において、前記導電性切片はダイシングされたダイシング領域に形成されていたテストパッドから延在されていた配線である、半導体集積回路チップ。
  5. 請求項２において、前記ガードリングは、前記複数層配線構造の各配線層に前記半導体回路の外側を周回するようの夫々上下方向に重ねて配置された閉路を形成する閉路配線と、上下方向に隣接する配線層の前記閉路配線同士をその上下方向に接続する導電性の周回ビアとから成る、半導体集積回路チップ。
  6. 半導体ウェーハ上に複数のチップ形成領域が離間して配置され、前記チップ形成領域の間はダイシング領域とされる半導体集積回路ウェーハであって、
    夫々の前記チップ形成領域は、前記半導体ウェーハの上方に形成され、上下に複数層配線構造を有する半導体回路と、前記半導体ウェーハの上方に形成され、前記半導体回路を囲む金属製のガードリングと、前記半導体回路が有する前記複数層配線構造の所定の配線に接続されて表面に露出された複数の外部接続端子と、を有し、
    前記ダイシング領域は複数のテストパッドを有し、
    夫々のチップ形成領域において前記複数の外部接続端子の内の同一機能を有する所定の複数の外部接端子は、前記ガードリングの内側で導電性のビアを介して前記所定の配線に導通され、前記ガードリングの外側で導電性のビアを介して前記テストパッドから引き出されたテスト用引き出し配線に接続されている、半導体集積回路ウェーハ。
  7. 請求項６において、前記外部接続端子は貴金属配線材料から成り、前記導電性切片及び前記ガードリングはアルミニウム配線材料から成る、半導体集積回路ウェーハ。
  8. 請求項７において、前記同一機能を有する所定の複数の外部接端子は当該チップ形成領域において導通され、
    前記半導体ウェーハ上に前記ダイシング領域を挟んで一方向に配列された３個以上の前記チップ形成領域が配置され、前記ダイシング領域に形成されている前記テスト用パッドから両側のチップ形成領域に向けてテスト引き出し配線が引き出され、引き出された前記テスト用配線はその両側のチップ形成領域の夫々に形成されている相互に同一機能を有する前記所定の外部接続端子に接続されている、半導体集積回路ウェーハ。
  9. 請求項８において、前記所定の外部接続端子は電源端子又はグランド端子である、半導体集積回路ウェーハ。
  10. 請求項７において、前記テスト用引き出し配線はガードリングの外側から内側に向って凹陥した凹陥部に入り込んで外部接続端子に上下方向に重なる位置で導電性のビアを介して外部接続端子に接続する、半導体集積回路ウェーハ。
  11. 請求項７において、前記ガードリングは、前記複数層配線構造の各配線層に前記半導体回路の外側を周回するようの夫々上下方向に重ねて配置された閉路を形成する閉路配線と、上下方向に隣接する配線層の前記閉路配線同士をその上下方向に接続する導電性の周回ビアとから成る、半導体集積回路ウェーハ。
JP2016059397A 2016-03-24 2016-03-24 半導体集積回路チップ及び半導体集積回路ウェーハ Expired - Fee Related JP6706520B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2016059397A JP6706520B2 (ja) 2016-03-24 2016-03-24 半導体集積回路チップ及び半導体集積回路ウェーハ
US15/442,207 US10026699B2 (en) 2016-03-24 2017-02-24 Integrated circuit chip and integrated circuit wafer with guard ring
CN201710177252.5A CN107230671B (zh) 2016-03-24 2017-03-23 半导体集成电路芯片以及半导体集成电路晶片

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016059397A JP6706520B2 (ja) 2016-03-24 2016-03-24 半導体集積回路チップ及び半導体集積回路ウェーハ

Publications (2)

Publication Number Publication Date
JP2017174971A true JP2017174971A (ja) 2017-09-28
JP6706520B2 JP6706520B2 (ja) 2020-06-10

Family

ID=59898175

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016059397A Expired - Fee Related JP6706520B2 (ja) 2016-03-24 2016-03-24 半導体集積回路チップ及び半導体集積回路ウェーハ

Country Status (3)

Country Link
US (1) US10026699B2 (ja)
JP (1) JP6706520B2 (ja)
CN (1) CN107230671B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110660809A (zh) * 2018-06-28 2020-01-07 西部数据技术公司 包含分支存储器裸芯模块的垂直互连的半导体装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9658281B2 (en) * 2013-10-25 2017-05-23 Taiwan Semiconductor Manufacturing Company Limited Alignment testing for tiered semiconductor structure
JP7655039B2 (ja) * 2021-03-29 2025-04-02 セイコーエプソン株式会社 集積回路装置、デバイス及び製造方法
CN113611629B (zh) * 2021-10-09 2022-01-04 成都嘉纳海威科技有限责任公司 一种芯片隔离环设计及筛片方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5399883A (en) * 1977-02-14 1978-08-31 Hitachi Ltd Manufacture of semiconductor device
JP2002208618A (ja) * 2001-01-10 2002-07-26 Rohm Co Ltd 半導体装置およびその製造方法
JPWO2004102653A1 (ja) * 2003-05-15 2006-07-13 新光電気工業株式会社 半導体装置およびインターポーザー
JP4659355B2 (ja) * 2003-12-11 2011-03-30 富士通セミコンダクター株式会社 半導体装置およびその製造方法
JP2006041236A (ja) * 2004-07-28 2006-02-09 Renesas Technology Corp 半導体装置及びその製造方法
JP4472650B2 (ja) * 2006-02-27 2010-06-02 シャープ株式会社 半導体ウェハ、半導体チップ、半導体装置、ならびにウェハテスト方法
JP5324822B2 (ja) * 2008-05-26 2013-10-23 ラピスセミコンダクタ株式会社 半導体装置
WO2010110233A1 (ja) 2009-03-24 2010-09-30 日本電気株式会社 半導体ウェハ及び半導体装置の製造方法
JP5443827B2 (ja) * 2009-05-20 2014-03-19 ルネサスエレクトロニクス株式会社 半導体装置
US20120007211A1 (en) * 2010-07-06 2012-01-12 Aleksandar Aleksov In-street die-to-die interconnects
JP2012089668A (ja) 2010-10-19 2012-05-10 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110660809A (zh) * 2018-06-28 2020-01-07 西部数据技术公司 包含分支存储器裸芯模块的垂直互连的半导体装置
CN110660809B (zh) * 2018-06-28 2023-06-16 西部数据技术公司 包含分支存储器裸芯模块的垂直互连的半导体装置

Also Published As

Publication number Publication date
JP6706520B2 (ja) 2020-06-10
US20170278805A1 (en) 2017-09-28
CN107230671A (zh) 2017-10-03
CN107230671B (zh) 2022-07-08
US10026699B2 (en) 2018-07-17

Similar Documents

Publication Publication Date Title
US10192755B2 (en) Semiconductor device and its manufacturing method
US9373591B2 (en) Semiconductor device for preventing crack in pad region and fabricating method thereof
JP5342154B2 (ja) 半導体装置の製造方法
US20130285057A1 (en) Semiconductor device
US7567484B2 (en) Method of preventing dielectric breakdown of semiconductor device and semiconductor device preventing dielectric breakdown
US20170033074A1 (en) Semiconductor device and its manufacturing method
EP3358603A1 (en) Semiconductor device and method for manufacturing same
JP2004014609A (ja) 半導体装置及びその製造方法
JP6706520B2 (ja) 半導体集積回路チップ及び半導体集積回路ウェーハ
US20200303268A1 (en) Semiconductor device including residual test pattern
JP2016092339A (ja) 半導体装置およびその製造方法
CN106558506A (zh) 半导体器件
JP2018142586A (ja) 半導体装置
JP4293563B2 (ja) 半導体装置及び半導体パッケージ
JP2006303073A (ja) 半導体装置及びその製造方法
JP2006202866A (ja) 半導体装置
US9786630B2 (en) Semiconductor device manufacturing method and semiconductor wafer
CN110223969B (zh) 具静电放电防护功能的半导体装置及静电放电的测试方法
JP2016139711A (ja) 半導体装置およびその製造方法
JP5299410B2 (ja) 半導体装置
JP2013175798A (ja) 半導体装置
JP2008112764A (ja) 半導体装置
HK1234203A1 (en) Semiconductor device manufacturing method and semiconductor wafer
JP2006108699A (ja) 半導体集積回路装置及びそのテスト方法
JP2008198946A (ja) 半導体チップおよびその製造方法ならびに半導体ウエハ

Legal Events

Date Code Title Description
RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20170331

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170420

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20170606

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190307

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20191108

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20191120

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20191122

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191220

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200422

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200518

R150 Certificate of patent or registration of utility model

Ref document number: 6706520

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees