JP2017112241A - 半導体装置 - Google Patents

Abstract

【課題】半導体装置の信頼性を向上する。
【解決手段】配線基板ＷＢに搭載された半導体チップＣＨＰ１およびパッケージ構造体ＰＫＧ１と、半導体チップＣＨＰ１を覆い、かつ、配線基板ＷＢの表面に固定され、かつ、平面視において、パッケージ構造体ＰＫＧ１とは重ならないリッドＬＤ１とを備える。このとき、リッドＬＤ１は、平面視において、半導体チップＣＨＰ１と重なる上面部ＳＵと、配線基板ＷＢの表面に固定されるフランジ部ＦＬＧと、上面部ＳＵとフランジ部ＦＬＧとを接続する傾斜部ＳＬＰとを有する。そして、配線基板ＷＢの表面から上面部ＳＵの上面までの距離は、配線基板ＷＢの表面からフランジ部ＦＬＧの上面までの距離よりも大きい。
【選択図】図３

Description

本発明は、半導体装置に関し、例えば、複数の半導体チップを有する半導体装置に適用して有効な技術に関する。

特開２００７−９５８６０号公報（特許文献１）には、複数の半導体チップを基板上に搭載し、かつ、複数の半導体チップのうちの一部の半導体チップの上面に放熱版を設ける半導体装置が記載されている。

特開２００７−９５８６０号公報

複数の半導体部品を基板上に搭載した半導体装置において、半導体部品から発生した熱を効率良く外部へ放散させるために、半導体部品に放熱板を設ける技術がある。具体的な構成例としては、例えば、基板に搭載された複数の半導体部品を覆うように放熱板を設け、この放熱板と複数の半導体部品のそれぞれとを接着材で接続する構成が考えられる。ところが、基板上に搭載される複数の半導体部品の厚さは同一とは限らず、複数の半導体部品の厚さが異なることがある。この場合、厚さの異なる複数の半導体部品全体を覆い、かつ、それぞれの半導体部品と接着材を介して接続するように放熱板を設ける場合、必然的に、半導体部品の上面と放熱板との間の隙間が大きくなるため、厚さの薄い半導体部品と放熱板とを接続する接着材の体積が大きくなる。この結果、放熱板と厚さの薄い半導体部品との間の接着材の厚さが厚くなることに起因して、厚さの薄い半導体部品で発生した熱の放熱効率が低下することになる。特に、厚さの薄い半導体部品での発熱量が大きい場合、厚さの薄い半導体部品の温度が上昇することによる誤動作などが発生しやすくなり、半導体装置の信頼性が低下するおそれがある。したがって、厚さの異なる半導体部品を覆うように放熱板を設ける半導体装置においては、半導体装置の信頼性を向上する観点から改善の検討を行なう必要がある。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態における半導体装置は、第１半導体部品を覆い、かつ、基板の表面に固定され、かつ、平面視において、第２半導体部品とは重ならない放熱部材を備える。このとき、放熱部材は、平面視において、第１半導体部品と重なる第１部分と、基板の表面に固定される第２部分と、第１部分と第２部分とを接続する接続部分とを有する。そして、基板の表面から第１部分の上面までの距離は、基板の表面から第２部分の上面までの距離と同等以上となっている。

一実施の形態によれば、半導体装置の信頼性を向上することができる。

関連技術における半導体装置の断面構造を示す図である。 関連技術における半導体装置の断面構成を示す図である。 （ａ）は、実施の形態における半導体装置の構成を示す平面図であり、（ｂ）は、図３（ａ）のＡ−Ａ線で切断した断面図である。 、図３（ｂ）の一部を拡大して示す拡大図である。 配線基板の一断面を部分的に示す断面図である。 配線基板の第１配線層に含まれる配線が、リッドと配線基板とを接着する接着材に起因して断線する様子を模式的に示す図である。 （ａ）は、配線基板とリッドと配線との平面的な位置関係を模式的に示す図であり、（ｂ）は、配線の上方には、リッドを接着する接着材の接着領域を設けないことを模式的に示す断面図である。 （ａ）は、配線基板とリッドと幅広パターンとの平面的な位置関係を模式的に示す図であり、（ｂ）は、幅広パターンの上方には、リッドを接着する接着材の接着領域を設けることが可能であることを模式的に示す断面図である。 （ａ）は、配線基板とリッドと配線との平面的な位置関係を模式的に示す図であり、（ｂ）は、配線と平面的に重ならない領域には、リッドを接着する接着材の接着領域を設けることが可能であることを模式的に示す断面図である。 （ａ）は、配線基板とリッドと配線との平面的な位置関係を模式的に示す図であり、（ｂ）は、配線と平面的に重なる領域には、リッドを接着する接着材の接着領域を設けることが可能であることを模式的に示す断面図である。 実施の形態における配線基板のレイアウト構成例を示す模式図である。 実施の形態における配線基板のレイアウト構成例を示す模式図である。 図１１に示す配線基板上にリッドを搭載した状態を示す平面図である。 接着材の塗布領域を不連続にして形成する構成例を示す平面図である。 実施の形態における半導体装置の製造工程を説明する図であり、（ａ）は、平面図であり、（ｂ）は、図１５（ａ）のＡ−Ａ線で切断した断面図である。 図１５に続く半導体装置の製造工程を説明する図であり、（ａ）は、平面図であり、（ｂ）は、図１６（ａ）のＡ−Ａ線で切断した断面図である。 図１６に続く半導体装置の製造工程を説明する図であり、（ａ）は、平面図であり、（ｂ）は、図１７（ａ）のＡ−Ａ線で切断した断面図である。 図１７に続く半導体装置の製造工程を説明する図であり、（ａ）は、平面図であり、（ｂ）は、図１８（ａ）のＡ−Ａ線で切断した断面図である。 図１８に続く半導体装置の製造工程を説明する図であり、（ａ）は、平面図であり、（ｂ）は、図１９（ａ）のＡ−Ａ線で切断した断面図である。 図１９に続く半導体装置の製造工程を説明する図であり、（ａ）は、平面図であり、（ｂ）は、図２０（ａ）のＡ−Ａ線で切断した断面図である。 図２０に続く半導体装置の製造工程を説明する図であり、（ａ）は、平面図であり、（ｂ）は、図２１（ａ）のＡ−Ａ線で切断した断面図である。 図２１に続く半導体装置の製造工程を説明する図であり、（ａ）は、平面図であり、（ｂ）は、図２２（ａ）のＡ−Ａ線で切断した断面図である。 変形例１における半導体装置の平面構成を示す平面図である。 変形例２における半導体装置の平面構成を示す平面図である。 変形例３における半導体装置の平面構成を示す平面図である。 変形例４における半導体装置の平面構成を示す平面図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。

（実施の形態）
＜改善の検討＞
まず、関連技術に存在する本発明者が新たに見出した改善の余地について図面を参照しながら説明する。ここで、本明細書でいう「関連技術」は、新規に発明者が見出した課題を有する技術であって、公知である従来技術ではないが、新規な技術的思想の前提技術（未公知技術）を意図して記載された技術である。

図１は、関連技術における半導体装置ＳＡＲ１の断面構造を示す図である。図１において、関連技術における半導体装置ＳＡＲ１は、配線基板ＷＢを有し、この配線基板ＷＢの表面に半導体チップＣＨＰ１および半導体チップＣＨＰ２が搭載されている。一方、配線基板ＷＢの裏面には、複数の半田ボールＳＢ１が搭載されている。半導体チップＣＨＰ１の表面には、複数のバンプ電極ＢＭＰ１が形成されており、これらのバンプ電極ＢＭＰ１を介して、半導体チップＣＨＰ１は、配線基板ＷＢの表面にフェイスダウン実装されている。同様に、半導体チップＣＨＰ２の表面には、複数のバンプ電極ＢＭＰ２が形成されており、これらのバンプ電極ＢＭＰ２を介して、半導体チップＣＨＰ２は、配線基板ＷＢの表面にフェイスダウン実装されている。そして、半導体チップＣＨＰ１と配線基板ＷＢとの隙間および半導体チップＣＨＰ２と配線基板ＷＢとの隙間のそれぞれには、アンダーフィルＵＦが充填されている。

関連技術において、半導体チップＣＨＰ１の厚さと半導体チップＣＨＰ２の厚さとは、例えば、略同一となっており、半導体チップＣＨＰ１の裏面から半導体チップＣＨＰ２の裏面にわたって放熱部材として機能するリッドＬＤが搭載されている。このリッドＬＤと半導体チップＣＨＰ１とは、接着材ＡＤＨ２で接着されており、同様に、リッドＬＤと半導体チップＣＨＰ２とは、接着材ＡＤＨ２で接着されている。一方、リッドＬＤは、接着材ＡＤＨ１を介して、配線基板ＷＢと接着している。

ここで、例えば、半導体チップＣＨＰ１には、中央演算処理部（ＣＰＵ）を含むマイクロコンピュータが形成されており、半導体チップＣＨＰ２には、不揮発性メモリが形成されている。このとき、半導体チップＣＨＰ１に形成されている中央演算処理部によって、半導体チップＣＨＰ２に形成されている不揮発性メモリが制御される。なお、中央演算処理部は、論理回路を含むデジタル回路から構成されているため、半導体チップＣＨＰ１は、同期を取るための発振器も備えている。一方、不揮発性メモリにおいても、書き込み動作や消去動作を行なうために同期を取る必要があるため、半導体チップＣＨＰ２も発振器を備えている。特に、不揮発性メモリに使用される発振器の発振精度は、高精度が要求されるため、半導体チップＣＨＰ２に形成されている発振器の発振精度は、半導体チップＣＨＰ１に形成されている発振器の発振精度よりも高くなっている。

このように構成されている関連技術において、本発明者が検討したところ、以下に示す改善の余地が存在することが判明したので、この改善の余地について説明する。例えば、図１に示すように、関連技術において、不揮発性メモリが形成されている半導体チップＣＨＰ２は、配線基板ＷＢ上にベアチップ実装されている。この場合、例えば、配線基板ＷＢの線膨張率と半導体チップＣＨＰ２の線膨張率との相違によって、半導体チップＣＨＰ２に応力が加わりやすい。特に、配線基板ＷＢ上に半導体チップＣＨＰ２がベアチップ実装されていると、半導体チップＣＨＰ２に加わる応力が大きくなる。特に、半導体チップＣＨＰ２には、不揮発性メモリも書き込み動作や消去動作のタイミングを取るためのクロックを生成する高精度な発振器が形成されているが、半導体チップＣＨＰ２に加わる応力によって、この発振器の発振精度が低下するのである。このように発振器の発振精度が低下すると、書き込み動作や消去動作を正常に実施することが困難となり、不揮発性メモリの動作不良を招くおそれがある。すなわち、不揮発性メモリが形成されている半導体チップＣＨＰ２では、半導体チップＣＨＰ２に加わる応力によって、不揮発性メモリの動作不良が顕在化しやすいのである。

一方、中央演算処理部が形成されている半導体チップＣＨＰ１も、配線基板ＷＢ上にベアチップ実装されており、かつ、半導体チップＣＨＰ１に発振器が形成されているため、半導体チップＣＨＰ２と同様に、半導体チップＣＨＰ１に加わる応力が問題となる可能性があるが、半導体チップＣＨＰ１では、半導体チップＣＨＰ２に比べて、応力に起因する動作不良の問題は顕在化しないのである。なぜなら、半導体チップＣＨＰ１に形成されている発振器に要求される発振精度は、半導体チップＣＨＰ２に形成されている発振器に要求される発振精度に比べて緩いからである。つまり、半導体チップＣＨＰ１では、半導体チップＣＨＰ１に加わる応力によって、中央演算処理部などの動作不良が引き起こされにくく、半導体チップＣＨＰ２での不揮発性メモリの動作不良に比べて問題点として顕在化しないのである。したがって、図１に示す関連技術における半導体装置ＳＡＲ１では、特に、不揮発性メモリが形成されている半導体チップＣＨＰ２に加わる応力が問題となる。

そこで、図２に示す半導体装置ＳＡＲ２の構成が検討されている。図２は、関連技術における半導体装置ＳＡＲ２の断面構成を示す図である。図２に示す半導体装置ＳＡＲ２において、図１に示す半導体装置ＳＡＲ１との主な相違点は、半導体チップＣＨＰ２が配線基板ＷＢにベアチップ実装されているのではなく、図２に示すように、半導体チップＣＨＰ２を含むパッケージ構造体ＰＫＧ１を配線基板ＷＢ上に搭載している点である。すなわち、図２に示す半導体装置ＳＡＲ２では、半導体チップＣＨＰ２を封止したパッケージ構造体ＰＫＧ１を配線基板ＷＢ上に搭載している。具体的には、図２に示すように、パッケージ構造体ＰＫＧ１の裏面には、複数の半田ボールＳＢ２が搭載されており、これらの半田ボールＳＢ２を介して、配線基板ＷＢ上にパッケージ構造体ＰＫＧ１が搭載されている。そして、パッケージ構造体ＰＫＧ１と配線基板ＷＢとの隙間には、アンダーフィルＵＦが充填されている。このように構成されている半導体装置ＳＡＲ２によれば、配線基板ＷＢ上に半導体チップＣＨＰ２がベアチップ実装されているのではなく、パッケージ構造体ＰＫＧ１に封止された状態で、パッケージ構造体ＰＫＧ１が配線基板ＷＢ上に搭載されていることになる。この結果、配線基板ＷＢの変形に伴う応力が半導体チップＣＨＰ２に加わることを抑制することができる。すなわち、不揮発性メモリが形成されている半導体チップＣＨＰ２は、パッケージ構造体ＰＫＧ１内に封止されており、配線基板ＷＢと直接接触していないため、半導体チップＣＨＰ２は、配線基板ＷＢの変形に伴う応力の影響を受けにくくなるのである。このことから、図２に示す半導体装置ＳＡＲ２によれば、半導体チップＣＨＰ２に加わる応力を緩和できる結果、半導体チップＣＨＰ２に形成されている発振器の発振精度を高精度に維持でき、これによって、不揮発性メモリの動作不良を抑制できる。

このように、図２に示す半導体装置ＳＡＲ２では、半導体チップＣＨＰ２に加わる応力に起因する不揮発性メモリの動作不良を抑制できる一方、図１に示す半導体装置ＳＡＲ１では、顕在化しなかった新たな改善の余地が存在することを本発明者は見出したので、以下では、この点について説明することにする。

すなわち、図２に示すように、半導体装置ＳＡＲ２では、パッケージ構造体ＰＫＧ１を配線基板ＷＢ上に搭載することになるが、パッケージ構造体ＰＫＧ１は、半導体チップＣＨＰ２を封止した構造であるため、必然的に、パッケージ構造体ＰＫＧ１の厚さは、半導体チップＣＨＰ２の厚さよりも厚くなる。そして、半導体チップＣＨＰ１の厚さと半導体チップＣＨＰ２の厚さとが略同一であることを考慮すると、パッケージ構造体ＰＫＧ１の厚さは、半導体チップＣＨＰ１の厚さよりも厚くなることになる。この結果、図２に示すように、半導体チップＣＨＰ１の上面からパッケージ構造体ＰＫＧ１の上面にわたって放熱部材として機能するリッドＬＤを配置すると、パッケージ構造体ＰＫＧ１の厚さが半導体チップＣＨＰ１の厚さよりも厚くなることに起因して、厚さの薄い半導体チップＣＨＰ１の上面とリッドＬＤとの間の隙間が大きくなる。このことは、半導体チップＣＨＰ１の上面とリッドＬＤとの間に充填される接着材ＡＤＨ２の厚さが厚くなることを意味する。

ここで、半導体チップＣＨＰ１には、中央演算処理部を含むマイクロコンピュータが形成されているが、中央演算処理部の動作時において、半導体チップＣＨＰ１からの発熱量は大きくなる。したがって、半導体チップＣＨＰ１から効率良く熱を放散させないと、半導体チップＣＨＰ１の内部に熱が蓄積されて、半導体チップＣＨＰ１の温度が上昇することになる。この場合、半導体チップＣＨＰ１の温度上昇によって半導体チップＣＨＰ１に形成されている回路が誤動作するおそれがある。つまり、中央演算処理部が形成されている半導体チップＣＨＰ１では、不揮発性メモリが形成されている半導体チップＣＨＰ２よりも発熱量が大きい。すなわち、中央演算処理部が形成されている半導体チップＣＨＰ１は、不揮発性メモリが形成されている半導体チップＣＨＰ２に比べて、応力に対するマージンは大きい一方、発熱に対するマージンは少ないのである。この結果、図２に示す半導体装置ＳＡＲ２では、半導体チップＣＨＰ１の上面とリッドＬＤとを接着する接着材ＡＤＨ２の厚さが厚くなることに起因して、発熱量の大きい半導体チップＣＨＰ１からの放熱効率が低下することになるのである。なぜなら、接着材ＡＤＨ２の熱伝導率は必ずしも良好とはいえないため、放熱効率を向上する観点からは、接着材ＡＤＨ２の厚さをできるだけ薄くして、熱伝導率の高い金属材料から構成されるリッドＬＤと半導体チップＣＨＰ１との距離を小さくすることが望ましいからである。したがって、図２に示す半導体装置ＳＡＲ２では、応力に対するマージンの少ない不揮発性メモリが形成されている半導体チップＣＨＰ２に対する配線基板ＷＢからの応力の影響を低減できる一方、発熱に対するマージンの少ない中央演算処理部が形成されている半導体チップＣＨＰ１に対する放熱効率が低下する点が改善の余地として顕在化するのである。以上のことから、応力に対するマージンの少ない不揮発性メモリが形成されている半導体チップＣＨＰ２に対する配線基板ＷＢからの応力の影響を低減でき、かつ、発熱に対するマージンの少ない中央演算処理部が形成されている半導体チップＣＨＰ１に対する放熱効率を向上できる半導体装置の構造が望まれることになる。

そこで、本実施の形態では、応力に対するマージンの少ない不揮発性メモリが形成されている半導体チップＣＨＰ２に対する配線基板ＷＢからの応力の影響を低減でき、かつ、発熱に対するマージンの少ない中央演算処理部が形成されている半導体チップＣＨＰ１に対する放熱効率を向上できる工夫を施している。以下に、この工夫を施した本実施の形態における技術的思想について説明することにする。

＜半導体装置の構成＞
図３は、本実施の形態における半導体装置の構成を示す図である。特に、図３（ａ）は、本実施の形態における半導体装置の構成を示す平面図であり、図３（ｂ）は、図３（ａ）のＡ−Ａ線で切断した断面図である。

まず、図３（ａ）において、本実施の形態における半導体装置ＳＡ１は、矩形形状の配線基板ＷＢを有し、この配線基板ＷＢの表面に、放熱部材として機能する金属部材からなるリッドＬＤ１と、パッケージ構造体ＰＫＧ１とが平面的に重ならないように配置されている。そして、例えば、リッドＬＤ１はＬ字形状をしている一方、パッケージ構造体ＰＫＧ１は矩形形状をしており、リッドＬＤ１の平面積は、パッケージ構造体ＰＫＧ１の平面積よりも大きくなっている。これにより、放熱部材として機能するリッドＬＤ１の放熱効率を向上することができる。

図３（ａ）に示すように、このリッドＬＤ１は、上面部ＳＵと、傾斜部ＳＬＰと、フランジ部ＦＬＧとを有し、フランジ部ＦＬＧと配線基板ＷＢの表面とが密着しており、傾斜部ＳＬＰは、フランジ部ＦＬＧと上面部ＳＵとを接続する機能を有している。

一方、図３（ａ）に示すように、パッケージ構造体ＰＫＧ１の内部には、例えば、矩形形状をした半導体チップＣＨＰ２が封止されている。また、パッケージ構造体ＰＫＧ１の周囲を囲むようにアンダーフィルＵＦ２が形成されており、これによって、パッケージ構造体ＰＫＧ１と配線基板ＷＢとの接続信頼性を向上することができる。

続いて、図３（ｂ）において、配線基板ＷＢの表面の第１領域には、半導体チップＣＨＰ１が搭載されている一方、配線基板ＷＢの表面の第１領域とは異なる第２領域には、パッケージ構造体ＰＫＧ１が搭載されている。このとき、半導体チップＣＨＰ１の下面には、複数のバンプ電極ＢＭＰ１が形成されており、半導体チップＣＨＰ１は、複数のバンプ電極ＢＭＰ１を介して配線基板ＷＢの表面にベアチップ実装されている。そして、複数のバンプ電極ＢＭＰ１の隙間を充填するように、半導体チップＣＨＰ１と配線基板ＷＢとの間にアンダーフィルＵＦ１が形成されている。これに対し、パッケージ構造体ＰＫＧ１の下面には、複数の半田ボールＳＢ２が形成されており、パッケージ構造体ＰＫＧ１は、複数の半田ボールＳＢ２を介して配線基板ＷＢの表面に実装されている。そして、複数の半田ボールＳＢ２の隙間を充填するように、パッケージ構造体ＰＫＧ１と配線基板ＷＢとの間にアンダーフィルＵＦ２が形成されている。なお、配線基板ＷＢの裏面には、複数の半田ボールＳＢ１が搭載されている。

次に、図３（ｂ）に示すように、半導体チップＣＨＰ１を覆い、かつ、配線基板ＷＢの表面に固定され、かつ、平面視において、パッケージ構造体ＰＫＧ１とは重ならないように金属部材からなるリッドＬＤ１が配置されている。このリッドＬＤ１は、例えば、接着材ＡＤＨ１によって配線基板ＷＢに固定されている。また、半導体チップＣＨＰ１の上面とリッドＬＤ１との間には接着材ＡＤＨ２が介在しており、この接着材ＡＤＨ２によって、リッドＬＤ１は、半導体チップＣＨＰ１と接着している。

このリッドＬＤ１は、図３（ｂ）に示すように、半導体チップＣＨＰ１と重なる上面部ＳＵと、配線基板ＷＢの表面に固定されるフランジ部ＦＬＧと、上面部ＳＵとフランジ部ＦＬＧとを接続する傾斜部ＳＬＰとを有する。そして、本実施の形態における半導体装置ＳＡ１においては、図３（ｂ）に示すように、配線基板ＷＢの表面からリッドＬＤ１の上面部ＳＵの上面までの距離が、配線基板ＷＢの表面からリッドＬＤ１のフランジ部ＦＬＧの上面までの距離よりも大きくなっている。

さらに、本実施の形態における半導体装置ＳＡ１において、例えば、図３（ｂ）に示すように、リッドＬＤ１のフランジ部ＦＬＧは、配線基板ＷＢの表面との間に接着材ＡＤＨ１が介在する接着部位と、配線基板ＷＢの表面との間に接着材ＡＤＨ１が介在しない非接着部位とを有する。

また、図３（ｂ）に示すように、本実施の形態における半導体装置ＳＡ１では、半導体チップＣＨＰ１の厚さは、パッケージ構造体ＰＫＧ１の厚さよりも薄くなっている。言い換えれば、パッケージ構造体ＰＫＧ１の厚さは、半導体チップＣＨＰ１の厚さよりも厚くなっている。これに対し、リッドＬＤ１の上面部ＳＵの高さは、パッケージ構造体ＰＫＧ１の上面の高さよりも高くなっている。言い換えれば、パッケージ構造体ＰＫＧ１の上面の高さは、リッドＬＤ１の上面部ＳＵの高さよりも低くなっている。

次に、図３（ｂ）に示す半導体チップＣＨＰ１には、中央演算処理回路（中央演算処理部）を含むマイクロコンピュータが形成されている。すなわち、本実施の形態における半導体チップＣＨＰ１は、ＳＯＣ（System On Chip）となっている。一方、パッケージ構造体ＰＫＧ１の内部には、半導体チップＣＨＰ２（図３（ａ）参照）が存在し、この半導体チップＣＨＰ２には、不揮発性記憶回路を構成する不揮発性メモリが形成されている。そして、本実施の形態における半導体装置ＳＡ１では、半導体チップＣＨＰ１とパッケージ構造体ＰＫＧ１の内部に存在する半導体チップＣＨＰ２とは、互いに電気的に接続されており、半導体チップＣＨＰ１に形成されている中央演算処理部によって、半導体チップＣＨＰ２に形成されている不揮発性メモリが制御されるように構成されている。特に、中央演算処理部および不揮発性メモリは、デジタル回路であり、動作の基準となるクロック信号が必要となるため、中央演算処理部が形成されている半導体チップＣＨＰ１と、不揮発性メモリが形成されている半導体チップＣＨＰ２の両方には、発振器が形成されている。特に、不揮発性メモリの動作には、高精度のクロック信号が必要とされるため、半導体チップＣＨＰ２に形成されている発振器の発振精度は、半導体チップＣＨＰ１に形成されている発振器の発振精度よりも高精度になっている。

以上のようにして、本実施の形態における半導体装置ＳＡ１が構成されている。この半導体装置ＳＡ１の概略構成を簡単にまとめると、以下のようになる。すなわち、本実施の形態における半導体装置ＳＡ１は、表面を有する配線基板ＷＢと、配線基板ＷＢの表面の第１領域に搭載された半導体チップＣＨＰ１と、配線基板ＷＢの表面の第２領域に搭載されたパッケージ構造体ＰＫＧ１と、半導体チップＣＨＰ１を覆い、かつ、配線基板ＷＢの表面に固定され、かつ、平面視において、パッケージ構造体ＰＫＧ１とは重ならないリッドＬＤ１とを備える。このとき、リッドＬＤ１は、平面視において、半導体チップＣＨＰ１と重なる上面部ＳＵと、配線基板の表面に固定されるフランジ部ＦＬＧと、上面部ＳＵとフランジ部ＦＬＧとを接続する傾斜部ＳＬＰとを有する。

ここで、半導体チップＣＨＰ１および半導体チップＣＨＰ２は、半導体部品であり、かつ、リッドＬＤ１は放熱部材である。このことから、半導体装置ＳＡ１は、表面を有する基板（配線基板ＷＢ）と、基板の表面の第１領域に搭載された第１半導体部品（半導体チップＣＨＰ１）と、基板の表面の第２領域に搭載された第２半導体部品（半導体チップＣＨＰ２）と、第１半導体部品を覆い、かつ、基板の表面に固定され、かつ、平面視において、第２半導体部品とは重ならない放熱部材（リッドＬＤ１）とを備える。そして、放熱部材は、平面視において、前記第１半導体部品と重なる第１部分（上面部ＳＵ）と、基板の表面に固定される第２部分（フランジ部ＦＬＧ）と、第１部分と第２部分とを接続する接続部分（傾斜部ＳＬＰ）とを有するということもできる。

＜実施の形態における特徴＞
次に、本実施の形態における特徴点について説明する。本実施の形態１における第１特徴点は、例えば、図３（ａ）および図３（ｂ）に示すように、配線基板ＷＢ上に半導体チップＣＨＰ１とパッケージ構造体ＰＫＧ１とが搭載されていることを前提として、半導体チップＣＨＰ１を覆い、かつ、配線基板ＷＢの表面に固定され、かつ、平面視において、パッケージ構造体ＰＫＧ１とは重ならないリッドＬＤ１が設けられている点にある。

これにより、まず、不揮発性メモリが形成されている半導体チップＣＨＰ２は、配線基板ＷＢ上にベアチップ実装されているのではなく、パッケージ構造体ＰＫＧ１で封止された状態で、配線基板ＷＢ上に搭載されている。したがって、本実施の形態における半導体装置ＳＡ１によれば、配線基板ＷＢの変形に伴う応力が半導体チップＣＨＰ２に加わることを抑制することができる。すなわち、不揮発性メモリが形成されている半導体チップＣＨＰ２は、パッケージ構造体ＰＫＧ１内に封止されており、配線基板ＷＢと直接接触していないため、半導体チップＣＨＰ２は、配線基板ＷＢの変形に伴う応力の影響を受けにくくなるのである。このことから、図３（ａ）および図３（ｂ）に示す本実施の形態における半導体装置ＳＡ１によれば、半導体チップＣＨＰ２に加わる応力を緩和できる結果、半導体チップＣＨＰ２に形成されている発振器の発振精度を高精度に維持でき、これによって、不揮発性メモリの動作不良を抑制できる。

さらに、本実施の形態における第１特徴点によれば、図３（ａ）および図３（ｂ）に示すように、リッドＬＤ１は、半導体チップＣＨＰ１を覆うように形成されている一方、平面視において、パッケージ構造体ＰＫＧ１とは重ならないように配置されている。この結果、本実施の形態における第１特徴点によれば、発熱量の大きい中央演算処理部が形成された半導体チップＣＨＰ１からの放熱効率を向上することができる。このため、本実施の形態における第１特徴点によれば、半導体チップＣＨＰ１の温度上昇に起因する回路の誤動作を抑制することができ、これによって、半導体装置ＳＡ１の信頼性を向上することができる。すなわち、本実施の形態では、不揮発性メモリが形成されている半導体チップＣＨＰ２に加わる応力を緩和するため、半導体チップＣＨＰ２をパッケージ構造体ＰＫＧ１内に封止した状態で、配線基板ＷＢ上にパッケージ構造体ＰＫＧ１を搭載している。このため、必然的に、本実施の形態における半導体装置ＳＡ１では、パッケージ構造体ＰＫＧ１の厚さが、中央演算処理部が形成されている半導体チップＣＨＰ１の厚さよりも厚くなる。このことから、例えば、図２に示す関連技術のように、半導体チップＣＨＰ１とパッケージ構造体ＰＫＧ１にわたってリッドＬＤを配置すると、厚さの薄い半導体チップＣＨＰ１とリッドＬＤとの間の隙間が大きくなり、この隙間に充填される熱伝導率の低い接着材ＡＤＨ２の厚さも厚くなる。この結果、図２に示す関連技術のように、厚さの異なる半導体チップＣＨＰ１とパッケージ構造体ＰＫＧ１とにわたって平板状のリッドＬＤを配置する構成では、半導体チップＣＨＰ１からの放熱効率が低下する。この場合、半導体チップＣＨＰ１の温度が上昇して、半導体チップＣＨＰ１に形成されている回路が誤動作する可能性が高まる。特に、半導体チップＣＨＰ１に発熱量の大きな中央処理演算部が形成されている場合には、回路の誤動作が顕在化しやすくなると考えられる。

これに対し、図３（ａ）および図３（ｂ）に示す本実施の形態における半導体装置ＳＡ１では、半導体チップＣＨＰ１を覆い、かつ、配線基板ＷＢの表面に固定され、かつ、平面視において、パッケージ構造体ＰＫＧ１とは重ならないリッドＬＤ１が設けられている（第１特徴点）。これにより、本実施の形態によれば、リッドＬＤ１がパッケージ構造体ＰＫＧ１を覆う必要がないことから、パッケージ構造体ＰＫＧ１の厚さに関係なく、半導体チップＣＨＰ１との隙間が小さくなるように、半導体チップＣＨＰ１をリッドＬＤ１で覆うように構成することができる。このことは、半導体チップＣＨＰ１とリッドＬＤ１とを接着する熱伝導率の低い接着材ＡＤＨ２の厚さを薄くすることができることを意味する。言い換えれば、半導体チップＣＨＰ１と熱伝導率の高い金属部材から構成されるリッドＬＤ１とを近接させることができることを意味し、これによって、半導体チップＣＨＰ１で発生した熱をリッドＬＤ１から効率良く放散させることができることになる。

このように本実施の形態における第１特徴点によれば、半導体チップＣＨＰ１だけを覆うようにリッドＬＤ１を配置しているため、パッケージ構造体ＰＫＧ１の厚さに左右されることなく、半導体チップＣＨＰ１にできるだけ密着するように、熱伝導率の高いリッドＬＤ１を配置することができることから、半導体チップＣＨＰ１からの放熱効率を向上することができる。以上のことから、本実施の形態における半導体装置ＳＡ１によれば、半導体チップＣＨＰ２に加わる応力を緩和できるとともに、半導体チップＣＨＰ１からの放熱効率も向上することができる。このため、本実施の形態によれば、半導体チップＣＨＰ２に形成されている不揮発性メモリの動作不良を抑制しながら、半導体チップＣＨＰ１に形成されている回路の誤動作を抑制でき、これによって、半導体装置ＳＡ１の信頼性を向上することができるという顕著な効果を得ることができる。

続いて、本実施の形態における第２特徴点は、例えば，図３（ｂ）に示すように、リッドＬＤ１が上面部ＳＵとフランジ部ＦＬＧと傾斜部ＳＬＰを有している点にある。具体的に、リッドＬＤ１は、半導体チップＣＨＰ１上に配置される上面部ＳＵと、配線基板ＷＢの表面に固定されるフランジ部ＦＬＧと、上面部ＳＵとフランジ部ＦＬＧとを接続する傾斜部ＳＬＰとを有している。これにより、本実施の形態における第２特徴点によって、配線基板ＷＢの表面から上面部ＳＵの上面までの距離が、配線基板ＷＢの表面からフランジ部ＦＬＧの上面までの距離よりも大きくなる構造が実現される。

この結果、本実施の形態における第２特徴点によれば、以下に示す利点を得ることができる。例えば、リッドＬＤ１が上面部ＳＵとフランジ部ＦＬＧと傾斜部ＳＬＰから構成されていることにより、リッドＬＤ１の剛性を向上することができる。すなわち、本実施の形態における第２特徴点によれば、リッドＬＤ１を平板形状とするのではなく、上面部ＳＵとフランジ部ＦＬＧと傾斜部（テーパ形状）ＳＬＰとを有する剛性の高い構造が実現される。この結果、半導体装置ＳＡ１に大きな熱負荷が加わる場合であっても、配線基板ＷＢの反りを抑制することができる。つまり、本実施の形態における半導体装置ＳＡ１によれば、剛性の高いリッドＬＤ１が配線基板ＷＢに固定されているため、配線基板ＷＢで反りが発生しようとしても、剛性の高いリッドＬＤ１で抑制できる結果、半導体装置ＳＡ１の信頼性を向上することができるのである。

次に、本実施の形態における第２特徴点によれば、図３（ｂ）に示すように、リッドＬＤ１のフランジ部ＦＬＧが配線基板ＷＢに近接するため、リッドＬＤ１のフランジ部ＦＬＧと配線基板ＷＢの表面との間の隙間（スペース）を小さくすることができる。このことは、リッドＬＤ１のフランジ部ＦＬＧと配線基板ＷＢの表面とを接着する接着材ＡＤＨ１の塗布量を小さくできることを意味する。

この点に関し、例えば、図２の関連技術に示すような平板状のリッドＬＤを使用する場合、必然的に平板状のリッドＬＤと配線基板ＷＢの表面との間の隙間が大きくなり、この隙間に充填される接着材ＡＤＨ１の塗布量が多くなる。接着材ＡＤＨ１の塗布量が多くなるということは、接着材ＡＤＨ１の塗布領域を確保する必要があることを意味し、これによって、接着材ＡＤＨ１の塗布領域というデッドスペースが大きくなり、この結果、半導体装置ＳＡＲ２のサイズが大きくなる。

これに対し、本実施の形態における第２特徴点によれば、リッドＬＤ１のフランジ部ＦＬＧと配線基板ＷＢの表面との間の隙間を小さくすることができるため、リッドＬＤ１のフランジ部ＦＬＧと配線基板ＷＢの表面とを接着する接着材ＡＤＨ１の塗布量を小さくできることになる。このことは、本実施の形態における第２特徴点によれば、接着材ＡＤＨ１の塗布領域を小さくすることができることを意味し、これによって、半導体装置ＳＡ１の小型化を図ることができる。

さらに、リッドＬＤ１のフランジ部ＦＬＧと配線基板ＷＢの表面との間の隙間を小さくすることができることによって、以下に示す利点も得ることができる。すなわち、一般的に、接着材ＡＤＨ１は、金属部材に比べて熱抵抗が高い。したがって、放熱効率を向上する観点からは、リッドＬＤ１のフランジ部ＦＬＧと配線基板ＷＢの表面との間の隙間に充填される接着材ＡＤＨ１の厚さは薄い方が望ましい。例えば、図２の関連技術に示すような平板状のリッドＬＤを使用する場合、必然的に平板状のリッドＬＤと配線基板ＷＢの表面との間の隙間が大きくなり、この隙間に充填される接着材ＡＤＨ１の厚さも厚くなる。このとき、平板状のリッドＬＤを使用する場合、半導体チップＣＨＰ１で発生した熱は、金属部材からなるリッドＬＤに伝わって放散される。ただし、リッドＬＤと配線基板ＷＢとを接着している熱抵抗の大きな接着材ＡＤＨ１の厚さが厚いことから、リッドＬＤに伝わった熱は、配線基板ＷＢには伝わりにくい。すなわち、図２の関連技術に示すような平板状のリッドＬＤでは、リッドＬＤに伝わった熱の放熱経路として、配線基板ＷＢへの放散経路は充分機能しないことになる。つまり、図２に示す関連技術では、主に、リッドＬＤから先の放熱経路は、空気を介した放熱経路に限定されることになり、半導体装置ＳＡＲ２から外部環境への放熱効率を向上する観点から改善の余地が存在する。

これに対し、本実施の形態では、リッドＬＤ１のフランジ部ＦＬＧと配線基板ＷＢの表面との間の隙間を小さくすることができることから、リッドＬＤ１のフランジ部ＦＬＧと配線基板ＷＢの表面との間の隙間に充填される熱抵抗の大きな接着材ＡＤＨ１の厚さは薄くなる。したがって、本実施の形態における半導体装置ＳＡ１によれば、リッドＬＤ１に伝わった熱の放熱経路として、配線基板ＷＢへの放散経路も充分に機能することになる。つまり、本実施の形態では、リッドＬＤ１から先の放熱経路は、空気を介した放熱経路に限定されるものではなく、配線基板ＷＢへの放散経路も半導体チップＣＨＰ１で発生した熱を放散させるために有効に寄与することになる。このことから、本実施の形態における第２特徴点によれば、配線基板ＷＢへの放散経路を充分に活用する構成が実現されることになり、これによって、半導体装置ＳＡ１から外部環境への放熱効率を向上できる。

次に、本実施の形態における第３特徴点について説明する。図４は、図３（ｂ）の一部を拡大して示す拡大図である。例えば、図４において、本実施の形態における第３特徴点は、リッドＬＤ１のフランジ部ＦＬＧと配線基板ＷＢと接着する接着材ＡＤＨ１と、リッドＬＤ１の上面部ＳＵと半導体チップＣＨＰ１とを接着する接着材ＡＤＨ２とが異なる材料から構成されている点にある。リッドＬＤ１のフランジ部ＦＬＧと配線基板ＷＢと接着する接着材ＡＤＨ１には、フランジ部ＦＬＧと配線基板ＷＢとを確実に固定する機能が優先される。一方、リッドＬＤ１の上面部ＳＵと半導体チップＣＨＰ１とを接着する接着材ＡＤＨ２には、接着材ＡＤＨ２を介した半導体チップＣＨＰ１からリッドＬＤ１への放熱効率を向上する機能が優先される。したがって、接着材ＡＤＨ１と接着材ＡＤＨ２とを異なる材料から構成するという本実施の形態における第３特徴点によれば、接着材ＡＤＨ１の材料として、材料強度の高い材料を使用することができるとともに、接着材ＡＤＨ２の材料として、熱伝導率の高い材料を使用することができる。つまり、本実施の形態における第３特徴点によれば、優先される用途に応じて材料を選択できる利点が得られる。例えば、リッドＬＤ１のフランジ部ＦＬＧと配線基板ＷＢと接着する接着材ＡＤＨ１としては、エポキシ樹脂を主成分とする熱硬化性樹脂を使用することができ、さらには、材料強度を強化するために、この熱硬化性樹脂に酸化シリコンを含有するフィラーを配合することができる。一方、リッドＬＤ１の上面部ＳＵと半導体チップＣＨＰ１とを接着する接着材ＡＤＨ２としては、シリコーン樹脂を主成分とするゴム状樹脂を使用することができ、さらに、熱伝導率を高くするために、金属や金属酸化物を含むフィラーを配合することができる。なお、接着材ＡＤＨ１においても、フィラーの成分に熱伝導率を向上するための金属や金属酸化物を含んでいてもよい。なぜなら、本実施の形態では、リッドＬＤ１のフランジ部ＦＬＧから配線基板ＷＢへの放熱経路も重要視しており、上述した第２特徴点による接着材ＡＤＨ１の薄厚化とともに、接着材ＡＤＨ１自体の熱伝導率の向上も図ることの相乗効果によって、フランジ部ＦＬＧから配線基板ＷＢへの放熱効率を向上できると考えられるからである。したがって、接着材ＡＤＨ１としては、材料強度の向上の観点からの酸化シリコンを含有するフィラーを配合するとともに、熱伝導率の向上の観点から金属や金属酸化物を含むフィラーも配合することが望ましい。

続いて、本実施の形態における第４特徴点について説明する。本実施の形態における第４特徴点は、例えば、図３に示すように、半導体チップＣＨＰ１と配線基板ＷＢとの間の隙間に充填されるアンダーフィルＵＦ１と、パッケージ構造体ＰＫＧ１と配線基板ＷＢとの間の隙間に充填されるアンダーフィルＵＦ２とが異なる材料から構成されている点にある。これにより、半導体チップＣＨＰ１およびパッケージ構造体ＰＫＧ１のそれぞれの実装信頼性を向上することができる。この結果、本実施の形態における半導体装置ＳＡ１全体の信頼性を向上することができる。

例えば、配線基板ＷＢと半導体チップＣＨＰ１との間に充填されるアンダーフィルＵＦ１は、半導体チップＣＨＰ１の実装信頼性を向上する機能を有する。すなわち、配線基板ＷＢと半導体チップＣＨＰ１は異なる材料から構成されているため、配線基板ＷＢの線膨張係数と半導体チップＣＨＰ１の線膨張係数とは相違する。したがって、対策を施さないと、線膨張係数の差に起因して、配線基板ＷＢおよび半導体チップＣＨＰ１に反りが発生したり、バンプ電極ＢＭＰ１が剥離してしまい、実装不良を引き起こすことが懸念される。このため、配線基板ＷＢの線膨張係数と半導体チップＣＨＰ１の線膨張係数との差分に応じた専用のアンダーフィルＵＦ１を配線基板ＷＢと半導体チップＣＨＰ１との間の隙間に充填することにより、反りやバンプ電極ＢＭＰ１の剥離を抑制することができる。

同様に、配線基板ＷＢとパッケージ構造体ＰＫＧ１との間に充填されるアンダーフィルＵＦ２は、パッケージ構造体ＰＫＧ１の実装信頼性を向上する機能を有する。すなわち、配線基板ＷＢとパッケージ構造体ＰＫＧ１は異なる材料から構成されているため、配線基板ＷＢの線膨張係数とパッケージ構造体ＰＫＧ１の線膨張係数とは相違する。したがって、対策を施さないと、線膨張係数の差に起因して、配線基板ＷＢおよびパッケージ構造体ＰＫＧ１に反りが発生したり、半田ボールＳＢ２が剥離してしまい、実装不良を引き起こすことが懸念される。このため、配線基板ＷＢの線膨張係数とパッケージ構造体ＰＫＧ１の線膨張係数との差分に応じた専用のアンダーフィルＵＦ２を配線基板ＷＢとパッケージ構造体ＰＫＧ１との間の隙間に充填することにより、反りや半田ボールＳＢ２の剥離を抑制することができる。

ここで、半導体チップＣＨＰ１の材料とパッケージ構造体ＰＫＧ１の材料とは異なる。したがって、配線基板ＷＢと半導体チップＣＨＰ１との間の隙間に充填されるアンダーフィルＵＦ１と、配線基板ＷＢとパッケージ構造体ＰＫＧ１との間の隙間に充填されるアンダーフィルＵＦ２とを異なる材料から構成することができる。

例えば、車載向けの半導体装置ＳＡ１にように、高品質が要求される半導体装置ＳＡ１では、アンダーフィルＵＦ１とアンダーフィルＵＦ２とを異なる材料から構成することができる。これにより、配線基板ＷＢと半導体チップＣＨＰ１との間の隙間に充填されるアンダーフィルＵＦ１として、半導体チップＣＨＰ１と配線基板ＷＢとの実装信頼性を最適にする材料を選択することができる。同様に、配線基板ＷＢとパッケージ構造体ＰＫＧ１との間の隙間に充填されるアンダーフィルＵＦ２として、パッケージ構造体ＰＫＧ１と配線基板ＷＢとの実装信頼性を最適にする材料を選択することができる。これにより、本実施の形態における第４特徴点によれば、それぞれ専用のアンダーフィルを使用することによって、半導体チップＣＨＰ１の実装信頼性と、パッケージ構造体ＰＫＧ１の実装信頼性との両方を最大限に向上させることができる。この結果、本実施の形態における半導体装置ＳＡ１によれば、高品質を確保することができる。

ただし、実装信頼性の高い高品質な半導体装置ＳＡ１を確保できる場合には、配線基板ＷＢと半導体チップＣＨＰ１との間の隙間に充填されるアンダーフィルＵＦ１と、配線基板ＷＢとパッケージ構造体ＰＫＧ１との間の隙間に充填されるアンダーフィルＵＦ２とを同一の材料から構成することもできる。例えば、本実施の形態では、図３（ｂ）に示すように、第２特徴点を有する剛性の高いリッドＬＤ１によって、半導体チップＣＨＰ１が確実に固定されており、かつ、剛性の高いリッドＬＤ１によって、配線基板ＷＢ自体の反りが抑制される。このことから、本実施の形態では、アンダーフィルＵＦ１をアンダーフィルＵＦ２と同一の材料から構成しても、高品質な半導体装置ＳＡ１を提供することも可能となるのである。したがって、このことを考慮すると、アンダーフィルＵＦ１とアンダーフィルＵＦ２とを同一材料から構成する場合、この材料は、半導体チップＣＨＰ１の実装信頼性を最適にする材料というよりは、パッケージ構造体ＰＫＧ１の実装信頼性を最適にする材料から構成することが望ましい。なぜなら、本実施の形態において、パッケージ構造体ＰＫＧ１は、リッドＬＤ１で覆われておらず、したがって、リッドＬＤ１で固定されていないことから、アンダーフィルＵＦ２を応力緩和層（クッション層）として充分に機能させて、線膨張係数の相違に起因する応力の発生を緩和することが重要と考えられるからである。

このように、本実施の形態では、高品質な半導体装置ＳＡ１を提供する観点から、アンダーフィルＵＦ１とアンダーフィルＵＦ２とを異なる材料から構成することができる。ただし、本実施の形態では、第２特徴点を有する剛性の高いリッドＬＤ１によって、半導体チップＣＨＰ１が確実に固定されているため、アンダーフィルＵＦ１とアンダーフィルＵＦ２とを同一材料から構成する場合であっても、実装信頼性の高い高品質な半導体装置ＳＡ１を提供することができる。この場合、アンダーフィルＵＦ１とアンダーフィルＵＦ２とを異なる材料から構成する場合に比べて、製造コストの削減を図ることができる。

次に、本実施の形態における第５特徴点について説明する。本実施の形態における第５特徴点は、例えば、図３（ｂ）に示すように、リッドＬＤ１の表面の高さが、パッケージ構造体ＰＫＧ１の表面の高さよりも高くなっている点にある。これにより、例えば、搬送時などにおいて、本実施の形態における半導体装置ＳＡ１が障害物と接触する場合、高さの高いリッドＬＤ１に障害物が接触することが多いと考えられる。このため、本実施の形態によれば、リッドＬＤ１で保護されていないパッケージ構造体ＰＫＧ１を外部の障害物との接触から保護することができる。

さらに、本実施の形態における第５特徴点とともに、図３（ａ）に示すように、リッドＬＤ１の平面形状をＬ字形状として、配線基板ＷＢの平面サイズの半分以上を占める程度にリッドＬＤ１の平面サイズを大きくすることも有効である。なぜなら、この場合、半導体装置ＳＡ１を裏返しにしても、高さの高いリッドＬＤ１の上面での接触により、半導体装置ＳＡ１が傾いて配置されることを抑制でき、半導体装置ＳＡ１の平坦配置を確保することができるからである。

以上のことから、本実施の形態における第５特徴点によれば、パッケージ構造体ＰＫＧ１内に封止されている半導体チップＣＨＰ２を保護できる。また、半導体装置ＳＡ１を裏返しにしても、半導体装置ＳＡ１の平面配置を確保することができることから、配線基板ＷＢの裏面に複数の半田ボールＳＢ１を取り付ける工程での作業性向上や顧客での取り扱い作業性の向上を図ることができる。

＜さらなる改善の検討＞
次に、本発明者は、さらなる改善の検討を行なったので、この点について説明する。具体的には、図３（ｂ）に示すように、リッドＬＤ１を配線基板ＷＢに接着材ＡＤＨ１によって接着しているが、この場合、本発明者の検討によると、接着領域に工夫を施す必要があることを新たに見出したので、この点について図面を参照しながら説明する。

図５は、配線基板ＷＢの一断面を部分的に示す断面図である。図５に示すように、配線基板ＷＢには、多層配線層が形成されている。具体的には、コア基板１Ｓの表面側に配線ＷＬ２と配線ＷＬ１とが形成されており、配線ＷＬ１を覆うようにソルダレジスト膜ＳＲ１が形成されている。一方、コア基板１Ｓの裏面側に配線ＷＬ３と配線ＷＬ４とが形成されており、配線ＷＬ４を覆うようにソルダレジスト膜ＳＲ２が形成されている。ここで、便宜上、配線基板ＷＢの表面に最も近い深さに形成されている配線ＷＬ１を含む層を第１配線層と呼び、この配線ＷＬ１の下層に形成されている配線ＷＬ２を含む層を第２配線層と呼ぶことにする。同様に、配線基板ＷＢの裏面に最も近い深さに形成されている配線ＷＬ４を含む層を第４配線層と呼び、この配線ＷＬ４よりもコア基板１Ｓに近い位置に形成されている配線ＷＬ３を含む層を第３配線層と呼ぶことにする。これにより、配線基板ＷＢは、コア基板１Ｓの表面側に形成された第１配線層および第２配線層と、コア基板１Ｓの裏面側に形成された第３配線層および第４配線層とを有している。そして、例えば、コア基板１Ｓには、内壁に導体膜（めっき膜）が形成された貫通孔が形成されており、この貫通孔によって、コア基板１Ｓの表面側に形成されている配線層（第１配線層および第２配線層）と、コア基板１Ｓの裏面側に形成されている配線層（第３配線層および第４配線層）とが電気的に接続されている。なお、図５に示すように、配線ＷＬ１を含む第１配線層と配線ＷＬ２を含む第２配線層とは、プラグで電気的に接続されている。同様に、配線ＷＬ３を含む第３配線層と配線ＷＬ４を含む第４配線層とは、プラグで接続されている。

このように構成されている配線基板ＷＢに接着材を介してリッドを接着する場合、接着材を塗布する接着領域の下層に第１配線層が存在すると、第１配線層に含まれる配線に断線不良が発生するおそれがあることを本発明者は新たに見出した。具体的に、図６は、配線基板ＷＢの第１配線層に含まれる配線ＷＬ１が、リッドＬＤ１と配線基板ＷＢとを接着する接着材ＡＤＨ１に起因して断線する様子を模式的に示す図である。図６において、配線基板ＷＢの表面に最も近い位置の第１配線層に配線ＷＬ１が形成されており、この配線ＷＬ１を覆うようにソルダレジスト膜ＳＲ１が形成されている。そして、ソルダレジスト膜ＳＲ１の表面には、接着材ＡＤＨ１が塗布されており、この接着材ＡＤＨ１によって、リッドＬＤ１のフランジ部ＦＬＧがソルダレジスト膜ＳＲ１の表面に接着している。

ここで、本発明者の検討によると、接着材ＡＤＨ１の塗布領域では、接着材ＡＤＨ１の収縮に起因する応力集中が生じやすく、この応力集中によって、図６に示すようなクラックＣＬＫがソルダレジスト膜ＳＲ１を起点として発生する。そして、クラックＣＬＫは、ソルダレジスト膜ＳＲ１で覆われた第１配線層の配線ＷＬ１にまで達して、配線ＷＬ１に断線不良が発生するおそれがあることを本発明者は新たに見出したのである。すなわち、接着材ＡＤＨ１の塗布領域と平面的に重なる位置に第１配線層を構成する配線ＷＬ１が存在すると、この配線ＷＬ１に断線不良が発生しやすくなるのである。そこで、本実施の形態では、接着材ＡＤＨ１の応力集中に起因する第１配線層の配線ＷＬ１の断線不良を防止するためにさらなる工夫を施している。以下では、この工夫を施した本実施の形態におけるさらなる特徴点について説明する。

＜実施の形態におけるさらなる特徴＞
接着材ＡＤＨ１の応力集中に起因する第１配線層の配線ＷＬ１の断線不良を防止するための基本思想は、リッドＬＤ１と配線基板ＷＢとを接着する接着材ＡＤＨ１の塗布領域を限定するという思想である。すなわち、この基本思想は、第１配線層を構成する配線ＷＬ１と平面的に重なる位置に接着材ＡＤＨ１の塗布領域（接着領域）を形成しないという思想である。言い換えれば、上述した基本思想は、第１配線層を構成する配線ＷＬ１と平面的に重なる位置を回避して、接着材ＡＤＨ１の塗布領域を設けるという思想である。以下に、この基本思想について具体的に図面を参照しながら説明する。

図７は、第１配線層を構成する配線ＷＬ１と平面的に重なる位置に接着材ＡＤＨ１の塗布領域（接着領域）を形成しない構成を模式的に示す図である。特に、図７（ａ）は、配線基板ＷＢとリッドＬＤ１と配線ＷＬ１との平面的な位置関係を模式的に示す図であり、図７（ｂ）は、配線ＷＬ１の上方には、リッドＬＤ１を接着する接着材ＡＤＨ１の接着領域を設けないことを模式的に示す断面図である。

まず、図７（ａ）において、リッドＬＤ１のフランジ部ＦＬＧと平面的に重なる位置に配線基板ＷＢの第１配線層を構成する配線ＷＬ１が延在している構成例が示されている。この場合、図７（ｂ）に示すように、リッドＬＤ１のフランジ部ＦＬＧと配線基板ＷＢ（ソルダレジスト膜ＳＲ１）とは接着材ＡＤＨ１で接着しない。これにより、配線ＷＬ１と平面的に重なる領域に、接着材ＡＤＨ１の応力集中に起因するクラックが発生することを防止することができる。この結果、クラックに起因する配線ＷＬ１の断線不良を防止することができる。つまり、本実施の形態では、第１配線層に含まれる配線ＷＬ１と平面的に重なるリッドＬＤ１のフランジ部ＦＬＧは、非接着部位となる。このように、本実施の形態では、ソルダレジスト膜ＳＲ１で覆われた最表面の配線ＷＬ１と平面的に重なる位置には、接着材ＡＤＨ１を塗布しないように形成することにより、接着材ＡＤＨ１の収縮に基づく応力集中によって発生するクラック自体の発生を抑制することができる。この結果、本実施の形態によれば、クラックによる配線ＷＬ１の断線不良を未然に防止することができる。

ただし、リッドＬＤ１は、配線基板ＷＢに接着材ＡＤＨ１によって固定する必要があるため、リッドＬＤ１のフランジ部ＦＬＧのすべての領域を非接着部位にすることはできず、フランジ部ＦＬＧのいずれかの部位を接着材ＡＤＨ１で配線基板ＷＢに接着する必要がある。そこで、以下では、リッドＬＤ１のフランジ部ＦＬＧと配線基板ＷＢとを接着可能な場所の例について説明する。

図８は、第１配線層と同層に大面積の幅広パターン（ベタパターン）ＷＰが形成されており、この幅広パターンＷＰと平面的に重なる位置には接着材ＡＤＨ１の塗布領域（接着領域）を形成可能であることを模式的に示す図である。特に、図８（ａ）は、配線基板ＷＢとリッドＬＤ１と幅広パターンＷＰとの平面的な位置関係を模式的に示す図であり、図８（ｂ）は、幅広パターンＷＰの上方には、リッドＬＤ１を接着する接着材ＡＤＨ１の接着領域を設けることが可能であることを模式的に示す断面図である。

ここで、「幅広パターンＷＰ」とは、第１配線層を構成する配線ＷＬ１の配線幅よりも幅の大きなパターンを意味する。

図８（ａ）において、リッドＬＤ１のフランジ部ＦＬＧと平面的に重なる位置に配線基板ＷＢの第１配線層と同層で形成された幅広パターンＷＰが延在している構成例が示されている。この場合、図８（ｂ）に示すように、リッドＬＤ１のフランジ部ＦＬＧと配線基板ＷＢ（ソルダレジスト膜ＳＲ１）とは接着材ＡＤＨ１で接着可能とする。これにより、リッドＬＤ１と配線基板ＷＢとを接着材ＡＤＨ１によって接着することが可能となる。すなわち、幅広パターンＷＰと平面的に重なるリッドＬＤ１のフランジ部ＦＬＧは、接着部位を含むことになる。このように、第１配線層と同層で形成されている幅広パターンＷＰと平面的に重なるリッドＬＤ１のフランジ部ＦＬＧを接着材ＡＤＨ１で配線基板ＷＢ（ソルダレジストＳＲ１）と接着可能なように構成してもよい理由は、以下の通りである。つまり、この場合も、接着材ＡＤＨ１の収縮に基づく応力集中によって、接着領域の下層のソルダレジスト膜ＳＲ１にクラックが発生しやすくなる。ただし、たとえ、クラックが発生して幅広パターンＷＰにまでクラックが達しても、幅広パターンＷＰの幅は、図７（ａ）および図７（ｂ）に示す配線ＷＬ１の配線幅よりも遥かに大きい。したがって、たとえ、クラックが幅広パターンＷＰにまで達しても、幅広パターンＷＰの断線不良が生じる可能性は少ないのである。さらに、幅広パターンＷＰは、信号配線として使用されることは少なく、基準電位（ＧＮＤ）の安定化やダミーパターンを目的として形成されることが多いと考えられるため、幅広パターンＷＰに断線不良が発生しても問題として顕在化することは少ないと考えられる。以上の理由から、本実施の形態では、幅広パターンＷＰと平面的に重なるリッドＬＤ１のフランジ部ＦＬＧは、接着可能部位としているのである。これにより、本実施の形態では、ソルダレジスト膜ＳＲ１で覆われた最表面の配線ＷＬ１と平面的に重なる位置には、接着材ＡＤＨ１を塗布しないようにして、クラックによる配線ＷＬ１の断線不良を防止しながらも、リッドＬＤ１と配線基板ＷＢとを接着材ＡＤＨ１で接着することが可能となる。

次に、図９は、第１配線層に配線ＷＬ１が形成されている一方、この配線ＷＬ１と平面的に重ならない位置には接着材ＡＤＨ１の塗布領域（接着領域）を形成可能であることを模式的に示す図である。特に、図９（ａ）は、配線基板ＷＢとリッドＬＤ１と配線ＷＬ１との平面的な位置関係を模式的に示す図であり、図９（ｂ）は、配線ＷＬ１と平面的に重ならない領域には、リッドＬＤ１を接着する接着材ＡＤＨ１の接着領域を設けることが可能であることを模式的に示す断面図である。

図９（ａ）において、リッドＬＤ１のフランジ部ＦＬＧと平面的に重ならない位置に配線基板ＷＢの第１配線層に形成された配線ＷＬ１が延在している構成例が示されている。この場合、図９（ｂ）に示すように、リッドＬＤ１のフランジ部ＦＬＧと配線基板ＷＢ（ソルダレジスト膜ＳＲ１）とは接着材ＡＤＨ１で接着可能とする。これにより、リッドＬＤ１と配線基板ＷＢとを接着材ＡＤＨ１によって接着することが可能となる。すなわち、配線ＷＬ１と平面的に重ならないリッドＬＤ１のフランジ部ＦＬＧは、接着部位を含むことになる。このように、第１配線層に形成されている配線ＷＬ１と平面的に重ならないリッドＬＤ１のフランジ部ＦＬＧを接着材ＡＤＨ１で配線基板ＷＢ（ソルダレジストＳＲ１）と接着可能なように構成してもよい理由は、以下の通りである。つまり、この場合も、接着材ＡＤＨ１の収縮に基づく応力集中によって、接着領域の下層のソルダレジスト膜ＳＲ１にクラックが発生しやすくなる。ただし、たとえ、クラックが発生しても、接着領域の下層には、配線ＷＬ１が形成されていないため、クラックが接着領域と平面的に重ならない領域まで達することは考えにくく、したがって、たとえ、クラックが発生しても、接着領域と平面的に重ならない配線ＷＬ１に断線不良が生じる可能性は少ないからである。以上の理由から、本実施の形態では、配線ＷＬ１と平面的に重ならないリッドＬＤ１のフランジ部ＦＬＧは、接着可能部位としているのである。これにより、本実施の形態では、ソルダレジスト膜ＳＲ１で覆われた最表面の配線ＷＬ１と平面的に重なる位置には、接着材ＡＤＨ１を塗布しないようにして、クラックによる配線ＷＬ１の断線不良を防止しながらも、リッドＬＤ１と配線基板ＷＢとを接着材ＡＤＨ１で接着することが可能となる。

続いて、図１０は、第２配線層に配線ＷＬ２が形成されており、この配線ＷＬ２と平面的に重なる位置には接着材ＡＤＨ１の塗布領域（接着領域）を形成可能であることを模式的に示す図である。特に、図１０（ａ）は、配線基板ＷＢとリッドＬＤ１と配線ＷＬ２との平面的な位置関係を模式的に示す図であり、図１０（ｂ）は、配線ＷＬ２と平面的に重なる領域には、リッドＬＤ１を接着する接着材ＡＤＨ１の接着領域を設けることが可能であることを模式的に示す断面図である。

図１０（ａ）において、リッドＬＤ１のフランジ部ＦＬＧと平面的に重なる位置に配線基板ＷＢの第２配線層に形成された配線ＷＬ２が延在している構成例が示されている。この場合、図１０（ｂ）に示すように、リッドＬＤ１のフランジ部ＦＬＧと配線基板ＷＢ（ソルダレジスト膜ＳＲ１）とは接着材ＡＤＨ１で接着可能とする。これにより、リッドＬＤ１と配線基板ＷＢとを接着材ＡＤＨ１によって接着することが可能となる。すなわち、配線ＷＬ２と平面的に重なるリッドＬＤ１のフランジ部ＦＬＧは、接着部位を含むことになる。このように、第２配線層に形成されている配線ＷＬ２と平面的に重なるリッドＬＤ１のフランジ部ＦＬＧを接着材ＡＤＨ１で配線基板ＷＢ（ソルダレジストＳＲ１）と接着可能なように構成してもよい理由は、以下の通りである。つまり、この場合も、接着材ＡＤＨ１の収縮に基づく応力集中によって、接着領域の下層のソルダレジスト膜ＳＲ１にクラックが発生しやすくなる。ただし、たとえ、クラックが発生しても、接着領域の下層のうち最も接着領域に近い第１配線層には、配線が形成されていないため、クラックが第１配線層にまで達しても断線不良は生じないからである。そして、接着領域の下層に位置する第１配線層のさらに下層には、第２配線層に含まれる配線ＷＬ２が形成されているが、第２配線層は、第１配線層よりも深い位置に形成されており、この位置までクラックが達することは考えにくく、したがって、たとえ、クラックが発生しても、接着領域と平面的に重なる第２配線層の配線ＷＬ２に断線不良が生じる可能性は少ないからである。以上の理由から、本実施の形態では、第２配線層の配線ＷＬ２と平面的に重なるリッドＬＤ１のフランジ部ＦＬＧは、接着可能部位としているのである。これにより、本実施の形態では、ソルダレジスト膜ＳＲ１で覆われた最表面の配線ＷＬ１と平面的に重なる位置には、接着材ＡＤＨ１を塗布しないようにして、クラックによる配線ＷＬ１の断線不良を防止しながらも、リッドＬＤ１と配線基板ＷＢとを接着材ＡＤＨ１で接着することが可能となる。

以上のようにして、第１配線層を構成する配線ＷＬ１と平面的に重なる位置を回避して、接着材ＡＤＨ１の塗布領域（接着領域）を設けるという基本思想が実現される。以下では、この基本思想を実現するための具体的な構成例について説明する。

図１１は、本実施の形態における配線基板ＷＢのレイアウト構成例を示す模式図である。図１１において、矩形形状をした配線基板ＷＢには、中央演算処理部が形成された半導体チップＣＨＰ１と、不揮発性メモリが形成された半導体チップを封止したパッケージ構造体ＰＫＧ１が搭載されている。そして、配線基板ＷＢには、複数の配線ＷＬ１が形成されている。配線基板ＷＢには、図５に示すように多層配線が形成されているが、図１１では、配線基板ＷＢの表面に最も近い深さに形成されている複数の配線ＷＬ１が図示されている。図１１に示すように、配線基板ＷＢに搭載されている半導体チップＣＨＰ１とパッケージ構造体ＰＫＧ１とは、複数の配線ＷＬ１で電気的に接続されている。これにより、半導体チップＣＨＰ１に形成されている中央演算処理部によって、パッケージ構造体ＰＫＧ１の内部の半導体チップに形成されている不揮発性メモリが制御可能となる。また、配線基板ＷＢには、例えば、配線基板ＷＢの外縁部に延在するその他の配線ＷＬ１も形成されている。そして、配線基板ＷＢの外縁部には、接着材ＡＤＨ１が塗布されている。

ここで、本実施の形態では、半導体チップＣＨＰ１を覆い、かつ、配線基板ＷＢの表面に固定され、かつ、平面視において、パッケージ構造体ＰＫＧ１とは重ならないように、金属部材からなるリッドが配置される。したがって、図１１からわかるように、図１１の領域ＡＲに形成されている配線ＷＬ１は、リッドのフランジ部と平面的に重なる部分を有することになる。そこで、本実施の形態では、図７に示す基本思想を図１１の領域ＡＲに形成されている配線ＷＬ１に適用して、リッドのフランジ部と配線基板ＷＢとは接着材ＡＤＨ１で接着しないように構成する。これにより、配線ＷＬ１と平面的に重なる領域ＡＲに、接着材ＡＤＨ１の応力集中に起因するクラックが発生することを防止することができる。この結果、クラックに起因する配線ＷＬ１の断線不良を防止することができる。つまり、図１１に示す本実施の形態における配線基板ＷＢでは、第１配線層に含まれる領域ＡＲの配線ＷＬ１と平面的に重なるリッドのフランジ部は、非接着部位となる。

さらに、本実施の形態では、図１１に示すように、配線基板ＷＢの外縁部には、第１配線層に含まれる配線ＷＬ１が形成されておらず、この配線基板ＷＢの外縁部に接着材ＡＤＨ１が塗布されている。つまり、図１１に示す配線基板ＷＢでは、外縁部において、図９に示す基本思想が実現されている。これにより、配線ＷＬの断線不良を防止しながら、配線ＷＬ１と平面的に重ならない配線基板ＷＢの外縁部に配置されるリッドのフランジ部と配線基板ＷＢとを接着材ＡＤＨ１によって接着することができる。

ただし、図１１に示す構成では、配線基板ＷＢの外縁部にまで配線ＷＬ１が延在していないため、いずれかの配線を配線基板ＷＢの外縁部まで延在させることにより、最終的に、配線基板ＷＢの裏面の外縁部に形成されている半田ボールと電気的に接続する必要がある。そこで、本実施の形態では、まず、図１１に示すように、第１配線層に含まれる配線ＷＬ１は、配線基板ＷＢの外縁部まで形成せずにプラグＰＬＧと接続する。そして、図１２に示すように、第２配線層に含まれる配線ＷＬ２を配線基板ＷＢの外縁部まで延在させる。このとき、図１１に示す第１配線層に含まれる配線ＷＬ１と、図１２に示す第２配線層に含まれる配線ＷＬ２とは、プラグＰＬＧを介して、電気的に接続される。さらに、図１２に示す配線ＷＬ２は、コア基板に形成されたスルーホールを介して、図５に示す第３配線層の配線ＷＬ３や第４配線層の配線ＷＬ４と電気的に接続され、最終的に、配線基板ＷＢの裏面の外縁部に形成されている半田ボールと電気的に接続されることになる。この場合、図１２に示す配線ＷＬ２と図１１に示す接着材ＡＤＨ１の塗布領域とは、平面的に重なることになるが、配線ＷＬ２が形成されている第２配線層は、配線ＷＬ１が形成されている第１配線層よりも深い位置に形成されており、この位置までクラックが達することは考えにくい。したがって、たとえ、接着領域の下層でクラックが発生しても、接着領域と平面的に重なる第２配線層の配線ＷＬ２にまで断線不良が生じる可能性は少ないと考えられる。以上のことから、本実施の形態では、第２配線層の配線ＷＬ２と平面的に重なる領域に接着領域を形成しているのである。以上のことから、図１１および図１２に示す本実施の形態における配線基板ＷＢでは、図７に示す基本思想を図１１の領域ＡＲに形成されている配線ＷＬ１に適用するとともに、図１０に示す基本思想を図１２の外縁部に形成されている配線ＷＬ２に適用する工夫を施している。つまり、図１１および図１２に示す配線基板ＷＢによれば、第１配線層を構成する配線ＷＬ１と平面的に重なる位置を回避して、接着材ＡＤＨ１の塗布領域（接着領域）を設けるという基本思想を実現する工夫が施されており、これによって、接着材ＡＤＨ１の応力集中に起因する第１配線層の配線ＷＬ１の断線不良を防止することができる。

図１３は、図１１に示す配線基板ＷＢ上にリッドＬＤ１を搭載した状態を示す平面図である。図１３に示すように、塗布領域の位置を工夫した接着材ＡＤＨ１によって、配線基板ＷＢとリッドＬＤ１のフランジ部ＦＬＧとが接着されることになる。ただし、図１３に示すように、接着材ＡＤＨ１の塗布領域を連続して形成する構成に限定されるものではなく、例えば、図１４に示すように、接着材ＡＤＨ１の塗布領域を不連続にして形成する構成を採用することもできる。

＜半導体装置の製造方法＞
本実施の形態における半導体装置は、上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。

まず、図１５（ａ）および図１５（ｂ）に示すように、配線基板ＷＢを用意する。この配線基板ＷＢの表面は、図１５（ａ）に示すように、半導体チップを搭載するためのチップ搭載領域（第１領域）Ｒ１と、パッケージ構造体を搭載するためのパッケージ搭載領域（第２領域）Ｒ２を有している。チップ搭載領域Ｒ１には、端子（電極）を露出する開口部（図示せず）が形成されており、この開口部から露出する端子には、例えば、図１５（ｂ）に示すように、予備半田ＰＳが形成されている。また、パッケージ搭載領域Ｒ２にも、端子（電極）を露出する開口部（図示せず）が形成されており、開口部から露出する端子には、表面処理が施されている。表面処理としては、例えば、Ｎｉ／Ｐｄ／Ａｕによる無電解めっき処理を挙げることができる。

次に、図１６（ａ）および図１６（ｂ）に示すように、チップ搭載領域Ｒ１およびパッケージ搭載領域Ｒ２のそれぞれに形成されている端子にフラックスＦＸを形成する。このフラックスＦＸは、例えば、印刷技術を使用することもできるし、ピン転写技術を使用することもできる。なお、チップ搭載領域Ｒ１には、印刷技術やピン転写技術を使用してフラックスＦＸを形成する一方、パッケージ搭載領域Ｒ２には、フラックスＦＸの替わりに予備半田ペーストを印刷することもできる。

そして、図１７（ａ）および図１７（ｂ）に示すように、まず、配線基板ＷＢのパッケージ搭載領域Ｒ２にパッケージ構造体ＰＫＧ１を搭載した後、配線基板ＷＢのチップ搭載領域Ｒ１に半導体チップＣＨＰ１を搭載する。なお、パッケージ構造体ＰＫＧ１と半導体チップＣＨＰ１の搭載順序は、これに限らず、例えば、先に、配線基板ＷＢのチップ搭載領域Ｒ１に半導体チップＣＨＰ１を搭載した後、配線基板ＷＢのパッケージ搭載領域Ｒ２にパッケージ構造体ＰＫＧ１を搭載してもよい。このとき、半導体チップＣＨＰ１は、半導体チップＣＨＰ１の表面に形成されているバンプ電極ＢＭＰ１を配線基板ＷＢに形成されている端子と接続するように、配線基板ＷＢの表面上に搭載される。同様に、パッケージ構造体ＰＫＧ１は、パッケージ構造体ＰＫＧ１の裏面に形成されている半田ボールＳＢ２を配線基板ＷＢに形成されている端子と接続するように、配線基板ＷＢの表面上に搭載される。その後、図１８（ａ）および図１８（ｂ）に示すように、半導体チップＣＨＰ１およびパッケージ構造体ＰＫＧ１を搭載した配線基板ＷＢに対して、リフロー処理（熱処理）を実施する。これにより、半導体チップＣＨＰ１のバンプ電極ＢＭＰ１と配線基板ＷＢの端子とを半田接続することができるとともに、パッケージ構造体ＰＫＧ１の半田ボールＳＢ２と配線基板ＷＢの端子とを半田接続することができる。

次に、図１９（ａ）および図１９（ｂ）に示すように、前処理としてフラックス洗浄を実施した後、ベーク処理（加熱処理）を行なう。そして、例えば、半導体チップＣＨＰ１と配線基板ＷＢとの間の隙間にアンダーフィルＵＦ１を充填した後、パッケージ構造体ＰＫＧ１と配線基板ＷＢとの間の隙間にアンダーフィルＵＦ２を充填する。このとき、例えば、アンダーフィルＵＦ１とアンダーフィルＵＦ２とを異なる材料から構成することができる。この場合、半導体チップＣＨＰ１と配線基板ＷＢとの接続信頼性の向上に適したアンダーフィルＵＦ１を使用することができるとともに、パッケージ構造体ＰＫＧ１と配線基板ＷＢとの接続信頼性の向上に適したアンダーフィルＵＦ２を使用することができる。一方、アンダーフィルＵＦ１とアンダーフィルＵＦ２とを同一の材料から構成することもできる。この場合、工程数を削減できるとともに、製造コストの削減を図ることができる。

続いて、図２０（ａ）および図２０（ｂ）に示すように、配線基板ＷＢの外縁部の一部にわたって接着材ＡＤＨ１を塗布し、さらに、半導体チップＣＨＰ１上に接着材ＡＤＨ２を塗布する。このとき、接着材ＡＤＨ１の塗布領域は、配線基板ＷＢの表面に最も近い最上層に形成されている第１配線層と平面的に重ならないように形成される。

接着材ＡＤＨ１と接着材ＡＤＨ２とは、異なる材料から構成されている。例えば、接着材ＡＤＨ１としては、エポキシ樹脂を主成分とする熱硬化性樹脂を使用することができ、さらには、材料強度を強化するために、この熱硬化性樹脂に酸化シリコンを含有するフィラーを配合することができる。一方、接着材ＡＤＨ２としては、シリコーン樹脂を主成分とするゴム状樹脂を使用することができ、さらに、熱伝導率を高くするために、金属や金属酸化物を含むフィラーを配合することができる。

次に、図２１（ａ）および図２１（ｂ）に示すように、半導体チップＣＨＰ１を覆い、かつ、平面視において、パッケージ構造体ＰＫＧ１とは重ならないように金属部材からなるリッドＬＤ１を配線基板ＷＢ上に配置する。このとき、リッドＬＤ１は、平面視において、半導体チップＣＨＰ１と重なる上面部ＳＵと、配線基板ＷＢの表面に固定されるフランジ部ＦＬＧと、上面部ＳＵとフランジ部ＦＬＧとを接続する傾斜部ＳＬＰとを有する。そして、塗布されている接着材ＡＤＨ１によって、リッドＬＤ１は、配線基板ＷＢの表面に固定される。ここで、接着材ＡＤＨ１の塗布領域は、配線基板ＷＢの表面に最も近い最上層に形成されている第１配線層と平面的に重ならないように形成されているため、リッドＬＤ１のフランジ部ＦＬＧは、接着材ＡＤＨ１と接着している接着部位と、接着材ＡＤＨ１と接着していない非接着部位とを有する。

その後、図２２（ａ）および図２２（ｂ）に示すように、配線基板ＷＢの裏面に複数の半田ボールＳＢ１を搭載して、リフロー処理を実施する。以上のようにして、本実施の形態における半導体装置ＳＡ１を製造することができる。

＜変形例１＞
図２３は、本変形例１における半導体装置ＳＡ２の平面構成を示す平面図である。図２３において、本変形例１における半導体装置ＳＡ２では、パッケージ構造体ＰＫＧ１と配線基板ＷＢとの間の隙間にアンダーフィルが形成されていない。このように、アンダーフィルの形成を省略することも可能であり、この場合、半導体装置ＳＡ２の製造コストを削減できる効果を得ることができる。

＜変形例２＞
図２４は、本変形例２における半導体装置ＳＡ３の平面構成を示す平面図である。図２４において、本変形例２における半導体装置ＳＡ３では、リッドＬＤ２に凹部が形成されており、この凹部に挿入されるようにパッケージ構造体ＰＫＧ１を配置することもできる。

＜変形例３＞
図２５は、本変形例３における半導体装置ＳＡ４の平面構成を示す平面図である。図２５において、本変形例３における半導体装置ＳＡ４では、リッドＬＤ３の平面形状が長方形形状となっており、リッドＬＤ３は、幅の異なるフランジ部ＦＬＧ１とフランジ部ＦＬＧ２とを有している。特に、パッケージ構造体ＰＫＧ１と隣接するフランジ部ＦＬＧ２の幅は、フランジ部ＦＬＧ１の幅よりも小さくなっている。これは、フランジ部ＦＬＧ２の下層には、配線基板ＷＢの表面に最も近い最上層に形成されている第１配線層に含まれる配線であって、パッケージ構造体ＰＫＧ１とリッドＬＤ３で覆われている半導体チップとを接続する配線が形成されており、フランジ部ＦＬＧ２と平面的に重なる領域には、接着材が形成されていないからである。つまり、リッドＬＤ３のフランジ部ＦＬＧ２は、接着材と接着しない非接着部位であり、リッドＬＤ３の接着強度の向上には寄与しない部位であるため、本変形例３では、フランジ部ＦＬＧ２の幅をその他の接着部位であるフランジ部ＦＬＧ１の幅よりも小さくしている。これにより、本変形例３によれば、半導体装置ＳＡ４の小型化を図ることができる。

＜変形例４＞
図２６は、本変形例４における半導体装置ＳＡ５の平面構成を示す平面図である。図２６において、本変形例４における半導体装置ＳＡ５では、リッドＬＤ４の平面形状が長方形形状となっている。ここで、例えば、パッケージ構造体ＰＫＧ１とリッドＬＤ３で覆われている半導体チップとを接続する配線を、配線基板ＷＢの表面に最も近い最上層に形成されている第１配線層よりも深い配線層の配線から構成することができる。この場合、本変形例４によれば、リッドＬＤ４のフランジ部ＦＬＧ全体を接着部位とすることができる。このため、本変形例４によれば、フランジ部ＦＬＧのパッケージ構造体ＰＫＧと隣接する部位の幅を、フランジ部ＦＬＧのその他の部位の幅と同等にすることによって、リッドＬＤ４の接続強度を向上することができる。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

ＣＨＰ１ 半導体チップ
ＣＨＰ２ 半導体チップ
ＦＬＧ フランジ部
ＬＤ１ リッド
ＰＫＧ１ パッケージ構造体
ＳＬＰ 傾斜部
ＳＵ 上面部
ＷＢ 配線基板

Claims (20)

1. 表面を有する基板と、
   前記基板の前記表面の第１領域に搭載された第１半導体チップと、
   前記基板の前記表面の第２領域に搭載されたパッケージ構造体と、
   前記第１半導体チップを覆い、かつ、前記基板の前記表面に固定され、かつ、平面視において、前記パッケージ構造体とは重ならない金属部材と、
   を備え、
   前記金属部材は、
   平面視において、前記第１半導体チップと重なる第１部分と、
   前記基板の前記表面に固定される第２部分と、
   前記第１部分と前記第２部分とを接続する接続部分と、
   を有し、
   前記基板の前記表面から前記第１部分の上面までの距離は、前記基板の前記表面から前記第２部分の上面までの距離よりも大きい、半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第２部分は、前記基板の前記表面との間に第１接着材が介在する接着部位と、前記基板の前記表面との間に前記第１接着材が介在しない非接着部位とを有する、半導体装置。
3. 請求項２に記載の半導体装置において、
   前記基板には、
   前記表面に最も近い深さに形成されている第１配線と、
   前記第１配線の下層に形成されている第２配線と、
   が形成されている、半導体装置。
4. 請求項３に記載の半導体装置において、
   前記第１配線と平面的に重なる前記第２部分の部位は、前記非接着部位である、半導体装置。
5. 請求項３に記載の半導体装置において、
   前記第１配線と平面的に重ならない前記第２部分の部位は、前記接着部位を含む、半導体装置。
6. 請求項５に記載の半導体装置において、
   前記第２配線と平面的に重なる前記第２部分の部位は、前記接着部位を含む、半導体装置。
7. 請求項５に記載の半導体装置において、
   前記基板には、前記第１配線と同層で形成され、かつ、前記第１配線の配線幅よりも幅の大きな幅広パターンが形成され、
   前記幅広パターンと平面的に重なる前記第２部分の部位は、前記接着部位を含む、半導体装置。
8. 請求項２に記載の半導体装置において、
   前記第１半導体チップと前記金属部材との間に第２接着材が介在する、半導体装置。
9. 請求項８に記載の半導体装置において、
   前記第１接着材と前記第２接着材とは、異なる材料から構成される、半導体装置。
10. 請求項９に記載の半導体装置において、
    前記第１接着材は、酸化シリコンを含有するフィラーを含む樹脂から構成され、
    前記第２接着材は、金属を含有するフィラーを含む樹脂から構成される、半導体装置。
11. 請求項１に記載の半導体装置において、
    前記金属部材の上面の高さは、前記パッケージ構造体の上面の高さよりも高い、半導体装置。
12. 請求項１に記載の半導体装置において、
    前記パッケージ構造体の厚さは、前記第１半導体チップの厚さよりも厚い、半導体装置。
13. 請求項１に記載の半導体装置において、
    前記金属部材の平面積は、前記パッケージ構造体の平面積よりも大きい、半導体装置。
14. 請求項１に記載の半導体装置において、
    前記第１半導体チップは、複数のバンプ電極を介して、前記基板の前記表面の前記第１領域に搭載され、
    前記パッケージ構造体は、複数のボール端子を介して、前記基板の前記表面の前記第２領域に搭載されている、半導体装置。
15. 請求項１４に記載の半導体装置において、
    前記第１半導体チップと前記基板の前記表面との間には、第１アンダーフィルが介在し、
    前記パッケージ構造体と前記基板の前記表面との間には、第２アンダーフィルが介在し、
    前記第１アンダーフィルと前記第２アンダーフィルとは、同一の材料から構成されている、半導体装置。
16. 請求項１４に記載の半導体装置において、
    前記第１半導体チップと前記基板の前記表面との間には、第１アンダーフィルが介在し、
    前記パッケージ構造体と前記基板の前記表面との間には、第２アンダーフィルが介在し、
    前記第１アンダーフィルと前記第２アンダーフィルとは、異なる材料から構成されている、半導体装置。
17. 請求項１に記載の半導体装置において、
    前記パッケージ構造体の内部には、第２半導体チップが存在し、
    前記第１半導体チップには、中央演算処理回路が形成され、
    前記第２半導体チップには、不揮発性記憶回路が形成されている、半導体装置。
18. 請求項１に記載の半導体装置において、
    前記パッケージ構造体の内部には、第２半導体チップが存在し、
    前記第１半導体チップには、第１発振器が形成され、
    前記第２半導体チップには、第２発振器が形成され、
    前記第２発振器の発振精度は、前記第１発振器の発振精度よりも高い、半導体装置。
19. 請求項２に記載の半導体装置において、
    前記基板には、
    前記表面に最も近い深さに形成されている第１配線と、
    前記第１配線の下層に形成されている第２配線と、
    が形成され、
    前記第１半導体チップと前記パッケージ構造体とは、前記第１配線を介して、電気的に接続され、
    前記非接着部位は、前記第１配線と平面的に重なる部位である、半導体装置。
20. 表面を有する基板と、
    前記基板の前記表面の第１領域に搭載された第１半導体部品と、
    前記基板の前記表面の第２領域に搭載された第２半導体部品と、
    前記第１半導体部品を覆い、かつ、前記基板の前記表面に固定され、かつ、平面視において、前記第２半導体部品とは重ならない放熱部材と、
    を備え、
    前記放熱部材は、
    平面視において、前記第１半導体部品と重なる第１部分と、
    前記基板の前記表面に固定される第２部分と、
    前記第１部分と前記第２部分とを接続する接続部分と、
    を有し、
    前記基板の前記表面から前記第１部分の上面までの距離は、前記基板の前記表面から前記第２部分の上面までの距離よりも大きい、半導体装置。

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