JP2003273321A - 半導体モジュール - Google Patents
半導体モジュールInfo
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
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- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
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-
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- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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Abstract
(57)【要約】
【課題】 配線パターン間に発生するノイズを低減する
と共に、放熱効果を得られる半導体モジュールを提供す
る。 【解決手段】 半導体モジュールは、上下に配設された
上側、下側基板を有する。上側、下側基板上に、複数の
信号配線と、信号配線のそれぞれを間隔をおいて囲うよ
うに共通電位配線が配設される。上側、下側基板上に、
信号配線、共通電位配線と電気的に接続された電極パッ
ドを有する半導体チップが配設される。下側基板の下方
に、配線パターンを有する支持基板が配設される。上側
基板と下側基板との間に配設された第１、第２接続導電
層は各基板上の信号配線、共通電位配線を相互に電気的
に接続する。第３接続導電層は、支持基板を貫通して配
設され、第１、第２接続導電層と、配線パターンと、を
電気的に接続する。第３接続導電層は、配線パターン上
に配設された外部接続端子と接続される。
と共に、放熱効果を得られる半導体モジュールを提供す
る。 【解決手段】 半導体モジュールは、上下に配設された
上側、下側基板を有する。上側、下側基板上に、複数の
信号配線と、信号配線のそれぞれを間隔をおいて囲うよ
うに共通電位配線が配設される。上側、下側基板上に、
信号配線、共通電位配線と電気的に接続された電極パッ
ドを有する半導体チップが配設される。下側基板の下方
に、配線パターンを有する支持基板が配設される。上側
基板と下側基板との間に配設された第１、第２接続導電
層は各基板上の信号配線、共通電位配線を相互に電気的
に接続する。第３接続導電層は、支持基板を貫通して配
設され、第１、第２接続導電層と、配線パターンと、を
電気的に接続する。第３接続導電層は、配線パターン上
に配設された外部接続端子と接続される。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば、半導体チ
ップが設けられた基板を複数積層して構成された半導体
モジュールに関し、詳しくは、上記基板の構造に関す
る。
ップが設けられた基板を複数積層して構成された半導体
モジュールに関し、詳しくは、上記基板の構造に関す
る。
【０００２】
【従来の技術】例えばＳＲＡＭ（Static Random Access
Memory）、フラッシュメモリ、ＤＲＡＭ（Dynamic RA
M）等のメモリ、及びＣＰＵ（Central Processing Uni
t）等、異種又は同種の半導体チップを複数積層して１
つのパッケージとする積層モジュールが開発されてい
る。すなわち、基板上に半導体チップを配置したチップ
・基板構造体を形成し、複数のチップ・基板構造体を積
層する。このような半導体モジュールとして、各半導体
チップを１つの機能ブロックとしたＳＢＭ（System Blo
ck Module）が知られている。
Memory）、フラッシュメモリ、ＤＲＡＭ（Dynamic RA
M）等のメモリ、及びＣＰＵ（Central Processing Uni
t）等、異種又は同種の半導体チップを複数積層して１
つのパッケージとする積層モジュールが開発されてい
る。すなわち、基板上に半導体チップを配置したチップ
・基板構造体を形成し、複数のチップ・基板構造体を積
層する。このような半導体モジュールとして、各半導体
チップを１つの機能ブロックとしたＳＢＭ（System Blo
ck Module）が知られている。
【０００３】図６は、従来の半導体モジュールを概略的
に示す断面図である。図６に示すように、半導体モジュ
ール５１は、基板５２上に配線パターン５３及び半導体
チップ５４が設けられたチップ・基板構造体５５が複数
積層された構造を有する。各チップ・基板構造体５５間
には、層間基板５６が設けられ、層間基板５６には複数
の接続導電層５７が設けられる。この接続導電層５７に
より、各チップ・基板構造体５５の配線パターン５３が
相互に電気的に接続される。
に示す断面図である。図６に示すように、半導体モジュ
ール５１は、基板５２上に配線パターン５３及び半導体
チップ５４が設けられたチップ・基板構造体５５が複数
積層された構造を有する。各チップ・基板構造体５５間
には、層間基板５６が設けられ、層間基板５６には複数
の接続導電層５７が設けられる。この接続導電層５７に
より、各チップ・基板構造体５５の配線パターン５３が
相互に電気的に接続される。
【０００４】半導体モジュール５１の最下層の基板５２
ａ上には、所定のパターンを有する配線パターン５９が
設けられ、この配線パターン５９上に複数の外部電極６
０が設けられる。この外部電極６０は、例えばバンプに
より形成され、図７に示すように、所謂ボールグリッド
アレイ構造とされる。
ａ上には、所定のパターンを有する配線パターン５９が
設けられ、この配線パターン５９上に複数の外部電極６
０が設けられる。この外部電極６０は、例えばバンプに
より形成され、図７に示すように、所謂ボールグリッド
アレイ構造とされる。
【０００５】図８は、上記チップ・基板構造体５５を概
略的に示している。図８に示すように、基板５２の上面
及び下面上に所定のパターンを有する配線パターン５３
が形成される。基板５２の上面、下面の配線パターン５
３はスルーホール６１により相互に電気的に接続され
る。
略的に示している。図８に示すように、基板５２の上面
及び下面上に所定のパターンを有する配線パターン５３
が形成される。基板５２の上面、下面の配線パターン５
３はスルーホール６１により相互に電気的に接続され
る。
【０００６】図９は、基板５２及び配線パターン３を概
略的に示す平面図である。基板５２上に複数の配線パタ
ーン３が配設される。配線パターン５３の一端は基板５
２の略中央部に位置し、ここで半導体チップ５４のバン
プと接続される。
略的に示す平面図である。基板５２上に複数の配線パタ
ーン３が配設される。配線パターン５３の一端は基板５
２の略中央部に位置し、ここで半導体チップ５４のバン
プと接続される。
【０００７】
【発明が解決しようとする課題】ところで、近時、上記
したような半導体モジュールの高速動作に対する要求が
高まっている。高速動作を実現するに当たり、スイッチ
ングノイズ等のノイズが問題となる。このようなノイズ
は配線パターン相互間で発生し、ノイズにより各種半導
体チップは誤動作をおこしたり、信号伝搬速度が低下し
たりする。この結果、半導体チップの特性を十分に引き
出すことができず、半導体モジュール全体としての性能
が低下する。
したような半導体モジュールの高速動作に対する要求が
高まっている。高速動作を実現するに当たり、スイッチ
ングノイズ等のノイズが問題となる。このようなノイズ
は配線パターン相互間で発生し、ノイズにより各種半導
体チップは誤動作をおこしたり、信号伝搬速度が低下し
たりする。この結果、半導体チップの特性を十分に引き
出すことができず、半導体モジュール全体としての性能
が低下する。
【０００８】従来、上記問題を回避する方法として、配
線パターン５３相互間の間隔を大きくする方策が採られ
ていた。これにより、ノイズの影響を低減することがで
きる。しかし、この方法だけでは、ノイズの低減が十分
ではなく、半導体チップの特性を十分に発揮することは
できない。また、半導体チップの高度化、半導体モジュ
ールの小型化に伴い、配線パターン５３間の間隔を十分
取ることができず、この方法のみではノイズの低減対策
に限界がある。
線パターン５３相互間の間隔を大きくする方策が採られ
ていた。これにより、ノイズの影響を低減することがで
きる。しかし、この方法だけでは、ノイズの低減が十分
ではなく、半導体チップの特性を十分に発揮することは
できない。また、半導体チップの高度化、半導体モジュ
ールの小型化に伴い、配線パターン５３間の間隔を十分
取ることができず、この方法のみではノイズの低減対策
に限界がある。
【０００９】また、積層構造の半導体モジュールの場
合、各チップ・基板構造体５５間で上下に隣接する配線
パターン５３により発生するノイズの影響も大きくな
り、半導体モジュールの性能が低下する。
合、各チップ・基板構造体５５間で上下に隣接する配線
パターン５３により発生するノイズの影響も大きくな
り、半導体モジュールの性能が低下する。
【００１０】また、高速動作する半導体チップは、発熱
量も大きく、的確に放熱させる必要がある。特に、上記
した半導体モジュールのように封止することにより、半
導体チップが完全に外部と遮断されている構造の場合、
効果的な放熱方法の開発が望まれる。
量も大きく、的確に放熱させる必要がある。特に、上記
した半導体モジュールのように封止することにより、半
導体チップが完全に外部と遮断されている構造の場合、
効果的な放熱方法の開発が望まれる。
【００１１】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、配線パター
ン間に発生するノイズを低減できると共に、放熱効果を
得ることが可能な半導体モジュールを提供しようとする
ものである。
れたものであり、その目的とするところは、配線パター
ン間に発生するノイズを低減できると共に、放熱効果を
得ることが可能な半導体モジュールを提供しようとする
ものである。
【００１２】
【課題を解決するための手段】本発明の半導体モジュー
ルは、上記課題を解決するため、基板上に半導体チップ
が配設された基板構造体が、複数積層されてなる半導体
モジュールであって、絶縁性の上側基板と、前記上側基
板の下方に配設された絶縁性の下側基板と、前記上側及
び下側基板上にそれぞれ配設された複数の信号配線と、
前記信号配線のそれぞれを間隔をおいて囲うように前記
上側及び下側基板上にそれぞれ配設された第１共通電位
配線と、前記上側及び下側基板上にそれぞれ配設され、
且つ前記信号配線及び前記第１共通電位配線と電気的に
接続された電極パッドを有する半導体チップと、前記下
側基板の下方に配設され、且つ前記下側基板と反対側の
面上に配設された配線パターンを有する、支持基板と、
前記上側基板と下側基板との間に配設され、且つ前記上
側及び下側基板上の前記信号配線を相互に電気的に接続
する第１接続導電層と、前記上側基板と下側基板との間
に配設され、且つ前記上側及び下側基板上の前記第１共
通電位配線を相互に電気的に接続する第２接続導電層
と、前記支持基板を貫通して配設され、前記第１及び第
２接続導電層と、前記配線パターンと、を電気的に接続
する第３接続導電層と、前記配線パターン上に配設され
た外部接続端子と、を具備することを特徴とする。
ルは、上記課題を解決するため、基板上に半導体チップ
が配設された基板構造体が、複数積層されてなる半導体
モジュールであって、絶縁性の上側基板と、前記上側基
板の下方に配設された絶縁性の下側基板と、前記上側及
び下側基板上にそれぞれ配設された複数の信号配線と、
前記信号配線のそれぞれを間隔をおいて囲うように前記
上側及び下側基板上にそれぞれ配設された第１共通電位
配線と、前記上側及び下側基板上にそれぞれ配設され、
且つ前記信号配線及び前記第１共通電位配線と電気的に
接続された電極パッドを有する半導体チップと、前記下
側基板の下方に配設され、且つ前記下側基板と反対側の
面上に配設された配線パターンを有する、支持基板と、
前記上側基板と下側基板との間に配設され、且つ前記上
側及び下側基板上の前記信号配線を相互に電気的に接続
する第１接続導電層と、前記上側基板と下側基板との間
に配設され、且つ前記上側及び下側基板上の前記第１共
通電位配線を相互に電気的に接続する第２接続導電層
と、前記支持基板を貫通して配設され、前記第１及び第
２接続導電層と、前記配線パターンと、を電気的に接続
する第３接続導電層と、前記配線パターン上に配設され
た外部接続端子と、を具備することを特徴とする。
【００１３】更に、本発明に係る実施の形態には種々の
段階の発明が含まれており、開示される複数の構成要件
における適宜な組み合わせにより種々の発明が抽出され
得る。例えば、実施の形態に示される全構成要件から幾
つかの構成要件が省略されることで発明が抽出された場
合、その抽出された発明を実施する場合には省略部分が
周知慣用技術で適宜補われるものである。
段階の発明が含まれており、開示される複数の構成要件
における適宜な組み合わせにより種々の発明が抽出され
得る。例えば、実施の形態に示される全構成要件から幾
つかの構成要件が省略されることで発明が抽出された場
合、その抽出された発明を実施する場合には省略部分が
周知慣用技術で適宜補われるものである。
【００１４】
【発明の実施の形態】以下に本発明の実施の形態につい
て図面を参照して説明する。なお、以下の説明におい
て、略同一の機能及び構成を有する構成要素について
は、同一符号を付し、重複説明は必要な場合にのみ行
う。
て図面を参照して説明する。なお、以下の説明におい
て、略同一の機能及び構成を有する構成要素について
は、同一符号を付し、重複説明は必要な場合にのみ行
う。
【００１５】（第１の実施形態）図１は、本発明の第１
の実施形態に係る半導体モジュールを概略的に示す断面
図である。図１に示すように、半導体モジュール１は、
基板２上に配線パターン３及び半導体チップ４が設けら
れたチップ・基板構造体５が複数積層された構造を有す
る。チップ・基板構造体５の詳しい構造については後に
詳述する。各チップ・基板構造体５間には、平面におい
て、半導体チップ４が設けられる位置に対応した開口部
を有する層間基板６が設けられ、層間基板６には複数の
接続導電層７が設けられる。この接続導電層７により、
各チップ・基板構造体５の配線パターン３が相互に電気
的に接続される。接続導電層７のうち、接続導電層７ａ
は例えば信号配線用であって、接続導電層７ｂは例えば
共通電位配線用として用いられる。共通電位配線は、例
えばグランドまたは電源線として使用できる。層間基板
６の開口部は、例えば樹脂８により封止される。
の実施形態に係る半導体モジュールを概略的に示す断面
図である。図１に示すように、半導体モジュール１は、
基板２上に配線パターン３及び半導体チップ４が設けら
れたチップ・基板構造体５が複数積層された構造を有す
る。チップ・基板構造体５の詳しい構造については後に
詳述する。各チップ・基板構造体５間には、平面におい
て、半導体チップ４が設けられる位置に対応した開口部
を有する層間基板６が設けられ、層間基板６には複数の
接続導電層７が設けられる。この接続導電層７により、
各チップ・基板構造体５の配線パターン３が相互に電気
的に接続される。接続導電層７のうち、接続導電層７ａ
は例えば信号配線用であって、接続導電層７ｂは例えば
共通電位配線用として用いられる。共通電位配線は、例
えばグランドまたは電源線として使用できる。層間基板
６の開口部は、例えば樹脂８により封止される。
【００１６】上記半導体モジュールを形成する際、例え
ばガラスエポキシ基板の積層技術である熱プレス方式が
用いられる。すなわち、各チップ・基板構造体５及び層
間基板６の位置合わせが行われた後、これらに熱プレス
を施すことにより一括して積層構造が形成される。半導
体モジュール１の最下層の基板２ａ上には、所定のパタ
ーンを有する配線パターン９が設けられ、この配線パタ
ーン９上に複数の外部電極（外部接続端子）１０が設け
られる。この外部電極１０は、例えばバンプにより形成
され、ボールグリッドアレイ構造とされる。１１は、配
線パターン９を覆うソルダーレジストである。
ばガラスエポキシ基板の積層技術である熱プレス方式が
用いられる。すなわち、各チップ・基板構造体５及び層
間基板６の位置合わせが行われた後、これらに熱プレス
を施すことにより一括して積層構造が形成される。半導
体モジュール１の最下層の基板２ａ上には、所定のパタ
ーンを有する配線パターン９が設けられ、この配線パタ
ーン９上に複数の外部電極（外部接続端子）１０が設け
られる。この外部電極１０は、例えばバンプにより形成
され、ボールグリッドアレイ構造とされる。１１は、配
線パターン９を覆うソルダーレジストである。
【００１７】図２は、チップ・基板構造体５を概略的に
示している。図２に示すように、基板２の上面及び下面
上に所定のパターンを有する配線パターン３が形成され
る。基板２の上面及び下面の配線パターン３はスルーホ
ール２１により相互に電気的に接続される。スルーホー
ル２１のうち、スルーホール２１ａは、例えば信号配線
用であって、図１の接続導電層７ａと接続される。ま
た、スルーホール２１ｂは、例えば共通電位配線用であ
って、図１の接続導電層７ｂと接続される。基板２の下
面には、半導体チップ４が設けられる。半導体チップ４
は、基板２上に例えば接着フィルム２２を用いて熱圧着
により接着される。基板２と半導体チップ４との接着
は、例えば液状の接着剤を用いてもよい。半導体チップ
４は、複数の内部バンプ（電極パッド）２３を有してお
り、この内部バンプ２３を介して配線パターン３と電気
的に接続される。
示している。図２に示すように、基板２の上面及び下面
上に所定のパターンを有する配線パターン３が形成され
る。基板２の上面及び下面の配線パターン３はスルーホ
ール２１により相互に電気的に接続される。スルーホー
ル２１のうち、スルーホール２１ａは、例えば信号配線
用であって、図１の接続導電層７ａと接続される。ま
た、スルーホール２１ｂは、例えば共通電位配線用であ
って、図１の接続導電層７ｂと接続される。基板２の下
面には、半導体チップ４が設けられる。半導体チップ４
は、基板２上に例えば接着フィルム２２を用いて熱圧着
により接着される。基板２と半導体チップ４との接着
は、例えば液状の接着剤を用いてもよい。半導体チップ
４は、複数の内部バンプ（電極パッド）２３を有してお
り、この内部バンプ２３を介して配線パターン３と電気
的に接続される。
【００１８】図３は、基板２及び配線パターン３ａ、３
ｂを概略的に示す平面図である。基板２上に、例えば銅
から構成される配線パターン３が配設される。配線パタ
ーン３は、例えば信号配線としての複数の配線パターン
３ａと、共通電位配線としての配線パターン３ｂと、か
ら構成される。配線パターン３ａの一端部３ａ−１は、
基板２の略中央部に位置し、ここで半導体チップ４の内
部バンプ２３と接続される。配線パターン３の他端部は
スルーホール２１ａまで達する。
ｂを概略的に示す平面図である。基板２上に、例えば銅
から構成される配線パターン３が配設される。配線パタ
ーン３は、例えば信号配線としての複数の配線パターン
３ａと、共通電位配線としての配線パターン３ｂと、か
ら構成される。配線パターン３ａの一端部３ａ−１は、
基板２の略中央部に位置し、ここで半導体チップ４の内
部バンプ２３と接続される。配線パターン３の他端部は
スルーホール２１ａまで達する。
【００１９】配線パターン３ａ、スルーホール２１ａが
設けられた部分を除く基板２上の略全面には、平面状の
配線パターン３ｂが設けられる。この配線パターン３ｂ
は、配線パターン３ａ相互間で発生するノイズを低減す
るとともに、放熱効果を有する。配線パターン３ｂとし
て、例えば銅が用いられる。２１ｂは、配線パターン３
ｂ用のスルーホールである。配線パターン３ｂは、接続
部３ｂ−１を有し、この接続部３ｂ−１と半導体チップ
４の内部バンプ２３と接続される。
設けられた部分を除く基板２上の略全面には、平面状の
配線パターン３ｂが設けられる。この配線パターン３ｂ
は、配線パターン３ａ相互間で発生するノイズを低減す
るとともに、放熱効果を有する。配線パターン３ｂとし
て、例えば銅が用いられる。２１ｂは、配線パターン３
ｂ用のスルーホールである。配線パターン３ｂは、接続
部３ｂ−１を有し、この接続部３ｂ−１と半導体チップ
４の内部バンプ２３と接続される。
【００２０】上記配線パターン３ａ及び３ｂは、基板２
上の全面に銅を形成し、この銅を周知の技術を用いてパ
ターニングすることにより形成することができる。配線
パターン３ｂは、必ずしも基板２上の全面に形成される
必要はなく、各配線パターン３ａの周囲を覆っていれば
よい。また、配線パターン３ａの周囲を覆うと共に、各
配線パターン３ａ相互間の領域を埋めるように設けてあ
ればよい。これにより隣接しあう配線パターン３ａ間の
ノイズの影響を排除できる。また、配線パターン３ａと
配線パターン３ｂとの間隔は、例えば、全ての配線パタ
ーン３ａにおいて、同程度の値とすることにより、各配
線パターン３ａにおける電磁界の影響を同一とすること
ができる。
上の全面に銅を形成し、この銅を周知の技術を用いてパ
ターニングすることにより形成することができる。配線
パターン３ｂは、必ずしも基板２上の全面に形成される
必要はなく、各配線パターン３ａの周囲を覆っていれば
よい。また、配線パターン３ａの周囲を覆うと共に、各
配線パターン３ａ相互間の領域を埋めるように設けてあ
ればよい。これにより隣接しあう配線パターン３ａ間の
ノイズの影響を排除できる。また、配線パターン３ａと
配線パターン３ｂとの間隔は、例えば、全ての配線パタ
ーン３ａにおいて、同程度の値とすることにより、各配
線パターン３ａにおける電磁界の影響を同一とすること
ができる。
【００２１】配線パターン３ｂの形成に際して、上記し
た最低の条件を満たすことにより、配線パターン３ａ相
互間のノイズを低減できるが、これによらず配線パター
ン３ｂは大きく形成されることが望ましい。これは、以
下の理由による。すなわち、配線パターン３ｂの面積を
より大きくすることにより、より大きな放熱効果を得る
ことができる。さらに、一般に、基板２の表面に段差が
存在すると、半導体チップ４と基板２とを熱圧着する際
に気泡を巻き込み、このため、良好な接着が得られな
い。そこで、基板２の全面に可能な限り配線パターン３
ｂを形成することにより、段差の形成を防止し、気泡の
発生を低減できる。
た最低の条件を満たすことにより、配線パターン３ａ相
互間のノイズを低減できるが、これによらず配線パター
ン３ｂは大きく形成されることが望ましい。これは、以
下の理由による。すなわち、配線パターン３ｂの面積を
より大きくすることにより、より大きな放熱効果を得る
ことができる。さらに、一般に、基板２の表面に段差が
存在すると、半導体チップ４と基板２とを熱圧着する際
に気泡を巻き込み、このため、良好な接着が得られな
い。そこで、基板２の全面に可能な限り配線パターン３
ｂを形成することにより、段差の形成を防止し、気泡の
発生を低減できる。
【００２２】第１の実施形態によれば、基板２上に配線
パターン３ａ及びこの配線パターン３ａを除く領域に平
面状の配線パターン３ｂを設け、この基板２上に半導体
チップ４を形成したチップ・基板構造体５を複数個積層
している。各チップ・基板構造体５は、基板２に設けら
れたスルーホール２１、及びチップ・基板構造体５間に
設けられた接続導電層７により接続されている。配線パ
ターン３ａを覆うように配線パターン３ｂを設け、これ
をグランド等の共通電位線としているため、各配線パタ
ーン３ａは相互にシールされる。このため、各配線パタ
ーン３ａ間のノイズを低減でき、各半導体チップ５の誤
動作、信号伝搬速度の遅延を防止し、半導体チップ５の
特性を十分に引き出すことができる。
パターン３ａ及びこの配線パターン３ａを除く領域に平
面状の配線パターン３ｂを設け、この基板２上に半導体
チップ４を形成したチップ・基板構造体５を複数個積層
している。各チップ・基板構造体５は、基板２に設けら
れたスルーホール２１、及びチップ・基板構造体５間に
設けられた接続導電層７により接続されている。配線パ
ターン３ａを覆うように配線パターン３ｂを設け、これ
をグランド等の共通電位線としているため、各配線パタ
ーン３ａは相互にシールされる。このため、各配線パタ
ーン３ａ間のノイズを低減でき、各半導体チップ５の誤
動作、信号伝搬速度の遅延を防止し、半導体チップ５の
特性を十分に引き出すことができる。
【００２３】また、配線パターン３ｂを平面状とするこ
とにより、半導体チップ４から発生した熱を効果的に放
熱できる。半導体チップを複数積層する半導体モジュー
ルの場合、この放熱効果は特に有効である。さらに、各
配線パターン３ａ相互間の厚みの微差により生じる段差
を低減できるため、基板２と半導体チップ４とを熱圧着
する際、気泡の発生を低減し、基板２と半導体チップ４
とをより密着して積層することができる。
とにより、半導体チップ４から発生した熱を効果的に放
熱できる。半導体チップを複数積層する半導体モジュー
ルの場合、この放熱効果は特に有効である。さらに、各
配線パターン３ａ相互間の厚みの微差により生じる段差
を低減できるため、基板２と半導体チップ４とを熱圧着
する際、気泡の発生を低減し、基板２と半導体チップ４
とをより密着して積層することができる。
【００２４】（第２の実施形態）第２の実施形態は、第
１の実施形態とほぼ同一の構成である。異なるのは、基
板２の、配線パターン３ａが形成されない面にも平面状
の配線パターン３ｂを全面に設けられる点である。
１の実施形態とほぼ同一の構成である。異なるのは、基
板２の、配線パターン３ａが形成されない面にも平面状
の配線パターン３ｂを全面に設けられる点である。
【００２５】図４は、本発明の第２の実施形態に係る半
導体モジュールを概略的に示す断面図である。図４に示
すように、基板２の、配線パターン３ａが形成されない
面（図４において基板２の上面）に平面状の配線パター
ン３１が設けられる。配線パターン３１は、例えば上面
の全面に一様に設けることができる。基板の上面に設け
られた配線パターン３１は、例えばグランドまたは共通
電位として使用され、配線パターン３ｂとスルーホール
７ｂにより電気的に接続される。その他の構造について
は、第１の実施形態と同様であるため、説明は省略す
る。
導体モジュールを概略的に示す断面図である。図４に示
すように、基板２の、配線パターン３ａが形成されない
面（図４において基板２の上面）に平面状の配線パター
ン３１が設けられる。配線パターン３１は、例えば上面
の全面に一様に設けることができる。基板の上面に設け
られた配線パターン３１は、例えばグランドまたは共通
電位として使用され、配線パターン３ｂとスルーホール
７ｂにより電気的に接続される。その他の構造について
は、第１の実施形態と同様であるため、説明は省略す
る。
【００２６】第２の実施形態によれば、第１の実施形態
の構造に加え、裏面にも平面状の配線パターン３１が設
けられる。これにより、第１の実施形態と同様の効果を
得られる。
の構造に加え、裏面にも平面状の配線パターン３１が設
けられる。これにより、第１の実施形態と同様の効果を
得られる。
【００２７】さらに、上面に配線パターン３１を設ける
ことにより、上下に隣接する他のチップ・基板構造体５
上の配線パターン３ａ間に発生するノイズをほぼ完全に
除去することができる。これにより、半導体モジュール
全体としての誤動作、信号伝搬速度の遅延をさらに効果
的に防止できる。
ことにより、上下に隣接する他のチップ・基板構造体５
上の配線パターン３ａ間に発生するノイズをほぼ完全に
除去することができる。これにより、半導体モジュール
全体としての誤動作、信号伝搬速度の遅延をさらに効果
的に防止できる。
【００２８】（第３の実施形態）半導体モジュールの小
型化及び半導体チップの高速化、高機能化等に伴い、配
線パターン間のピッチは減少している。このため、第
１，第２の実施形態で示したように、配線パターン３を
除いた領域にグランド配線を形成することが技術的に困
難な場合がある。そこで、第３の実施形態では、チップ
・基板構造体１の相互間に、基板上に平面状の配線パタ
ーンのみを設けた基板構造体が設けられる。
型化及び半導体チップの高速化、高機能化等に伴い、配
線パターン間のピッチは減少している。このため、第
１，第２の実施形態で示したように、配線パターン３を
除いた領域にグランド配線を形成することが技術的に困
難な場合がある。そこで、第３の実施形態では、チップ
・基板構造体１の相互間に、基板上に平面状の配線パタ
ーンのみを設けた基板構造体が設けられる。
【００２９】図５は、本発明の第３の実施形態に係る半
導体モジュールを概略的に示す断面図である。図５に示
すように、従来のチップ・基板構造体３４相互間に、配
線パターン・基板構造体４１が設けられる。配線パター
ン・基板構造体４１は、基板１の一方の面、または両方
の面上に、例えば全面に設けられた平面状の配線パター
ン３１を有する。この配線パターン３１はスルーホール
２１ｂ及び接続導電層７ｂにより、他の配線パターン３
ｂと接続され、同一の電位とされる。その他の構造につ
いては、従来の半導体モジュール及び第１，第２の実施
形態と同様であるため、説明は省略する。
導体モジュールを概略的に示す断面図である。図５に示
すように、従来のチップ・基板構造体３４相互間に、配
線パターン・基板構造体４１が設けられる。配線パター
ン・基板構造体４１は、基板１の一方の面、または両方
の面上に、例えば全面に設けられた平面状の配線パター
ン３１を有する。この配線パターン３１はスルーホール
２１ｂ及び接続導電層７ｂにより、他の配線パターン３
ｂと接続され、同一の電位とされる。その他の構造につ
いては、従来の半導体モジュール及び第１，第２の実施
形態と同様であるため、説明は省略する。
【００３０】第３の実施形態によれば、基板２上の略全
面に平面状の配線パターン３１が設けられた配線パター
ン・基板構造体４１が、従来のチップ・基板構造体３４
相互間に設けられる。これにより、第１，第２の実施形
態で示したようなチップ・基板構造体１を構成すること
が困難な構造の場合にも、各配線パターン３間にノイズ
が発生することを防止できる。
面に平面状の配線パターン３１が設けられた配線パター
ン・基板構造体４１が、従来のチップ・基板構造体３４
相互間に設けられる。これにより、第１，第２の実施形
態で示したようなチップ・基板構造体１を構成すること
が困難な構造の場合にも、各配線パターン３間にノイズ
が発生することを防止できる。
【００３１】また、配線パターン・基板構造体４１を設
けることにより、従来の半導体モジュールに比べ、より
大きな放熱効果得ることができる。
けることにより、従来の半導体モジュールに比べ、より
大きな放熱効果得ることができる。
【００３２】また、配線パターン・基板構造体４１にお
いて、基板２の両方の面上に配線パターン３１を設ける
ことにより、一方の面上に設ける場合に比べ、より高い
ノイズ低減効果、放熱効果を得られる。
いて、基板２の両方の面上に配線パターン３１を設ける
ことにより、一方の面上に設ける場合に比べ、より高い
ノイズ低減効果、放熱効果を得られる。
【００３３】その他、本発明の思想の範疇において、当
業者であれば、各種の変更例及び修正例に想到し得るも
のであり、それら変更例及び修正例についても本発明の
範囲に属するものと了解される。
業者であれば、各種の変更例及び修正例に想到し得るも
のであり、それら変更例及び修正例についても本発明の
範囲に属するものと了解される。
【００３４】
【発明の効果】以上、詳述したように本発明によれば、
配線パターン間に発生するノイズを低減できると共に、
放熱効果を得ることが可能な半導体モジュールを提供で
きる。
配線パターン間に発生するノイズを低減できると共に、
放熱効果を得ることが可能な半導体モジュールを提供で
きる。
【図１】本発明の第１の実施形態に係る半導体モジュー
ルを概略的に示す断面図である。
ルを概略的に示す断面図である。
【図２】図１に示す半導体モジュールのチップ・基板構
造体を概略的に示す図である。
造体を概略的に示す図である。
【図３】図１に示す半導体モジュールの基板及び配線パ
ターンを概略的に示す平面図である。
ターンを概略的に示す平面図である。
【図４】本発明の第２の実施形態に係る半導体モジュー
ルを概略的に示す断面図である。
ルを概略的に示す断面図である。
【図５】本発明の第３の実施形態に係る半導体モジュー
ルを概略的に示す断面図である。
ルを概略的に示す断面図である。
【図６】従来の半導体モジュールを概略的に示す断面図
である。
である。
【図７】外部接続端子の配置を示す図である。
【図８】従来のチップ・基板構造体を概略的に示す図で
ある。
ある。
【図９】従来の基板及び配線パターンを概略的に示す平
面図である。
面図である。
１…半導体モジュール、
２…基板、
３…配線パターン、
４…半導体チップ、
５…チップ・基板構造体、
６…層間基板、
７…接続導電層、
８…樹脂、
９…配線パターン、
１０…外部接続端子。
Claims (9)
- 【請求項１】基板上に半導体チップが配設された基板構
造体が、複数積層されてなる半導体モジュールであっ
て、 絶縁性の上側基板と、 前記上側基板の下方に配設された絶縁性の下側基板と、 前記上側及び下側基板上にそれぞれ配設された複数の信
号配線と、 前記信号配線のそれぞれを間隔をおいて囲うように前記
上側及び下側基板上にそれぞれ配設された第１共通電位
配線と、 前記上側及び下側基板上にそれぞれ配設され、且つ前記
信号配線及び前記第１共通電位配線と電気的に接続され
た電極パッドを有する半導体チップと、 前記下側基板の下方に配設され、且つ前記下側基板と反
対側の面上に配設された配線パターンを有する、支持基
板と、 前記上側基板と下側基板との間に配設され、且つ前記上
側及び下側基板上の前記信号配線を相互に電気的に接続
する第１接続導電層と、 前記上側基板と下側基板との間に配設され、且つ前記上
側及び下側基板上の前記第１共通電位配線を相互に電気
的に接続する第２接続導電層と、 前記支持基板を貫通して配設され、前記第１及び第２接
続導電層と、前記配線パターンと、を電気的に接続する
第３接続導電層と、 前記配線パターン上に配設された外部接続端子と、 を具備することを特徴とする半導体モジュール。 - 【請求項２】前記信号配線及び第１共通電位配線は、前
記上側基板の前記下側基板と対向する第１面上と、前記
下側基板の前記第１面と反対側の第２面上と、に配設さ
れることを特徴とする請求項１に記載の半導体モジュー
ル。 - 【請求項３】前記上側基板と前記下側基板との間に配設
された絶縁性の層間基板をさらに具備し、前記第１接続
導電層は、前記層間基板を貫通して形成されることを特
徴とする請求項１または２に記載の半導体モジュール。 - 【請求項４】前記第１共通電位配線は、前記信号配線の
それぞれを間隔をおいて囲うように、且つ前記信号配線
のそれぞれの間を埋めるように配設されることを特徴と
する請求項１または２に記載の半導体モジュール。 - 【請求項５】前記第１共通電位配線は、前記信号配線の
それぞれを間隔をおいて囲うように、且つ前記信号配線
のそれぞれの間を埋めるように、且つ前記上側及び下側
基板の略全面上に配設されることを特徴とする請求項１
または２に記載の半導体モジュール。 - 【請求項６】前記第１共通電位配線は、グランド線また
は電源線であることを特徴とする請求項１に記載の半導
体モジュール。 - 【請求項７】前記第１共通電位配線は、前記上側基板の
前記第１面と対向する第３面上と、前記下側基板の前記
第２面と対向する第４面上と、の全面にさらに配設さ
れ、前記第１共通電位配線はそれぞれが電気的に接続さ
れることを特徴とする請求項１乃至５のいずれかに記載
の半導体モジュール - 【請求項８】前記上側基板と前記下側基板との間に配設
され、且つ上面及び下面に配設された平面状の第２共通
電位配線を有する、中間基板をさらに具備し、前記第
１、第２共通電位配線は相互に電気的に接続されること
を特徴とする請求項１に記載の半導体モジュール。 - 【請求項９】前記第２共通電位配線は前記上面及び前記
下面の略全面に配設されることを特徴とする請求項８に
記載の半導体モジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002069209A JP2003273321A (ja) | 2002-03-13 | 2002-03-13 | 半導体モジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002069209A JP2003273321A (ja) | 2002-03-13 | 2002-03-13 | 半導体モジュール |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003273321A true JP2003273321A (ja) | 2003-09-26 |
Family
ID=29200129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002069209A Pending JP2003273321A (ja) | 2002-03-13 | 2002-03-13 | 半導体モジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003273321A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005019568A (ja) * | 2003-06-24 | 2005-01-20 | Fujitsu Ltd | 積層型半導体装置 |
| US7282791B2 (en) | 2004-07-09 | 2007-10-16 | Elpida Memory, Inc. | Stacked semiconductor device and semiconductor memory module |
| US7368813B2 (en) | 2003-11-10 | 2008-05-06 | Casio Computer Co., Ltd. | Semiconductor device including semiconductor element surrounded by an insulating member and wiring structures on upper and lower surfaces of the semiconductor element and insulating member, and manufacturing method thereof |
| US7608480B2 (en) | 2004-03-31 | 2009-10-27 | Casio Computer Co., Ltd. | Method of fabricating a semiconductor device incorporating a semiconductor constructing body and an interconnecting layer which is connected to a ground layer via a vertical conducting portion |
| US7615411B2 (en) | 2003-06-03 | 2009-11-10 | Casio Computer Co., Ltd. | Semiconductor package including connected upper and lower interconnections, and manufacturing method thereof |
| US8203849B2 (en) | 2006-03-15 | 2012-06-19 | Elpida Memory, Inc. | Semiconductor device and manufacture method thereof |
-
2002
- 2002-03-13 JP JP2002069209A patent/JP2003273321A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7709942B2 (en) | 2003-06-03 | 2010-05-04 | Casio Computer Co., Ltd. | Semiconductor package, including connected upper and lower interconnections |
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| US7692282B2 (en) | 2003-11-10 | 2010-04-06 | Casio Computer Co., Ltd | Semiconductor device including semiconductor element surrounded by an insulating member wiring structures on upper and lower surfaces of the semiconductor element and insulating member, and manufacturing method thereof |
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| US7282791B2 (en) | 2004-07-09 | 2007-10-16 | Elpida Memory, Inc. | Stacked semiconductor device and semiconductor memory module |
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