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KR100885924B1 - 묻혀진 도전성 포스트를 포함하는 반도체 패키지 및 그제조방법 - Google Patents

묻혀진 도전성 포스트를 포함하는 반도체 패키지 및 그제조방법 Download PDF

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KR100885924B1
KR100885924B1 KR1020070080595A KR20070080595A KR100885924B1 KR 100885924 B1 KR100885924 B1 KR 100885924B1 KR 1020070080595 A KR1020070080595 A KR 1020070080595A KR 20070080595 A KR20070080595 A KR 20070080595A KR 100885924 B1 KR100885924 B1 KR 100885924B1
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KR
South Korea
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semiconductor chip
conductive
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pad
encapsulation
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김평완
이택훈
장철용
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삼성전자주식회사
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Abstract

묻혀진 도전성 포스트를 포함하는 반도체 패키지 및 그 제조방법에 관해 개시한다. 이를 위해 본 발명은, 반도체 칩과, 반도체 칩의 활성면을 외부로 노출시키고 나머지 부분을 밀봉하는 봉지부와, 봉지부 내에서 상면만 외부로 노출되고 나머지 부분은 묻혀진 구조이며 반도체 칩의 외곽을 따라 배치된 다수의 도전성 포스트와, 반도체 칩의 본드패드와 도전성 포스트를 연결하는 패드재배치 패턴을 구비하는 것을 특징으로 하는 반도체 패키지 및 그 제조방법을 제공한다. 따라서 도전성 포스트에 의해 봉지부와 접착력을 강화시킬 수 있고, 적층형 반도체 패키지에서 다층 구조의 도전성 패턴 형성시 상하 반도체 칩의 상호연결부(interconnection portion)에 손상이 발생하는 문제를 개선할 수 있다.
도전성 포스트, 솔더볼 패드의 들뜸, 솔더접합 신뢰도, 적층.

Description

묻혀진 도전성 포스트를 포함하는 반도체 패키지 및 그 제조방법{A semiconductor package having a buried conductive post in sealing resin and manufacturing method thereof}
본 발명은 패드재배치 패턴(pad redistribution pattern)을 통하여 팬-아웃(fan-out) 구조를 달성하는 반도체 패키지 및 그 제조방법에 관한 것으로, 더욱 상세하게는 봉지부 내부에서 묻혀진 구조로 형성된 도전성 포스트(conductive post)를 포함하는 반도체 패키지 및 그 제조방법에 관한 것이다.
일반적으로 반도체 소자에서 고집적화가 달성되는 방향은, 종래에는 웨이퍼 제조단계에서 디자인 룰(design rule)의 선폭(line width)을 보다 가늘게 만들고, 트랜지스터나 커패시터와 같은 내부 구성요소를 3차원적으로 배열하여 한정된 웨이퍼 면적에 보다 많은 전자회로를 집어넣어 집적도를 높이는 방향이 주류였다. 그러나 최근에는 두께가 얇아진 반도체 칩들을 수직으로 적층하여 하나의 반도체 패키지 내에 보다 많은 개수의 반도체 칩들을 실장하여 전체적인 집적도를 높이는 방향이 소개되고 있다. 이렇게 반도체 패키지 제조기술을 통하여 반도체 소자의 집적도를 높이는 방식은, 웨이퍼 제조단계에서 집적도를 높일 때와 비교하여 비용, 연구개발에 소요되는 시간 및 공정의 실현 가능성 면에서 많은 장점을 지니고 있기 때문에 현재 이에 연구가 활발히 전개되고 있다.
그러나 반도체 칩을 수직으로 적층하는 구조의 반도체 패키지는, 인접하는 본드 패드의 간격이 좁은 경우 이를 효과적으로 외부로 확장할 수 있는 팬 아웃(fan-out) 구현방법이 아직 해결 과제로 남아있다.
한편, 효율적인 팬 아웃 구조를 달성하기 위해 사용되는 패드재배치 패턴을 포함하는 반도체 칩의 적층을 통한 반도체 패키지 제조기술이 미국등록특허 US 7,196,408호(Date of Patent: Mar.27,2007)에 "Fan out type wafer level package structure and method of the same"이란 제목으로 소개된 바 있다.
본 발명이 이루고자 하는 기술적 과제는 봉지부와 접착력을 개선시키고 물리적 손상을 흡수할 수 있는 구조의 묻혀진 도전성 포스트를 포함하는 반도체 패키지를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 봉지부와 접착력을 개선시키고 물리적 손상을 흡수할 수 있는 구조의 묻혀진 도전성 포스트를 포함하는 반도체 패키지의 제조방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위해 본 발명의 제1 실시예에 의한 묻혀진 도전성 포스트를 포함하는 반도체 패키지는, 회로부가 형성된 활성면이 위로 향한 반도체 칩과, 상기 반도체 칩의 활성면을 외부로 노출시키고 나머지 부분을 밀봉하는 봉지부와, 상기 봉지부 내에서 오직 상면만이 외부로 노출되고 나머지 부분은 묻혀진 구조이며 상기 반도체 칩의 외곽을 따라 배치된 복수개의 도전성 포스트(conductive post)와, 상기 반도체 칩 및 봉지부 위에서 반도체 칩의 본드패드와 상기 도전성 포스트의 상부를 연결하는 패드재배치 패턴을 구비하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위해 본 발명의 제2 실시예에 의한 묻혀진 도전성 포스트를 포함하는 반도체 패키지는, 회로부가 형성된 활성면이 위로 향한 제1 반도체 칩과, 상기 제1 반도체 칩의 활성면만을 외부로 노출시키고 나머지 부분 을 밀봉하는 제1 봉지부와, 상기 제1 봉지부 내에서 오직 상면이 외부로 노출되고 나머지 부분은 묻혀진 구조이며 상기 제1 반도체 칩의 외곽을 따라 배치된 복수개의 제1 도전성 포스트(conductive post)와, 상기 제1 반도체 칩 및 제1 봉지부 위에서 상기 제1 반도체 칩의 본드패드와 제1 도전성 포스트의 상부를 연결하는 패드재배치 패턴과, 상기 제1 반도체 칩 위에서 활성영역이 위로 향하도록 접착수단을 통하여 탑재된 제2 반도체 칩과, 상기 제1 봉지부 상면을 덮고 상기 제2 반도체 칩의 상면은 노출시키면서 상기 도전성 포스트 위에 있는 패드재배치 패턴의 일부를 노출시키는 관통홀을 포함하는 제2 봉지부와, 상기 패드재배치 패턴과 상기 제2 반도체 칩의 본드패드를 연결시키는 제1 도전성 패턴을 구비하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위해 본 발명의 제3 실시예에 의한 묻혀진 도전성 포스트를 포함하는 반도체 패키지는, 상기 제2 실시예에 반도체 패키지에 추가로, 상기 제2 반도체 칩 위에서 활성영역이 위로 향하도록 탑재된 제3 반도체 칩과, 상기 제2 봉지부 상면을 덮고 상기 제3 반도체 칩의 상면을 노출시키고 상기 제1 도전성 패턴의 일부를 노출시키는 관통홀을 포함하는 제3 봉지부와, 상기 노출된 제1 도전성 패턴과 상기 제3 반도체 칩의 본드패드를 연결시키는 제2 도전성 패턴과, 상기 제3 반도체 칩 위에서 활성영역이 위로 향하도록 탑재된 제4 반도체 칩과, 상기 제3 봉지부 상면을 덮고 상기 제4 반도체 칩의 상면은 노출시키고 내부에 마련된 관통홀에 의해 상기 제2 도전성 패턴의 일부를 노출시키는 제4 봉지부와, 상기 노출된 제2 도전성 패턴과 상기 제4 반도체 칩의 본드패드를 연결시키는 제3 도전성 패턴을 더 구비하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 상기 반도체 패키지는, 상기 도전성 포스트 위에 위치한 패드재배치 패턴에 부착된 솔더볼을 더 포함할 수 있으며, 상기 도전성 포스트는, 구리, 철, 알루미늄 및 폴리머로 이루어진 상기 봉지부와 접착력이 우수한 물질 중에서 선택된 하나를 재질로 하는 것이 적합하다.
또한 본 발명의 바람직한 실시예에 의하면, 상기 반도체 패키지는, 상기 봉지부를 관통하여 상기 도전성 포스트 하부면과 연결된 관통전극과, 상기 봉지부 하부면에서 상기 관통전극과 연결된 하부 솔더볼 패드를 더 포함할 수 있다.
바람직하게는 상기 하부 솔더볼 패드는 그 표면에 부착된 솔더볼을 더 구비할 수 있다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명은, 제1 실시예를 통하여, 도전성 포스트가 표면에 부착된 캐리어 기판을 준비하는 단계와, 상기 캐리어 기판의 반도체 칩 접착부에 반도체 칩의 활성면이 닿도록 접착수단을 사용하여 반도체 칩을 탑재하는 단계와, 상기 캐리어 기판에 봉지부로 몰딩을 수행하여 상기 도전성 포스트 및 반도체 칩을 묻힌 구조로 밀봉하는 단계와, 상기 캐리어 기판을 상기 봉지부로 밀봉된 반도체에서 분리시켜 제거하는 단계와, 상기 캐리어 기판과 맞닿은 부분에서 노출된 반도체 칩의 본드패드와 상기 도전성 포스트를 연결하는 패드재배치 패턴을 형성하는 단계를 구비하는 것을 특징으로 하는 묻혀진 도전성 포스트를 포함하는 반도체 패키지의 제조방법을 제공한다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명은, 제2 실시예를 통하여, 도전성 포스트가 표면에 부착된 캐리어 기판을 준비하는 단계와, 상기 캐리어 기판의 반도체 칩 접착부에 반도체 칩의 활성면이 닿도록 접착수단을 사용하여 제1 반도체 칩을 탑재하는 단계와, 상기 캐리어 기판에 제1 봉지부로 몰딩을 수행하여 상기 도전성 포스트 및 반도체 칩을 묻힌 구조로 밀봉하는 단계와, 상기 캐리어 기판을 상기 제1 봉지부로 밀봉된 제1 반도체 칩에서 분리시켜 제거하는 단계와, 상기 캐리어 기판과 맞닿은 부분에서 노출된 제1 반도체 칩의 본드패드와 상기 도전성 포스트를 연결하는 패드재배치 패턴을 형성하는 단계와, 상기 제1 반도체 칩 위에 활성영역이 위로 향하도록 제2 반도체 칩을 탑재하는 단계와, 상기 제1 봉지부 상부를 덮고 상기 제2 반도체 칩 상부를 노출시키고 상기 도전성 패드 위의 패드재배치 패턴의 일부를 노출시키는 관통홀을 형성하는 단계와, 상기 패드재배치 패턴과 상기 제2 반도체 칩의 본드패드를 연결시키는 제1 도전성 패턴을 형성하는 단계를 구비하는 것을 특징으로 묻혀진 도전성 포스트를 포함하는 반도체 패키지의 제조방법을 제공한다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명은, 제3 실시예를 통하여, 상기 제2 실시예에 추가로 상기 제2 반도체 칩 위에서 활성영역이 위로 향하도록 제3 반도체 칩을 탑재하는 단계와, 상기 제2 봉지부 상부를 덮고 상기 제3 반도체 칩 상면을 노출시키고 상기 제1 도전성 패턴을 노출시키는 관통홀을 포함하는 제3 봉지부를 형성하는 단계와, 상기 노출된 제1 도전성 패턴과 상기 제3 반도체 칩의 본드패드를 연결시키는 제2 도전성 패턴을 형성하는 단계와, 기 제3 반도체 칩 위에서 활성영역이 위로 향하도록 제4 반도체 칩을 탑재하는 단계와, 상기 제3 봉지부 상면을 덮고 상기 제4 반도체 칩의 상면을 노출시키고 내부에 있는 관통홀에 의해 상기 제2 도전성 패턴을 일부를 노출시키는 제4 봉지부를 형성하는 단계와, 상기 노출된 제2 도전성 패턴과 상기 제4 반도체 칩의 본드패드를 연결시키는 제3 도전성 패턴을 형성하는 단계를 더 진행하는 것을 특징으로 하는 묻혀진 도전성 포스트를 포함하는 반도체 패키지의 제조방법을 제공한다.
본 발명의 바람직한 실시예에 의하면 상기 패드재배치 패턴을 형성하는 방법은, 상기 반도체 칩 위에 본드패드를 노출시키면서 퓨징 영역(fusing area)을 덮는 절연막을 형성하는 단계와, 금속패턴을 이용하여 상기 본드패드와 상기 도전성 포스트를 연결하는 패드재배치 패턴을 만드는 단계를 구비하는 것이 적합하다.
또한 본 발명의 바람직한 실시예에 의하면, 상기 제1 도전성 패턴과 연결된 제2 도전성 패턴을 형성하는 방법은, 상기 제2 봉지부 상면 아래에서 연결하거나, 상기 제2 봉지부 상면 위에서 연결하거나, 상기 제1 도전성 패턴에 의하여 발생한 파인(Dent) 영역에 도전물질을 채우고 상기 도전물질 위에서 연결하거나, 상기 제1 및 제2 도전성 패턴이 수직 방향으로 연결되도록 형성할 수 있다.
따라서, 상술한 본 발명에 따르면, 첫째, 묻힌 구조의 도전성 포스트 위에 솔더볼이 부착될 수 있는 패드를 패드재배치 패턴을 사용하여 만들기 때문에, 도전성 포스트가 없을 때와 비교하여 솔더접합 신뢰도(Solder Joint Reliability)를 개선할 수 있다.
둘째, 묻혀진 구조의 도전성 포스트로 인하여 상하 반도체 칩의 상하 연결을 위한 콘택홀을 뚫을 때, 이 부분에서 손상이 발생하는 것을 억제함과 동시에 반도체 패키지의 잡음 발생을 개선하고 전원 및 접지를 안정화시켜 전체적인 전기적 신뢰성을 개선할 수 있다.
셋째, 봉지부와 묻혀진 구조의 도전성 포스트와의 접착력을 향상시켜 상호연결을 위한 배선에서 들뜸과 같은 결함이 발생하는 것을 억제할 수 있다.
넷째, 인쇄회로기판이나 리드프레임을 사용하지 않고도 순수하게 반도체 칩만을 봉지부 내부에서 적층하여 팬 아웃 구조를 갖는 적층형 반도체 패키지를 만들 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 아래의 상세한 설명에서 개시되는 실시예는 본 발명을 한정하려는 의미가 아니라, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게, 본 발명의 개시가 실시 가능한 형태로 완전해지도록 발명의 범주를 알려주기 위해 제공되는 것이다.
제1 실시예
도 1 내지 도 5는 본 발명의 제1 실시예에 의한 묻혀진 도전성 포스트를 포함하는 반도체 패키지의 제조방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 먼저 경질의 캐리어 기판(100)을 준비한다. 상기 캐리어 기판은 금속이나 폴리이미드와 같은 재질을 사용할 수 있다. 상기 캐리어 기판(100)은 내부에 반도체 칩 접착부가 마련되어 있고, 상기 반도체 칩 접착부의 가 장자리를 따라 복수개의 도전성 포스트(104)가 접착수단(102)을 사용하여 부착되어 있다. 상기 접착수단(102)은 열이나, 빛에 의하여 접착력이 변화하는 접착제인 것이 바람직하다. 이때, 상기 접착수단(102)이 빛에 의하여 접착력이 변화될 경우, 상기 경질의 캐리어 기판(100)은 빛이 투과할 수 있는 투명 재질인 것이 적합하다.
이어서 상기 캐리어 기판(100)의 반도체 칩 접착부에 반도체 칩(106)을 접착수단(102)을 사용하여 탑재한다. 이때에도 상기 접착수단(102)은 열이나 빛에 의하여 접착력이 변화하는 재질인 것이 적합하다. 또한 반도체 칩(106)이 탑재되는 방향은 회로가 형성된 활성면이 상기 캐리어 기판(100)의 표면과 맞닿도록 탑재하는 것이 적합하다.
한편, 상기 도전성 포스트(104)는 원래 캐리어 기판(100)에 부착된 것을 사용할 수도 있고, 이를 변형시켜 반도체 칩(106)을 탑재한 후, 도전성 포스트(104)를 다시 부착하는 방식으로 적용할 수도 있다.
도 2를 참조하면, 상기 캐리어 기판(100) 상부에 에폭시 몰드 컴파운드(EMC: Epoxy Mold Compound) 혹은 엔캡슐런트(Encapsulant)와 같은 봉지재를 사용하여 몰딩(mold) 공정을 진행한다. 이에 따라, 상기 도전성 포스트(104), 반도체 칩(106) 및 상기 캐리어 기판(100)의 상면은 상기 봉지부(108)에 의하여 밀봉된다.
도 3을 참조하면, 상기 캐리어 기판(100)에 열을 인가하거나 빛을 조사하여 상기 접착수단(102)의 접착력을 약화시킨다. 그 후, 상기 캐리어 기판(100)을 상기 봉지부(108)와 분리시켜 제거한 후, 상기 결과물을 뒤집는다. 이에 따라 복수개의 도전성 포스트(104)의 상면 및 반도체 칩(104)의 활성면이 상부로 노출된다. 그리고 도전성 포스트(104) 및 반도체 칩(106)의 나머지 부분은 상기 봉지부(108) 내에 묻혀진 구조가 된다. 상기 도전성 포스트(104)는, 상기 봉지부(108)와 접착력이 우수한 물질을 사용하여 형성하는 것이 적합하며, 일 예로 구리, 철, 알루미늄 혹은 도전성을 갖는 폴리머 중에서 선택된 하나를 사용할 수 있다. 또한 도전성 포스트(104)의 두께는 상기 반도체 칩(106)보다 얇은 범위 내에서 다양하게 적용할 수 있다. 한편 상기 도전성 포스트(104)는 물리적인 손상을 억제할 목적으로만 적용된다면 상기 제1 봉지부(108)와 적절한 접착력을 유지할 수 있고, 경도(hardness)만 있으면 절연물질로 대체시켜 적용시킬 수도 있다.
도 4를 참조하면, 상기 캐리어 기판(100)이 제거된 결과물에서 상기 반도체 칩(106)의 본드패드(미도시)와 상기 도전성 포스트(104)를 연결하는 패드재배치 패턴(110)을 형성한다. 상기 패드재배치 패턴(110)을 형성하는 방법은, 봉지부(108)가 형성된 결과물의 상면에 먼저 절연막(미도시)을 형성하고, 그 후 패터닝 공정을 진행하여 상기 반도체 칩(106)의 본드패드 영역과, 상기 도전성 포스트(104)의 상부를 노출시킨다. 이때 상기 반도체 칩(106)이 메모리 소자인 경우, 표면에 노출된 퓨징 영역(Fusing area)이 상기 절연막에 의하여 덮이면, 반도체 칩(106)의 전기적 신뢰성을 높일 수 있다.
이어서 상기 절연막 위에 반도체 칩(106)의 본드패드와 상기 도전성 포스트(104)를 연결하는 패드재배치 패턴(110)을 구리 재질로 형성한다. 상기 패드재배치 패턴(110)은 스퍼터링을 이용하여 시드층(seed layer)을 먼저 형성한 후, 상기 시드층 위에 전기도금(electroplating)층을 형성하여 만들 수 있고, 이를 변형 하여 먼저 무전해 도금으로 시드층을 형성한 후, 다시 전해 도금으로 상기 시드층 위에 전기도금층을 만들 수도 있다. 본 발명의 바람직한 실시예에서는 상기 패드재배치 패턴(110)은 구리를 사용하여 만드는 것을 하나의 예로 설명하였으나, 상기 패드재배치 패턴(110)은 도전성을 갖는 다른 재질로 변형하여 적용이 가능하다.
도 5를 참조하면, 상기 묻혀진 도전성 포스트를 포함하는 반도체 패키지(200)의 패드재배치 패턴(110) 위에 솔더볼(112)을 부착하고, 싱귤레이션(singulation) 공정을 진행하여 단위 반도체 패키지(200)의 제조를 완료한다. 이에 따라 리드프레임이나 인쇄회로기판과 같은 골격재를 사용하지 않고도 반도체 칩(106)이 봉지부(108)에 묻힌 구조로 반도체 패키지(200)를 만들 수 있다. 상기 반도체 패키지(200)는 상기 도전성 포스트(104) 및 패드재배치 패턴(110)에 의하여 효율적인 팬 아웃(fan out) 구조를 실현할 수 있기 때문에, 반도체 칩(106)의 본드패드 간격이 좁아지더라도 이를 효율적으로 재배치 할 수 있다.
이어서 도 5를 참조하여 본 발명의 제1 실시예에 의한 묻혀진 도전성 포스트를 포함하는 반도체 패키지(200)의 구조에 대하여 설명한다.
본 발명의 제1 실시예에 의한 묻혀진 도전성 포스트를 포함하는 반도체 패키지(200)는, 회로부가 형성된 활성면이 위로 향한 반도체 칩(106)과, 상기 반도체 칩(106)의 활성면을 외부로 노출시키고 나머지 부분을 밀봉하는 봉지부(108)와, 상기 봉지부 내에서 오직 상면만이 외부로 노출되고 나머지 부분은 묻혀진 구조이며 상기 반도체 칩(106)의 외곽을 따라 배치된 복수개의 도전성 포스트(104)와, 상기 반도체 칩(106) 및 봉지부(108) 위에서 반도체 칩(106)의 본드패드와 상기 도전성 포스트(104)의 상부를 연결하는 패드재배치 패턴(110) 및 상기 패드재배치 패턴 위에 부착된 솔더볼(112)을 포함한다.
한편, 본 발명에서는 상기 도전성 포스트(104)가 솔더볼(112)이 부착되는 패드재배치 패턴(110) 하부에 존재함으로 때문에, 상기 도전성 포스트(104)가 없을 때와 비교하여, 솔더볼(112)과 패드재배치 패턴(110)간의 솔더접합 신뢰도(SJR)가 개선될 수 있고, 상기 패드재배치 패턴(110)과 봉지부(110) 사이의 접착력을 개선되어 이 부분에서 들뜸 결함(lift defect)이 발생하는 것을 억제할 수 있다.
도 6은 본 발명의 제1 실시예에 의한 묻혀진 도전성 포스트를 포함하는 반도체 패키지의 변형예를 설명하기 위한 단면도이다.
도 6을 참조하면, 상기 도 5의 묻혀진 도전성 포스트를 포함하는 반도체 패키지(200)는, 반도체 패키지 내부에 하나의 반도체 칩이 포함되는 것을 중심으로 설명하였다. 그러나 도 5의 반도체 패키지(200) 하부에 인쇄회로기판(PCB)과 전기적으로 연결될 수 있는 연결단자(connection terminal)를 만들 경우, 본 발명에 의한 묻혀진 도전성 포스트를 포함하는 반도체 패키지(200)는, 패키지 온 패키지(POP: Package On Package) 구조로 그 사용범위를 확대 적용할 수 있다. 즉, 상부 패드재배치 패턴(110) 위에 탑재된 솔더볼(112)에 다른 반도체 패키지를 추가로 탑재하여 보다 다양한 기능을 수행하는 반도체 패키지를 구현할 수 있다.
본 발명의 제1 실시예의 변형예에 의한 묻혀진 도전성 포스트를 포함하는 반도체 패키지(202)를 패키지 온 패키지(POP) 구조로 적용하기 위하여, 먼저 상기 봉지부(108)의 아래 방향을 관통하는 하부 콘택홀을 형성하여 상기 도전성 포스 트(104)의 하부면이 노출되도록 한다. 이때, 상기 묻혀진 구조의 도전성 포스트(104)는, 상기 하부 콘택홀을 뚫는 과정에서 상기 패드재배치 패턴(110)에 손상이 발생하는 것을 억제할 수 있는 버퍼(buffer) 역할을 수행하는 효과가 있다. 그 후, 상기 콘택홀 내부를 도전물질로 채워서 콘택전극(114)을 형성한다. 이어서 상기 콘택전극(114)과 연결된 하부 솔더볼 패드(116)를 형성하고, 상기 하부 솔더볼 패드(116)에 솔더볼(112)을 부착한다. 상기 하부 솔더볼 패드(116)에 부착된 솔더볼(112)은 인쇄회로기판과 전기적으로 연결되고, 상기 패드재배치 패턴(112)에 연결된 솔더볼(112)은 다른 반도체 패키지와 연결될 경우, 본 발명의 제1 실시예의 변형예에 의한 반도체 패키지(202)는 패키지 온 패키지(POP) 구조를 갖게 된다.
제2 실시예
도 7 내지 도 11은 본 발명의 제2 실시예에 의한 묻혀진 도전성 포스트를 포함하는 반도체 패키지의 제조방법을 설명하기 위한 단면도들이다.
도 7 내지 도 11을 참조하면, 본 실시예에 의한 묻혀진 도전성 포스트를 포함하는 반도체 패키지는, 봉지부(108, 122) 내부에 반도체 칩(106, 118)이 두 개가 적층된 형태의 반도체 패키지이다. 상기 패드재배치 패턴(110)을 만드는 과정까지는 위에서 설명된 제1 실시예와 동일하기 때문에 설명을 생략하고 상술한 제1 실시예의 도 4에 대한 설명에 이어서 그 제조방법을 설명한다.
상세히 설명하면, 제1 반도체 칩(106)과 도전성 포스트(104)가 제1 봉지부(108) 속에 묻힌 구조로 형성되고, 상기 제1 반도체 칩(106)의 본드패드와 도전성 포스트가 상기 패드재배치 패턴(112)에 의해 연결된 결과물에, 밑면에 접착수 단(120)이 부착된 제2 반도체 칩(118)을 상기 제1 반도체 칩(106) 위에 탑재한다(도7). 이때 상기 제2 반도체 칩(118)의 크기 및 두께는 상기 제1 반도체 칩(106)과 동일하지 않을 수도 있으며, 회로부가 형성된 활성면은 위를 향하도록 탑재하는 것이 적합하다.
계속해서 상기 제2 반도체 칩(118)이 탑재된 결과물에 제2 봉지부(122)를 몰딩공정으로 형성한다(도8). 상기 제2 봉지부(122)는 상기 패드재배치 패턴(110)의 일부를 제외한 상기 제1 봉지부(108)의 상면을 덮고, 높이가 상기 제2 반도체 칩(118)과 동일한 것이 적합하다. 상기 제2 봉지부(122)의 콘택홀(124)은, 상기 제2 봉지부(122)를 형성한 후, 레이저 드릴닝, 드릴닝, 습식식각 중에서 선택된 하나의 방법을 콘택홀(124)을 형성할 수 있다. 이때 상기 콘택홀을 뚫는 과정에서 상기 도전성 포스트(104)는 패드재배치 패턴(110)에서 손상이 발생하는 것을 억제하는 버퍼(buffer)의 역할을 할 수 있다. 즉, 패드재배치 패턴(110)만 있는 경우, 도전성 포스트(104)와 비교하여 얇은 두께를 갖는 패드재배치 패턴(110)이 제2 봉지재(122)와 접합력이 약화될 수 있으나, 하부에 있는 묻혀진 구조의 도전성 포스트(104)가 이를 지지하기 때문에 접합력이 약화되는 것을 억제할 수 있다. 또한 콘택홀(124)을 뚫는 과정에서 콘택홀의 깊이가 패드재배치 패턴(110) 아래로 뚫리더라도 패드재배치 패턴(110)과 하부에 있는 도전성 포스트(104)는 서로 전기적으로 연결된 상태이기 때문에 이를 보완할 수 있다.
이어서 상기 패드재배치 패턴(110)과 상기 제2 반도체 칩(118)의 본드패드를 연결하는 제1 도전성 패턴(126)을 형성한다(도9). 상기 제2 도전성 패턴(126)을 형성하기 위하여 먼저 제1 실시예와 같이 절연막 패턴(미도시)을 먼저 형성하고, 스퍼터링(sputtering)에 의한 시드층(seed layer)을 형성하고, 상기 시드층 위에 전기도금층을 형성하는 방식으로 제1 도전성 패턴(126)을 형성할 수 있다. 이어서 상기 제1 도전성 패턴(126) 위에 솔더볼(112)을 부착한다(도10). 마지막으로, 상기 솔더볼(112)이 부착된 결과물에 싱귤레이션 공정을 진행하여 반도체 칩(106, 118) 두 개가 적층된 구조의 반도체 패키지(204)에 대한 제조공정을 완료한다.
이어서, 도 11을 참조하여 본 발명의 제2 실시예에 의한 묻혀진 도전성 포스트를 포함하는 반도체 패키지(204)의 구조를 설명한다.
본 발명의 제2 실시예에 의한 묻혀진 도전성 포스트를 포함하는 반도체 패키지(204)는, 회로부가 형성된 활성면이 위로 향한 제1 반도체 칩(106)과, 상기 제1 반도체 칩(106)의 활성면만을 외부로 노출시키고 나머지 부분을 밀봉하는 제1 봉지부(108)와, 상기 제1 봉지부(108) 내에서 오직 상면이 외부로 노출되고 나머지 부분은 묻혀진 구조이며 상기 제1 반도체 칩(106)의 외곽을 따라 배치된 복수개의 제1 도전성 포스트(104)와, 상기 제1 반도체 칩(106) 및 제1 봉지부(108) 위에서 상기 제1 반도체 칩(106)의 본드패드와 제1 도전성 포스트(104)의 상부를 연결하는 패드재배치 패턴(110)을 포함한다.
또한 본 발명의 제2 실시예에 의한 묻혀진 도전성 포스트를 포함하는 반도체 패키지(204)는, 상기 제1 반도체 칩(106) 위에서 활성영역이 위로 향하도록 접착수단(120)을 통하여 탑재된 제2 반도체 칩(118)과, 상기 제1 봉지부(108) 상면을 덮고 상기 제2 반도체 칩(118)의 상면은 노출시키면서 상기 도전성 포스트(104) 위에 있는 패드재배치 패턴(110)의 일부를 노출시키는 관통홀을 포함하는 제2 봉지부(122)와, 상기 패드재배치 패턴(110)과 상기 제2 반도체 칩(118)의 본드패드를 연결시키는 제1 도전성 패턴(126) 및 상기 제1 도전성 패턴 위에 형성된 솔더볼(112)을 포함한다.
한편, 본 발명의 제2 실시예에 의한 묻혀진 도전성 포스트를 포함하는 반도체 패키지(204)는, 상기 제1 및 제2 반도체 칩(106, 118)을 연결하는 상호연결 배선인 패드재배치 패턴(110) 및 제1 도전성 패턴(126) 하부에 도전성 포스트(104)가 있기 때문에, 이 부분에서 전기적인 연결을 보다 확실하게 할 수 있으며, 신호 배선간에 잡음발생을 방지하고, 전원 및 접지를 안정화시켜 전체적인 전기적 신뢰성을 개선할 수 있는 효과가 있다.
도 12는 본 발명의 제2 실시예에 의한 묻혀진 도전성 포스트를 포함하는 반도체 패키지의 변형예를 설명하기 위한 단면도이다.
도 12는 본 발명의 제2 실시예에 의한 반도체 패키지를 패키지 온 패키지(POP)형태로 변형시킨 적층형 반도체 패키지(206)의 단면도이다. 그 제조공정 및 구조는 상술한 도6과 동일하기 때문에 중복을 피하여 설명을 생략한다.
제3 실시예
도 13은 본 발명의 제3 실시예에 의한 묻혀진 도전성 포스트를 포함하는 반도체 패키지의 단면도(208)이고, 도 14는 상기 제3 실시예에 의한 반도체 패키지를 패키지 온 패키지(POP)에 적용할 수 있도록 변형시킨 반도체 패키지(210)의 단면도이다.
도 13 및 도 14를 참조하면, 상기 제2 반도체 칩(118) 위에 상술한 제2 실시예에서 설명된 것과 동일한 방식으로 제3 반도체 칩(128)과, 제3 봉지부(132) 및 제2 도전성 패턴(134)을 형성하고, 상기 제3 반도체 칩(128) 위에 다시 제4 반도체 칩(136), 제4 봉지부(140) 및 제3 도전성 패턴(142)과 솔더볼(112)을 형성하여 봉지부 내부에 4개의 반도체 칩이 적층된 적층형 반도체 패키지(208)를 만든다. 도면에서 참조부호 130 및 138을 접착테이프와 같은 접착수단을 가리킨다.
또한 상기 적층형 반도체 패키지(208)를 패키지 온 패키지 구조의 반도체 패키지(210)로 만들기 위해 도 14와 같이 제1 봉지부(108) 내부에 콘택전극(114)과, 하부 솔더볼 패드(116) 및 솔더볼(112)을 추가로 형성할 수 있다. 본 실시예에서는 4개의 반도체 칩이 적층된 것을 일 예로 설명하였으나, 이는 6개, 8개로 변형 적용이 가능하다.
도 15 내지 도 20은 도 13의 A 부분에 대한 다양한 접속방법을 설명하기 위해 도시한 단면도들이다.
도 15 내지 도 18을 참조하면, 상술한 제2 실시예에서는 제1 도전성 패턴(126)과 제2 도전성 패턴(134)의 연결을 제2 봉지부(122) 상부에서 실시하였으나, 제1 도전성 패턴(126)과 제2 도전성 패턴(134)의 연결은, 도 15와 같이 제2 봉지부(122)의 상면 아래에서 패드재배치 패턴(110)과 인접하는 부분에서 실시할 수 있다. 도면에서 참조부호 144A, 144B, 144C는 층간절연막으로, 패드재배치 패턴(110), 제1 도전성 패턴(126) 및 제2 도전성 패턴(134) 밑에 형성할 수 있다. 이때, 상기 패드재배치 패턴(110), 제1 도전성 패턴(126) 및 제2 도전성 패턴(134)은 각각 상기 층간절연막(144A, 144B, 144C)에 형성된 콘택홀을 통하여 반도체 칩에 형성된 본드패드와 서로 연결된다.
또한, 도 16과 같이 제2 도전성 패턴(134)과 제1 도전성 패턴(126)이 접촉하는 영역이 패드재배치 패턴(110)이 노출되어 있는 영역과 어긋나도록 형성될 수 있다. 그리고 도 17과 같이 제1 도전성 패턴(126)에 의해 발생한 파인(dent) 영역에 도전물질(146)을 채우고, 상기 도전물질(146) 위에서 제2 도전성 패턴(134)을 패턴을 연결하는 방식으로 변형할 수도 있다.
그리고 상기 제1 도전성 패턴(126)과 제2 도전성 패턴(134)을 연결하는 방식은, 도 18과 같이 제1 및 제2 도전성 패턴(126, 134)을 가운데 하나의 콘택홀을 뚫고 수직으로 연결하는 방식으로 전환할 수 있다. 이때 콘택홀 내부에는 충진 물질(148)을 내부에 채우는 것이 적합하며, 상기 충진 물질(148)은 도전물질 혹은 절연물질을 반도체 소자의 기능에 따라 적절히 선택하여 사용할 수 있다. 또한 상기 패드재배치 패턴(110), 제1 내지 제3 도전성 패턴(126, 134, 142) 및 하부 솔더볼 패드(도14의 116)의 표면은 필요에 따라 적절한 표면처리를 수행할 수 있다.
한편, 제2 봉지재(122)를 식각하여 노출된 패드재배치 패턴(110)을 노출시킨 경우, 상기 식각된 된 부분을 도전물질(146)로 채우면 제1 도전성 패턴(126)은 도 19와 같이 직선형으로 만드는 방식으로 변형이 가능하다.
또한 도 20과 같이 제1 및 제2 도전성 패턴(126, 134)을 직선형으로 만들고, 제2 및 제3 봉지재(122, 132)를 관통하는 하면서 상기 패드재배치 패턴(110)을 노출시키는 콘택홀을 만든 후, 그 내부에 도전물질(148)을 채워는 방식으로 변형이 가능하다.
도 20 및 도 21은 본 발명의 바람직한 실시예에 의한 묻혀진 도전성 포스트를 포함하는 반도체 소자의 응용예를 설명하기 위한 블록도들이다.
도 21은 본 발명의 바람직한 실시예에 의한 묻혀진 도전성 포스트를 포함하는 반도체 소자가 카드(400)에 응용되는 것을 보여주는 개략적인 블록도이다.
도 21을 참조하면, 제어기(410)와 메모리(420)는 전기적인 신호를 교화하도록 배치될 수 있다. 예를 들어, 제어기(410)에서 명령을 내리면, 메모리(420)는 데이터를 전송할 수 있다. 여기서 상기 메모리(420)는, 위에서 설명된 묻혀진 도전성 포스트를 포함하는 반도체 소자(도 14의 210)가 될 수 있다.
이러한 카드(400)는 멀티미디어 카드(multi media card: MMC) 또하느 보안 디지털 카드(Secure Digital Card)와 같은 메모리 장치로 이용될 수 있다.
도 22는, 본 발명의 바람직한 실시예에 의한 묻혀진 도전성 포스트를 포함하는 반도체 소자가 시스템(500)에 응용되는 것을 보여주는 개략적인 블록도이다.
도 22를 참조하면, 프로세서(510), 입/출력 장치(530) 및 메모리(520)는, 버스(bus, 540)를 이용하여 서로 데이터 통신을 할 수 있다. 상기 프로세서(510)는 프로그램을 실행하고, 시스템(500)을 제어하는 역할을 수행한다. 상기 입/출력 장치(530)는 시스템(500)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 상기 시스템(500)은, 입/출력 장치(530)를 이용하여 외부장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다.
이때, 상기 메모리(520)는 본 발명의 바람직한 실시예에 의한 반도체 소자인 묻혀진 도전성 포스트를 포함하는 반도체 패키지(도 14의 210)가 될 수 있으며, 상기 프로세서(510)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 상기 시스템(500)은, 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 디스크(Solid State Disk: SSD) 또는 가전제품(household applications) 등에 이용될 수 있다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
도 1 내지 도 5는 본 발명의 제1 실시예에 의한 묻혀진 도전성 포스트를 포함하는 반도체 패키지의 제조방법을 설명하기 위한 단면도들이다.
도 6은 본 발명의 제1 실시예에 의한 묻혀진 도전성 포스트를 포함하는 반도체 패키지의 변형예를 설명하기 위한 단면도이다.
도 7 내지 도 11은 본 발명의 제2 실시예에 의한 묻혀진 도전성 포스트를 포함하는 반도체 패키지의 제조방법을 설명하기 위한 단면도들이다.
도 12는 본 발명의 제2 실시예에 의한 묻혀진 도전성 포스트를 포함하는 반도체 패키지의 변형예를 설명하기 위한 단면도이다.
도 13은 본 발명의 제3 실시예에 의한 묻혀진 도전성 포스트를 포함하는 반도체 패키지의 단면도이다.
도 14는 본 발명의 제3 실시예에 의한 묻혀진 도전성 포스트를 포함하는 반도체 패키지의 변형예를 설명하기 위한 단면도이다.
도 15 내지 도 20은 도 13의 A 부분에 대한 다양한 접속방법을 설명하기 위해 도시한 단면도들이다.
도 20 및 도 21은 본 발명의 바람직한 실시예에 의한 묻혀진 도전성 포스트를 포함하는 반도체 소자의 응용예를 설명하기 위한 블록도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 캐리어 기판, 102: 접착수단,
104: 도전성 포스트, 106: 반도체 칩,
108: 봉지부, 110: 패드재배치 패턴,
112: 솔더볼, 114: 관통전극,
116: 하부 솔더볼 패드, 118: 제2 반도체 칩,
120: 접착수단, 122: 제2 봉지부,
124: 관통홀, 126: 제1 도전성패턴,
128: 제3 반도체 칩, 130: 접착수단,
132: 제3 봉지부, 134: 제2 도전성패턴,
136: 제4 반도체 칩, 138: 접착수단,
140: 제4 봉지부, 142: 제3 도전성패턴,
144: 층간절연막.

Claims (28)

  1. 회로부가 형성된 활성면이 위로 향한 반도체 칩;
    상기 반도체 칩의 활성면을 외부로 노출시키고 나머지 부분을 밀봉하는 봉지부;
    상기 봉지부 내에서 오직 상면만이 외부로 노출되고 나머지 부분은 묻혀진 구조이며 상기 반도체 칩의 외곽을 따라 배치된 복수개의 도전성 포스트(conductive post); 및
    상기 반도체 칩 및 봉지부 위에서 반도체 칩의 본드패드와 상기 도전성 포스트의 상부를 연결하는 패드재배치 패턴을 구비하는 것을 특징으로 하는 묻혀진 도전성 포스트를 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 반도체 패키지는,
    상기 도전성 포스트 위에 위치한 패드재배치 패턴에 부착된 솔더볼을 더 구비하는 것을 특징으로 하는 묻혀진 도전성 포스트를 포함하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 도전성 포스트는,
    구리, 철, 알루미늄 및 폴리머로 이루어진 상기 봉지부와 접착력이 우수한 물질 중에서 선택된 하나를 재질로 하는 것을 특징으로 하는 묻혀진 도전성 포스트를 포함하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 반도체 패키지는,
    상기 봉지부를 관통하여 상기 도전성 포스트 하부면과 연결된 관통전극; 및
    상기 봉지부 하부면에서 상기 관통전극과 연결된 하부 솔더볼 패드를 더 구비하는 것을 특징으로 하는 묻혀진 도전성 포스트를 포함하는 반도체 패키지.
  5. 제4항에 있어서,
    상기 반도체 패키지는,
    상기 하부 솔더볼 패드에 부착된 솔더볼을 더 구비하는 것을 특징으로 하는 묻혀진 도전성 포스트를 포함하는 반도체 패키지.
  6. 도전성 포스트가 표면에 부착된 캐리어 기판을 준비하는 단계;
    상기 캐리어 기판의 반도체 칩 접착부에 반도체 칩의 활성면이 닿도록 접착수단을 사용하여 반도체 칩을 탑재하는 단계;
    상기 캐리어 기판에 봉지부로 몰딩을 수행하여 상기 도전성 포스트 및 반도체 칩을 묻힌 구조로 밀봉하는 단계;
    상기 캐리어 기판을 상기 봉지부로 밀봉된 반도체에서 분리시켜 제거하는 단 계; 및
    상기 캐리어 기판과 맞닿은 부분에서 노출된 반도체 칩의 본드패드와 상기 도전성 포스트를 연결하는 패드재배치 패턴을 형성하는 단계를 구비하는 것을 특징으로 하는 묻혀진 도전성 포스트를 포함하는 반도체 패키지의 제조방법.
  7. 제6항에 있어서,
    상기 도전성 포스트 위에 형성된 패드재배치 패턴에 솔더볼을 부착하는 단계를 더 진행하는 것을 특징으로 하는 묻혀진 도전성 포스트를 포함하는 반도체 패키지의 제조방법.
  8. 제6항에 있어서,
    상기 패드재배치 패턴을 형성하는 방법은,
    상기 반도체 칩 위에 본드패드를 노출시키면서 퓨징영역(fusing area)을 덮는 절연막을 형성하는 단계; 및
    금속패턴을 이용하여 상기 본드패드와 상기 도전성 포스트를 연결하는 패드재배치 패턴을 만드는 단계를 구비하는 것을 특징으로 하는 묻혀진 도전성 포스트를 포함하는 반도체 패키지의 제조방법.
  9. 제6항에 있어서,
    상기 패드재배치 패턴을 형성하는 단계 후에
    상기 봉지부를 관통하여 상기 도전성 포스트의 하부를 노출시키는 하부 관통홀을 형성하는 단계;
    상기 하부 관통홀을 도전물질로 채워 관통전극을 형성하는 단계;
    상기 관통전극과 연결된 하부 솔더볼 패드를 형성하는 단계; 및
    상기 하부 솔더볼 패드에 솔더볼을 부착하는 단계를 더 진행하는 것을 특징으로 하는 묻혀진 도전성 포스트를 포함하는 반도체 패키지의 제조방법.
  10. 제6항에 있어서,
    상기 도전성 포스트는,
    상기 봉지부와 접착력이 우수한 재질을 사용하여 만드는 것을 특징으로 하는 묻혀진 도전성 포스트를 포함하는 반도체 패키지의 제조방법.
  11. 제10항에 있어서,
    상기 봉지부와 접착력이 우수한 물질은,
    구리, 철, 알루미늄 및 폴리머 중에서 선택된 하나인 것을 특징으로 하는 묻혀진 도전성 포스트를 포함하는 반도체 패키지의 제조방법.
  12. 회로부가 형성된 활성면이 위로 향한 제1 반도체 칩;
    상기 제1 반도체 칩의 활성면만을 외부로 노출시키고 나머지 부분을 밀봉하는 제1 봉지부;
    상기 제1 봉지부 내에서 오직 상면이 외부로 노출되고 나머지 부분은 묻혀진 구조이며 상기 제1 반도체 칩의 외곽을 따라 배치된 복수개의 제1 도전성 포스트(conductive post);
    상기 제1 반도체 칩 및 제1 봉지부 위에서 상기 제1 반도체 칩의 본드패드와 제1 도전성 포스트의 상부를 연결하는 패드재배치 패턴;
    상기 제1 반도체 칩 위에서 활성영역이 위로 향하도록 접착수단을 통하여 탑재된 제2 반도체 칩;
    상기 제1 봉지부 상면을 덮고 상기 제2 반도체 칩의 상면은 노출시키면서 상기 도전성 포스트 위에 있는 패드재배치 패턴의 일부를 노출시키는 관통홀을 포함하는 제2 봉지부;
    상기 패드재배치 패턴과 상기 제2 반도체 칩의 본드패드를 연결시키는 제1 도전성 패턴을 구비하는 것을 특징으로 하는 묻혀진 도전성 포스트를 포함하는 반도체 패키지.
  13. 제12항에 있어서,
    상기 반도체 패키지는,
    상기 제1 도전성 패턴에 부착된 솔더볼을 더 구비하는 것을 특징으로 하는 묻혀진 도전성 포스트를 포함하는 반도체 패키지.
  14. 제12항에 있어서,
    상기 반도체 패키지는,
    상기 봉지부를 관통하여 상기 도전성 포스트 하부면과 연결된 관통전극; 및
    상기 봉지부 하부면에서 상기 관통전극과 연결된 하부 솔더볼 패드를 더 구비하는 것을 특징으로 하는 묻혀진 도전성 포스트를 포함하는 반도체 패키지.
  15. 제14항에 있어서,
    상기 반도체 패키지는,
    상기 하부 솔더볼 패드에 부착된 솔더볼을 더 구비하는 것을 특징으로 하는 묻혀진 도전성 포스트를 포함하는 반도체 패키지.
  16. 제12항에 있어서,
    상기 반도체 패키지는,
    상기 제2 반도체 칩 위에서 활성영역이 위로 향하도록 탑재된 제3 반도체 칩;
    상기 제2 봉지부 상면을 덮고 상기 제3 반도체 칩의 상면을 노출시키고 상기 제1 도전성 패턴의 일부를 노출시키는 관통홀을 포함하는 제3 봉지부; 및
    상기 노출된 제1 도전성 패턴과 상기 제3 반도체 칩의 본드패드를 연결시키는 제2 도전성 패턴을 더 구비하는 것을 특징으로 하는 묻혀진 도전성 포스트를 포함하는 반도체 패키지.
  17. 제16항에 있어서,
    상기 반도체 패키지는,
    상기 제3 반도체 칩 위에서 활성영역이 위로 향하도록 탑재된 제4 반도체 칩;
    상기 제3 봉지부 상면을 덮고 상기 제4 반도체 칩의 상면은 노출시키고 내부에 마련된 관통홀에 의해 상기 제2 도전성 패턴의 일부를 노출시키는 제4 봉지부; 및
    상기 노출된 제2 도전성 패턴과 상기 제4 반도체 칩의 본드패드를 연결시키는 제3 도전성 패턴을 더 구비하는 것을 특징으로 하는 묻혀진 도전성 포스트를 포함하는 반도체 패키지.
  18. 도전성 포스트가 표면에 부착된 캐리어 기판을 준비하는 단계;
    상기 캐리어 기판의 반도체 칩 접착부에 반도체 칩의 활성면이 닿도록 접착수단을 사용하여 제1 반도체 칩을 탑재하는 단계;
    상기 캐리어 기판에 제1 봉지부로 몰딩을 수행하여 상기 도전성 포스트 및 반도체 칩을 묻힌 구조로 밀봉하는 단계;
    상기 캐리어 기판을 상기 제1 봉지부로 밀봉된 제1 반도체 칩에서 분리시켜 제거하는 단계;
    상기 캐리어 기판과 맞닿은 부분에서 노출된 제1 반도체 칩의 본드패드와 상기 도전성 포스트를 연결하는 패드재배치 패턴을 형성하는 단계;
    상기 제1 반도체 칩 위에 활성영역이 위로 향하도록 제2 반도체 칩을 탑재하는 단계;
    상기 제1 봉지부 상부를 덮고 상기 제2 반도체 칩 상부를 노출시키고 상기 도전성 패드 위의 패드재배치 패턴의 일부를 노출시키는 관통홀을 형성하는 단계;
    상기 패드재배치 패턴과 상기 제2 반도체 칩의 본드패드를 연결시키는 제1 도전성 패턴을 형성하는 단계를 구비하는 것을 특징으로 묻혀진 도전성 포스트를 포함하는 반도체 패키지의 제조방법.
  19. 제18항에 있어서,
    상기 제1 도전성 패턴을 형성하는 단계 후에,
    상기 제1 도전성 패턴에 솔더볼을 부착하는 단계를 더 진행하는 것을 특징으로 하는 묻혀진 도전성 포스트를 포함하는 반도체 패키지의 제조방법.
  20. 제18항에 있어서,
    상기 패드재배치 패턴을 형성하는 단계 후에,
    상기 제1 봉지부를 관통하여 상기 도전성 포스트의 하부면을 노출시키는 하부 관통홀을 뚫는 단계;
    상기 하부 관통홀 내부를 도전물질로 채워 관통전극을 형성하는 단계; 및
    상기 제1 봉지부 하부면에 상기 관통전극과 연결된 하부 솔더볼 패드를 형성하는 단계를 더 진행하는 것을 특징으로 하는 묻혀진 도전성 포스트를 포함하는 반 도체 패키지 제조방법.
  21. 제18항에 있어서,
    상기 도전성 포스트는,
    상기 제1 봉지부와 접착력이 우수한 재질을 사용하는 것을 특징으로 하는 묻혀진 도전성 포스트를 포함하는 반도체 패키지의 제조방법.
  22. 제21항에 있어서,
    상기 제1 봉지부와 접착력이 우수한 물질은,
    구리, 철, 알루미늄 및 폴리머 중에서 선택된 하나인 것을 특징으로 하는 묻혀진 도전성 포스트를 포함하는 반도체 패키지의 제조방법.
  23. 제18항에 있어서,
    상기 제1 도전성 패턴을 형성한 단계 후,
    상기 제2 반도체 칩 위에서 활성영역이 위로 향하도록 제3 반도체 칩을 탑재하는 단계;
    상기 제2 봉지부 상부를 덮고 상기 제3 반도체 칩 상면을 노출시키고 상기 제1 도전성 패턴을 노출시키는 관통홀을 포함하는 제3 봉지부를 형성하는 단계; 및
    상기 노출된 제1 도전성 패턴과 상기 제3 반도체 칩의 본드패드를 연결시키는 제2 도전성 패턴을 형성하는 단계를 더 진행하는 것을 특징으로 하는 묻혀진 도 전성 포스트를 포함하는 반도체 패키지의 제조방법.
  24. 제23항에 있어서,
    상기 제2 도전성 패턴을 형성하는 단계 후,
    상기 제3 반도체 칩 위에서 활성영역이 위로 향하도록 제4 반도체 칩을 탑재하는 단계;
    상기 제3 봉지부 상면을 덮고 상기 제4 반도체 칩의 상면을 노출시키고 내부에 있는 관통홀에 의해 상기 제2 도전성 패턴을 일부를 노출시키는 제4 봉지부를 형성하는 단계; 및
    상기 노출된 제2 도전성 패턴과 상기 제4 반도체 칩의 본드패드를 연결시키는 제3 도전성 패턴을 형성하는 단계를 더 진행하는 것을 특징으로 하는 묻혀진 도전성 포스트를 포함하는 반도체 패키지의 제조방법.
  25. 제23항에 있어서,
    상기 제1 도전성 패턴과 연결된 제2 도전성 패턴을 형성하는 방법은,
    상기 제2 봉지부 상면 아래에서 연결하는 것을 특징으로 하는 묻혀진 도전성 포스트를 포함하는 반도체 패키지의 제조방법.
  26. 제23항에 있어서,
    상기 제1 도전성 패턴과 연결된 제2 도전성 패턴을 형성하는 방법은,
    상기 제2 봉지부 상면 위에서 연결하는 것을 특징으로 하는 묻혀진 도전성 포스트를 포함하는 반도체 패키지의 제조방법.
  27. 제23항에 있어서,
    상기 제1 도전성 패턴과 연결된 제2 도전성 패턴을 형성하는 방법은,
    상기 제1 도전성 패턴에 의하여 발생한 파인(Dent) 영역에 도전물질을 충진하고 상기 도전물질 위에서 연결하는 것을 특징으로 하는 묻혀진 도전성 포스트를 포함하는 반도체 패키지의 제조방법.
  28. 제23항에 있어서,
    상기 제1 도전성 패턴과 연결된 제2 도전성 패턴을 형성하는 방법은,
    상기 제1 및 제2 도전성 패턴이 수직 방향으로 연결되도록 형성하는 것을 특징으로 하는 묻혀진 도전성 포스트를 포함하는 반도체 패키지의 제조방법.
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US12/104,333 US8093703B2 (en) 2007-08-10 2008-04-16 Semiconductor package having buried post in encapsulant and method of manufacturing the same
TW097123954A TWI438883B (zh) 2007-08-10 2008-06-26 封膠中有埋入式柱的半導體封裝及其製造方法
CN2008101339737A CN101364579B (zh) 2007-08-10 2008-07-18 半导体封装及其制造方法和包括该半导体封装的系统
DE102008036561.0A DE102008036561B4 (de) 2007-08-10 2008-07-30 Halbleiterbauelementpackung, Herstellungsverfahren und System
JP2008206689A JP5470510B2 (ja) 2007-08-10 2008-08-11 埋め込まれた導電性ポストを備える半導体パッケージ
US13/314,464 US8846446B2 (en) 2007-08-10 2011-12-08 Semiconductor package having buried post in encapsulant and method of manufacturing the same

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Families Citing this family (84)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8569876B2 (en) 2006-11-22 2013-10-29 Tessera, Inc. Packaged semiconductor chips with array
US7791199B2 (en) 2006-11-22 2010-09-07 Tessera, Inc. Packaged semiconductor chips
WO2008108970A2 (en) 2007-03-05 2008-09-12 Tessera, Inc. Chips having rear contacts connected by through vias to front contacts
WO2009017835A2 (en) * 2007-07-31 2009-02-05 Tessera, Inc. Semiconductor packaging process using through silicon vias
US20090212381A1 (en) * 2008-02-26 2009-08-27 Tessera, Inc. Wafer level packages for rear-face illuminated solid state image sensors
US20100053407A1 (en) * 2008-02-26 2010-03-04 Tessera, Inc. Wafer level compliant packages for rear-face illuminated solid state image sensors
US7964450B2 (en) * 2008-05-23 2011-06-21 Stats Chippac, Ltd. Wirebondless wafer level package with plated bumps and interconnects
US20110073357A1 (en) * 2008-06-02 2011-03-31 Nxp B.V. Electronic device and method of manufacturing an electronic device
US7855439B2 (en) * 2008-08-28 2010-12-21 Fairchild Semiconductor Corporation Molded ultra thin semiconductor die packages, systems using the same, and methods of making the same
US8704350B2 (en) * 2008-11-13 2014-04-22 Samsung Electro-Mechanics Co., Ltd. Stacked wafer level package and method of manufacturing the same
US8183677B2 (en) * 2008-11-26 2012-05-22 Infineon Technologies Ag Device including a semiconductor chip
US8008125B2 (en) * 2009-03-06 2011-08-30 General Electric Company System and method for stacked die embedded chip build-up
KR101187214B1 (ko) * 2009-03-13 2012-10-02 테세라, 인코포레이티드 본드 패드를 통과하여 연장된 비아를 갖는 마이크로전자 소자를 포함하는 적층형 마이크로전자 어셈블리
US8258010B2 (en) * 2009-03-17 2012-09-04 Stats Chippac, Ltd. Making a semiconductor device having conductive through organic vias
US8026608B2 (en) 2009-03-24 2011-09-27 General Electric Company Stackable electronic package
JP5330065B2 (ja) 2009-04-13 2013-10-30 新光電気工業株式会社 電子装置及びその製造方法
TWI405306B (zh) * 2009-07-23 2013-08-11 Advanced Semiconductor Eng 半導體封裝件、其製造方法及重佈晶片封膠體
US8367470B2 (en) * 2009-08-07 2013-02-05 Stats Chippac, Ltd. Semiconductor device and method of forming cavity in build-up interconnect structure for short signal path between die
EP2302403A1 (en) * 2009-09-28 2011-03-30 Imec Method and device for testing TSVs in a 3D chip stack
US20110084372A1 (en) * 2009-10-14 2011-04-14 Advanced Semiconductor Engineering, Inc. Package carrier, semiconductor package, and process for fabricating same
TWI497679B (zh) * 2009-11-27 2015-08-21 Advanced Semiconductor Eng 半導體封裝件及其製造方法
US8569894B2 (en) * 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
US8372689B2 (en) * 2010-01-21 2013-02-12 Advanced Semiconductor Engineering, Inc. Wafer-level semiconductor device packages with three-dimensional fan-out and manufacturing methods thereof
TWI411075B (zh) * 2010-03-22 2013-10-01 Advanced Semiconductor Eng 半導體封裝件及其製造方法
US8759209B2 (en) 2010-03-25 2014-06-24 Stats Chippac, Ltd. Semiconductor device and method of forming a dual UBM structure for lead free bump connections
US8624374B2 (en) * 2010-04-02 2014-01-07 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with fan-out and with connecting elements for stacking and manufacturing methods thereof
CN102244972A (zh) * 2010-04-08 2011-11-16 王忠诚 电路板及其应用
US8421210B2 (en) 2010-05-24 2013-04-16 Stats Chippac Ltd. Integrated circuit packaging system with dual side connection and method of manufacture thereof
US8987878B2 (en) * 2010-10-29 2015-03-24 Alpha And Omega Semiconductor Incorporated Substrateless power device packages
US9620455B2 (en) * 2010-06-24 2017-04-11 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming anisotropic conductive film between semiconductor die and build-up interconnect structure
US8796135B2 (en) 2010-07-23 2014-08-05 Tessera, Inc. Microelectronic elements with rear contacts connected with via first or via middle structures
US9640437B2 (en) 2010-07-23 2017-05-02 Tessera, Inc. Methods of forming semiconductor elements using micro-abrasive particle stream
US8791575B2 (en) 2010-07-23 2014-07-29 Tessera, Inc. Microelectronic elements having metallic pads overlying vias
US8193610B2 (en) * 2010-08-10 2012-06-05 Stats Chippac, Ltd. Semiconductor device and method of forming B-stage conductive polymer over contact pads of semiconductor die in Fo-WLCSP
TWI426587B (zh) * 2010-08-12 2014-02-11 矽品精密工業股份有限公司 晶片尺寸封裝件及其製法
KR101695352B1 (ko) * 2010-08-12 2017-01-12 삼성전자 주식회사 리드 프레임 및 이를 갖는 반도체 패키지
US8610259B2 (en) 2010-09-17 2013-12-17 Tessera, Inc. Multi-function and shielded 3D interconnects
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
JP2012099648A (ja) * 2010-11-02 2012-05-24 Fujitsu Semiconductor Ltd 半導体装置とその製造方法
US8941222B2 (en) 2010-11-11 2015-01-27 Advanced Semiconductor Engineering Inc. Wafer level semiconductor package and manufacturing methods thereof
KR101059490B1 (ko) 2010-11-15 2011-08-25 테세라 리써치 엘엘씨 임베드된 트레이스에 의해 구성된 전도성 패드
US8736066B2 (en) 2010-12-02 2014-05-27 Tessera, Inc. Stacked microelectronic assemby with TSVS formed in stages and carrier above chip
US8637968B2 (en) 2010-12-02 2014-01-28 Tessera, Inc. Stacked microelectronic assembly having interposer connecting active chips
US8587126B2 (en) 2010-12-02 2013-11-19 Tessera, Inc. Stacked microelectronic assembly with TSVs formed in stages with plural active chips
US8610264B2 (en) 2010-12-08 2013-12-17 Tessera, Inc. Compliant interconnects in wafers
US9406658B2 (en) 2010-12-17 2016-08-02 Advanced Semiconductor Engineering, Inc. Embedded component device and manufacturing methods thereof
US8736065B2 (en) * 2010-12-22 2014-05-27 Intel Corporation Multi-chip package having a substrate with a plurality of vertically embedded die and a process of forming the same
KR20120091694A (ko) * 2011-02-09 2012-08-20 삼성전자주식회사 반도체 패키지
TWI462201B (zh) * 2011-03-04 2014-11-21 Adl Engineering Inc 半導體封裝結構及其製造方法
US8461691B2 (en) * 2011-04-29 2013-06-11 Infineon Technologies Ag Chip-packaging module for a chip and a method for forming a chip-packaging module
US8288209B1 (en) * 2011-06-03 2012-10-16 Stats Chippac, Ltd. Semiconductor device and method of using leadframe bodies to form openings through encapsulant for vertical interconnect of semiconductor die
US9123763B2 (en) 2011-10-12 2015-09-01 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package (PoP) structure having at least one package comprising one die being disposed in a core material between first and second surfaces of the core material
US8975741B2 (en) 2011-10-17 2015-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. Process for forming package-on-package structures
JP5870626B2 (ja) * 2011-11-01 2016-03-01 富士通株式会社 半導体装置及び半導体装置の製造方法
EP2613349B1 (en) * 2012-01-05 2019-11-20 Nxp B.V. Semiconductor package with improved thermal properties
US8658473B2 (en) 2012-03-27 2014-02-25 General Electric Company Ultrathin buried die module and method of manufacturing thereof
KR101985236B1 (ko) 2012-07-10 2019-06-03 삼성전자주식회사 멀티-칩 패키지 및 그의 제조 방법
US8963336B2 (en) 2012-08-03 2015-02-24 Samsung Electronics Co., Ltd. Semiconductor packages, methods of manufacturing the same, and semiconductor package structures including the same
KR101970291B1 (ko) * 2012-08-03 2019-04-18 삼성전자주식회사 반도체 패키지의 제조 방법
US9496211B2 (en) * 2012-11-21 2016-11-15 Intel Corporation Logic die and other components embedded in build-up layers
US9293404B2 (en) * 2013-01-23 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Pre-applying supporting materials between bonded package components
US9379041B2 (en) 2013-12-11 2016-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fan out package structure
US9184128B2 (en) * 2013-12-13 2015-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC package and methods of forming the same
CN103681372B (zh) * 2013-12-26 2016-07-06 华进半导体封装先导技术研发中心有限公司 扇出型圆片级三维半导体芯片的封装方法
MY171261A (en) * 2014-02-19 2019-10-07 Carsem M Sdn Bhd Stacked electronic packages
US9527723B2 (en) * 2014-03-13 2016-12-27 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming microelectromechanical systems (MEMS) package
JP6317629B2 (ja) * 2014-06-02 2018-04-25 株式会社東芝 半導体装置
JP6318016B2 (ja) * 2014-06-10 2018-04-25 株式会社ディスコ 積層デバイスの製造方法
US10257937B2 (en) * 2014-07-07 2019-04-09 Infineon Technologies Austria Ag Device for electrically coupling a plurality of semiconductor device layers by a common conductive layer
CN106158772B (zh) * 2015-03-27 2018-12-18 蔡亲佳 板级嵌入式封装结构及其制作方法
US9576918B2 (en) * 2015-05-20 2017-02-21 Intel IP Corporation Conductive paths through dielectric with a high aspect ratio for semiconductor devices
KR101651362B1 (ko) * 2015-05-22 2016-08-25 앰코 테크놀로지 코리아 주식회사 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지
US10090241B2 (en) * 2015-05-29 2018-10-02 Taiwan Semiconductor Manufacturing Co., Ltd. Device, package structure and method of forming the same
KR102420125B1 (ko) * 2015-12-10 2022-07-13 삼성전자주식회사 반도체 패키지 및 이의 제조방법
KR20170085833A (ko) * 2016-01-15 2017-07-25 삼성전기주식회사 전자 부품 패키지 및 그 제조방법
US9818729B1 (en) * 2016-06-16 2017-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package structure and method
US11114359B2 (en) * 2018-09-13 2021-09-07 Dialog Semiconductor (Uk) Limited Wafer level chip scale package structure
KR102620566B1 (ko) * 2018-09-27 2024-01-03 삼성전자주식회사 반도체 패키지, 이를 포함하는 스토리지 장치 및 반도체 패키지의 동작 방법
CN109580077B (zh) * 2018-12-06 2020-07-28 中国科学院苏州纳米技术与纳米仿生研究所南昌研究院 压力传感器结构及其制作方法
KR102730308B1 (ko) * 2019-01-30 2024-11-15 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
KR20220144265A (ko) 2021-04-19 2022-10-26 삼성전자주식회사 집적회로 소자
CN113555326A (zh) * 2021-06-03 2021-10-26 珠海越亚半导体股份有限公司 可润湿侧面的封装结构与其制作方法及垂直封装模块
TWI798922B (zh) * 2021-11-08 2023-04-11 財團法人工業技術研究院 半導體結構及其製造方法
CN115133402B (zh) * 2022-06-29 2024-08-27 中国科学院半导体研究所 掩埋结构半导体激光器及其制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980024991A (ko) * 1996-09-27 1998-07-06 가네꼬 히사시 다층 배선의 제조방법
JP2005167191A (ja) 2003-12-03 2005-06-23 Advanced Chip Engineering Technology Inc ファンアウト型ウェハレベルパッケージ構造及びその製造方法
JP2007194436A (ja) 2006-01-19 2007-08-02 Elpida Memory Inc 半導体パッケージ、導電性ポスト付き基板、積層型半導体装置、半導体パッケージの製造方法及び積層型半導体装置の製造方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3184493B2 (ja) 1997-10-01 2001-07-09 松下電子工業株式会社 電子装置の製造方法
US6451624B1 (en) * 1998-06-05 2002-09-17 Micron Technology, Inc. Stackable semiconductor package having conductive layer and insulating layers and method of fabrication
JP3798620B2 (ja) 2000-12-04 2006-07-19 富士通株式会社 半導体装置の製造方法
JP4240899B2 (ja) * 2001-03-26 2009-03-18 Ｎｅｃエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
EP2287916A3 (de) 2001-08-24 2012-01-25 Schott AG Verfahren zum Kontaktieren und Gehäusen von integrierten Schaltungen
US6613606B1 (en) 2001-09-17 2003-09-02 Magic Corporation Structure of high performance combo chip and processing method
JP3853219B2 (ja) * 2002-01-18 2006-12-06 イビデン株式会社 半導体素子内蔵基板および多層回路基板
US6639309B2 (en) 2002-03-28 2003-10-28 Sandisk Corporation Memory package with a controller on one side of a printed circuit board and memory on another side of the circuit board
US6770971B2 (en) 2002-06-14 2004-08-03 Casio Computer Co., Ltd. Semiconductor device and method of fabricating the same
KR100497111B1 (ko) 2003-03-25 2005-06-28 삼성전자주식회사 웨이퍼 레벨 칩 스케일 패키지, 그를 적층한 적층 패키지및 그 제조 방법
EP1636842B1 (en) 2003-06-03 2011-08-17 Casio Computer Co., Ltd. Stackable semiconductor device and method of manufacturing the same
JP4073830B2 (ja) 2003-06-20 2008-04-09 松下電器産業株式会社 半導体チップ内蔵モジュールの製造方法
KR100621992B1 (ko) * 2003-11-19 2006-09-13 삼성전자주식회사 이종 소자들의 웨이퍼 레벨 적층 구조와 방법 및 이를이용한 시스템-인-패키지
JP4271590B2 (ja) * 2004-01-20 2009-06-03 新光電気工業株式会社 半導体装置及びその製造方法
US6943106B1 (en) 2004-02-20 2005-09-13 Micron Technology, Inc. Methods of fabricating interconnects for semiconductor components including plating solder-wetting material and solder filling
DE102004020497B8 (de) 2004-04-26 2006-06-14 Infineon Technologies Ag Verfahren zur Herstellung von Durchkontaktierungen und Halbleiterbauteil mit derartigen Durchkontaktierungen
JP4457779B2 (ja) * 2004-06-30 2010-04-28 Ｔｄｋ株式会社 半導体ｉｃ内蔵基板
JP2006222164A (ja) * 2005-02-08 2006-08-24 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP4526983B2 (ja) * 2005-03-15 2010-08-18 新光電気工業株式会社 配線基板の製造方法
JP2007012762A (ja) * 2005-06-29 2007-01-18 Tdk Corp 半導体ｉｃ内蔵基板及びその製造方法
CN100481420C (zh) 2005-09-08 2009-04-22 南茂科技股份有限公司 堆叠型芯片封装结构、芯片封装体及其制造方法
US7511371B2 (en) * 2005-11-01 2009-03-31 Sandisk Corporation Multiple die integrated circuit package
TWI284976B (en) 2005-11-14 2007-08-01 Via Tech Inc Package, package module and manufacturing method of the package
US7435675B2 (en) * 2006-06-30 2008-10-14 Intel Corporation Method of providing a pre-patterned high-k dielectric film
KR100800473B1 (ko) * 2006-06-30 2008-02-04 삼성전자주식회사 재배선 칩 패드를 갖는 적층 칩 및 이를 이용한 적층 칩패키지
KR100826979B1 (ko) * 2006-09-30 2008-05-02 주식회사 하이닉스반도체 스택 패키지 및 그 제조방법
US20080197469A1 (en) * 2007-02-21 2008-08-21 Advanced Chip Engineering Technology Inc. Multi-chips package with reduced structure and method for forming the same
KR100914977B1 (ko) 2007-06-18 2009-09-02 주식회사 하이닉스반도체 스택 패키지의 제조 방법
US7879652B2 (en) * 2007-07-26 2011-02-01 Infineon Technologies Ag Semiconductor module

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980024991A (ko) * 1996-09-27 1998-07-06 가네꼬 히사시 다층 배선의 제조방법
JP2005167191A (ja) 2003-12-03 2005-06-23 Advanced Chip Engineering Technology Inc ファンアウト型ウェハレベルパッケージ構造及びその製造方法
JP2007194436A (ja) 2006-01-19 2007-08-02 Elpida Memory Inc 半導体パッケージ、導電性ポスト付き基板、積層型半導体装置、半導体パッケージの製造方法及び積層型半導体装置の製造方法

Also Published As

Publication number Publication date
US8846446B2 (en) 2014-09-30
JP5470510B2 (ja) 2014-04-16
KR20090016149A (ko) 2009-02-13
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