JP2016206302A - 液晶表示装置及びその駆動方法 - Google Patents

Abstract

【課題】 表示品位に優れた液晶表示装置及び液晶表示装置の駆動方法を提供する。又は、低消費電力化を図ることのできる液晶表示装置及び液晶表示装置の駆動方法を提供する。
【解決手段】 液晶表示装置は、第１基板と、第２基板と、液晶層と、第１駆動部と、を備える。第１ソース線Ｓ（ｋ）は、共通電極の分割電極ＣＡ（ｈ）と分割電極ＣＡ（ｈ−１）との間に位置している。１フレーム期間は、表示期間Ｐｄｊと、表示期間Ｐｄｊ＋１と、センシング期間Ｐｓと、第１プリチャージ期間Ｐｐｒ１と、を有する。第１駆動部は、第１ソース線Ｓ（ｋ）に、表示期間Ｐｄｊに第１極性を有する第１画像信号Ｉｓｉｇ（ｋ）を与え、第１プリチャージ期間Ｐｐｒ１に第２極性を有する第１プリチャージ信号Ｖｐ１を与え、表示期間Ｐｄｊ＋１に第１極性を有する第１画像信号Ｉｓｉｇ（ｋ）を与える。
【選択図】図１３

Description

本発明の実施形態は、液晶表示装置及び液晶表示装置の駆動方法に関する。

近年、平面表示装置が盛んに開発されており、中でも液晶表示装置は、軽量、薄型、低消費電力等の利点から特に注目を集めている。特に、各画素にスイッチング素子を組み込んだアクティブマトリクス型液晶表示装置においては、ＦＦＳ（Fringe Field Switching）モードなどの横電界（フリンジ電界も含む）を利用した構造が注目されている。このような横電界モードの液晶表示装置は、アレイ基板に形成された画素電極と対向電極とを備え、アレイ基板の主面に対してほぼ平行な横電界で液晶分子をスイッチングする。

特開２０１１−２３３０１８号公報

本実施形態は、表示品位に優れた液晶表示装置及び液晶表示装置の駆動方法を提供する。又は、本実施形態は、低消費電力化を図ることのできる液晶表示装置及び液晶表示装置の駆動方法を提供する。

一実施形態に係る液晶表示装置は、
互いに間隔を置いて位置した第１分割電極及び第２分割電極を含む共通電極と、前記第１分割電極と前記第２分割電極との間に位置した第１ソース線と、を有する第１基板と、
前記第１基板に対向配置された第２基板と、
前記第１基板と前記第２基板との間に挟持された液晶層と、
前記第１分割電極、前記第２分割電極及び前記第１ソース線に電気的に接続された第１駆動部と、を備え、
１フレーム期間は、第１表示期間と、前記第１表示期間の次の第２表示期間と、前記第１表示期間と前記第２表示期間との間のセンシング期間と、前記第１表示期間と前記センシング期間との間の第１プリチャージ期間と、を有し、
前記第１駆動部は、
前記第１表示期間に、前記第１分割電極と前記第２分割電極とにコモン駆動信号を与え、前記第１ソース線に第１極性を有する第１画像信号を与え、
前記第１プリチャージ期間に、前記第１分割電極と前記第２分割電極とに前記コモン駆動信号を与え、前記第１ソース線に前記第１極性と異なる第２極性を有する第１プリチャージ信号を与え、
前記センシング期間に、前記第１分割電極及び前記第２分割電極の少なくとも一方にセンサ駆動信号を与え、
前記第２表示期間に、前記第１分割電極と前記第２分割電極とに前記コモン駆動信号を与え、前記第１ソース線に前記第１極性を有する前記第１画像信号を与える。

また、一実施形態に係る液晶表示装置の駆動方法は、
互いに間隔を置いて位置した第１分割電極及び第２分割電極を含む共通電極と、前記第１分割電極と前記第２分割電極との間に位置した第１ソース線と、を有する第１基板と、前記第１基板に対向配置された第２基板と、前記第１基板と前記第２基板との間に挟持された液晶層と、を備えた液晶表示装置の駆動方法において、
第１表示期間に、前記第１分割電極と前記第２分割電極とにコモン駆動信号を与え、前記第１ソース線に第１極性を有する第１画像信号を与え、
第１プリチャージ期間に、前記第１分割電極と前記第２分割電極とに前記コモン駆動信号を与え、前記第１ソース線に前記第１極性と異なる第２極性を有する第１プリチャージ信号を与え、
センシング期間に、前記第１分割電極及び前記第２分割電極の少なくとも一方にセンサ駆動信号を与え、
第２表示期間に、前記第１分割電極と前記第２分割電極とに前記コモン駆動信号を与え、前記第１ソース線に前記第１極性を有する前記第１画像信号を与え、
１フレーム期間は、前記第１表示期間と、前記第１表示期間の次の前記第２表示期間と、前記第１表示期間と前記第２表示期間との間の前記センシング期間と、前記第１表示期間と前記センシング期間との間の前記第１プリチャージ期間と、を有する。

図１は、一実施形態に係る液晶表示装置の構成を概略的に示す斜視図である。 図２は、図１に示した液晶表示装置の基本構成及び等価回路を概略的に示す図である。 図３は、図２に示した画素ＰＸを示す等価回路図である。 図４は、上記液晶表示装置の一部の構造を概略的に示す断面図である。 図５は、上記実施形態におけるセンサの構成を概略的に示す平面図である。 図６は、上記センサの一部を含む液晶表示パネルの構造を概略的に示す断面図である。 図７は、センシング方法の一例の原理を説明するための図である。 図８は、上記液晶表示パネルの第１基板の表示領域の外側の一部を示す拡大平面図であり、マルチプレクサを示す回路図である。 図９は、上記実施形態の実施例において、任意のＦ番目の１フレーム期間における画素の一部を示す概略図であり、画素が表示する色及び画素の極性を示す図である。 図１０は、上記実施例において、任意のＦ＋１番目の１フレーム期間における画素の一部を示す概略図であり、画素が表示する色及び画素の極性を示す図である。 図１１は、上記実施例において、任意の第ｊ対象及び第ｊ＋１対象の任意の６列の画素を示す概略的に示す回路図であり、８本のゲート線、６本のソース線、複数の画素スイッチング素子、複数個の画素電極、２個の分割電極を示す図である。 図１２は、図１１の線ＸＩＩ−ＸＩＩに沿った上記液晶表示パネルの一部を示す断面図である。 図１３は、上記実施例に係る液晶表示装置の駆動方法を説明するためのタイミングチャートであり、上記Ｆ番目の１フレーム期間のうちの一部の期間における、各種の制御信号、画像信号、第１プリチャージ信号、第２プリチャージ信号、コモン駆動信号、書込み信号、及び読取り信号を示す図である。 図１４は、上記実施形態の比較例において、任意のＦ番目の１フレーム期間における画素の一部を示す概略図であり、画素が表示する色及び画素の極性を示す図である。 図１５は、上記比較例において、任意のＦ＋１番目の１フレーム期間における画素の一部を示す概略図であり、画素が表示する色及び画素の極性を示す図である。 図１６は、上記比較例において、任意の第ｊ対象及び第ｊ＋１対象の任意の６列の画素を示す概略的に示す回路図であり、８本のゲート線、６本のソース線、複数の画素スイッチング素子、複数個の画素電極、２個の分割電極を示す図である。 図１７は、上記比較例に係る液晶表示装置の駆動方法を説明するためのタイミングチャートであり、上記Ｆ番目の１フレーム期間のうちの一部の期間における、各種の制御信号、画像信号、第３プリチャージ信号、コモン駆動信号、書込み信号、及び読取り信号を示す図である。

以下に、本発明の一実施形態及び比較例について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

まず、一実施形態に係る液晶表示装置について説明する。なお、本実施形態において、液晶表示装置はセンサ付き液晶表示装置である。図１は、本実施形態に係るセンサ付き液晶表示装置の構成を概略的に示す斜視図である。

図１に示すように、液晶表示装置ＤＳＰは、アクティブマトリクス型の液晶表示パネルＰＮＬ、液晶表示パネルＰＮＬを駆動する駆動ＩＣチップＩＣ１、静電容量型のセンサＳＥ、センサＳＥを駆動する駆動ＩＣチップＩＣ２、液晶表示パネルＰＮＬを照明するバックライトユニットＢＬ、制御モジュールＣＭ、フレキシブル配線基板ＦＰＣ１、ＦＰＣ２、ＦＰＣ３などを備えている。

液晶表示パネルＰＮＬは、平板状の第１基板ＳＵＢ１と、第１基板ＳＵＢ１に対向配置された平板状の第２基板ＳＵＢ２と、第１基板ＳＵＢ１と第２基板ＳＵＢ２との間に挟持された液晶層（後述する液晶層ＬＣ）と、を備えている。なお、本実施形態において、第１基板ＳＵＢ１をアレイ基板と、第２基板ＳＵＢ２を対向基板と、それぞれ言い換えることができる。液晶表示パネルＰＮＬは、画像を表示する表示領域（アクティブエリア）ＤＡを備えている。この液晶表示パネルＰＮＬは、バックライトユニットＢＬからのバックライトを選択的に透過することで画像を表示する透過表示機能を備えた透過型である。なお、液晶表示パネルＰＮＬは、透過表示機能に加えて、外光を選択的に反射することで画像を表示する反射表示機能を備えた半透過型であってもよい。

バックライトユニットＢＬは、第１基板ＳＵＢ１の背面側に配置されている。このようなバックライトユニットＢＬとしては、種々の形態が適用可能であり、また、光源として発光ダイオード（ＬＥＤ）を利用したもの等が適用可能であり、詳細な構造については説明を省略する。なお、液晶表示パネルＰＮＬが反射表示機能のみを備えた反射型である場合には、バックライトユニットＢＬは省略される。

センサＳＥは、複数の検出電極Ｒｘを備えている。これらの検出電極Ｒｘは、例えば液晶表示パネルＰＮＬの画像を表示する画面側の外面の上方に設けられている。このため、検出電極Ｒｘは、上記外面に接していてもよく、又は上記外面から離れて位置していてもよい。後者の場合、上記外面と検出電極Ｒｘとの間には、絶縁膜等の部材が介在している。本実施形態において、検出電極Ｒｘは上記外面に接している。ここで、上記外面は、第２基板ＳＵＢ２の第１基板ＳＵＢ１と対向する面とは反対側の面であり、画像を表示する表示面を含んでいる。また、図示した例では、各検出電極Ｒｘは、概ね第１方向Ｘに延出し、第１方向Ｘに交差する第２方向Ｙに並んでいる。なお、各検出電極Ｒｘは、島状に形成され第１方向Ｘ及び第２方向Ｙにマトリクス状に配置されていてもよい。ここでは、第１方向Ｘ及び第２方向Ｙは、互いに直交しているが、９０°以外の角度で交差していてもよい。第３方向Ｚは、それぞれ第１方向Ｘ及び第２方向Ｙに直交している。

第１駆動部としての駆動ＩＣチップＩＣ１は、液晶表示パネルＰＮＬの第１基板ＳＵＢ１上に搭載されている。フレキシブル配線基板ＦＰＣ１は、液晶表示パネルＰＮＬと制御モジュールＣＭとを接続している。フレキシブル配線基板ＦＰＣ２は、センサＳＥの検出電極Ｒｘと制御モジュールＣＭとを接続している。第２駆動部としての駆動ＩＣチップＩＣ２は、フレキシブル配線基板ＦＰＣ２上に搭載されている。フレキシブル配線基板ＦＰＣ３は、バックライトユニットＢＬと制御モジュールＣＭとを接続している。ここで、制御モジュールＣＭをアプリケーションプロセッサと言い換えることができる。

駆動ＩＣチップＩＣ１及び駆動ＩＣチップＩＣ２は、フレキシブル配線基板ＦＰＣ２等を介して接続されている。例えば、フレキシブル配線基板ＦＰＣ２が第１基板ＳＵＢ１上に接続された分岐部ＦＰＣＢを有している場合、駆動ＩＣチップＩＣ１及び駆動ＩＣチップＩＣ２は、分岐部ＦＰＣＢ及び第１基板ＳＵＢ１上の配線を介して接続されていてもよい。また、駆動ＩＣチップＩＣ１及び駆動ＩＣチップＩＣ２は、フレキシブル配線基板ＦＰＣ１及びＦＰＣ２を介して接続されていてもよい。

駆動ＩＣチップＩＣ２は、センサＳＥの駆動時期を知らせるタイミング信号を駆動ＩＣチップＩＣ１に与えることができる。又は、駆動ＩＣチップＩＣ１は、後述する共通電極ＣＥの駆動時期を知らせるタイミング信号を駆動ＩＣチップＩＣ２に与えることができる。又は、制御モジュールＣＭは、駆動ＩＣチップＩＣ１及びＩＣ２にタイミング信号を与えることができる。上記タイミング信号により、駆動ＩＣチップＩＣ１の駆動と、駆動ＩＣチップＩＣ２の駆動との同期化を図ることができる。

図２は、図１に示した液晶表示装置ＤＳＰの基本構成及び等価回路を概略的に示す図である。
図２に示すように、液晶表示装置ＤＳＰは、液晶表示パネルＰＮＬなどに加えて、表示領域ＤＡの外側の非表示領域ＮＤＡに位置した駆動ＩＣチップＩＣ１、ゲート線駆動回路ＧＤなどを備えている。ゲート線駆動回路ＧＤは、駆動ＩＣチップＩＣ１とともに第１駆動部を構成している。本実施形態において、駆動ＩＣチップＩＣ１は、ソース線駆動回路ＳＤ及び共通電極駆動回路ＣＤを備えている。なお、駆動ＩＣチップＩＣ１は、ソース線駆動回路ＳＤ及び共通電極駆動回路ＣＤの少なくとも一部を備えていてもよい。その他、第１基板ＳＵＢ１の非表示領域ＮＤＡには、マルチプレクサＭＵが形成されている。マルチプレクサＭＵは、ソース線駆動回路ＳＤに接続されている。非表示領域ＮＤＡの形状は、表示領域ＤＡを囲む額縁状（矩形枠状）である。

液晶表示パネルＰＮＬは、表示領域ＤＡにおいて、複数の画素ＰＸを備えている。複数の画素ＰＸは、第１方向Ｘ及び第２方向Ｙにマトリクス状に設けられている。また、液晶表示パネルＰＮＬは、表示領域ＤＡにおいて、複数本のゲート線Ｇ、複数本のソース線Ｓ、共通電極ＣＥなどを備えている。

ゲート線Ｇは、第１方向Ｘに略直線的に延出し、表示領域ＤＡの外側に引き出され、ゲート線駆動回路ＧＤに接続されている。また、ゲート線Ｇは、第２方向Ｙに間隔を置いて並べられている。ソース線Ｓは、第２方向Ｙに略直線的に延出し、表示領域ＤＡの外側に引き出され、マルチプレクサＭＵに接続されている。また、ソース線Ｓは、第１方向Ｘに間隔を置いて並べられ、ゲート線Ｇと交差している。なお、ゲート線Ｇ及びソース線Ｓは、必ずしも直線的に延出していなくてもよく、それらの一部が屈曲していてもよい。共通電極ＣＥは、表示領域ＤＡ内に設けられ、共通電極駆動回路ＣＤに電気的に接続されている。この共通電極ＣＥは、複数の画素ＰＸで共用されている。共通電極ＣＥの詳細については後述する。

図３は、図２に示した画素ＰＸを示す等価回路図である。
図３に示すように、各画素ＰＸは、画素スイッチング素子ＰＳＷ、画素電極ＰＥ、共通電極ＣＥ、液晶層ＬＣ等を備えている。画素スイッチング素子ＰＳＷは、例えば薄膜トランジスタで形成されている。画素スイッチング素子ＰＳＷは、ゲート線Ｇ及びソース線Ｓと電気的に接続されている。画素スイッチング素子ＰＳＷは、トップゲート型あるいはボトムゲート型のいずれであってもよい。また、画素スイッチング素子ＰＳＷの半導体層は、例えば、ポリシリコンによって形成されているが、アモルファスシリコンや酸化物半導体などによって形成されていてもよい。画素電極ＰＥは、画素スイッチング素子ＰＳＷに電気的に接続されている。画素電極ＰＥは、共通電極ＣＥと対向している。共通電極ＣＥ、絶縁膜及び画素電極ＰＥは、保持容量ＣＳを形成している。

図４は、液晶表示装置ＤＳＰの一部の構造を概略的に示す断面図である。
図４に示すように、液晶表示装置ＤＳＰは、上述した液晶表示パネルＰＮＬ及びバックライトユニットＢＬに加えて、第１光学素子ＯＤ１及び第２光学素子ＯＤ２等も備えている。第１基板ＳＵＢ１に画素電極ＰＥ及び共通電極ＣＥの双方が備えられている。液晶表示パネルＰＮＬは、表示モードとしてＦＦＳ（Fringe Field Switching）モードに対応した構成を有している。ＦＦＳモードは、主として基板主面に略平行な横電界を利用するモードである。なお、ここでの基板主面とは、第１方向Ｘと第２方向Ｙとで規定されるＸ−Ｙ平面と平行な面である。

液晶表示パネルＰＮＬは、第１基板ＳＵＢ１、第２基板ＳＵＢ２、及び液晶層ＬＣを備えている。第１基板ＳＵＢ１と第２基板ＳＵＢ２とは所定の間隙を形成した状態で貼り合わされている。液晶層ＬＣは、第１基板ＳＵＢ１と第２基板ＳＵＢ２との間に挟持されている。

第１基板ＳＵＢ１は、ガラス基板や樹脂基板などの光透過性を有する第１絶縁基板１０を用いて形成されている。第１基板ＳＵＢ１は、第１絶縁基板１０の第２基板ＳＵＢ２に対向する側に、ソース線Ｓ、共通電極ＣＥ、画素電極ＰＥ、第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３、第１配向膜ＡＬ１などを備えている。

第１絶縁膜１１は、第１絶縁基板１０の上に形成されている。なお、詳述しないが、本実施形態では、例えばトップゲート構造の画素スイッチング素子が適用されている。このような実施形態では、第１絶縁膜１１は、第３方向Ｚに積層された複数の絶縁層を含んでいる。例えば、第１絶縁膜１１は、第１絶縁基板１０と画素スイッチング素子の半導体層との間に介在するアンダーコート層、半導体層とゲート電極との間に介在するゲート絶縁層、ゲート電極とソース電極及びドレイン電極を含む複数の電極との間に介在する層間絶縁層などの各種絶縁層を含んでいる。ゲート線は、ゲート電極と同様に、ゲート絶縁層と層間絶縁層との間に配置されている。ソース線Ｓは、第１絶縁膜１１の上に形成されている。また、画素スイッチング素子のソース電極やドレイン電極なども第１絶縁膜１１の上に形成されている。図示した例では、ソース線Ｓは、第２方向Ｙに延出している。

第２絶縁膜１２は、ソース線Ｓ及び第１絶縁膜１１の上に配置されている。共通電極ＣＥは、第２絶縁膜１２の上に形成されている。このような共通電極ＣＥは、インジウム錫酸化物（Indium Tin Oxide：ＩＴＯ）やインジウム亜鉛酸化物（Indium Zinc Oxide：ＩＺＯ）などの透明な導電材料によって形成されている。共通電極ＣＥは、複数の分割電極ＣＡを有している。複数の分割電極ＣＡは、第１方向Ｘに間隔を置いて位置している。本実施形態において、分割電極ＣＡ間のスリットは、ソース線Ｓの真上に位置し、ソース線Ｓに沿って延在している。画素の開口率の低下を抑制するためである。なお、共通電極ＣＥの詳細な構造については後述する。ソース線Ｓの中には、第１方向Ｘにて分割電極ＣＡの間に位置したソース線Ｓや、第３方向Ｚに分割電極ＣＡと対向したソース線Ｓがある。なお、図示した例では、分割電極ＣＡの上に金属層ＭＬが形成され、分割電極ＣＡを低抵抗化しているが、金属層ＭＬは省略してもよい。

第３絶縁膜１３は、共通電極ＣＥ及び第２絶縁膜１２の上に配置されている。画素電極ＰＥは、第３絶縁膜１３の上に形成されている。各画素電極ＰＥは、隣り合うソース線Ｓの間にそれぞれ位置し、共通電極ＣＥと対向している。また、各画素電極ＰＥは、共通電極ＣＥと対向する位置にスリットＳＬを有している。このような画素電極ＰＥは、導電材料として、ＩＴＯやＩＺＯなどの透明な導電材料によって形成されている。第１配向膜ＡＬ１は、画素電極ＰＥ及び第３絶縁膜１３を覆っている。

一方、第２基板ＳＵＢ２は、ガラス基板や樹脂基板などの光透過性を有する第２絶縁基板２０を用いて形成されている。第２基板ＳＵＢ２は、第２絶縁基板２０の第１基板ＳＵＢ１に対向する側に、ブラックマトリクスＢＭ、カラーフィルタＣＦＲ、ＣＦＧ、ＣＦＢ、オーバーコート層ＯＣ、第２配向膜ＡＬ２などを備えている。

ブラックマトリクスＢＭは、第２絶縁基板２０の内面に形成され、各画素を区画している。カラーフィルタＣＦＲ、ＣＦＧ、ＣＦＢは、それぞれ第２絶縁基板２０の内面に形成され、それらの一部がブラックマトリクスＢＭに重なっている。カラーフィルタＣＦＲは、赤色画素に配置された赤色フィルタであり、赤色の樹脂材料によって形成されている。カラーフィルタＣＦＧは、緑色画素に配置された緑色フィルタであり、緑色の樹脂材料によって形成されている。カラーフィルタＣＦＢは、青色画素に配置された青色フィルタであり、青色の樹脂材料によって形成されている。

図示した例は、カラー画像を構成する最小単位である単位画素が赤色画素、緑色画素、及び、青色画素の３個の色画素によって構成された場合に相当する。但し、単位画素は、上記の３個の色画素の組み合わせによるものに限らない。例えば、単位画素は、赤色画素、緑色画素、青色画素に加えて、白色画素の４個の色画素によって構成されてもよい。この場合、白色フィルタ、透明フィルタ又は薄く着色したフィルタが白色画素に配置されてもよいし、白色画素のフィルタそのものを省略しても良い。オーバーコート層ＯＣは、カラーフィルタＣＦＲ、ＣＦＧ、ＣＦＢを覆っている。オーバーコート層ＯＣは、透明な樹脂材料によって形成されている。第２配向膜ＡＬ２は、オーバーコート層ＯＣを覆っている。

第２光学素子ＯＤ２は、接着層ＡＤによって液晶表示パネルＰＮＬに貼り付けられている。検出電極Ｒｘは、第２絶縁基板２０と接着層ＡＤとの間に位置している。検出電極Ｒｘは、第２絶縁基板２０の表面（外面ＥＳ）の上方に形成されている。この検出電極Ｒｘの詳細な構造については後述する。また、ここでは、簡略化して図示しており、後述するリード線Ｌの図示を省略している。検出電極Ｒｘは、第３絶縁膜１３、第１配向膜ＡＬ１、液晶層ＬＣ、第２配向膜ＡＬ２、オーバーコート層ＯＣ、カラーフィルタＣＦＲ、ＣＦＧ、ＣＦＢ、第２絶縁基板２０といった誘電体を介して共通電極ＣＥと対向している。

この実施形態において、検出電極Ｒｘは、導電材料として、例えばＩＴＯによって形成された透明導電層ＴＣを有している。検出電極Ｒｘは、ＩＺＯ、酸化亜鉛（Zinc Oxide：ＺｎＯ）などの他の透明な導電材料によって形成された透明導電層を有していてもよい。なお、検出電極Ｒｘは、透明導電層（ＴＣ）と、金属線（又は、金属層）との組合せ（集合体）によって形成されていてもよい。検出電極Ｒｘの電気抵抗値を低くすることにより、検出に要する時間を短縮することができるためである。検出電極Ｒｘに金属線や金属層を利用することは、液晶表示パネルＰＮＬの大型化及び高精細化に対して有利になる。

第１光学素子ＯＤ１は、第１絶縁基板１０とバックライトユニットＢＬとの間に配置されている。第２光学素子ＯＤ２は、検出電極Ｒｘの上方に配置されている。第１光学素子ＯＤ１及び第２光学素子ＯＤ２は、それぞれ少なくとも偏光板を含んでおり、必要に応じて位相差板を含んでいてもよい。第１光学素子ＯＤ１に含まれる偏光板の吸収軸は、第２光学素子ＯＤ２に含まれる偏光板の吸収軸と互いに略直交している。また、液晶表示装置ＤＳＰは入力面ＩＳに指等が接触又は接近した個所の位置情報を検出することができる。本実施形態において、液晶表示装置ＤＳＰの入力面ＩＳは第２光学素子ＯＤ２の表面である。

但し、入力面ＩＳは、第２光学素子ＯＤ２の表面に限定されるものではなく、種々変形可能である。例えば、液晶表示装置ＤＳＰの表面に、第１絶縁基板１０及び第２絶縁基板２０と異なる第３絶縁基板が位置している場合、入力面ＩＳは第３絶縁基板の表面である。第３絶縁基板は、ガラス基板や樹脂基板などの光透過性を有する基板である。第３絶縁基板がガラス基板である場合、第３絶縁基板はカバーガラスとして機能し得る。

次に、本実施形態の液晶表示装置ＤＳＰが備える静電容量型のセンサＳＥについて説明する。図５は、本実施形態におけるセンサＳＥの構成を概略的に示す平面図である。図５において、上記駆動ＩＣチップＩＣ１の図示を省略しているが、上述したように共通電極駆動回路ＣＤは駆動ＩＣチップＩＣ１に設けられている。
図５に示すように、本実施形態のセンサＳＥは、第２基板ＳＵＢ２側の検出電極Ｒｘ及びリード線Ｌを備え、第１基板ＳＵＢ１側の共通電極ＣＥを利用している。つまり、共通電極ＣＥは、表示用の電極として機能するとともに、センサ駆動電極として機能する。
共通電極ＣＥ及び検出電極Ｒｘは、表示領域ＤＡに配置されている。図示した例では、共通電極ＣＥは、表示領域ＤＡにおいて、それぞれ第１方向Ｘに間隔を置いて並び、第２方向Ｙに略直線的に延出し、帯状に形成された複数の分割電極ＣＡを備えている。

非表示領域ＮＤＡは、第２基板ＳＵＢ２の右側の第１領域Ａ１（第２方向Ｙに延在した帯状の領域）、第２基板ＳＵＢ２の左側の第２領域Ａ２（第２方向Ｙに延在した帯状の領域）、第２基板ＳＵＢ２の下側の第３領域Ａ３（第１方向Ｘに延在した帯状の領域）、及び第２基板ＳＵＢ２の上側の第４領域Ａ４（第１方向Ｘに延在した帯状の領域）を有している。本実施形態において、表示領域ＤＡは矩形状である。

検出電極Ｒｘは、表示領域ＤＡにおいて、それぞれ第２方向Ｙに間隔を置いて並び、第１方向Ｘに略直線的に延出している。つまり、ここでは、検出電極Ｒｘは、分割電極ＣＡと交差する方向に延出している。共通電極ＣＥ（第２方向Ｙに延在する複数の分割電極ＣＡ）と第１方向Ｘに延在する複数の検出電極Ｒｘとは、上記の通り、各種誘電体を挟んで対向している。なお、分割電極ＣＡの個数やサイズ、形状は特に限定されるものではなく種々変更可能である。

リード線Ｌは、非表示領域ＮＤＡ内にて液晶表示パネルＰＮＬの上記外面ＥＳの上方に設けられている。リード線Ｌは、検出電極Ｒｘと一対一で電気的に接続されている。リード線Ｌの各々は、検出電極Ｒｘからのセンサ出力値を出力する。図示した例では、リード線Ｌは、第２基板ＳＵＢ２の第１領域Ａ１、又は第２領域Ａ２及び第３領域Ａ３に配置されている。例えば、リード線Ｌのうち、奇数番目の検出電極Ｒｘに接続されたリード線Ｌは第２領域Ａ２及び第３領域Ａ３に配置され、また、偶数番目の検出電極Ｒｘに接続されたリード線Ｌは第１領域Ａ１及び第３領域Ａ３に配置されている。上記のようなリード線Ｌのレイアウトは、第１領域Ａ１及び第２領域Ａ２の第１方向Ｘの幅の均一化、及び液晶表示装置ＤＳＰの狭額縁化に対応したものである。

液晶表示装置ＤＳＰは、さらに、非表示領域ＮＤＡに配置された共通電極駆動回路（第１駆動回路）ＣＤを備えている。分割電極ＣＡのそれぞれは、共通電極駆動回路ＣＤに電気的に接続されている。共通電極駆動回路ＣＤは、共通電極ＣＥに対して、画像を表示する表示駆動時にコモン駆動信号を与え、センシングを行うセンシング駆動時にセンサ駆動信号を与える。

フレキシブル配線基板ＦＰＣ２は、非表示領域ＮＤＡにて、液晶表示パネルＰＮＬの上記外面ＥＳの上方に配置されたＯＬＢ（Outer Lead Bonding）パッド群に接続されている。ＯＬＢパッド群の各パッドは、リード線Ｌを経由して検出電極Ｒｘに電気的に接続されている。この実施形態において、リード線Ｌは、導電材料としての金属によって形成されている。リード線Ｌを、透明な導電材料より電気抵抗値の非常に低い金属材料で形成することにより、リード線Ｌの幅を小さくすることができる。上記ＯＬＢパッド群を第２基板ＳＵＢ２の第３領域Ａ３の１個所に密集させることができるため、フレキシブル配線基板ＦＰＣ２の小型化及び低コスト化を図ることができる。

検出回路ＲＣは、例えば、駆動ＩＣチップＩＣ２に内蔵されている。この検出回路ＲＣは、検出電極Ｒｘからのセンサ出力値に基づいて、液晶表示装置ＤＳＰの入力面ＩＳへの導体の接触あるいは接近を検出する。さらに、検出回路ＲＣは、導体が接触あるいは接近した個所の位置情報を検出することも可能である。なお、検出回路ＲＣは、制御モジュールＣＭに備えられていてもよい。

図６は、上記センサＳＥの一部を含む液晶表示パネルＰＮＬの構造を概略的に示す断面図である。なお、ここでは説明に必要な主要部のみを図示している。
図６に示すように、共通電極ＣＥ及び画素電極ＰＥは、第１基板ＳＵＢ１の第２基板ＳＵＢ２と対向する内面側に位置している。すなわち、共通電極ＣＥは、第２絶縁膜１２の上に形成され、第３絶縁膜１３によって覆われている。画素電極ＰＥは、第３絶縁膜１３の上に形成され、共通電極ＣＥと対向している。図示した例では、各分割電極ＣＡの真上には、８画素分の画素電極ＰＥが配置されているが、各分割電極ＣＡの真上に位置する画素電極ＰＥの個数はこの例に限らない。なお、ソース線などの各種配線や第１配向膜の図示は省略している。

ブラックマトリクスＢＭ、カラーフィルタＣＦＲ、ＣＦＧ、ＣＦＢ、オーバーコート層ＯＣ、及び周辺遮光層ＬＳは、第２基板ＳＵＢ２の第１基板ＳＵＢ１と対向する内面側に位置している。すなわち、表示領域ＤＡにおいては、各画素電極ＰＥと対向する位置にカラーフィルタＣＦＲ、ＣＦＧ、ＣＦＢが形成されている。ブラックマトリクスＢＭは、これらのカラーフィルタＣＦＲ、ＣＦＧ、ＣＦＢの境界に位置している。周辺遮光層ＬＳは、非表示領域ＮＤＡ内に設けられ、第２絶縁基板２０の内面に形成されている。周辺遮光層ＬＳは、枠状（矩形枠状）に形成されている。周辺遮光層ＬＳは、ブラックマトリクスＢＭと同様の材料によって形成されている。オーバーコート層ＯＣは、表示領域ＤＡ及び非表示領域ＮＤＡに亘って延在している。なお、第２配向膜の図示は省略している。なお、リード線Ｌは、周辺遮光層ＬＳと重なる位置に配置されている。

検出電極Ｒｘ及びリード線Ｌは、第２基板ＳＵＢ２の第１基板ＳＵＢ１と対向する側とは反対の表面（外面ＥＳ）側に位置している。リード線Ｌは、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）などの金属材料によって形成されている。なお、表示領域ＤＡに位置する検出電極Ｒｘは、ＩＴＯを利用した帯状電極によって形成されている。

次に、上記したＦＦＳモードの液晶表示装置ＤＳＰにおいて画像を表示する表示駆動時の動作について説明する。
まず、液晶層ＬＣに電圧が印加されていないオフ状態について説明する。オフ状態は、画素電極ＰＥと共通電極ＣＥとの間に電位差が形成されていない状態に相当する。このようなオフ状態では、液晶層ＬＣに含まれる液晶分子は、第１配向膜ＡＬ１及び第２配向膜ＡＬ２の配向規制力によりＸ−Ｙ平面内において一方向に初期配向している。バックライトユニットＢＬからのバックライトの一部は、第１光学素子ＯＤ１の偏光板を透過し、液晶表示パネルＰＮＬに入射する。液晶表示パネルＰＮＬに入射した光は、偏光板の吸収軸と直交する直線偏光である。このような直線偏光の偏光状態は、オフ状態の液晶表示パネルＰＮＬを通過した際にほとんど変化しない。このため、液晶表示パネルＰＮＬを透過した直線偏光のほとんどが、第２光学素子ＯＤ２の偏光板によって吸収される（黒表示）。このようにオフ状態で液晶表示パネルＰＮＬが黒表示となるモードをノーマリーブラックモードという。

続いて、液晶層ＬＣに電圧が印加されたオン状態について説明する。オン状態は、画素電極ＰＥと共通電極ＣＥとの間に電位差が形成された状態に相当する。つまり、共通電極ＣＥに対しては共通電極駆動回路ＣＤからコモン駆動信号（コモン電圧）が供給される。その一方で、画素電極ＰＥには、コモン電圧に対して電位差を形成するような画像信号（例えば、映像信号）が供給される。これにより、オン状態では、画素電極ＰＥと共通電極ＣＥとの間にフリンジ電界が形成される。

このようなオン状態では、液晶分子は、Ｘ−Ｙ平面内において、初期配向方向とは異なる方位に配向する。オン状態では、第１光学素子ＯＤ１の偏光板の吸収軸と直交する直線偏光は、液晶表示パネルＰＮＬに入射し、その偏光状態は、液晶層ＬＣを通過する際に液晶分子の配向状態に応じて変化する。このため、オン状態においては、液晶層ＬＣを通過した少なくとも一部の光は、第２光学素子ＯＤ２の偏光板を透過する（白表示）。

次に、上記した液晶表示装置ＤＳＰの上記入力面ＩＳへの導体の接触あるいは接近を検出するためのセンシングを行うセンシング駆動時の動作について説明する。すなわち、共通電極ＣＥに対しては、共通電極駆動回路ＣＤからセンサ駆動信号が与えられる。このような状態で、センサＳＥが共通電極ＣＥからのセンサ信号を受けることにより、センシングが行われる。

ここで、センシング方法の一例の原理について図７を参照しながら説明する。
図７に示すように、検出電極Ｒｘは、少なくとも表示領域ＤＡに設けられている。分割電極ＣＡと検出電極Ｒｘとの間には、容量Ｃｃが存在する。すなわち、検出電極Ｒｘは分割電極ＣＡ（共通電極ＣＥ）と静電容量結合する。分割電極ＣＡの各々には、順次、所定の周期でパルス状の書込信号（センサ駆動信号）Ｖｗが供給される。この例では、利用者の指が特定の検出電極Ｒｘと分割電極ＣＡとが交差する位置に近接して存在するものとする。検出電極Ｒｘに近接している利用者の指により、容量Ｃｘが生じる。分割電極ＣＡにパルス状の書込信号Ｖｗが供給されたときに、特定の検出電極Ｒｘからは、他の検出電極から得られるパルスよりもレベルの低いパルス状の読取信号（センサ出力値）Ｖｒが得られる。すなわち、表示領域ＤＡにおける利用者の指の位置情報である入力位置情報を検出する際、第１駆動部としての駆動ＩＣチップＩＣ１（共通電極駆動回路ＣＤ）は共通電極ＣＥ（分割電極ＣＡ）に対して書込信号Ｖｗを供給し、共通電極ＣＥとセンサＳＥとの間にセンサ信号を発生させる。第２駆動部としての駆動ＩＣチップＩＣ２は、センサＳＥに接続されて上記センサ信号（例えば、検出電極Ｒｘに生じる静電容量）の変化を示す読取信号Ｖｒを読取る。

図５に示した検出回路ＲＣでは、書込信号Ｖｗが分割電極ＣＡに供給されるタイミングと、各検出電極Ｒｘからの読取信号Ｖｒと、に基づいて、センサＳＥのＸ−Ｙ平面内での指の２次元位置情報を検出することができる。また、上記の容量Ｃｘは、指が検出電極Ｒｘに近い場合と、遠い場合とで異なる。このため、読取信号Ｖｒのレベルも指が検出電極Ｒｘに近い場合と、遠い場合とで異なる。したがって、検出回路ＲＣでは、読取信号Ｖｒのレベルに基づいて、センサＳＥに対する指の近接度（センサＳＥの法線方向の距離）を検出することもできる。

図８は、第１基板ＳＵＢ１の非表示領域ＮＤＡの一部を示す拡大平面図であり、マルチプレクサＭＵの一部を示す回路図である。図８に示すように、マルチプレクサＭＵは、複数の制御スイッチング素子群ＣＳＷＧを有している。制御スイッチング素子群ＣＳＷＧはそれぞれ複数の制御スイッチング素子ＣＳＷを有している。この実施形態において、制御スイッチング素子群ＣＳＷＧはそれぞれ３個の制御スイッチング素子ＣＳＷを有している。この実施形態において、マルチプレクサＭＵは、１／３マルチプレクサである。

マルチプレクサＭＵは、複数のソース線Ｓに接続されている。また、マルチプレクサＭＵは、接続線Ｗを介してソース線駆動回路ＳＤに接続されている。接続線Ｗは、ソース線駆動回路ＳＤからマルチプレクサＭＵに画像信号を出力するための線である。ここでは、接続線Ｗの本数は、ソース線Ｓの本数の１／３である。

ソース線駆動回路ＳＤの出力（接続線Ｗ）１つ当たり３本のソース線Ｓを時分割駆動するよう、制御スイッチング素子ＣＳＷは、制御信号ＳＥＬＲ，ＳＥＬＧ，ＳＥＬＢにより、順にオンする。すなわち、制御スイッチング素子ＣＳＷは、制御信号ＳＥＬＲ，ＳＥＬＧ，ＳＥＬＢにより、導通状態（オン）又は非導通状態（オフ）に切替えられる。これら制御信号ＳＥＬＲ，ＳＥＬＧ，ＳＥＬＢは、駆動ＩＣチップＩＣ１から、図示しない複数の制御線を通して制御スイッチング素子ＣＳＷにそれぞれ与えられる。

制御スイッチング素子ＣＳＷがオンすることにより、ソース線駆動回路ＳＤからソース線Ｓへの信号の伝達が許可される。上記信号としては、画像信号の他に、後述する第１プリチャージ信号及び第２プリチャージ信号が挙げられる。一方、制御モジュールＣＭの制御の下、駆動ＩＣチップＩＣ１は、制御スイッチング素子ＣＳＷをオフ（非導通状態）にする制御信号ＳＥＬＲ，ＳＥＬＧ，ＳＥＬＢを同時に出力することができ、全てのソース線Ｓを電気的フローティング状態に切替えることができる。これにより、例えば、ソース線Ｓをハイインピーダンス（Hi-Z）にすることができる。

なお、液晶表示パネルＰＮＬは、上記マルチプレクサＭＵに替えて、従来から知られている各種のマルチプレクサ（セレクタ回路）を利用することができる。例えば、液晶表示パネルＰＮＬは、１／２マルチプレクサを利用することができる。
また、液晶表示パネルＰＮＬは、上記マルチプレクサ（例えば、マルチプレクサＭＵ）無しに形成されていてもよい。この場合、各ソース線Ｓは、別の制御スイッチング素子を介してソース線駆動回路ＳＤに接続されていてもよい。上記の別の制御スイッチング素子を全てオフにすることにより、全てのソース線Ｓを電気的フローティング状態に切替えることができる。

次に、本実施形態の実施例に係る液晶表示装置及びその駆動方法と、本実施形態の比較例に係る液晶表示装置及びその駆動方法について説明する。上記比較例は、上記実施例と対比するための例である。
（実施例）
まず、上記実施例に係る液晶表示装置及びその駆動方法について説明する。

図９は、上記実施例において、任意のＦ番目の１フレーム期間（Ｆフレーム期間）における画素ＰＸの一部を示す概略図であり、画素ＰＸが表示する色及び画素ＰＸ（画素電極）の極性を示す図である。図１０は、上記実施例において、任意のＦ＋１番目の１フレーム期間（Ｆ＋１フレーム期間）における画素ＰＸの一部を示す概略図であり、画素ＰＸが表示する色及び画素ＰＸ（画素電極）の極性を示す図である。

図９及び図１０に示すように、液晶表示装置の駆動法は、いわゆるカラム反転駆動法である。このため、１フレーム期間内に、奇数列の画素ＰＸの画素電極に与えられる画像信号の極性と、偶数列の画素ＰＸの画素電極に与えられる画像信号の極性とは、異なる。そして、各画素電極に与えられる画像信号の極性は、１フレーム期間毎に反転する。

また、複数の画素ＰＸは、複数のグループに分類されている。図９及び図１０に示した例では、上記グループは、第１対象Ｅ１のグループから第ｍ対象Ｅｍのグループまでのｍ個のグループである。本実施例において、ｍは３以上の自然数である。但し、ｍの数は本実施例に限定されるものではなく、ｍは２以上の自然数であればよい。

Ｆフレーム期間及びＦ＋１フレーム期間においても、第１対象Ｅ１（奇数番目の対象Ｅ）の画素ＰＸの画素電極の極性は１列単位で反転し、同様に、第２対象Ｅ２（偶数番目の対象Ｅ）の画素ＰＸの画素電極の極性も１列単位で反転している。このため、本実施例の場合、１列単位で極性が反転するブロックと、複数列単位で極性が反転するブロックとが交互に発生することはないため、ブロック単位の表示ムラが視認される事態を回避することができる。

１フレーム期間は、ｍ回の表示期間と、ｍ回のセンシング期間と、を含んでいる。表示期間とセンシング期間とは交互に設定されている。このため、１フレーム期間は、第１対象Ｅ１の複数行の画素ＰＸを駆動する１番目（最初）の表示期間、上記１番目の表示期間の後の１番目のセンシング期間、上記１番目のセンシング期間の後の第２対象Ｅ２の複数行の画素ＰＸを駆動する２番目の表示期間、上記２番目の表示期間の後の２番目のセンシング期間などを含み、さらに、第ｍ対象Ｅｍの複数行の画素ＰＸを駆動するｍ番目（最終）の表示期間、及び上記ｍ番目の表示期間の後のｍ番目のセンシング期間を含んでいる。

各対象Ｅの複数の画素ＰＸは、Ｎ行の画素である。本実施例において、上記Ｎは４である。但し、上記Ｎは、４に限定されるものではなく、種々変形可能である。画面のサイズ及び解像度にもよるが、消費電力や表示品位を考慮すると、上記Ｎは、３以上１００以下の自然数であると望ましい。上記Ｎは、３以上２０以下の自然数であるとより望ましい。
なお、消費電力と表示品位とはトレードオフの関係にある。
Ｎが小さいほど高い表示品位を得ることができる。後述するが、ソース線から液晶層に不所望な電界が漏れる期間が短くなり、液晶分子の配向乱れが抑制され、いわゆる縦クロストークなどの表示不良の発生が抑制されるためである。本実施例において、縦クロストークとは、ソース線に沿った筋状の輝度ムラをいう。
一方、Ｎが大きいほど消費電力を抑制することができる。後述するが、Ｎが大きいほど、ソース線に与える信号の極性が反転する回数を低減することができるためである。

また、本実施例において、各対象Ｅの複数の画素ＰＸは、連続するＮ行の画素ＰＸである。例えば、第１対象Ｅ１の画素ＰＸは、１行目から４行目の画素ＰＸであり、第２対象Ｅ２の画素ＰＸは、５行目から８行目の画素ＰＸである。但し、各対象Ｅの複数の画素ＰＸは、本実施例に限定されるものではなく、連続しないＮ行の画素ＰＸであってもよい。この場合、例えば、第１対象Ｅ１の画素ＰＸは、１行目、３行目、５行目及び７行目の画素ＰＸであり、第２対象Ｅ２の画素ＰＸは、２行目、４行目、６行目及び８行目の画素ＰＸである。

図１１は、本実施例において、任意の第ｊ対象Ｅｊ及び第ｊ＋１対象Ｅｊ＋１の任意の６列の画素ＰＸを示す概略的に示す回路図であり、８本のゲート線Ｇ、６本のソース線Ｓ、複数の画素スイッチング素子ＰＳＷ、複数個の画素電極ＰＥ、２個の分割電極ＣＡを示す図である。ここで、上記ｊは１以上の自然数であり、上記ｊ＋１は上記ｍ以下の自然数である。例えば、ｊ＝１である。

図１１に示すように、ソース線Ｓ（ｋ＋１），Ｓ（ｋ＋２）は分割電極（第１分割電極）ＣＡ（ｈ）と対向し、ソース線Ｓ（ｋ−３），Ｓ（ｋ−２），Ｓ（ｋ−１）は分割電極（第２分割電極）ＣＡ（ｈ−１）と対向している。ソース線Ｓ（ｋ）は、分割電極ＣＡ（ｈ）と分割電極ＣＡ（ｈ−１）との間のスリットに位置している。第ｊ対象ＥｊのＮ本のゲート線Ｇｊ（Ｎ−３），Ｇｊ（Ｎ−２），Ｇｊ（Ｎ−１），Ｇｊ（Ｎ）及び第ｊ＋１対象Ｅｊ＋１のＮ本のゲート線Ｇｊ＋１（Ｎ−３），Ｇｊ＋１（Ｎ−２），Ｇｊ＋１（Ｎ−１），Ｇｊ＋１（Ｎ）は、ソース線Ｓ（ｋ−３）乃至Ｓ（ｋ＋２）と交差している。

図に示した画素スイッチング素子ＰＳＷのうち、ｋ列目の第ｊ対象ＥｊのＮ個の画素スイッチング素子（第１画素スイッチング素子）ＰＳＷは、ソース線（第１ソース線）Ｓ（ｋ）にそれぞれ電気的に接続され、第ｊ対象Ｅｊのゲート線Ｇｊ（Ｎ−３）乃至Ｇｊ（Ｎ）に一対一で電気的に接続されている。ｋ列目の第ｊ＋１対象Ｅｊ＋１のＮ個の画素スイッチング素子（第１画素スイッチング素子）ＰＳＷは、ソース線Ｓ（ｋ）にそれぞれ電気的に接続され、第ｊ＋１対象Ｅｊ＋１のゲート線Ｇｊ＋１（Ｎ−３）乃至Ｇｊ＋１（Ｎ）に一対一で電気的に接続されている。

ｋ−１列目の第ｊ対象ＥｊのＮ個の画素スイッチング素子（第２画素スイッチング素子）ＰＳＷは、ソース線（第２ソース線）Ｓ（ｋ−１）にそれぞれ電気的に接続され、第ｊ対象Ｅｊのゲート線Ｇｊ（Ｎ−３）乃至Ｇｊ（Ｎ）に一対一で電気的に接続されている。ｋ−１列目の第ｊ＋１対象Ｅｊ＋１のＮ個の画素スイッチング素子（第２画素スイッチング素子）ＰＳＷは、ソース線Ｓ（ｋ−１）にそれぞれ電気的に接続され、第ｊ＋１対象Ｅｊ＋１のゲート線Ｇｊ＋１（Ｎ−３）乃至Ｇｊ＋１（Ｎ）に一対一で電気的に接続されている。

図に示した画素電極ＰＥのうち、ｋ列目の第ｊ対象ＥｊのＮ個の画素電極（第１画素電極）ＰＥは、第ｊ対象Ｅｊの画素スイッチング素子（第１画素スイッチング素子）ＰＳＷに一対一で電気的に接続されている。ｋ列目の第ｊ＋１対象Ｅｊ＋１のＮ個の画素電極（第１画素電極）ＰＥは、第ｊ＋１対象Ｅｊ＋１の画素スイッチング素子（第１画素スイッチング素子）ＰＳＷに一対一で電気的に接続されている。
ｋ−１列目の第ｊ対象ＥｊのＮ個の画素電極（第２画素電極）ＰＥは、第ｊ対象Ｅｊの画素スイッチング素子（第２画素スイッチング素子）ＰＳＷに一対一で電気的に接続されている。ｋ−１列目の第ｊ＋１対象Ｅｊ＋１のＮ個の画素電極（第２画素電極）ＰＥは、第ｊ＋１対象Ｅｊ＋１の画素スイッチング素子（第２画素スイッチング素子）ＰＳＷに一対一で電気的に接続されている。

ここで、カラム反転駆動法を利用する際に、ソース線Ｓ（ｋ−１）に負極性の画像信号Ｉｓｉｇ（ｋ−１）を与え、ソース線Ｓ（ｋ）に正極性の画像信号Ｉｓｉｇ（ｋ）を与える場合に、ｋ−１列目の画素ＰＸに生じ得る不具合について説明する。
図１２に示すように、ソース線Ｓ（ｋ）は、分割電極ＣＡにより電気的に遮蔽されていない。また、ｋ列目の赤色の画素ＰＸの画素電極ＰＥの極性とソース線Ｓ（ｋ）の極性とはそれぞれ正極性となるが、ｋ−１列目の青色の画素ＰＸの画素電極ＰＥの極性は負極性となる。これにより、液晶層ＬＣのうちｋ−１列目の画素ＰＸの画素電極ＰＥと対向した領域に、ソース線Ｓ（ｋ）から不所望に電界が漏れ、液晶分子の配向乱れが生じることになる。
そこで、本実施形態においては、次に示すように、液晶分子の配向乱れを抑制するように液晶表示装置を駆動するものである。

次に、本実施例に係る液晶表示装置の駆動方法について説明する。
本実施例において、大まかに、表示期間の後であってセンシング期間の前に第１プリチャージ期間を設けている。そして、第１プリチャージ期間にソース線Ｓを駆動し、分割電極ＣＡの間のスリットに位置したソース線Ｓを、直前の表示期間の極性とは逆の極性にて駆動している。図１１を用いると、第ｊ対象Ｅｊのための表示期間にソース線Ｓ（ｋ）に正極性の画像信号Ｉｓｉｇ（ｋ）を与え、ソース線Ｓ（ｋ−１）に負極性の画像信号Ｉｓｉｇ（ｋ−１）を与え、直後の第１プリチャージ期間にソース線Ｓ（ｋ）に負極性の第１プリチャージ信号Ｖｐ１（ｋ）を与え、ソース線Ｓ（ｋ−１）に負極性の第１プリチャージ信号Ｖｐ１（ｋ−１）を与えている。

これにより、第１プリチャージ期間及びその直後のセンシング期間において、ソース線Ｓ（ｋ）と、ソース線Ｓ（ｋ）の隣のｋ−１列目の第ｊ対象Ｅｊの画素電極ＰＥとの電位差の低減を図ることができ、ソース線Ｓ（ｋ）からｋ−１列目の第ｊ対象Ｅｊの画素ＰＸの液晶への不所望な電界の漏れを抑制することができる。

なお、上記電界の漏れを抑制する効果は、分割電極ＣＡの間のスリットに位置したソース線Ｓに対してのみ、上記のような極性反転駆動を行うことにより、得ることができる。但し、上記のような極性反転駆動は、上記スリットに位置していないソース線Ｓに対して行ってもよい。本実施例において、上記のような極性反転駆動は、赤色を表示するための画素ＰＸに接続された全てのソース線Ｓ（ソース線Ｓ（ｋ−３）、ソース線Ｓ（ｋ）など）に対して行っている。この場合、共通電極のスリットは、赤色を表示するための画素ＰＸに接続されたソース線Ｓの何れかに対向していればよい。

また、本実施例において、ソース線Ｓ（ｋ）の隣であり上記スリットの隣であるｋ−１列目の画素ＰＸは、青色を表示するが、これに限定されるものではなく、種々変形可能である。ｋ−１列目の画素ＰＸは赤色、緑色、又は白色を表示するように構成されていてもよく、この場合、ｋ−１列目以外の画素ＰＸが所定の色を表示するように調整されていればよい。但し、ｋ−１列目の画素ＰＸが赤色や緑色を表示するように構成されている場合と比較して、ｋ−１列目の画素ＰＸが青色を表示するように構成されていた方が、上記縦クロストークなどの表示不良の発生が視認され難い点で望ましい。
さらにまた、隣合う一対の分割電極ＣＡの間のスリットに位置しているソース線Ｓに接続された画素ＰＸは、赤色以外の色を表示するように構成されていてもよい。この場合も、例えば、表示期間にソース線Ｓ（ｋ）に与える画像信号Ｉｓｉｇ（ｋ）の極性と、上記表示期間に続く第１プリチャージ期間にソース線Ｓ（ｋ）に与える第１プリチャージ信号Ｖｐ１（ｋ）の極性とを反転させればよい。

図１３は、本実施例に係る液晶表示装置の駆動方法を説明するためのタイミングチャートであり、上記Ｆフレーム期間のうちの一部の期間における、各種の制御信号ＳＧ，ＳＥＬ、画像信号Ｉｓｉｇ、第１プリチャージ信号Ｖｐ１、第２プリチャージ信号Ｖｐ２、コモン駆動信号Ｖｃｏｍ、書込み信号Ｖｗ、及び読取り信号Ｖｒを示す図である。
Ｆフレーム期間は、表示期間Ｐｄ、第１プリチャージ期間Ｐｐｒ１、センシング期間Ｐｓ、及び第２プリチャージ期間Ｐｐｒ２をそれぞれｍ回有している。このため、第１駆動部（駆動ＩＣチップＩＣ１及びゲート線駆動回路ＧＤ）及び第２駆動部（駆動ＩＣチップＩＣ２）は、Ｆフレーム期間に、表示期間Ｐｄに行われる表示駆動と、第１プリチャージ期間Ｐｐｒ１に行われる第１プリチャージ駆動と、センシング期間Ｐｓに行われるセンシング駆動と、第２プリチャージ期間Ｐｐｒ２に行われる第２プリチャージ駆動と、をｍ回繰り返し行う。

なお、図１３には、上記Ｆフレーム期間のうち、第ｊ対象Ｅｊの表示期間（第１表示期間）Ｐｄｊの一部と、表示期間Ｐｄｊに続く第１プリチャージ期間Ｐｐｒ１と、第１プリチャージ期間Ｐｐｒ１に続くセンシング期間Ｐｓと、センシング期間Ｐｓに続く第２プリチャージ期間Ｐｐｒ２と、第２プリチャージ期間Ｐｐｒ２に続く第ｊ＋１対象Ｅｊ＋１の表示期間（第２表示期間）Ｐｄｊ＋１の一部と、を示している。表示期間Ｐｄｊの上記一部は、第ｊ対象ＥｊのＮ行目の画素ＰＸの駆動期間Ｐｄｊ（Ｎ）である。表示期間Ｐｄｊ＋１の上記一部は、第ｊ＋１対象Ｅｊ＋１のＮ−３行目の画素ＰＸの駆動期間Ｐｄｊ＋１（Ｎ−３）である。このため、ここでは、主に、上記駆動期間Ｐｄｊ（Ｎ）から上記駆動期間Ｐｄｊ＋１（Ｎ−３）までの液晶表示装置の駆動方法について説明する。

図１３及び図１１に示すように、第１プリチャージ期間Ｐｐｒ１、センシング期間Ｐｓ及び第２プリチャージ期間Ｐｐｒ２は、全てのゲート線Ｇの駆動を休止するブランキング期間である。センシング期間Ｐｓは、全てのゲート線Ｇの駆動と、全てのソース線Ｓの駆動と、を休止するブランキング期間である。各センシング期間Ｐｓにおいては、１又は複数の分割電極ＣＡをセンシング駆動の対象とすることができる。

まず、表示期間Ｐｄｊに、ゲート線駆動回路ＧＤはｊ対象Ｅｊのゲート線Ｇｊ（Ｎ−３）乃至Ｇｊ（Ｎ）に順に制御信号ＳＧｊ（Ｎ−３）乃至ＳＧｊ（Ｎ）を与え、駆動ＩＣチップＩＣ１は制御信号ＳＥＬＲ，ＳＥＬＧ，ＳＥＬＢによりソース線Ｓ（ｋ−３）乃至Ｓ（ｋ＋２）を含む複数のソース線Ｓを時分割駆動し、ソース線駆動回路ＳＤは画像信号Ｉｓｉｇ（ｋ−３）乃至Ｉｓｉｇ（ｋ＋２）を含む複数の画像信号を出力し、共通電極駆動回路ＣＤは分割電極ＣＡ（ｈ）及び分割電極ＣＡ（ｈ−１）を含む複数の分割電極ＣＡにコモン駆動信号Ｖｃｏｍを与え、液晶表示パネルＰＮＬを駆動する。

これにより、第ｊ対象Ｅｊの画素スイッチング素子ＰＳＷは順に非導通状態から導通状態に切替えられ、第ｊ＋１対象ｊ＋１の画素スイッチング素子ＰＳＷ（第ｊ対象Ｅｊ以外の画素スイッチング素子ＰＳＷ）は全て非導通状態に維持される。また、第ｊ対象Ｅｊのｋ−２列目、ｋ列目及びｋ＋２列目の画素電極ＰＥには正極性を有する画像信号Ｉｓｉｇ（ｋ−２），Ｉｓｉｇ（ｋ）及びＩｓｉｇ（ｋ＋２）が与えられ、第ｊ対象Ｅｊのｋ−３列目、ｋ−１列目及びｋ＋１列目の画素電極ＰＥには負極性を有する画像信号Ｉｓｉｇ（ｋ−３），Ｉｓｉｇ（ｋ−１）及びＩｓｉｇ（ｋ＋１）が与えられる。なお、第ｊ対象Ｅｊのｋ−３列目乃至ｋ＋２列目以外の画素電極ＰＥにも、列に対応した極性を有する画像信号Ｉｓｉｇがソース線Ｓなどを通して与えられる。

例えば、表示期間Ｐｄｊの最終の駆動期間Ｐｄｊ（Ｎ）に、第ｊ対象ＥｊのＮ行目でｋ列目の画素ＰＸの画素電極ＰＥに正極性（第１極性）を有する画像信号（第１画像信号）Ｉｓｉｇ（ｋ）が与えられ、第ｊ対象ＥｊのＮ行目でｋ−１列目の画素ＰＸの画素電極ＰＥに負極性（第２極性）を有する画像信号（第２画像信号）Ｉｓｉｇ（ｋ−１）が与えられる。なお、同一フレーム期間において、画像信号Ｉｓｉｇ（ｋ）の極性を第１極性とすると、画像信号Ｉｓｉｇ（ｋ−１）の極性は第２極性である。第１極性と第２極性とは互いに異なる。

次いで、表示期間Ｐｄｊの次の表示期間Ｐｄｊ＋１に、ゲート線駆動回路ＧＤはｊ＋１対象Ｅｊ＋１のゲート線Ｇｊ＋１（Ｎ−３）乃至Ｇｊ＋１（Ｎ）に順に制御信号ＳＧｊ＋１（Ｎ−３）乃至ＳＧｊ＋１（Ｎ）を与え、駆動ＩＣチップＩＣ１は制御信号ＳＥＬＲ，ＳＥＬＧ，ＳＥＬＢによりソース線Ｓ（ｋ−３）乃至Ｓ（ｋ＋２）を含む複数のソース線Ｓを時分割駆動し、ソース線駆動回路ＳＤは画像信号Ｉｓｉｇ（ｋ−３）乃至Ｉｓｉｇ（ｋ＋２）を含む複数の画像信号を出力し、共通電極駆動回路ＣＤは分割電極ＣＡ（ｈ）及び分割電極ＣＡ（ｈ−１）を含む複数の分割電極ＣＡにコモン駆動信号Ｖｃｏｍを与え、液晶表示パネルＰＮＬを駆動する。

これにより、第ｊ＋１対象Ｅｊ＋１の画素スイッチング素子ＰＳＷは順に非導通状態から導通状態に切替えられ、第ｊ対象ｊの画素スイッチング素子ＰＳＷ（第ｊ＋１対象Ｅｊ＋１以外の画素スイッチング素子ＰＳＷ）は全て非導通状態に維持される。また、第ｊ＋１対象Ｅｊ＋１のｋ−２列目、ｋ列目及びｋ＋２列目の画素電極ＰＥには正極性を有する画像信号Ｉｓｉｇ（ｋ−２），Ｉｓｉｇ（ｋ）及びＩｓｉｇ（ｋ＋２）が与えられ、第ｊ＋１対象Ｅｊ＋１のｋ−３列目、ｋ−１列目及びｋ＋１列目の画素電極ＰＥには負極性を有する画像信号Ｉｓｉｇ（ｋ−３），Ｉｓｉｇ（ｋ−１）及びＩｓｉｇ（ｋ＋１）が与えられる。なお、第ｊ＋１対象Ｅｊ＋１のｋ−３列目乃至ｋ＋２列目以外の画素電極ＰＥにも、列に対応した極性を有する画像信号Ｉｓｉｇがソース線Ｓなどを通して与えられる。

例えば、表示期間Ｐｄｊ＋１の最初の駆動期間Ｐｄｊ＋１（Ｎ−３）に、第ｊ＋１対象Ｅｊ＋１のＮ−３行目でｋ列目の画素ＰＸの画素電極ＰＥに正極性（第１極性）を有する画像信号（第１画像信号）Ｉｓｉｇ（ｋ）が与えられ、第ｊ＋１対象Ｅｊ＋１のＮ−３行目でｋ−１列目の画素ＰＸの画素電極ＰＥに負極性（第２極性）を有する画像信号（第２画像信号）Ｉｓｉｇ（ｋ−１）が与えられる。

センシング期間Ｐｓに、ゲート線Ｇ及びソース線Ｓへの制御信号ＳＧ及び画像信号Ｉｓｉｇの入力を休止する。これにより、画素スイッチング素子ＰＳＷは全て非導通状態に維持される。駆動ＩＣチップＩＣ１は制御信号ＳＥＬＲ，ＳＥＬＧ，ＳＥＬＢにより上記制御スイッチング素子ＣＳＷを非導通状態に維持し、全てのソース線Ｓをハイインピーダンスにする。

センシング期間Ｐｓには、センサＳＥを駆動する。センサＳＥを駆動する際、共通電極駆動回路ＣＤは、分割電極ＣＡの少なくとも１個に書込信号（センサ駆動信号）Ｖｗを与える。例えば、共通電極駆動回路ＣＤは、センシング期間Ｐｓに、分割電極ＣＡ（ｈ）及び分割電極ＣＡ（ｈ−１）の少なくとも一方に書込信号Ｖｗを与える。本実施例において、共通電極駆動回路ＣＤは、センシング期間Ｐｓに、全ての分割電極ＣＡに書込信号Ｖｗを順に与えている。なお、書込信号Ｖｗは、パルス信号である。例えば、書込信号Ｖｗのローレベルの電位は、コモン駆動信号Ｖｃｏｍの電位と同一である。

駆動ＩＣチップＩＣ２は、センシング期間Ｐｓに、検出電極Ｒｘから読取信号Ｖｒを読取る。これにより、読取った読取信号Ｖｒに基づいて、入力位置情報が判断される。
読取信号Ｖｒは、分割電極ＣＡの少なくとも１個と上記検出電極ＲＸとの間に発生したセンサ信号の変化を示す信号である。例えば、読取信号Ｖｒは、分割電極ＣＡ（ｈ）及び分割電極ＣＡ（ｈ−１）の少なくとも一方と上記検出電極ＲＸとの間に発生したセンサ信号の変化を示す信号である。

第１プリチャージ期間Ｐｐｒ１に、ゲート線Ｇへの制御信号ＳＧの入力を休止する。これにより、画素スイッチング素子ＰＳＷは全て非導通状態に維持される。駆動ＩＣチップＩＣ１は制御信号ＳＥＬＲ，ＳＥＬＧ，ＳＥＬＢによりソース線Ｓ（ｋ−３）乃至Ｓ（ｋ＋２）を含む複数のソース線Ｓを時分割駆動し、ソース線駆動回路ＳＤは第１プリチャージ信号Ｖｐ１（ｋ−３）乃至Ｖｐ１（ｋ＋２）を含む複数の第１プリチャージ信号Ｖｐ１を出力し、共通電極駆動回路ＣＤは分割電極ＣＡ（ｈ）及び分割電極ＣＡ（ｈ−１）を含む複数の分割電極ＣＡにコモン駆動信号Ｖｃｏｍを与え、液晶表示パネルＰＮＬを駆動する。

これにより、ソース線Ｓ（ｋ−３），Ｓ（ｋ−２）及びＳ（ｋ＋２）には正極性を有する第１プリチャージ信号Ｖｐ１（ｋ−３），Ｖｐ１（ｋ−２）及びＶｐ１（ｋ＋２）が与えられ、ソース線Ｓ（ｋ−１），Ｓ（ｋ）及びＳ（ｋ＋１）には負極性を有する第１プリチャージ信号Ｖｐ１（ｋ−１），Ｖｐ１（ｋ）及びＶｐ１（ｋ＋１）が与えられる。なお、ソース線Ｓ（ｋ−３）乃至Ｓ（ｋ＋２）以外のソース線Ｓにも、対応した極性を有する第１プリチャージ信号Ｖｐ１が与えられる。

画像信号Ｉｓｉｇ（ｋ−３）乃至Ｉｓｉｇ（ｋ＋２）と、第１プリチャージ信号Ｖｐ１（ｋ−３）乃至Ｖｐ１（ｋ＋２）とに注目すると、画像信号Ｉｓｉｇ（ｋ−２）の極性と第１プリチャージ信号Ｖｐ１（ｋ−２）の極性とは同一であり、画像信号Ｉｓｉｇ（ｋ−１）の極性と第１プリチャージ信号Ｖｐ１（ｋ−１）の極性とは同一であり、画像信号Ｉｓｉｇ（ｋ＋１）の極性と第１プリチャージ信号Ｖｐ１（ｋ＋１）の極性とは同一であり、画像信号Ｉｓｉｇ（ｋ＋２）の極性と第１プリチャージ信号Ｖｐ１（ｋ＋２）の極性とは同一である。
一方で、画像信号Ｉｓｉｇ（ｋ−３）の極性と第１プリチャージ信号Ｖｐ１（ｋ−３）の極性とは互いに異なり、画像信号Ｉｓｉｇ（ｋ）の極性と第１プリチャージ信号Ｖｐ１（ｋ）の極性とは互いに異なる。

また、同一のソース線Ｓに対して、表示期間Ｐｄｊの最終の駆動期間Ｐｄｊ（Ｎ）に与える画像信号Ｉｓｉｇと表示期間Ｐｄｊ（駆動期間Ｐｄｊ（Ｎ））に続く第１プリチャージ期間Ｐｐｒ１に与える第１プリチャージ信号Ｖｐ１とに注目すると、コモン駆動信号Ｖｃｏｍの電圧値と第１プリチャージ信号Ｖｐ１の電圧値との差の絶対値は、コモン駆動信号Ｖｃｏｍの電圧値と画像信号Ｉｓｉｇの電圧値との差の絶対値以上である。

第２プリチャージ期間Ｐｐｒ２に、ゲート線Ｇへの制御信号ＳＧの入力を休止する。これにより、画素スイッチング素子ＰＳＷは全て非導通状態に維持される。駆動ＩＣチップＩＣ１は制御信号ＳＥＬＲ，ＳＥＬＧ，ＳＥＬＢによりソース線Ｓ（ｋ−３）乃至Ｓ（ｋ＋２）を含む複数のソース線Ｓを時分割駆動し、ソース線駆動回路ＳＤは第２プリチャージ信号Ｖｐ２（ｋ−３）乃至Ｖｐ２（ｋ＋２）を含む複数の第２プリチャージ信号Ｖｐ２を出力し、共通電極駆動回路ＣＤは分割電極ＣＡ（ｈ）及び分割電極ＣＡ（ｈ−１）を含む複数の分割電極ＣＡにコモン駆動信号Ｖｃｏｍを与え、液晶表示パネルＰＮＬを駆動する。

これにより、ソース線Ｓ（ｋ−２），Ｓ（ｋ）及びＳ（ｋ＋２）には正極性を有する第２プリチャージ信号Ｖｐ２（ｋ−２），Ｖｐ２（ｋ）及びＶｐ２（ｋ＋２）が与えられ、ソース線Ｓ（ｋ−３），Ｓ（ｋ−１）及びＳ（ｋ＋１）には負極性を有する第２プリチャージ信号Ｖｐ２（ｋ−３），Ｖｐ２（ｋ−１）及びＶｐ２（ｋ＋１）が与えられる。なお、ソース線Ｓ（ｋ−３）乃至Ｓ（ｋ＋２）以外のソース線Ｓにも、対応した極性を有する第２プリチャージ信号Ｖｐ２が与えられる。

第１プリチャージ信号Ｖｐ１（ｋ−３）乃至Ｖｐ１（ｋ＋２）と、第２プリチャージ信号Ｖｐ２（ｋ−３）乃至Ｖｐ２（ｋ＋２）とに注目すると、第１プリチャージ信号Ｖｐ１（ｋ−２）の極性と第２プリチャージ信号Ｖｐ２（ｋ−２）の極性とは同一であり、第１プリチャージ信号Ｖｐ１（ｋ−１）の極性と第２プリチャージ信号Ｖｐ２（ｋ−１）の極性とは同一であり、第１プリチャージ信号Ｖｐ１（ｋ＋１）の極性と第２プリチャージ信号Ｖｐ２（ｋ＋１）の極性とは同一であり、第１プリチャージ信号Ｖｐ１（ｋ＋２）の極性と第２プリチャージ信号Ｖｐ２（ｋ＋２）の極性とは同一である。
一方で、第１プリチャージ信号Ｖｐ１（ｋ−３）の極性と第２プリチャージ信号Ｖｐ２（ｋ−３）の極性とは互いに異なり、第１プリチャージ信号Ｖｐ１（ｋ）の極性と第２プリチャージ信号Ｖｐ２（ｋ）の極性とは互いに異なる。

また、同一のソース線Ｓに対して、表示期間Ｐｄｊの最終の駆動期間Ｐｄｊ（Ｎ）に与える画像信号Ｉｓｉｇと、表示期間Ｐｄｊ＋１の最初の駆動期間Ｐｄｊ＋１（Ｎ−３）に与える画像信号Ｉｓｉｇと、駆動期間Ｐｄｊ（Ｎ）と駆動期間Ｐｄｊ＋１（Ｎ−３）との間の第２プリチャージ期間Ｐｐｒ２に与える第２プリチャージ信号Ｖｐ２と、に注目すると、第２プリチャージ信号Ｖｐ２の電圧値は、駆動期間Ｐｄｊ（Ｎ）の画像信号Ｉｓｉｇの電圧値及び駆動期間Ｐｄｊ＋１（Ｎ−３）の画像信号Ｉｓｉｇの電圧値の何れか一方の値である。本実施例において、第２プリチャージ信号Ｖｐ２の電圧値は、駆動期間Ｐｄｊ＋１（Ｎ−３）の画像信号Ｉｓｉｇの電圧値と同一である。

なお、本実施例において、第２プリチャージ期間Ｐｐｒ２を設けること無しに液晶表示パネルＰＮＬを駆動してもよい。言い換えると、第２プリチャージ駆動を設けること無しに液晶表示パネルＰＮＬを駆動してもよい。この場合、第１駆動部（駆動ＩＣチップＩＣ１及びゲート線駆動回路ＧＤ）及び第２駆動部（駆動ＩＣチップＩＣ２）は、Ｆフレーム期間に、表示期間Ｐｄに行われる表示駆動と、第１プリチャージ期間Ｐｐｒ１に行われる第１プリチャージ駆動と、センシング期間Ｐｓに行われるセンシング駆動と、をｍ回繰り返し行う。

（比較例）
次に、上記比較例に係る液晶表示装置及びその駆動方法について説明する。
図１４は、上記比較例において、Ｆフレーム期間における画素ＰＸの一部を示す概略図であり、画素ＰＸが表示する色及び画素ＰＸ（画素電極）の極性を示す図である。図１５は、上記比較例において、Ｆ＋１フレーム期間における画素ＰＸの一部を示す概略図であり、画素ＰＸが表示する色及び画素ＰＸ（画素電極）の極性を示す図である。

図１４及び図１５に示すように、比較例の液晶表示装置の駆動法は、カラム反転駆動法をベースとしているが、奇数番目の対象Ｅの赤色の画素ＰＸの画素電極に与えられる画像信号の極性と、偶数番目の対象Ｅの赤色の画素ＰＸの画素電極に与えられる画像信号の極性とは、異なる。すなわち、赤色の画素ＰＸの画素電極に与えられる画像信号の極性は、対象Ｅ毎に反転する。
Ｆフレーム期間及びＦ＋１フレーム期間においても、第１対象Ｅ１（奇数番目の対象Ｅ）の画素ＰＸの画素電極の極性は１列単位で反転しているのに対し、第２対象Ｅ２（偶数番目の対象Ｅ）の画素ＰＸの画素電極の極性は３列単位で反転している。

図１６は、本比較例において、任意の第ｊ対象Ｅｊ及び第ｊ＋１対象Ｅｊ＋１の任意の６列の画素ＰＸを示す概略的に示す回路図であり、８本のゲート線Ｇ、６本のソース線Ｓ、複数の画素スイッチング素子ＰＳＷ、複数個の画素電極ＰＥ、２個の分割電極ＣＡを示す図である。
図１６に示すように、ソース線Ｓと分割電極ＣＡとの位置関係や、ゲート線Ｇ、ソース線Ｓ、画素スイッチング素子ＰＳＷ、及び画素電極ＰＥの電気的な接続関係に関しては、上記実施例と同様である。

次に、本比較例に係る液晶表示装置の駆動方法について説明する。
本比較例において、上記実施例と比較すると、大まかに、上記実施例の第１及び第２プリチャージ期間の替わりに第３プリチャージ期間を設けている点で相違している。第３プリチャージ期間は、センシング期間の後であって表示期間の前である。そして、第３プリチャージ期間にソース線Ｓを駆動し、分割電極ＣＡの間のスリットに位置したソース線Ｓを、直前の表示期間の極性とは逆の極性にて駆動している。図１６を用いると、第ｊ対象Ｅｊのための表示期間にソース線Ｓ（ｋ）に正極性の画像信号Ｉｓｉｇ（ｋ）を与え、ソース線Ｓ（ｋ−１）に負極性の画像信号Ｉｓｉｇ（ｋ−１）を与え、直後の第３プリチャージ期間にソース線Ｓ（ｋ）に負極性の第３プリチャージ信号Ｖｐ３（ｋ）を与え、ソース線Ｓ（ｋ−１）に負極性の第３プリチャージ信号Ｖｐ３（ｋ−１）を与え、直後の第ｊ＋１対象Ｅｊ＋１のための表示期間にソース線Ｓ（ｋ）に負極性の画像信号Ｉｓｉｇ（ｋ）を与え、ソース線Ｓ（ｋ−１）に負極性の画像信号Ｉｓｉｇ（ｋ−１）を与えている。

ソース線Ｓ（ｋ）からｋ−１列目の画素ＰＸの液晶に対して不所望な電界が漏れる期間が短くなるため、液晶分子の配向乱れを抑制することができる。
本比較例において、上記のような対象Ｅを単位とした極性反転駆動は、赤色を表示するための画素ＰＸに接続された全てのソース線Ｓ（ソース線Ｓ（ｋ−３）、ソース線Ｓ（ｋ）など）に対して行っている。

図１７は、本実施例に係る液晶表示装置の駆動方法を説明するためのタイミングチャートであり、上記Ｆフレーム期間のうちの一部の期間における、各種の制御信号ＳＧ，ＳＥＬ、画像信号Ｉｓｉｇ、第３プリチャージ信号Ｖｐ３、コモン駆動信号Ｖｃｏｍ、書込み信号Ｖｗ、及び読取り信号Ｖｒを示す図である。
Ｆフレーム期間は、表示期間Ｐｄ、センシング期間Ｐｓ、及び第３プリチャージ期間Ｐｐｒ３をそれぞれｍ回有している。このため、第１駆動部（駆動ＩＣチップＩＣ１及びゲート線駆動回路ＧＤ）及び第２駆動部（駆動ＩＣチップＩＣ２）は、Ｆフレーム期間に、表示期間Ｐｄに行われる表示駆動と、センシング期間Ｐｓに行われるセンシング駆動と、第３プリチャージ期間Ｐｐｒ３に行われる第３プリチャージ駆動と、をｍ回繰り返し行う。

なお、図１７には、上記Ｆフレーム期間のうち、第ｊ対象Ｅｊの表示期間（第１表示期間）Ｐｄｊの一部と、表示期間Ｐｄｊに続くセンシング期間Ｐｓと、センシング期間Ｐｓに続く第３プリチャージ期間Ｐｐｒ３と、第３プリチャージ期間Ｐｐｒ３に続く第ｊ＋１対象Ｅｊ＋１の表示期間（第２表示期間）Ｐｄｊ＋１の一部と、を示している。ここでは、主に、上記駆動期間Ｐｄｊ（Ｎ）から上記駆動期間Ｐｄｊ＋１（Ｎ−３）までの液晶表示装置の駆動方法について説明する。

図１７及び図１６に示すように、センシング期間Ｐｓ及び第３プリチャージ期間Ｐｐｒ３は、全てのゲート線Ｇの駆動を休止するブランキング期間である。センシング期間Ｐｓは、全てのゲート線Ｇの駆動と、全てのソース線Ｓの駆動と、を休止するブランキング期間である。各センシング期間Ｐｓにおいては、１又は複数の分割電極ＣＡをセンシング駆動の対象とすることができる。

まず、表示期間Ｐｄｊにおける液晶表示パネルＰＮＬの駆動であるが、この駆動に関しては上記実施例と同一である。
次いで、表示期間Ｐｄｊの次の表示期間Ｐｄｊ＋１における液晶表示パネルＰＮＬの駆動であるが、上記実施例と比較して、表示期間Ｐｄｊの画像信号Ｉｓｉｇ（ｋ−３）の極性と表示期間Ｐｄｊ＋１の画像信号Ｉｓｉｇ（ｋ−３）の極性とが互いに異なり、表示期間Ｐｄｊの画像信号Ｉｓｉｇ（ｋ）の極性と表示期間Ｐｄｊ＋１の画像信号Ｉｓｉｇ（ｋ）の極性とが互いに異なる点で相違している。すなわち、赤色の画素ＰＸのためのソース線Ｓに与えられる画像信号Ｉｓｉｇの極性は、表示期間Ｐｄ毎にことなる。

また、センシング期間Ｐｓにおける液晶表示パネルＰＮＬの駆動及びセンサＳＥの駆動であるが、これらの駆動に関しては上記実施例と概ね同一である。なお、本比較例のセンシング期間Ｐｓにおいて、駆動ＩＣチップＩＣ１は制御信号ＳＥＬＲ，ＳＥＬＧ，ＳＥＬＢにより全ての制御スイッチング素子ＣＳＷを非導通状態に維持し、全てのソース線Ｓをハイインピーダンスにする。又は、駆動ＩＣチップＩＣ１は制御信号ＳＥＬＲ，ＳＥＬＧ，ＳＥＬＢにより全ての制御スイッチング素子ＣＳＷを導通状態に維持し、全てのソース線Ｓを接地電位（GND）に固定する。

第３プリチャージ期間Ｐｐｒ３における液晶表示パネルＰＮＬの駆動であるが、この駆動に関しては上記実施例の第１プリチャージ期間Ｐｐｒ１における液晶表示パネルＰＮＬの駆動と概ね同一である。
また、同一のソース線Ｓに対して、表示期間Ｐｄｊの最終の駆動期間Ｐｄｊ（Ｎ）に与える画像信号Ｉｓｉｇと、表示期間Ｐｄｊ（駆動期間Ｐｄｊ（Ｎ））と表示期間Ｐｄｊ＋１（駆動期間Ｐｄｊ＋１（Ｎ−３））との間の第３プリチャージ期間Ｐｐｒ３与える第３プリチャージ信号Ｖｐ３とに注目すると、例えば、コモン駆動信号Ｖｃｏｍの電圧値と画像信号Ｉｓｉｇの電圧値との差の絶対値は、コモン駆動信号Ｖｃｏｍの電圧値と第３プリチャージ信号Ｖｐ３の電圧値との差の絶対値と同一である。

なお、第３プリチャージ期間Ｐｐｒ３は、例えば、ソース線Ｓの電位の経時変化を改善するために設けられている。これにより、例えば、駆動期間Ｐｄｊ＋１（Ｎ−３）に、ソース線Ｓに画像信号Ｉｓｉｇを書込む時間期間を短縮することができる。

上記のように構成された一実施形態に係る液晶表示装置ＤＳＰ及びその駆動方法によれば、液晶表示装置ＤＳＰは、ＦＦＳ（Fringe Field Switching）モードに対応した構成を有し、共通電極ＣＥは、ソース線Ｓに沿って帯状に形成された複数の分割電極ＣＡを有している。液晶表示装置ＤＳＰは、カラム反転駆動法を利用し、画素電極ＰＥへの画像信号Ｉｓｉｇの書込みは、対象Ｅ毎にセンシング駆動などをはさんで行われる。画素ＰＸの開口率の低下を抑制するため、一部のソース線Ｓは分割電極ＣＡの間に位置している。

Ｆフレーム期間は、表示期間Ｐｄｊと、第１プリチャージ期間Ｐｐｒ１と、センシング期間Ｐｓと、表示期間Ｐｄｊ＋１と、を有している。第１駆動部（駆動ＩＣチップＩＣ１及びゲート線駆動回路ＧＤ）は、ソース線Ｓ（ｋ）に対して、表示期間Ｐｄｊに正極性を有する画像信号Ｉｓｉｇ（ｋ）を与え、第１プリチャージ期間Ｐｐｒ１に負極性を有する第１プリチャージ信号Ｖｐ１（ｋ）を与え、表示期間Ｐｄｊ＋１に正極性を有する画像信号Ｉｓｉｇ（ｋ）を与えている。

ソース線Ｓ（ｋ）からｋ−１列目の第ｊ対象Ｅｊの画素ＰＸの液晶への不所望な電界の漏れを抑制することができる。液晶分子の配向乱れを抑制することができ、縦クロストークなどの表示不良の発生を抑制することができる。

また、全ての対象Ｅにおいて、画素ＰＸ（画素電極ＰＥ）の極性は、１列単位で反転している。１列単位で極性が反転するブロックと、複数列単位で極性が反転するブロックとが交互に発生することはないため、ブロック単位の表示ムラが視認される事態を回避することができる。

また、上記実施例における各ソース線Ｓの極性を反転する回数は、上記比較例における各ソース線Ｓの極性を反転する回数より多くなるが、上記実施例において、上記Ｎは３以上である。このため、上記実施例では、上記Ｎが２以下である場合に比べて消費電力の低減を図ることができる。さらに、上記実施例では、いわゆるドット反転駆動法を利用する場合に比べて消費電力の低減を図ることができる。ここで、ドット反転駆動法を利用した場合、正極性の画素ＰＸ（画素電極ＰＥ）と負極性の画素ＰＸ（画素電極ＰＥ）とは市松状に形成され、各画素ＰＸ（画素電極ＰＥ）の極性は１フレーム期間毎に反転する。

また、同一のソース線Ｓに対して、駆動期間Ｐｄｊ（Ｎ）に与える画像信号Ｉｓｉｇと駆動期間Ｐｄｊ（Ｎ）に続く第１プリチャージ期間Ｐｐｒ１に与える第１プリチャージ信号Ｖｐ１とに注目すると、コモン駆動信号Ｖｃｏｍの電圧値と第１プリチャージ信号Ｖｐ１の電圧値との差の絶対値は、コモン駆動信号Ｖｃｏｍの電圧値と画像信号Ｉｓｉｇの電圧値との差の絶対値以上であると望ましい。これにより、上記縦クロストークなどの表示不良の発生を一層抑制することができる。

Ｆフレーム期間は、第２プリチャージ期間Ｐｐｒ２をさらに有している。これにより、例えば、ソース線Ｓの電位の経時変化を改善することができる。又は、駆動期間Ｐｄｊ＋１（Ｎ−３）に、ソース線Ｓに画像信号Ｉｓｉｇを書込む時間期間を短縮することができる。

また、同一のソース線Ｓに対して、駆動期間Ｐｄｊ（Ｎ）に与える画像信号Ｉｓｉｇと、駆動期間Ｐｄｊ＋１（Ｎ−３）に与える画像信号Ｉｓｉｇと、第２プリチャージ期間Ｐｐｒ２に与える第２プリチャージ信号Ｖｐ２と、に注目すると、第２プリチャージ信号Ｖｐ２の電圧値は、駆動期間Ｐｄｊ（Ｎ）の画像信号Ｉｓｉｇの電圧値及び駆動期間Ｐｄｊ＋１（Ｎ−３）の画像信号Ｉｓｉｇの電圧値の何れか一方の値であると望ましい。これにより、第２プリチャージ信号Ｖｐ２を容易に生成することができる。

センシング期間Ｐｓに、全ての制御スイッチング素子ＣＳＷが非導通状態に維持されている。ソース線Ｓを電気的フローティング状態に固定することにより、ソース線Ｓの電位の経時変化を低減することができる。
その他、センシング期間Ｐｓにソース線Ｓを電気的フローティング状態に固定することにより、共通電極ＣＥとソース線Ｓの間に不所望に形成される寄生容量（浮遊容量）を低減することができる。すなわち、共通電極ＣＥの抵抗を低減することができ、例えば、共通電極ＣＥへの書込信号Ｖｗの高速書込みが可能となる。このため、センサＳＥによるセンシングの速度の向上を図ることができる。又は、センサＳＥによるセンシングの精度の向上を図ることができる。

上記のことから、表示品位に優れた液晶表示装置ＤＳＰ及び液晶表示装置ＤＳＰの駆動方法を得ることができる。又は、低消費電力化を図ることのできる液晶表示装置ＤＳＰ及び液晶表示装置ＤＳＰの駆動方法を得ることができる。

本発明の実施形態を説明したが、上記実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。上記の新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。上記実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

例えば、上述した第１駆動部は、上記駆動ＩＣチップＩＣ１及びゲート線駆動回路ＧＤに限定されるものではなく、種々変形可能であり、分割電極ＣＡにコモン駆動信号Ｖｃｏｍ及び書込み信号Ｖｗを与えたり、ソース線Ｓに画像信号Ｉｓｉｇ，第１プリチャージ信号Ｖｐ１及び第２プリチャージ信号Ｖｐ２を与えたり、ゲート線Ｇに制御信号ＳＧを与えたり、できればよい。
上述した第２駆動部は、上記駆動ＩＣチップＩＣ２に限定されるものではなく、種々変形可能であり、検出電極Ｒｘから読取信号Ｖｒを読み取る駆動部であればよい。

上記リード線Ｌ及び検出電極Ｒｘは、第２絶縁基板２０の内面側（第２絶縁基板２０の第１基板ＳＵＢ１に対向する面側）に設けられていてもよい。又は、上記リード線Ｌ及び検出電極Ｒｘは、第１絶縁基板１０の内面（第２基板ＳＵＢ２に対向する面）の上方に設けられていてもよい。すなわち、これらリード線Ｌ及び検出電極Ｒｘは、液晶表示パネルＰＮＬ及びこの液晶表示パネルＰＮＬを覆うカバーを含めた層状構成のいずれかの層に設けられていればよい。
上記リード線Ｌ、検出電極Ｒｘ等が第１絶縁基板１０と第２絶縁基板２０との間に位置している場合、駆動ＩＣチップＩＣ１及び駆動ＩＣチップＩＣ２は、一体に形成されていてもよい。すなわち、駆動ＩＣチップＩＣ１及び駆動ＩＣチップＩＣ２は、単一の駆動ＩＣチップ（駆動部）に集約されていてもよい。この場合、上記単一の駆動ＩＣチップは、液晶表示パネルＰＮＬ及び制御モジュールＣＭに接続される。さらに、上記単一の駆動ＩＣチップは、液晶表示パネルＰＮＬに形成された配線や電極を介してセンサＳＥ（リード線Ｌ）に接続される。

上述した実施形態では、液晶表示装置ＤＳＰ及びその駆動方法を例示的に開示した。しかし、上述した実施形態は、各種の液晶表示装置及びその駆動方法に適用可能である。また、上述した実施形態は、中小型の液晶表示装置から大型の液晶表示装置まで、特に限定することなく適用が可能であることは言うまでもない。

ＤＳＰ…液晶表示装置、ＰＮＬ…液晶表示パネル、ＳＵＢ１…第１基板、１０…第１絶縁基板、ＰＸ…画素、Ｇ…ゲート線、Ｓ…ソース線、ＣＥ…共通電極、ＣＡ…分割電極、ＰＳＷ…画素スイッチング素子、ＣＳＷ…制御スイッチング素子、ＰＥ…画素電極、ＳＵＢ２…第２基板、２０…第２絶縁基板、ＬＣ…液晶層、ＳＥ…センサ、Ｒｘ…検出電極、ＩＣ１，ＩＣ２…駆動ＩＣチップ、ＧＤ…ゲート線駆動回路、ＳＤ…ソース線駆動回路、ＣＤ…共通電極駆動回路、Ｐｄ…表示期間、Ｐｐｒ１…第１プリチャージ期間、Ｐｓ…センシング期間、Ｐｐｒ２…第２プリチャージ期間、Ｉｓｉｇ…画像信号、Ｖｃｏｍ…コモン駆動信号、Ｖｐ１…第１プリチャージ信号、Ｖｐ２…第２プリチャージ信号、ＳＧ，ＳＥＬ…制御信号、Ｖｗ…書込信号（センサ駆動信号）、Ｖｒ…読取信号、Ｅ…対象。

Claims (9)

1. 互いに間隔を置いて位置した第１分割電極及び第２分割電極を含む共通電極と、前記第１分割電極と前記第２分割電極との間に位置した第１ソース線と、を有する第１基板と、
   前記第１基板に対向配置された第２基板と、
   前記第１基板と前記第２基板との間に挟持された液晶層と、
   前記第１分割電極、前記第２分割電極及び前記第１ソース線に電気的に接続された第１駆動部と、を備え、
   １フレーム期間は、第１表示期間と、前記第１表示期間の次の第２表示期間と、前記第１表示期間と前記第２表示期間との間のセンシング期間と、前記第１表示期間と前記センシング期間との間の第１プリチャージ期間と、を有し、
   前記第１駆動部は、
   前記第１表示期間に、前記第１分割電極と前記第２分割電極とにコモン駆動信号を与え、前記第１ソース線に第１極性を有する第１画像信号を与え、
   前記第１プリチャージ期間に、前記第１分割電極と前記第２分割電極とに前記コモン駆動信号を与え、前記第１ソース線に前記第１極性と異なる第２極性を有する第１プリチャージ信号を与え、
   前記センシング期間に、前記第１分割電極及び前記第２分割電極の少なくとも一方にセンサ駆動信号を与え、
   前記第２表示期間に、前記第１分割電極と前記第２分割電極とに前記コモン駆動信号を与え、前記第１ソース線に前記第１極性を有する前記第１画像信号を与える、液晶表示装置。
2. 前記第１基板は、前記第１ソース線と交差し前記第１駆動部に電気的に接続された第１対象のＮ本のゲート線と、前記第１ソース線と交差し前記第１駆動部に電気的に接続された第２対象のＮ本のゲート線と、前記第１ソース線にそれぞれ電気的に接続され前記第１対象の前記ゲート線に一対一で電気的に接続された前記第１対象のＮ個の第１画素スイッチング素子と、前記第１ソース線にそれぞれ電気的に接続され前記第２対象の前記ゲート線に一対一で電気的に接続された前記第２対象のＮ個の第１画素スイッチング素子と、前記第１対象の前記第１画素スイッチング素子に一対一で電気的に接続された前記第１対象のＮ個の第１画素電極と、前記第２対象の前記第１画素スイッチング素子に一対一で電気的に接続された前記第２対象のＮ個の第１画素電極と、をさらに有し、
   前記Ｎは、３以上１００以下の自然数であり、
   前記第１駆動部は、
   前記第１表示期間に、前記第１対象の前記ゲート線に順に制御信号をさらに与え、前記第１対象の前記第１画素スイッチング素子を順に非導通状態から導通状態に切替え、前記第２対象の前記第１画素スイッチング素子を全て非導通状態に維持し、
   前記第１プリチャージ期間に、前記第１画素スイッチング素子を全て非導通状態に維持し、
   前記センシング期間に、前記第１画素スイッチング素子を全て非導通状態に維持し、
   前記第２表示期間に、前記第２対象の前記ゲート線に順に前記制御信号をさらに与え、前記第２対象の前記第１画素スイッチング素子を順に非導通状態から導通状態に切替え、前記第１対象の前記第１画素スイッチング素子を全て非導通状態に維持する、請求項１に記載の液晶表示装置。
3. 前記コモン駆動信号の電圧値と前記第１プリチャージ信号の電圧値との差の絶対値は、前記コモン駆動信号の電圧値と前記第１表示期間の最終の前記第１画像信号の電圧値との差の絶対値以上である、請求項１に記載の液晶表示装置。
4. 前記１フレーム期間は、前記センシング期間と前記第２表示期間との間の第２プリチャージ期間をさらに有し、
   前記第１駆動部は、
   前記第２プリチャージ期間に、前記第１分割電極と前記第２分割電極とに前記コモン駆動信号を与え、前記第１ソース線に第２プリチャージ信号を与え、
   前記第２プリチャージ信号の電圧値は、前記第１表示期間の最終の前記第１画像信号の電圧値及び前記第２表示期間の最初の前記第１画像信号の電圧値の何れか一方の値である、請求項１に記載の液晶表示装置。
5. 前記第１基板は、前記第１ソース線に間隔を置いて並び前記第２分割電極と対向し前記第１駆動部に電気的に接続された第２ソース線をさらに有し、
   前記第１駆動部は、
   前記第１表示期間に、前記第２ソース線に前記第２極性を有する第２画像信号をさらに与え、
   前記第１プリチャージ期間に、前記第２ソース線に前記第２極性を有する前記第１プリチャージ信号をさらに与え、
   前記第２表示期間に、前記第２ソース線に前記第２極性を有する前記第２画像信号を与える、請求項１に記載の液晶表示装置。
6. 前記第１基板は、前記第１ソース線及び前記第２ソース線と交差し前記第１駆動部に電気的に接続された第１対象のＮ本のゲート線と、前記第１ソース線及び前記第２ソース線と交差し前記第１駆動部に電気的に接続された第２対象のＮ本のゲート線と、前記第１ソース線にそれぞれ電気的に接続され前記第１対象の前記ゲート線に一対一で電気的に接続された前記第１対象のＮ個の第１画素スイッチング素子と、前記第１ソース線にそれぞれ電気的に接続され前記第２対象の前記ゲート線に一対一で電気的に接続された前記第２対象のＮ個の第１画素スイッチング素子と、前記第２ソース線にそれぞれ電気的に接続され前記第１対象の前記ゲート線に一対一で電気的に接続された前記第１対象のＮ個の第２画素スイッチング素子と、前記第２ソース線にそれぞれ電気的に接続され前記第２対象の前記ゲート線に一対一で電気的に接続された前記第２対象のＮ個の第２画素スイッチング素子と、前記第１対象の前記第１画素スイッチング素子に一対一で電気的に接続された前記第１対象のＮ個の第１画素電極と、前記第２対象の前記第１画素スイッチング素子に一対一で電気的に接続された前記第２対象のＮ個の第１画素電極と、前記第１対象の前記第２画素スイッチング素子に一対一で電気的に接続された前記第１対象のＮ個の第２画素電極と、前記第２対象の前記第２画素スイッチング素子に一対一で電気的に接続された前記第２対象のＮ個の第２画素電極と、をさらに有し、
   前記Ｎは、３以上１００以下の自然数であり、
   前記第１駆動部は、
   前記第１表示期間に、前記第１対象の前記ゲート線に順に制御信号をさらに与え、前記第１対象の前記第１画素スイッチング素子及び前記第２画素スイッチング素子を順に非導通状態から導通状態に切替え、前記第２対象の前記第１画素スイッチング素子及び前記第２画素スイッチング素子を全て非導通状態に維持し、
   前記第１プリチャージ期間に、前記第１画素スイッチング素子及び前記第２画素スイッチング素子を全て非導通状態に維持し、
   前記センシング期間に、前記第１画素スイッチング素子及び前記第２画素スイッチング素子を全て非導通状態に維持し、
   前記第２表示期間に、前記第２対象の前記ゲート線に順に前記制御信号をさらに与え、前記第２対象の前記第１画素スイッチング素子及び前記第２画素スイッチング素子を順に非導通状態から導通状態に切替え、前記第１対象の前記第１画素スイッチング素子及び前記第２画素スイッチング素子を全て非導通状態に維持する、請求項５に記載の液晶表示装置。
7. 前記第１ソース線と前記第１駆動部との間に接続された制御スイッチング素子をさらに備え、
   前記第１駆動部は、
   前記センシング期間に、前記制御スイッチング素子を非導通状態に維持する、請求項１に記載の液晶表示装置。
8. 検出電極と、
   前記検出電極に電気的に接続された第２駆動部と、をさらに備え、
   前記第２駆動部は、
   前記センシング期間に、前記第１分割電極及び前記第２分割電極の少なくとも一方と前記検出電極との間に発生したセンサ信号の変化を示す読取り信号を前記検出電極から読取る、請求項１に記載の液晶表示装置。
9. 互いに間隔を置いて位置した第１分割電極及び第２分割電極を含む共通電極と、前記第１分割電極と前記第２分割電極との間に位置した第１ソース線と、を有する第１基板と、前記第１基板に対向配置された第２基板と、前記第１基板と前記第２基板との間に挟持された液晶層と、を備えた液晶表示装置の駆動方法において、
   第１表示期間に、前記第１分割電極と前記第２分割電極とにコモン駆動信号を与え、前記第１ソース線に第１極性を有する第１画像信号を与え、
   第１プリチャージ期間に、前記第１分割電極と前記第２分割電極とに前記コモン駆動信号を与え、前記第１ソース線に前記第１極性と異なる第２極性を有する第１プリチャージ信号を与え、
   センシング期間に、前記第１分割電極及び前記第２分割電極の少なくとも一方にセンサ駆動信号を与え、
   第２表示期間に、前記第１分割電極と前記第２分割電極とに前記コモン駆動信号を与え、前記第１ソース線に前記第１極性を有する前記第１画像信号を与え、
   １フレーム期間は、前記第１表示期間と、前記第１表示期間の次の前記第２表示期間と、前記第１表示期間と前記第２表示期間との間の前記センシング期間と、前記第１表示期間と前記センシング期間との間の前記第１プリチャージ期間と、を有する、液晶表示装置の駆動方法。

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