JP2016004595A - 昇圧回路及びメモリデバイス - Google Patents

Abstract

【課題】メモリセルのワード線の昇圧電圧の温度による変動を低減することができる昇圧回路及びメモリデバイスを提供する。
【解決手段】昇圧回路５００は、メモリセルのワード線ＷＬの電圧を昇圧する。ワード線ＷＬ及び第１のノードｎ１間に接続される第１の強誘電体容量Ｃｆ１と、ワード線ＷＬ及び第２のノード間に接続される第２の強誘電体容量Ｃｆ２と、第１のノードｎ１には、第１のハイレベル期間を有するパルスが供給され、前記第２のノードは、少なくとも第１のハイレベル期間ではハイレベルが供給される。
【選択図】図８

Description

本発明は、昇圧回路及びメモリデバイスに関する。

強誘電体キャパシタを有する複数のメモリセルが配置されるメモリセルアレイと、複数のワード線と、複数のプレート線と、複数のワード線駆動回路とを含む強誘電体メモリが知られている（特許文献１参照）。複数のワード線駆動回路の第Ｋのワード線駆動回路は、第Ｋのワード線を駆動するドライバと、ドライバと第Ｋのワード線との間に設けられるトランスファートランジスタと、トランスファートランジスタのゲート制御を行うゲート制御回路とを含む。ゲート制御回路は、トランスファートランジスタをオンにするゲート制御を行い、トランスファートランジスタがオンになってドライバにより第Ｋのワード線が駆動された後、第Ｋのワード線が昇圧される前に、トランスファートランジスタをオフにするゲート制御を行って、第Ｋのワード線をハイインピーダンス状態に設定する。

また、半導体メモリ装置を構成するメモリセルのアクセストランジスタを動作させるブースティング電圧をワードラインに印加するワードラインドライバ回路が知られている（特許文献２参照）。入力ノードは、第１動作モードでは接地レベルを有し、第２動作モードではワードラインデコーディング回路の出力信号が電源電圧レベルに印加される。出力ノードは、第１動作モードでは接地レベルを有し、第２動作モードでは電源電圧レベルよりも一層高いレベルの電圧をメモリセルに連結されたワードラインに印加する。キャパシタは、出力ノードに一方の電極が連結され、第２動作モードで出力ノードを電源電圧のレベルよりも一層高いレベルの電圧にブースティングさせる。第１トランジスタは、入力ノードと出力ノードとの間に連結され、第１制御信号により制御され、第２動作モードで出力ノードをフローティングさせる。第２トランジスタは、入力ノードとコントロールノードとの間に連結され、電源電圧により動作し、第２動作モードでコントロールノードをフローティングさせる。第３トランジスタは、第２制御信号が印加されるノードとキャパシタの他方の電極との間に連結され、コントロールノードの電圧により制御され、第２動作モードで第２制御信号をキャパシタに伝達する。

特開２００６−１５５７１２号公報 特開２００６−４５９２号公報

ワード線ドライバは、メモリセルのワード線の電圧を制御する。ワード線ドライバは、ワード線の電圧を昇圧する際に、強誘電体容量を用いることにより、小面積化することができる。しかし、強誘電体容量の容量値は、温度による変動が大きいため、ワード線の昇圧電圧は、温度による変動が大きくなる。そのため、ワード線の昇圧不足によりメモリセルが正常に動作しなかったり、ワード線の過昇圧によりメモリセルの寿命が短くなってしまう課題がある。

本発明の目的は、メモリセルのワード線の昇圧電圧の温度による変動を低減することができる昇圧回路及びメモリデバイスを提供することである。

昇圧回路は、メモリセルのワード線の電圧を昇圧する昇圧回路であって、前記ワード線及び第１のノード間に接続される第１の強誘電体容量と、前記ワード線及び第２のノード間に接続される第２の強誘電体容量と、前記第１のノードには、第１のハイレベル期間を有するパルスが供給され、前記第２のノードは、少なくとも前記第１のハイレベル期間ではハイレベルが供給される。

第１の強誘電体容量の他に第２の強誘電体容量を設けることにより、メモリセルのワード線の昇圧電圧の温度による変動を低減することができる。

図１は、第１の実施形態によるメモリデバイスの構成例を示す図である。 図２は、メモリセルの構成例を示す図である。 図３は、図１のメモリデバイスのリード動作を示すタイミングチャートである。 図４は、図２の第３の強誘電体容量のヒステリシス特性を示す図である。 図５は、昇圧回路の構成例を示す回路図である。 図６は、昇圧回路の動作を説明するためのタイミングチャートである。 図７は、第１の強誘電体容量の容量値の温度依存性及び電圧依存性を示す図である。 図８は、第１の実施形態による昇圧回路の構成例を示す図である。 図９は、強誘電体容量の高温時の容量値と低温時の容量値の比を示すグラフである。 図１０は、第１の実施形態による昇圧回路の効果を説明するための図である。 図１１は、第２の実施形態による昇圧回路の構成例を示す図である。 図１２は、図１１の昇圧回路の動作を説明するためのタイミングチャートである。

（第１の実施形態）
図１は、第１の実施形態によるメモリデバイスの構成例を示す図である。メモリデバイスは、クロックバッファ１０１、アドレスバッファ１０２、ＷＥバッファ１０３、タイミング生成回路１０４、ロウデコーダ１０５、ドライバ１０６、入出力（Ｉ／Ｏ）バッファ１０７、コラムデコーダ１０８、センスアンプ１０９及びメモリセルアレイ１１０を有する。

図２は、メモリセル２００の構成例を示す図である。複数のメモリセル２００は、図１のメモリセルアレイ１１０内に行列状に配置される。メモリセル２００は、ｎチャネル電界効果トランジスタ２０１及び第３の強誘電体容量２０２を有し、第３の強誘電体容量２０２に「０」又は「１」のデータを記憶させることができる。ｎチャネル電界効果トランジスタ２０１は、ゲートがワード線ＷＬに接続され、ドレインがビット線ＢＬに接続され、ソースが第３の強誘電体容量２０２に接続される。第３の強誘電体容量２０２は、ｎチャネル電界効果トランジスタ２０１のソース及びプレート線ＰＬ間に接続される。ワード線ＷＬは、同じ行の複数のメモリセル２００に共通に接続される。ビット線ＢＬは、同じ列の複数のメモリセル２００に共通に接続される。メモリセル２００は、ワード線ＷＬにより選択され、データを記憶する。

図１において、メモリデバイスは、強誘電体メモリデバイスの例を示すが、ＤＲＡＭ（Dynamic Random Access Memory）でもよい。クロックバッファ１０１は、アドレスバッファ１０２、ＷＥバッファ１０３及びタイミング生成回路１０４にクロック信号ＣＫを供給する。アドレスバッファ１０２は、ロウアドレスＲＡをロウデコーダ１０５に供給し、コラムアドレスＣＡをコラムデコーダ１０８に供給する。ＷＥバッファ１０３は、ライトイネーブル信号ＷＥを入出力バッファ１０７に供給する。タイミング生成回路１０４は、ドライバ１０６に信号ＷＬＢＳＴ及びＷＬＤＲＶを出力し、センスアンプ１０９にアクティブ信号ＡＣを出力する。

ロウデコーダ１０５は、ロウアドレスＲＡをデコードし、選択信号ＷＬＳＥＬを出力する。ドライバ１０６は、選択信号ＷＬＳＥＬに応じて、各行のワード線ＷＬ及びプレート線ＰＬの電圧を制御する。これにより、ロウアドレスＲＡに応じて、行列状のメモリセル２００内の１つの行のメモリセル２００が選択される。

まず、ライト（書き込み）動作について説明する。入出力バッファ１０７は、ライトイネーブル信号ＷＥがライトコマンドを示す場合には入力データＩＮをセンスアンプ１０９に出力する。センスアンプ１０９は、アクティブ信号ＡＣがハイレベルになると、入力データＩＮを増幅して出力する。コラムデコーダ１０８は、コラムアドレスＣＡをデコードし、コラムアドレスＣＡに応じたビット線ＢＬをセンスアンプ１０９の出力端子に接続する。これにより、コラムアドレスＣＡに応じた列のメモリセル２００が選択される。選択されたメモリ２００には、入力データＩＮが書き込まれる。

次に、リード（読み出し）動作について説明する。ワード線ＷＬにより選択されたメモリセル２００は、第３の強誘電体容量２０２に記憶されているデータをビット線ＢＬに出力する。コラムデコーダ１０８は、コラムアドレスＣＡをデコードし、コラムアドレスＣＡに応じたビット線ＢＬをセンスアンプ１０９の入力端子に接続する。これにより、コラムアドレスＣＡに応じた列のメモリセル２００が選択される。センスアンプ１０９は、アクティブ信号ＡＣがハイレベルになると、ビット線ＢＬのデータを増幅して出力する。入出力バッファ１０７は、ライトイネーブル信号ＷＥがリードコマンドを示す場合には、センスアンプ１０９の出力データを出力データＯＵＴとして外部に出力する。

図３は図１のメモリデバイスのリード動作を示すタイミングチャートであり、図４は図２の第３の強誘電体容量２０２のヒステリシス特性を示す図である。図４の縦軸は第３の強誘電体容量２０２に蓄積されている電荷量Ｑを示し、図４の横軸はＶ_PL−Ｖ_BLの電圧を示す。ここで、Ｖ_PLはプレート線ＰＬの電圧であり、Ｖ_BLはｎチャネル電界効果トランジスタ２０１がオンしている場合のビット線ＢＬの電圧である。

時刻ｔａでは、ドライバ１０６がワード線ＷＬをローレベルからハイレベルに変化させる。すると、ｎチャネル電界効果トランジスタ２０１がオンし、ビット線ＢＬは第３の強誘電体容量２０２に接続される。プレート線ＰＬ及びＢＬは、共にローレベル（０Ｖ）であるので、図４のＶ_PL−Ｖ_BLの電圧は０Ｖになる。例えば、第３の強誘電体容量２０２は、「１」のデータを記憶している場合にはポイント４０１に位置する。また、第３の強誘電体容量２０２は、「０」のデータを記憶している場合にはポイント４１１に位置する。

次に、時刻ｔｂでは、ドライバ１０６がプレート線ＰＬをローレベルからハイレベル（電源電位Ｖｄｄ）に変化させる。すると、ビット線ＢＬは、第３の強誘電体容量２０２の容量値とビット線ＢＬの容量値との容量分割で決まる電位３０１又は３０２に上昇する。第３の強誘電体容量２０２は、記憶データに対応する残留分極の向きにより、プレート線ＰＬの電位が上昇する時の容量値が異なるため、残留分極の向きにより２種類のビット線ＢＬの電位３０１及び３０２が生じる。電位３０１は、第３の強誘電体容量２０２が「１」のデータを記憶している場合（ポイント４０１）の電位であり、図４のポイント４０１からポイント４０２に遷移し、その後にポイント４０３に向かって遷移する。電位３０２は、第３の強誘電体容量２０２が「０」のデータを記憶している場合（ポイント４１１）の電位であり、図４のポイント４１１からポイント４１２に遷移する。

次に、時刻ｔｃでは、ドライバ１０６は、ワード線ＷＬを電源電位Ｖｄｄから電圧Ｖｄｄ＋Ｖｔｈに上昇させる。Ｖｔｈは、ｎチャネル電界効果トランジスタ２０１の閾値電圧である。また、アクティブ信号ＡＣがハイレベルになり、センスアンプ１０９は、ビット線ＢＬの電位を電源電位Ｖｄｄ又はグランド電位の２値に増幅する。これにより、電位３０１は電源電位Ｖｄｄになり、電位３０２はグランド電位になる。ビット線ＢＬは、メモリセル２００に「１」のデータが記憶されている場合には電源電位Ｖｄｄになり、メモリセル２００に「０」のデータが記憶されている場合にはグランド電位になる。ビット線ＢＬの電位は、出力データＯＵＴとして外部に読み出される。

ここで、上記の読み出しは、破壊読み出しであり、第３の強誘電体容量２０２の記憶内容が消去されてしまう。そこで、下記の処理により、第３の強誘電体容量２０２に再書き込みを行い、第３の強誘電体容量２０２の記憶内容を復元する。

次に、時刻ｔｄでは、ドライバ１０６は、プレート線ＰＬをハイレベルからローレベルに変化させる。すると、第３の強誘電体容量２０２は、「０」のデータを記憶している場合には、ポイント４１２からポイント４１１に遷移し、元の「０」のデータの記憶状態に戻り、再書き込みが終了する。また、第３の強誘電体容量２０２は、「１」のデータを記憶している場合には、ポイント４０３からポイント４０４に遷移するが、再書き込み処理は終了しない。

次に、時刻ｔｅでは、ドライバ１０６は、ワード線ＷＬを電圧Ｖｄｄ＋Ｖｔｈから電源電位Ｖｄｄに下げる。また、アクティブ信号ＡＣがローレベルになり、センスアンプ１０９は、ビット線ＢＬをグランド電位にする。すると、第３の強誘電体容量２０２は、「１」のデータを記憶している場合には、ポイント４０４からポイント４０１に遷移し、元の「１」のデータの記憶状態に戻り、再書き込みが終了する。

次に、時刻ｔｆでは、ドライバ１０６は、ワード線ＷＬを電源電位Ｖｄｄからグランド電位に下げる。すると、ｎチャネル電界効果トランジスタ２０１はオフし、ビット線ＢＬは第３の強誘電体容量２０２から切り離される。

ここで、時刻ｔｃ〜ｔｅのワード線ＷＬの電圧Ｖｄｄ＋Ｖｔｈについて説明する。時刻ｔｄ〜ｔｅにおいて、ビット線ＢＬが第３の強誘電体容量２０２に電圧を印加する場合、ｎチャネル電界効果トランジスタ２０１のゲート電圧（ワード線ＷＬの電圧）Ｖｇからｎチャネル電界効果トランジスタ２０１の閾値電圧Ｖｔｈを引いた電圧Ｖｇ−Ｖｔｈまでしか、第３の強誘電体容量２０２に電圧を印加することができない。このため、ビット線ＢＬの電位Ｖｄｄを第３の強誘電体容量２０２に印加するためには、ｎチャネル電界効果トランジスタ２０１のゲート電圧（ワード線ＷＬの電圧）Ｖｇを電源電位Ｖｄｄに閾値電圧Ｖｔｈを加えた電圧Ｖｄｄ＋Ｖｔｈまで昇圧しなければならない。このため、時刻ｔｃからｔｄまでの間に、ドライバ１０６は、ワード線ＷＬを電源電位Ｖｄｄから電圧Ｖｄｄ＋Ｖｔｈに昇圧する必要がある。以下、ワード線ＷＬの昇圧回路の構成を説明する。

図５は、昇圧回路５００の構成例を示す回路図である。昇圧回路５００は、図１のドライバ１０６内に設けられ、ワード線ＷＬ毎に設けられる。ワード線ＷＬは、寄生容量Ｃｗｌを有する。寄生容量Ｃｗｌは、ワード線ＷＬ及びグランド電位ノード間に接続されている。昇圧回路５００は、ワード線ＷＬの電圧を生成（昇圧）する。

否定論理積（ＮＡＮＤ）回路Ａ２は、信号ＷＬＳＥＬ及びＷＬＢＳＴの否定論理積信号を出力する。インバータＩ５は、否定論理積回路Ａ２の出力信号の論理反転信号を第１のノードｎ１に出力する。第１の強誘電体容量Ｃｆ１は、第１のノードｎ１及びワード線ＷＬ間に接続される。

インバータＩ２は、信号ＷＬＢＳＴの論理反転信号を出力する。否定論理積回路Ａ１は、インバータＩ２の出力信号及び信号ＷＬＳＥＬの否定論理積信号を出力する。インバータＩ１は、否定論理積回路Ａ１の出力信号の論理反転信号を出力する。ｎチャネル電界効果トランジスタＴ１は、ドレインがインバータＩ１の出力端子に接続され、ゲートが電源電位Ｖｄｄのノードに接続され、ソースがｎチャネル電界効果トランジスタＴ２のゲートに接続される。

インバータＩ３は、信号ＷＬＤＲＶの論理反転信号を出力する。インバータＩ４は、インバータＩ３の出力信号の論理反転信号を出力する。ｎチャネル電界効果トランジスタＴ２は、ドレインがインバータＩ４の出力端子に接続され、ゲートがｎチャネル電界効果トランジスタＴ１のソースに接続され、ソースがワードラインＷＬに接続される。ｎチャネル電界効果トランジスタＴ３は、ドレインがワード線ＷＬに接続され、ゲートがインバータＩ３の出力端子に接続され、ソースがグランド電位ノードに接続される。

図６は、昇圧回路５００の動作を説明するためのタイミングチャートである。時刻ｔ０では、ロウデコーダ１０５は、複数のワード線ＷＬの中の１つを選択するための選択信号ＷＬＳＥＬをローレベルからハイレベルにし、タイミング生成回路１０４は、ローレベルの信号ＷＬＢＳＴ及びＷＬＤＲＶを維持する。すると、ノードｎ１は、ローレベルになる。インバータＩ１は、ハイレベルの電源電位Ｖｄｄを出力する。ｎチャネル電界効果トランジスタＴ１は、ドレインが電源電位Ｖｄｄであり、ゲートが電源電位Ｖｄｄである。その結果、ｎチャネル電界効果トランジスタＴ１のソースは、電源電位Ｖｄｄからｎチャネル電界効果トランジスタＴ１の閾値電圧Ｖｔｈを減算した電圧Ｖｄｄ−Ｖｔｈを、ｎチャネル電界効果トランジスタＴ２のゲートに出力する。また、インバータＩ３はハイレベルを出力するので、ｎチャネル電界効果トランジスタＴ３はオンし、ワード線ＷＬはグランド電位になる。

次に、時刻ｔ１では、タイミング生成回路１０４は、信号ＷＬＤＲＶをローレベルからハイレベルにする。すると、インバータＩ３はローレベルを出力し、ｎチャネル電界効果トランジスタＴ３はオフし、ワード線ＷＬはグランド電位ノードから切り離される。また、インバータＩ４は、ハイレベルをｎチャネル電界効果トランジスタＴ２のドレインに出力する。すると、ｎチャネル電界効果トランジスタＴ２のゲート電圧は、容量カップリングにより、Ｖｄｄ＋Ｖｔｈ以上の電圧に昇圧される。これにより、ｎチャネル電界効果トランジスタＴ２のソースは、ワード線ＷＬに電源電位Ｖｄｄを出力する。

次に、時刻ｔ２では、タイミング生成回路１０４は、信号ＷＬＢＳＴをローレベルからハイレベルにする。すると、インバータＩ１はローレベルをｎチャネル電界効果トランジスタＴ２のゲートに出力し、ｎチャネル電界効果トランジスタＴ２はオフする。ｎチャネル電界効果トランジスタＴ３もオフ状態を維持しているので、ワード線ＷＬは、フローティング状態になる。また、インバータＩ５は、ハイレベルの電源電位Ｖｄｄを第１のノードｎ１に出力する。第１のノードｎ１がグランド電位から電源電位Ｖｄｄに上昇すると、第１の強誘電体容量Ｃｆ１の容量カップリングにより、ワード線ＷＬは、電源電位Ｖｄｄから電圧Ｖｄｄ＋Δに上昇する。ここで、第１の強誘電体容量Ｃｆ１は、通常の容量でもよいが、強誘電体容量を用いることにより、単位面積当たりの容量値を大きくすることができ、昇圧回路５００を小面積化できる。

次に、時刻ｔ３では、タイミング生成回路１０４は、信号ＷＬＢＳＴをハイレベルからローレベルにする。すると、時刻ｔ１〜ｔ２と同様に、第１のノードｎ１はグランド電位になり、ワード線ＷＬは電源電位Ｖｄｄになる。

次に、時刻ｔ４では、タイミング生成回路１０４は、信号ＷＬＤＲＶをハイレベルからローレベルにする。すると、時刻ｔ０〜ｔ１と同様に、第１のノードｎ１はグランド電位を維持し、ワード線ＷＬは、電源電位Ｖｄｄからグランド電位になる。

次に、時刻ｔ５では、ロウデコーダ１０５は、選択信号ＷＬＳＥＬをハイレベルからローレベルにする。すると、第１のノードｎ１及びワード線ＷＬは、グランド電位を維持する。

以上のように、昇圧回路５００は、ワード線ＷＬの電圧を生成することができる。図６のワード線ＷＬの電圧は、図３のワード線ＷＬの電圧と同じである。電圧Δは、閾値電圧Ｖｔｈ以上の電圧であり、閾値電圧Ｖｔｈと同じ電圧が好ましい。

図７は、第１の強誘電体容量Ｃｆ１の容量値の温度依存性及び電圧依存性を示す図である。横軸は第１の強誘電体容量Ｃｆ１の両端電圧を示し、縦軸は第１の強誘電体容量Ｃｆ１の容量値を示す。実線７０１は、高温時の特性を示す。破線７０２は、低温時の特性を示す。第１の強誘電体容量Ｃｆ１は、両端電圧が高くなると、容量値が小さくなる。また、第１の強誘電体容量Ｃｆ１は、温度が高いほど、容量値が大きくなる。

第１の強誘電体容量Ｃｆ１の容量値は、温度依存性が大きいため、温度により、ワード線ＷＬの昇圧電圧Δが変動してしまう。第１の強誘電体容量Ｃｆ１の容量値が小さい低温時に、ワード線ＷＬの昇圧電圧Δが十分な電圧になるように昇圧回路５００を調整すると、高温時には、第１の強誘電体容量Ｃｆ１の容量値が大きくなり、ワード線ＷＬの昇圧電圧Δが高くなりすぎてしまい、図２のｎチャネル電界効果トランジスタ２０１のゲート酸化膜絶縁性の寿命が短くなってしまう。そのため、ワード線ＷＬの昇圧電圧Δの温度による変動を低減することができる昇圧回路５００が望まれる。以下、昇圧電圧Δの温度による変動を低減することができる昇圧回路５００を、図８を参照しながら説明する。

図８は、第１の実施形態による昇圧回路５００の構成例を示す図である。昇圧回路５００は、図１のドライバ１０６内に設けられ、ワード線ＷＬ毎に設けられる。ワード線ＷＬは、寄生容量Ｃｗｌを有する。寄生容量Ｃｗｌは、ワード線ＷＬ及びグランド電位ノード間に接続されている。昇圧回路５００は、ワード線ＷＬの電圧を生成（昇圧）する。

図８の昇圧回路５００は、図５の昇圧回路５００に対して、第２の強誘電体容量Ｃｆ２を追加したものである。以下、図８の昇圧回路５００が図５の昇圧回路５００と異なる点を説明する。第２の強誘電体容量Ｃｆ２は、電源電位（定電位）Ｖｄｄのノード（第２のノード）及びワード線ＷＬ間に接続され、ワード線ＷＬの負荷容量となる。

図８の昇圧回路５００は、図６のタイミングチャートと同じ動作をする。上記のように、時刻ｔ１〜ｔ２では、信号ＷＬＳＥＬがハイレベルであり、信号ＷＬＤＲＶがハイレベルであり、信号ＷＬＢＳＴがローレベルであるため、ワード線ＷＬは電源電位Ｖｄｄになり、第１のノードｎ１はグランド電位になる。このため、第１の強誘電体容量Ｃｆ１の両端電圧は、Ｖｄｄになる。一方、第２の強誘電体容量Ｃｆ２の両端電圧は、０Ｖになる。

時刻ｔ２では、信号ＷＬＢＳＴがハイレベルになると、第１のノードｎ１に電源電位Ｖｄｄが印加され、第１の強誘電体容量Ｃｆ１の容量カップリングにより、ワード線ＷＬは電圧Δだけ昇圧される。この際、寄生容量Ｃｗｌ及び第２の強誘電体容量Ｃｆ２が共にワード線ＷＬの負荷容量として働く。寄生容量Ｃｗｌ及び第２の強誘電体容量Ｃｆ２のつりあいにより、昇圧電圧Δが決定される。時刻ｔ２の前のワード線ＷＬの電圧はＶｄｄであり、時刻ｔ２の後のワード線ＷＬの電圧はＶｄｄ＋Δである。時刻ｔ２の前では、第１の強誘電体容量Ｃｆ１の両端電圧はＶｄｄであり、第２の強誘電体容量Ｃｆ２の両端電圧は０Ｖであり、寄生容量Ｃｗｌの両端電圧はＶｄｄである。時刻ｔ２の後では、第１の強誘電体容量Ｃｆ１の両端電圧はΔであり、第２の強誘電体容量Ｃｆ２の両端電圧もΔであり、寄生容量Ｃｗｌの両端電圧はＶｄｄ＋Δである。すなわち、時刻ｔ２の前後で、第１の強誘電体容量Ｃｆ１の両端電圧はＶｄｄからΔに変化し、第２の強誘電体容量Ｃｆ２の両端電圧は０ＶからΔに変化し、寄生容量Ｃｗｌの両端電圧はＶｄｄからＶｄｄ＋Δに変化する。

低温Ｌ（例えば−４０℃）での昇圧電圧ΔをΔＬとし、高温Ｈ（例えば１２５℃）での昇圧電圧ΔをΔＨとすると、電荷量は温度によらず保存されるため、次式（１）及び（２）が成り立つ。ここで、ｖは電圧である。

ここで、温度が変化しても、昇圧電圧Δが一定となる条件を求めるため、ΔＬ＝ΔＨ＝Δを式（１）及び（２）に代入すると、次式（３）及び（４）が成り立つ。

寄生容量Ｃｗｌは、強誘電体容量Ｃｆ１及びＣｆ２に比べて、温度依存性が小さいので、寄生容量Ｃｗｌの温度依存性を無視し、強誘電体容量Ｃｆ１及びＣｆ２の温度依存係数をそれぞれα１及びα２とし、式（３）を変形すると、次式（５）が成り立つ。

第１の強誘電体容量Ｃｆ１の電荷量Ｑ１、第２の強誘電体容量Ｃｆ２の電荷量Ｑ２、及び寄生容量Ｃｗｌの電荷量Ｑｗｌを用いて、式（１）及び（５）を簡略化して書くと、次式（６）及び（７）で表すことができる。

式（６）及び（７）の連立方程式を解くと、次式（８）及び（９）が成立する。

この式（８）及び（９）は、ΔＬ＝ΔＨ＝Δを仮定した際の必要条件となる。逆に、式（８）及び（９）を仮定すると、式（８）及び（９）から式（３）及び（４）が導かれ、式（１）及び（２）との比較から、ΔＬ＝ΔＨ＝Δが成り立つことが分かる。ΔＬ＝ΔＨ＝Δは、式（８）及び（９）の必要条件となる。以上から、式（８）及び（９）は、ΔＬ＝ΔＨ＝Δの必要十分条件である。式（８）及び（９）を満たすように、強誘電体容量Ｃｆ１及びＣｆ２を調整すれば、低温Ｌでも高温Ｈでも昇圧電圧Δは、一定となる。

ここで、強誘電体容量Ｃｆ１及びＣｆ２の温度依存係数α１及びα２が等しい場合（α１＝α２）は、式（８）及び（９）の電荷量Ｑ１及びＱ２は無限大となるが、温度依存係数α２が温度依存係数α１より大きいと、式（８）及び（９）を満たす有限の電荷量Ｑ１及びＱ２が存在する。つまり、温度依存係数α２が温度依存係数α１より大きいことが、昇圧電圧Δの温度依存性をキャンセルできる必要条件となる。強誘電体容量Ｃｆ１及びＣｆ２の温度依存性は、図７に示したように、低電圧の方が大きい。時刻ｔ２の昇圧動作の前後では、第２の強誘電体容量Ｃｆ２の両端電圧の変化範囲は、０ＶからΔまでの範囲であり、第１の強誘電体容量Ｃｆ１の両端電圧のＶｄｄからΔまでの変化範囲に比べ、低電圧の範囲である。このため、温度依存係数α２は、温度依存係数α１よりも大きく、温度依存係数α２が温度依存係数α１より大きいという条件を満たす。

図９は、強誘電体容量の高温時の容量値と低温時の容量値の比を示すグラフである。横軸は、強誘電体容量の両端電圧を示す。縦軸は、強誘電体容量の高温時の容量値と低温時の容量値の比を示す。強誘電体容量Ｃｆ１及びＣｆ２の温度依存性は、両端電圧が低いほど大きい。時刻ｔ２の昇圧動作の直前では、第２の強誘電体容量Ｃｆ２の両端電圧０Ｖは、第１の強誘電体容量Ｃｆ１の両端電圧Ｖｄｄより低いため、第２の強誘電体容量Ｃｆ２の容量値の温度依存性が大きい。このため、高温の際、ワード線ＷＬの全体の容量Ｃｆ２及びＣｗｌの負荷が増加し、高温での第１の強誘電体容量Ｃｆ１の容量値増加分を吸収することができる。その結果、昇圧電圧Δの温度依存性を低減し、昇圧電圧Δを一定にすることができる。

図１０は、本実施形態による昇圧回路５００の効果を説明するための図である。横軸は、温度を示す。縦軸は、ワード線ＷＬの昇圧電圧Δを示す。図５の昇圧回路５００では、特性１００１のように、低温に比べて高温ではワード線ＷＬの昇圧電圧Δが上昇してしまい、図２のｎチャネル電界効果トランジスタ２０１のゲート酸化膜絶縁性の寿命が短くなってしまう。

これに対し、本実施形態（図８）の昇圧回路５００では、式（８）及び（９）を満たすように、強誘電体容量Ｃｆ１及びＣｆ２を調整すれば、特性１００３のように、温度によらず、ワード線ＷＬの昇圧電圧Δをほぼ一定にすることができる。本実施形態によれば、低温では、ワード線ＷＬの昇圧電圧Δが低すぎることを防止できるので、図２のｎチャネル電界効果トランジスタ２０１を正常に動作させることができる。また、高温では、ワード線ＷＬの昇圧電圧Δが高すぎることを防止できるので、図２のｎチャネル電界効果トランジスタ２０１のゲート酸化膜絶縁性の寿命の短縮化を防止できる。

また、本実施形態の昇圧回路５００は、強誘電体容量Ｃｆ１及びＣｆ２を調整することにより、特性１００２及び１００４のような温度依存性にすることも可能である。特性１００２では、昇圧電圧Δの温度依存性を完全にはキャンセルできないが、特性１００３に比べ、強誘電体容量Ｃｆ１及びＣｆ２の容量値を小さくできるので、昇圧回路５００の面積を小さくすることできる。

また、本実施形態の昇圧回路５００は、特性１００４のように、低温に比べて高温でワード線ＷＬの昇圧電圧Δが下がり、高温で第３の強誘電体容量２０２（図２）に印加される電圧が減少する。これにより、図２のｎチャネル電界効果トランジスタ２０１のゲート酸化膜絶縁性の寿命の短縮化を防止できる。また、リーク電流が減少し、消費電力を低減することができる。また、第３の強誘電体容量２０２は、自発分極の反転を繰り返すと、自発分極が減少し、容量値が変動するというfatigueと呼ばれる特有の劣化特性を有するが、ワード線ＷＬの昇圧電圧が低下することにより、強誘電体容量２０２へ印可される電圧が減少するため、この劣化特性を低減することができる。

（第２の実施形態）
図１１は、第２の実施形態による昇圧回路５００の構成例を示す図である。図１１の昇圧回路５００は、図８の昇圧回路５００に対して、第２の強誘電体容量Ｃｆ２の接続が異なる。以下、本実施形態（図１１）が第１の実施形態（図８）と異なる点を説明する。第２の強誘電体容量Ｃｆ２は、第２のノードｎ２及びワード線ＷＬ間に接続される。第２のノードｎ２は、インバータＩ４の出力端子に接続される。

図１２は、図１１の昇圧回路５００の動作を説明するためのタイミングチャートであり、図６に対して、第２のノードｎ２の電圧が追加されている。第２のノードｎ２の電圧は、信号ＷＬＤＲＶの電圧と同じである。図１２の信号ＷＬＳＥＬ、ＷＬＤＲＶ、ＷＬＢＳＴの電圧、第１のノードｎ１の電圧及びワード線ＷＬの電圧は、図６のものと同じである。また、本実施形態（図１１）の昇圧回路５００は、第１の実施形態（図８）の昇圧回路５００に対して、同様の動作を行い、同様の効果を得ることができる。以下、本実施形態が第１の実施形態と異なる点を説明する。

時刻ｔ１の前及び時刻ｔ４の後では、ワード線ＷＬの電位は、０Ｖであり、電源電位Ｖｄｄより低い。また、時刻ｔ２〜ｔ３では、ワード線ＷＬの電位は、Ｖｄｄ＋Δであり、電源電位Ｖｄｄより高い。

第１の実施形態（図８）では、第２の強誘電体容量Ｃｆ２がワード線ＷＬ及び電源電位Ｖｄｄのノード間に固定接続されているので、第２の強誘電体容量Ｃｆ２の両端電圧は、時刻ｔ１の前及び時刻ｔ４の後では＋Ｖｄｄであり、時刻ｔ２〜ｔ３では−Δであり、正負符号が反転してしまう。強誘電体容量は、自発分極の反転を繰り返すと、自発分極が減少し、容量値が変動するというfatigueと呼ばれる特有の劣化特性を有する。第１の実施形態では、第２の強誘電体容量Ｃｆ２の両端電圧の正負符号が反転することにより、自発分極の反転が起こるため、fatigueによる容量値変動を引き起こしてしまう可能性がある。

これに対し、第２の実施形態では、時刻ｔ２〜ｔ３では、ワード線ＷＬの電位は、Ｖｄｄ＋Δであり、第２のノードｎ２の電位Ｖｄｄより高い。また、その他の期間では、ワード線ＷＬの電位は、第２のノードｎ２の電位と同じである。したがって、第２の強誘電体容量Ｃｆ２の両端電圧は、時刻ｔ２〜ｔ３では＋Δであり、その他の期間では０Ｖである。このため、第２の強誘電体容量Ｃｆ２の両端電圧の正負符号は、全期間で反転せず、第２の強誘電体容量Ｃｆ２のfatigueによる容量値変動を抑制することができる。

なお、本実施形態では、ワード線ＷＬ及び第２のノードｎ２間に第２の強誘電体容量Ｃｆ２を接続した例を説明したが、これに限定されない。ワード線ＷＬを昇圧している時刻ｔ２〜ｔ３では、第２の強誘電体容量Ｃｆ２の上側電極が電源電位Ｖｄｄになり、全期間で第２の強誘電体容量Ｃｆ２の上側電極がワード線ＷＬの電位以下になるように、第２の強誘電体容量Ｃｆ２を接続した回路構成であれば、図１１と異なった回路構成であってもよい。その場合も、本実施形態と同様の動作を行い、同様の効果が得られる。

以上のように、第１及び第２の実施形態によれば、第１の強誘電体容量Ｃｆ１は、ワード線ＷＬ及び第１のノードｎ１間に接続される。第２の強誘電体容量Ｃｆ２は、ワード線ＷＬ及び第２のノードｎ２間に接続される。第１のノードｎ１には、第１のハイレベル期間ｔ２〜ｔ３を有するパルスが供給される。第２のノードｎ２は、少なくとも第１のハイレベル期間ｔ２〜ｔ３ではハイレベルが供給される。第１の回路Ｔ１〜Ｔ３は、時刻ｔ１でワード線ＷＬをローレベルからハイレベルにし、その後の第１のハイレベル期間ｔ２〜ｔ３ではワード線ＷＬをフローティング状態にする。

第１の実施形態（図８）では、第２のノードｎ２には、ハイレベルの定電位Ｖｄｄが供給される。第２の実施形態（図１１）では、第２のノードｎ２は、第１の回路Ｔ１〜Ｔ３がワード線ＷＬをローレベルからハイレベルにするタイミングｔ１と同じタイミングで、ローレベルからハイレベルになる。

第１及び第２の実施形態によれば、第１の強誘電体容量Ｃｆ１の他に第２の強誘電体容量Ｃｆ２を設けることにより、メモリセル２００のワード線ＷＬの昇圧電圧Δの温度による変動を低減することができる。

なお、メモリセル２００は、第３の強誘電体容量２０２を有するメモリセルの例を示したが、ＤＡＲＡＭのメモリセルであってもよい。昇圧回路５００は、ＤＡＲＡＭのメモリセルのワード線ＷＬの電圧を生成することもできる。

上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１０１ クロックバッファ
１０２ アドレスバッファ
１０３ ＷＥバッファ
１０４ タイミング生成回路
１０５ ロウデコーダ
１０６ ドライバ
１０７ 入出力（Ｉ／Ｏ）バッファ
１０８ コラムデコーダ
１０９ センスアンプ
１１０ メモリセルアレイ
２００ メモリセル
２０１ ｎチャネル電界効果トランジスタ
２０２ 第３の強誘電体容量
５００ 昇圧回路
ＷＬ ワード線
Ｃｆ１ 第１の強誘電体容量
Ｃｆ２ 第２の強誘電体容量
Ｃｗｌ 寄生容量

Claims (6)

1. メモリセルのワード線の電圧を昇圧する昇圧回路であって、
   前記ワード線及び第１のノード間に接続される第１の強誘電体容量と、
   前記ワード線及び第２のノード間に接続される第２の強誘電体容量と、
   前記第１のノードには、第１のハイレベル期間を有するパルスが供給され、
   前記第２のノードは、少なくとも前記第１のハイレベル期間ではハイレベルが供給されることを特徴とする昇圧回路。
2. さらに、前記ワード線をローレベルからハイレベルにし、その後の前記第１のハイレベル期間では前記ワード線をフローティング状態にする第１の回路を有することを特徴とする請求項１記載の昇圧回路。
3. 前記第２のノードには、前記ハイレベルの定電位が供給されることを特徴とする請求項１又は２記載の昇圧回路。
4. 前記第２のノードは、前記第１の回路が前記ワード線を前記ローレベルから前記ハイレベルにするタイミングと同じタイミングで、ローレベルからハイレベルになることを特徴とする請求項２記載の昇圧回路。
5. ワード線により選択され、データを記憶するメモリセルと、
   前記メモリセルの前記ワード線の電圧を昇圧する昇圧回路とを有し、
   前記昇圧回路は、
   前記ワード線及び第１のノード間に接続される第１の強誘電体容量と、
   前記ワード線及び第２のノード間に接続される第２の強誘電体容量と、
   前記第１のノードには、第１のハイレベル期間を有するパルスが供給され、
   前記第２のノードは、少なくとも前記第１のハイレベル期間ではハイレベルが供給されることを特徴とするメモリデバイス。
6. 前記メモリセルは、データを記憶する第３の強誘電体容量を有することを特徴とする請求項５記載のメモリデバイス。

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