JP2015186124A - 出力回路 - Google Patents

Abstract

【課題】低電源電圧動作および低消費電力動作と実装の簡略化とを両立した、ＡＣ結合に適したＩＣ出力回路を提供する。
【解決手段】後段に特性インピーダンスＺ_０のデバイス１０７と交流（ＡＣ）結合接続される、集積回路（ＩＣ）出力回路において、高電位側の電源と低電位側の電源の間に構成された定電流源１０４によって駆動され、特性インピーダンスＺ_０の終端素子で終端された前記ＩＣの最後段の能動素子１０５ａ、１０５ｂと、能動素子の一端に接続され、特性インピーダンスＺ_０を有し、高電位側の電源との間に直流電流経路を有する損失回路１０１ａ、１０１ｂとを備える。
【選択図】図７

Description

本発明は、集積回路（ＩＣ：Integrated Circuit）の出力回路に関する。より詳細には、外部回路とＡＣ結合するのに適したＩＣの出力回路に関するものである。

スマートフォンの広い普及に伴って、データ通信の高速化・大容量化の要請はますます高まっている。光通信ネットワークで利用される機器は、基幹ネットワークにおいて使用されるものからユーザ装置に近いものまで、様々な形態に広がっている。このような中で、光通信機器内において使用されるＩＣにおいても、高速動作と、低電圧動作および低消費電力動作とが、同時に求められるようになっている。一例を挙げれば、多値化された変調方式に対応する光直交変調器へ電気信号（Ｉ信号、Ｑ信号）を供給するために、１００Ｇｂｐｓにも及ぶ高周波帯域において電気信号を駆動するドライバ回路などにおいても、低電圧動作・低消費電力動作が求められている。

図１は、典型的な高周波ＩＣにおける出力回路の構成を示す図である。ＩＣ１は、その内部に信号処理を実行するための機能回路３を備えており、機能回路３で何らかの信号処理をされた高周波電気信号が出力端子６から出力される。ＩＣ１の出力回路は、出力バッファとして動作するために、インピーダンス整合のための５０Ω終端抵抗２ａ、２ｂを備えた差動構成のＣＭＬ（Current Mode Logic）回路が一般的に用いられる（非特許文献１を参照）。すなわち、電源電圧ＶＣＣおよびＶＥＥの間にテイル電流源４によって定電流駆動される、２つの出力トランジスタ５ａ、５ｂから構成され、２つの出力トランジスタ５ａ、５ｂのコレクタから出力信号が出力端６に与えられる。

図２は、別の典型的な高周波ＩＣにおける出力回路の構成を示す図である。ＩＣ１１の出力回路も出力バッファとして動作し、インピーダンス整合のための５０Ω終端抵抗１２ａ、１２ｂを備えた差動構成のＣＭＬ回路が用いられる（非特許文献２を参照）。すなわち、電源電圧ＶＣＣおよびＶＥＥの間にテイル電流源１４によって出力トランジスタが定電流駆動される。図２の出力回路の構成は、差動出力回路のトランジスタとして、より高周波特性に優れたカスコード接続されたトランジスタ対１５ａ、１７ａおよびトランジスタ対１５ｂ、１７ｂから構成されている点で、図１の構成と相違している。図１および図２のいずれの出力回路においても、高周波信号のレベル低下を避けるために、出力段トランジスタのコレクタは、ＩＣの出力端子６、１６に直結されている。

このような出力回路構成を持つＩＣでは、外部の別のデバイスと接続するにあたって、次に述べるように、外部デバイスとの結合方法によって回路の動作点が変化してしまう問題があった。以下では、最も標準的な構成の図１のＩＣ出力回路を例として問題点が説明されるが、図２の構成の出力回路においても同様な問題が生じる。

図３は、ＩＣとその後段に接続されるデバイスの結合方法の例を示す図である。図３の構成では、ＩＣ２１と後段デバイス２７とが直接結合されたいわゆるＤＣ結合の例を示している。このときのＩＣ２１の出力回路の動作点（バイアス）の変動について説明する。

具体的には、図３のようなＤＣ結合の場合、出力回路の定電流源２４によるテイル電流がＩｍＡであったとすると、ＩＣ２１の出力回路における差動出力信号のＤＣ動作点Ｖbias dc（出力バイアス電圧）は次式となる。

上式において、２５Ωは、ＩＣ２１の内部の送信部終端抵抗の５０Ωと、後段デバイスの入力部終端抵抗５０Ωの並列抵抗に相当する。

図４は、ＩＣとその後段に接続されるデバイスの結合方法の別の例を示す図である。図４では、ＩＣ３１および後段デバイス３７が直流遮断用の容量性素子３８ａ、３８ｂを介して結合された、いわゆるＡＣ結合の例を示している。このＡＣ結合の場合は、後段デバイス３７とＩＣ３１との間でＤＣ成分が遮断されるため、ＩＣ３１の出力回路における差動出力信号のＤＣ動作点Ｖbias acは、次式となる。

上式のように、ＩＣと後段デバイスをＡＣ結合した場合、ＤＣ結合した場合と比べて、ＩＣの出力回路における動作点がＶＥＥ側の方向に２倍の電圧幅だけシフトする。すなわち、出力信号の動作点は、ＶＥＥ側に下がってしまうこととなる。このように、ＩＣと後段デバイスとの接続条件によって出力回路の動作点が変動してしまうため、結合状態に応じて個々にＩＣの使用条件を変えるか、または、ＩＣ内の出力回路の動作点などの設計においても動作点の変動を許容するような対応が必要である。上述の図３および図４における検討では、後段デバイスは５０Ωの入力抵抗を持つものを想定しているが、入出力のインピーダンスが５０Ω以外の他の値の場合であっても、同様に動作点の変動の問題が生じる。

"InP HBTs: Growth, Processing, and Applications / B. Jalali and S. J. Pearton. 〜"p.296 "A 730-mW 3-Vppd Linear Driver IC using InP HBTs for Advanced Optical Modulations," M. Nagatani et al., IEEE CSICS 2013

図３で検討したように、ＩＣと２１後段デバイス２７とをＤＣ結合する場合は、出力回路の定電流源２４の電流値およびトランジスタ各部のバイアス電圧等を適切に設定して、高い側の電源電圧の上限または低い側の電源電圧の下限ぎりぎりまで交流信号を取り扱えるように、電圧ヘッドルームを最小化するように設計ができる。このため、ＤＣ結合は電源電圧を最小化することが可能であって回路の低消費電力化にも有利である。しかしながら、後段のデバイスとの接続をする場合において、ＤＣ電圧レベルに特段の注意が必要となる。具体的には、ＩＣの出力回路の出力電圧レベルと後段デバイスの入力電圧レベルとが合っていなければ、ＩＣと後段デバイスとの間で相互に電流が流れ得ることになり、ＩＣおよび後段デバイスの動作条件が変動してしまう。最悪の場合は、ＩＣおよび後段デバイスの本来持っている性能・機能が劣化する場合もある。したがって、ＩＣの出力回路の出力電圧レベルと後段デバイスの入力電圧レベルとが合っていなければ、両者を直接接続できない。

上述のような理由から多くの場合、ＩＣと後段デバイスとの間の接続は、相互のＤＣ電圧レベルを考慮する必要のないＡＣ結合が好まれている。しかしながら、先にも述べたように、ＡＣ結合の場合の出力回路の出力動作点は、ＤＣ接続の場合と比べ、低い側の電源電圧ＶＥＥ方向へ２倍の変化幅で下がってしまう。このため、出力回路の各トランジスタの動作条件とＩＣ内にある他の機能回路の動作条件とを整合させようとすると、ＤＣ接続時に生じる上述の余分な動作点の変化幅分を考慮して、各部の電位を変化させ、電源電圧を拡大する必要が生じる。結果として、ＩＣにおける消費電力を増加させてしまう。

図５は、ＩＣと後段デバイスを接続する際の出力回路の動作点変動を説明する図である。例えば、図３および図４に示した各接続方法において、出力回路の定電流源２４、３４がそれぞれ８０ｍＡのテイル電流で動作している場合を考える。このとき、高い側の電源電圧ＶＣＣ４１をＧＮＤとして、低い側の電源電圧ＶＥＥ４２を−４．０Ｖとする。図５の（ａ）に示すように、ＤＣ結合時の出力回路の動作点Ｖbias dcは、式（１）を参照すれば−１．０Ｖとなる（４０ｍＡ×２５Ω）。一方、図５の（ｂ）に示すようにＡＣ結合時の出力回路の動作点Ｖbias acは、式（２）を参照すれば−２．０Ｖとなってしまう（４０ｍＡ×５０Ω）。

ＩＣに含まれる機能回路の安定動作のためには、図５の（ｂ）に示したＡＣ結合時において、例えば、コレクタ−エミッタ間電圧、ベース−エミッタ間電圧などの差動対トランジスタの動作条件を、（ａ）に示したＤＣ結合時の場合に揃える必要がある。このとき、図５の（ｂ）に示したように、入力信号レベル（出力回路トランジスタのベース電位）やＶＥＥ４４を、ＡＣ結合時の増加分（１Ｖ）だけ低く設計する必要がある。したがって、図５の（ｂ）に示したＡＣ結合を想定したＩＣの出力回路は、（ａ）に示したＤＣ結合を想定した場合と比べて、より大きな電源電圧を必要とする。上記の図５の（ｂ）に示した出力回路の場合、ＶＥＥ４４を−４Ｖから−５Ｖに下げることによって、ＡＣ結合時では、８０ｍＡ（テイル電流）に１Ｖ（増加分）を乗じた８０ｍＷを出力回路で余分に消費してしまう。上述のＡＣ結合時の問題を回避するための従来技術として、ＤＣリターンと呼ばれる回路が知られている。

図６は、ＤＣリターンを用いたＩＣとその後段に接続されるデバイスの従来技術の結合方法を示す図である。図６に示したＩＣ５１および後段デバイス５７は、２つの容量性素子５８ａ、５８ｂを介して結合されている点で、図４に示したＡＣ結合の場合と同一の構成を持つ。図６の構成ではさらに、ＩＣの出力端子５６の各々に、出力端子５６から高い側の電源ＶＣＣに向かってコイルおよび終端抵抗が直列接続されたＤＣリターン回路５９ａ、５９ｂを付加している。このＤＣリターン回路５９ａ、５９ｂは、Ｌ値の大きなコイルを出力端側に置くことによって高周波信号を終端抵抗側に到達させずに、ＤＣ（十分に低周波な）成分のみにおいて、出力端子５６から終端抵抗（５０Ω）が見える状態を作り出す。

結果的に、ＩＣ回路内の終端抵抗５２ａおよびＤＣリターン回路５９ａの終端抵抗で決まる並列抵抗２５Ωと、定電流源５４によるテイル電流値によって、トランジスタ５５ａの出力動作点が決まる。同様に、ＩＣ回路内の終端抵抗５２ｂおよびＤＣリターン回路５９ｂの終端抵抗で決まる並列抵抗２５Ωと、定電流源５４によるテイル電流値によって、トランジスタ５５ｂの出力動作点が決まる。したがって、式（１）に示したようなＤＣ結合と同じ動作点を実現できる。しかしながら、ＤＣリターン回路５９ａ、５９ｂは、大きなコイル部品が必要になるためＩＣ内部での実現は困難である。結局、ＤＣリターン回路５９ａ、５９ｂを、ＩＣ５１の外付け回路として付加しなければならない。ＤＣリターン回路のコイル部品は大きな実装エリアを占めることになるため、ＩＣをパッケージに実装したモジュールのような形態のデバイスの小型化には不向きである。

本発明は、上述の課題に鑑みてなされたものであって、低電源電圧動作および低消費電力動作と実装の簡略化とを両立した、ＡＣ結合に適したＩＣ出力回路を提供するところにある。

本発明は、上述の課題を解決するために、請求項１の発明は、後段に特性インピーダンスＺ_０のデバイスと交流（ＡＣ）結合接続される、集積回路（ＩＣ）出力回路において、高電位側の電源と低電位側の電源の間に構成された定電流源によって駆動され、前記特性インピーダンスＺ_０の終端素子で終端された前記ＩＣの最後段の能動素子と、前記能動素子の一端に接続され、前記特性インピーダンスＺ_０を有する損失回路であって、前記高電位側の電源との間に直流電流経路を有する損失回路とを備えたＩＣの出力回路である。

請求項２に発明は、請求項１のＩＣ出力回路であって、前記高電位側の電源はグランド電位に設定され、前記低電位側の電源は負電圧に設定されることを特徴とする。

請求項３に発明は、請求項１または２のＩＣ出力回路であって、前記損失回路は、π型の抵抗回路またはＴ型の抵抗回路で構成されることを特徴とする。

請求項４に発明は、請求項１乃至３いずれかのＩＣ出力回路であって、前記損失回路は、前記ＩＣの能動素子と同一のチップ上に形成されることを特徴とする。

請求項５に発明は、請求項１乃至４いずれかのＩＣ出力回路であって、前記損失回路を経由して、前記能動素子の入力へ接続された機能回路で信号処理された高周波信号が出力されることを特徴とする。

請求項６に発明は、請求項１乃至５いずれかのＩＣ出力回路であって、前記能動素子は、バイポーラトランジスタまたは電界効果トランジスタ（ＦＥＴ）であることを特徴とする。

請求項７に発明は、請求項１乃至６いずれかのＩＣ出力回路であって、前記能動素子は、差動構成の能動素子の対で構成され、各々の前記能動素子に対応する損失回路が接続されることを特徴とする。

請求項８に発明は、後段に特性インピーダンスＺ_０のデバイスと交流（ＡＣ）結合接続される、集積回路（ＩＣ）出力回路において、高電位側の電源と低電位側の電源の間に構成された定電流源によって駆動され、前記特性インピーダンスＺ_０の終端素子で終端された前記ＩＣの最後段の能動素子と、前記能動素子の一端に接続され、前記特性インピーダンスＺ_０を有する損失回路であって、π型の抵抗回路またはＴ型の抵抗回路で構成され、前記抵抗回路の少なくとも一部の抵抗が前記高電位側の電源との間に直流電流経路を形成する損失回路とを備え、前記損失回路を経由して、前記能動素子の入力へ接続された機能回路で信号処理された高周波信号が出力されることを特徴とするＩＣの出力回路である。

以上説明したように、本発明によって、低電源電圧動作および低消費電力動作と実装の簡略化とを両立した、ＡＣ結合に適したＩＣ出力回路を提供することができる。

図１は、典型的な高周波ＩＣにおける出力回路の構成を示す図である。 図２は、別の典型的な高周波ＩＣにおける出力回路の構成を示す図である。 図３は、ＩＣとその後段に接続されるデバイスの結合方法を示す図である。 図４は、ＩＣとその後段に接続されるデバイスの結合方法の別の例を示す図である。 図５は、ＩＣと後段デバイスとを接続する際の出力回路動作点の変動を説明する図である。 図６は、ＩＣとその後段に接続されるデバイスのＤＣリターンを用いた従来技術の結合方法を示す図である。 図７は、本発明のＩＣの出力回路の構成を示す図である。 図８は、本発明のＩＣの出力回路の別の構成を示す図である。 図９は、本発明のＩＣ出力回路で使用される損失回路の構成を説明する図である。 図１０は、本発明のＩＣ出力回路におけるＡＣ結合時の動作点を従来技術と対比して説明した図である。

本発明は、低電源電圧動作および低消費電力動作と実装の簡略化とを両立した、ＡＣ結合に適したＩＣ出力回路を提供する。従来、非常に高い周波数を扱うＩＣにおいては、ＩＣの出力回路部の信号経路の途中において損失回路を挿入することはほとんど行われていなかった。高周波信号のレベルを低下させるからである。しかしながら、本発明のＩＣの出力回路では、最終段にある出力回路の出力（外部）側であって、ＩＣのチップ上に、出力信号が伝搬する経路（線路）の特性インピーダンスと整合が取れるオンチップの損失回路を備える。

図７は、本発明のＩＣの出力回路の構成を示す図である。図７に示したＩＣ１００および後段デバイス１０７は、２つの容量性素子１０８ａ、１０８ｂを介して結合されている点で、図４および図６に示したＡＣ結合の場合の構成と同一である。本発明のＩＣ出力回路では、差動出力段のトランジスタ１０５ａ、１０５ｂのコレクタから各々出力端１０６までのそれぞれの信号経路の中に、複数の抵抗で構成されたπ型の損失回路１０１ａ、１０１ｂを備えている。損失回路１０１ａ、１０１ｂは、それぞれ、後段デバイス１０７の特性インピーダンス、例えば５０Ωに整合する抵抗回路である。尚、図７に示した本発明のＩＣ出力回路の例では、高い（高電位）側の電源電圧ＶＣＣはＧＮＤレベル（０Ｖ）であり、低い（低電位）側の電源電圧ＶＥＥは、負電圧となっている。

したがって、本発明は、後段に特性インピーダンスＺ０のデバイスと交流（ＡＣ）結合接続される、集積回路（ＩＣ）出力回路において、高電位側の電源と低電位側の電源の間に構成された定電流源によって駆動され、前記特性インピーダンスＺ０の終端素子で終端された前記ＩＣの最後段の能動素子と、前記能動素子の一端に接続され、前記特性インピーダンスＺ０を有する損失回路であって、前記高電位側の電源との間に直流電流経路を有する損失回路とを備えたＩＣの出力回路として実現できる。本発明の出力回路で利用できる損失回路は、図７に示したπ型構成の損失回路１０１ａ、１０１ｂとは異なる構成によっても実現できる。

図８は、本発明のＩＣの出力回路の別の構成を示す図である。図８に示したＩＣ２００および後段デバイス２０７は、２つの容量性素子２０８ａ、２０８ｂを介して結合されている点で、図７に示した本発明のＩＣの出力回路と同一である。損失回路２０１ａ、２０１ｂが、Ｔ型構成である点で、図７に示したπ型構成の損失回路と相違している。図８に示した本発明のＩＣ出力回路でも、高い側の電源電圧ＶＣＣはＧＮＤレベル（０Ｖ）であり、低い側の電源電圧ＶＥＥは負電圧である。したがって、本発明の一態様では、高電位側の電源はグランド電位に設定され、前記低電位側の電源は負電圧に設定されることになる。

図９は、本発明のＩＣ出力回路で使用される損失回路の構成を説明する図である。図９の（ａ）はπ型構成の損失回路を示し、図９の（ｂ）は、Ｔ型構成の損失回路を示している。インピーダンス整合を図るため、信号経路に挿入する抵抗回路はどちらの端子から見たインピーダンス（Ｚ_１、Ｚ_２）も、例えば５０Ωとする必要がある。そのため抵抗Ｒ１〜Ｒ３の抵抗値は、下式においてＺ_１＝Ｚ_２＝５０Ωを満たすように設定する。
π型構成の場合は、式（３）〜（５）によってＲ１〜Ｒ３の抵抗値が求められる。

Ｔ型構成の場合は、式（６）〜（８）によってＲ１〜Ｒ３の抵抗値が求められる。

ただし、ｋは減衰量（アッテネーションファクタ）をＡｄＢとしたとき、下式で与えられるものとする。

表１には、Ｚ_１＝Ｚ_２＝５０Ωとした場合の、π型構成の減衰回路のＲ１〜Ｒ３の抵抗値の計算結果例を示す。

表２には、Ｚ_１＝Ｚ_２＝５０Ωとした場合の、Ｔ型構成の減衰回路のＲ１〜Ｒ３の抵抗値の計算結果例を示す。尚、表１および表２の中で、ＴｏＧＮＤと表記した列には、損失回路におけるＧＮＤまでの直流抵抗を示している。この直流抵抗によって、ＩＣ出力回路の動作点が決まる。また後述するように、高い側の電源電圧ＶＣＣが正電源に接続される場合には、Ｔｏ ＧＮＤの列は、ＶＣＣまでの直流抵抗（Ｔｏ ＶＣＣ）を意味することになる点に留意されたい。

式（３）〜（９）を満たすように設計した損失回路（例えば表１の構成例のもの）を用いれば、インピーダンス整合の状態を保ったままで高い側の電源電圧ＶＣＣ、すなわちＧＮＤに対して直流電流の経路（抵抗パス）を設けることができる。後述する具体的な数値例からも分かるように、従来技術のＡＣ結合回路と比較すると、出力回路の出力動作点を高い側の電源電圧ＶＣＣ（ＧＮＤ）側へシフトさせることが可能となる。従来技術と比較して、交流信号の出力振幅ピークと高い側の電源電圧の上限との間のヘッドルームを狭め、この動作点のシフトの分だけＩＣ全体に印加される電圧（ＶＣＣ−ＶＥＥ）を下げることが可能となる。印可電圧の低減と同時に、ＩＣでの消費電力を抑えることができる。消費電力の低減は、図７および図８に示した最終段の差動構成の出力回路における消費電力だけではなく、機能回路１０３、２０３における消費電力を下げる効果もある。

本発明のＩＣ出力回路では、損失回路１０１ａ、１０１ｂ、２０１ａ、２０１ｂをオンチップの抵抗体だけで構成できるため、ＩＣ外に追加部品を備える必要が無く、非常にコンパクトにＩＣを実装することが可能である。オンチップで抵抗体を形成すれば、チップ自体の製造やＩＣ内における実装上において煩雑性が増すこともない。挿入する抵抗値の設定によっては、高周波信号成分そのものの減衰が生じるが、出力回路のエミッタ抵抗を小さくする等してその分の利得を相当程度補償することが可能である。尚、本発明のＩＣ出力回路は、機能回路１０３、２０３を構成しているチップ上に備えるのが最も好ましいが、別箇のチップ上に形成しても良い。すなわち、機能回路を含むチップと、損失回路を含む別チップとを、ＩＣパッケージ内で相互に接続した構成でも良い。この場合でも、ＤＣリターン回路をＩＣの外部に備える場合と比べて、ＩＣと後段デバイスを接続する構成を大幅に小型化することが可能である。

別チップで構成する場合、２つのチップを１つのパッケージや基板上に搭載したモジュールを構成しても良い。したがって、図７および図８において示した出力端子１０６、１０７およびＩＣの範囲を示している破線は、必ずしもこの範囲の構成だけに限定することを示してはいない。例えば図７では、上述のように最終段の能動素子１０５ａ、１０５ｂと損失回路１０１ａ、１０１ｂとが同一のチップ上にある必要は無い。また、出力端子１０６、１０７は信号出力を取り出し得る機能を概念的に示しているのであって、物理的な端子を備えることに限定されない。例えば、損失回路１０１ａ、１０１ｂと容量性素子とを直結して、一体のチップ上に形成することも可能である。

従来、ＩＣの最終出力段に損失回路を含めることは、高周波信号レベルの低下につながるために好まれていなかった。しかしながら、後段デバイスとＡＣ結合する時のＩＣ出力回路の動作点の変動はＩＣの電源電圧の上昇につながるため、ＩＣでの消費電力をむしろ増加させる場合もある。発明者らはこの点に着目して、損失回路における高周波信号のレベル低下よりも、結合時の直流レベルの整合性を気にする必要の無いＡＣ結合でＩＣを動作させる利便性を維持しながら本発明の構成を採用することで、より低電圧での動作と実装の簡略化とを両立した。本発明によれば、ＩＣの出力リターンロスが、損失回路における損失量（ｄＢ）の２倍分改善される点でも有利である。また、本出力回路を持つＩＣを利用する装置全体での消費電力を考慮すれば、損失回路における高周波信号のレベル低下を前述のエミッタ抵抗によって調整し、ＩＣの動作電源電圧を下げることによる消費電力の低減をより効果的なものとする設計が可能となる。

本発明のＩＣ出力回路は、図７および図８に示した差動構成の出力トランジスタのコレクタから信号出力を得る出力回路の構成だけでなく、図２に示したカスコード構成の出力回路の場合にも同様に適用できる。本発明のＩＣ出力回路における損失回路の構成は、アッテネータ（減衰器）に用いられる構成でもあり、ＧＮＤ（ＶＣＣ）に対して、バイアス電流を決定できる直流電流の経路（抵抗パス）を形成する。このＧＮＤへのパスを利用して出力バッファ回路の低電圧動作および低消費電力動作と、実装の簡易化を両立することが可能である。本発明の構成では、損失回路の抵抗の一部の端子をＧＮＤに接続すれば良いので、正の高い側の電源ラインに接続する必要が無い、負電源を持つ出力回路に適している。

一方で、ＶｃｃがＧＮＤではない正電源回路の場合は、図７および図８において損失回路１０１ａ、１０１ｂ、２０１ａ、２０１ｂが接続されるＧＮＤは、正電圧の高い側の電源電圧ＶＣＣに置き換えることで、同様の効果が得られる。この場合は、損失回路はＧＮＤではなくＶＣＣに対して直流電流の経路（抵抗パス）を持つことになる。一般に高周波のＩＣ回路では、発振などを回避して増幅動作を安定させる観点から、トランジスタのコレクタが接続される電源、すなわち高い側の電源電圧ＶＣＣを、低インピーダンスであって電位が安定するＧＮＤとすることが多い。本発明は、このような高い側の電源電圧ＶＣＣがＧＮＤである場合に、損失回路をＧＮＤ面に接続すれば良いので、ＩＣの回路配線の観点からも好適である。

図１０は、本発明のＩＣ出力回路におけるＡＣ結合時の動作点を従来技術と対比して説明する図である。図５で説明した従来技術の出力回路におけるＤＣ結合時の動作点を示す（ａ）およびＡＣ結合時の動作点を示す（ｂ）と合わせて、本発明のＩＣ出力回路における動作点を（ｃ）に示している。図７および図８における定電流源のテイル電流が８０ｍＡである出力回路を考える。本発明のＩＣ出力回路における抵抗損失回路の減衰量を３ｄＢとする。例えば図８に示したＴ型回路の場合を考えると、差動構成のトランジスタのコレクタ側から見た場合、Ｒ１＝８．５５ΩおよびＲ３＝１４２Ωの直列抵抗１４８．５Ωと、終端抵抗２０２ａ、２０２ｂの５０Ωとの並列抵抗３７．４Ωによって、出力回路の動作点は約−１．５Ｖ（４０ｍＡ×３７．５Ω）となる。

本発明のＩＣ出力回路の動作状態は、図１０の（ｃ）に示されており、（ａ）に示した従来技術構成の出力回路におけるＤＣ結合のときの動作点−１Ｖを基準とすると、０．５Ｖの変動量で済むことになる。（ｂ）に示した、従来技術の出力回路でＡＣ結合をした場合に、ＤＣ結合のときの動作点から１Ｖの変動があったのと比べ、本発明のＩＣ出力回路では変動量が半分で済む。また、差動出力段トランジスタの動作状態および他の機能回路の機能・性能を維持するために、本発明では、差動出力段トランジスタへの入力信号レベルおよびＶＥＥも０．５Ｖ分シフトをさせるだけ済む。すなわち、従来技術の出力回路において後段デバイスとＡＣ結合する場合と比べて、少なくとも出力回路において、ＤＣ結合時からの消費電力の増加量を５０％削減できることになる。また、ＤＣ結合時とＡＣ結合時との間でのバイアス点の変化量が小さいので、ＩＣ内の機能回路の性能劣化などが無い範囲で、動作電圧条件をＤＣ結合時とＡＣ結合時とで共通化することも可能となる。

以上説明したように、本発明のＩＣの出力回路を用いれば、ＩＣ外に外付けの大きなコイルを含むＤＣリターン回路を使用する必要がない。ＩＣ内に形成するオンチップの抵抗体のみで形成された損失回路を付加するだけで、従来技術のＩＣ出力回路と比べて、ＡＣ結合時のＩＣの電源電圧および消費電力を低減することができる。本発明のＩＣ出力回路は、限定するものではないが、例えば光送信器における光変調器駆動用のドライバＩＣなど、大きな出力振幅を生成する必要があるＩＣに有用である。

上述の説明では、ＩＣ回路は能動素子としてトランジスタを含むものとして説明してきたが、電界効果トランジスタ（ＦＥＴ）などの他の増幅素子を含む集積回路にも適用可能である。また、上述の図７および図８の構成では、能動素子（トランジスタ）は、差動構成の能動素子の対で構成され、各々の前記能動素子に対応する損失回路が接続されるものとして説明した。本発明の出力回路は、ＩＣの最終段における能動素子が差動構成のものだけに限られず、最終段における能動素子がシングルエンド構成の場合にも適用できる。

本発明は、一般的に通信システムに利用することができる。特に、通信システムの通信機器内に使用する集積回路に利用できる。

１、１１、２１、３１、５１、１００、２００ ＩＣ
２ａ、２ｂ、１２ａ、１２ｂ、２２ａ、２２ｂ、３２ａ、３２ｂ、５２ａ、５２ｂ、１０２ａ、１０２ｂ、２０２ａ、２０２ｂ 終端抵抗
３、１３、２３、３３、５３、１０３、２０３ 機能回路
４、１４、２４、３４、１０４、２０４ 定電流源
５ａ、５ｂ、１５ａ、１５ｂ、１７ａ、１７ｂ、２５ａ、２５ｂ、１０５ａ、１０５ｂ、２０５ａ、２０５ｂ 出力トランジスタ
６、１６、２６、３６、５６、１０６、２０６
２７、３７、５７、１０７ 後段デバイス
３８ａ、３８ｂ、５８ａ、５８ｂ、１０８ａ、１０８ｂ、２０８ａ、２０８ｂ 容量性素子
５９ａ、５９ｂ ＤＣリターン回路
１０１ａ、１０１ｂ、２０１ａ、２０１ｂ 損失回路

本発明は、上述の課題を解決するために、請求項１に記載の発明は、後段に特性インピーダンスＺ₀のデバイスが交流（ＡＣ）結合で接続される集積回路（ＩＣ）出力回路において、前記特性インピーダンスＺ ₀ を有する終端素子と、高電位側の電源と低電位側の電源の間に構成された定電流源によって駆動され、前記高電位側の電源に接続された前記終端素子によって終端された前記ＩＣ出力回路の最後段の能動素子と、前記能動素子の一端に接続され、前記特性インピーダンスＺ₀を有し、前記高電位側の電源との間に前記終端素子を介した直流電流経路を有する損失回路とを備えたＩＣ出力回路である。

請求項２に記載の発明は、請求項１のＩＣ出力回路であって、前記高電位側の電源はグランド電位に設定され、前記低電位側の電源は負電圧に設定されることを特徴とする

請求項３に記載の発明は、請求項１または２のＩＣ出力回路であって、前記損失回路は、π型の抵抗回路またはＴ型の抵抗回路で構成されることを特徴とする。

請求項４に記載の発明は、請求項１乃至３いずれかのＩＣ出力回路であって、前記損失回路は、前記ＩＣの能動素子と同一のチップ上に形成されることを特徴とする。

請求項５に記載の発明は、請求項１乃至４いずれかのＩＣ出力回路であって、前記損失回路を経由して、前記能動素子の入力へ接続された機能回路で信号処理された高周波信号が出力されることを特徴とする。

請求項６に記載の発明は、請求項１乃至５いずれかのＩＣ出力回路であって、前記能動素子は、バイポーラトランジスタまたは電界効果トランジスタ（ＦＥＴ）であることを特徴とする。

請求項７に記載の発明は、請求項１乃至６いずれかのＩＣ出力回路であって、前記能動素子は、差動構成の能動素子の対で構成され、各々の前記能動素子に対応する損失回路が接続されることを特徴とする。

請求項８に記載の発明は、後段に特性インピーダンスＺ₀のデバイスが交流（ＡＣ）結合で接続される集積回路（ＩＣ）出力回路において、前記特性インピーダンスＺ ₀ を有する終端素子と、高電位側の電源と低電位側の電源の間に構成された定電流源によって駆動され、前記高電位側の電源に接続された前記終端素子によって終端された前記ＩＣ出力回路の最後段の能動素子と、前記能動素子の一端に接続され、前記特性インピーダンスＺ₀を有し、π型の抵抗回路またはＴ型の抵抗回路で構成され、前記抵抗回路の少なくとも一部の抵抗が前記高電位側の電源との間に前記終端素子を介した直流電流経路を形成する損失回路とを備え、前記損失回路を経由して、前記能動素子の入力へ接続された機能回路で信号処理された高周波信号が出力されることを特徴とするＩＣ出力回路である。

Claims (8)

1. 後段に特性インピーダンスＺ_０のデバイスと交流（ＡＣ）結合接続される、集積回路（ＩＣ）出力回路において、
   高電位側の電源と低電位側の電源の間に構成された定電流源によって駆動され、前記特性インピーダンスＺ_０の終端素子で終端された前記ＩＣの最後段の能動素子と、
   前記能動素子の一端に接続され、前記特性インピーダンスＺ_０を有する損失回路であって、前記高電位側の電源との間に直流電流経路を有する損失回路と
   を備えたＩＣの出力回路。
2. 前記高電位側の電源はグランド電位に設定され、前記低電位側の電源は負電圧に設定されることを特徴とする請求項１に記載のＩＣ出力回路。
3. 前記損失回路は、π型の抵抗回路またはＴ型の抵抗回路で構成されることを特徴とする請求項１または２に記載のＩＣ出力回路。
4. 前記損失回路は、前記ＩＣの能動素子と同一のチップ上に形成されることを特徴とする請求項１乃至３いずれかに記載のＩＣ出力回路。
5. 前記損失回路を経由して、前記能動素子の入力へ接続された機能回路で信号処理された高周波信号が出力されることを特徴とする請求項１乃至４いずれかに記載のＩＣ出力回路。
6. 前記能動素子は、バイポーラトランジスタまたは電界効果トランジスタ（ＦＥＴ）であることを特徴とする請求項１乃至５いずれかに記載のＩＣ出力回路。
7. 前記能動素子は、差動構成の能動素子の対で構成され、各々の前記能動素子に対応する損失回路が接続されることを特徴とする請求項１乃至６いずれかに記載のＩＣ出力回路。
8. 後段に特性インピーダンスＺ_０のデバイスと交流（ＡＣ）結合接続される、集積回路（ＩＣ）出力回路において、
   高電位側の電源と低電位側の電源の間に構成された定電流源によって駆動され、前記特性インピーダンスＺ_０の終端素子で終端された前記ＩＣの最後段の能動素子と、
   前記能動素子の一端に接続され、前記特性インピーダンスＺ_０を有する損失回路であって、π型の抵抗回路またはＴ型の抵抗回路で構成され、前記抵抗回路の少なくとも一部の抵抗が前記高電位側の電源との間に直流電流経路を形成する損失回路と
   を備え、
   前記損失回路を経由して、前記能動素子の入力へ接続された機能回路で信号処理された高周波信号が出力されることを特徴とするＩＣ出力回路。

Images