JP2015186035A - 信号生成装置及び周波数変調方法 - Google Patents

Abstract

【課題】ＳＳＣＧを使用することなく周波数変調を行って電気雑音を低減することができる信号生成装置及び周波数変調方法を提供する。
【解決手段】信号生成装置は、所定周期でオン波形を繰り返す信号を生成する。信号生成装置は、生成する信号のオン波形の立ち上がり時間及び立ち下り時間を遅延させる遅延部と、遅延部で遅延させる遅延時間を所定周期に同期して変更すべく制御する制御部とを備える。信号生成装置は、信号のオン波形を所定周期毎に異なる遅延時間だけ遅延させることにより、信号の見かけの周波数を変化させて、周波数変調を行う。
【選択図】図１

Description

本発明は、所定周期でオン波形を繰り返す信号を生成する信号生成装置及び周波数変調方法に関する。

スイッチングレギュレータなどの電力変換装置において、電気雑音低減のために拡散スペクトラム周波数変調を行う技術が開示されている（特許文献１を参照）。

このような拡散スペクトラム周波数変調では、例えば、ＳＳＣＧ（スペクトラム拡散クロック・ジェネレータ）等の変調回路を使用してスイッチング周波数に変調をかけ、スイッチング周波数とその高調波の電気雑音レベルを抑制している。

特開２００６−３５２９３２号公報

しかし、従来のようにＳＳＣＧを使用する場合、ＳＳＣＧは高価であり、低コスト化を図ることが困難である。また、ＳＳＣＧを使用する場合、周波数変調の対象となるマスタクロック信号に対して周波数変調をかける。この場合に、周波数変調をかけたい所要の信号の元になるクロック信号が、マスタクロック信号とは異なるときは、ＳＳＣＧを使用しても、所要の信号に対して周波数変調をかけることができない。さらに、車載用機器間でＣＡＮ通信などを行う場合に、仮にマスタクロック信号に対して周波数変調をかけると、変調幅によってはＣＡＮ通信に支障を来す場合もある。このため、ＳＳＣＧを使用することなく周波数変調を行うことが望まれていた。

本発明は、斯かる事情に鑑みてなされたものであり、ＳＳＣＧを使用することなく周波数変調を行って電気雑音を低減することができる信号生成装置及び周波数変調方法を提供することを目的とする。

本発明に係る信号生成装置は、所定周期でオン波形を繰り返す信号を生成する信号生成装置であって、生成する信号のオン波形を遅延させる遅延部と、該遅延部で遅延させる遅延時間を前記所定周期に同期して変更すべく制御する制御部とを備えることを特徴とする。

本発明に係る周波数変調方法は、所定周期でオン波形を繰り返す信号を生成する信号生成装置による周波数変調方法であって、生成する信号のオン波形を遅延させるステップと、前記オン波形の遅延時間を前記所定周期に同期して変更すべく制御するステップと、前記遅延時間を変更して前記信号に対して周波数変調するステップとを含むことを特徴とする。

本発明にあっては、遅延部は、所定周期でオン波形を繰り返す信号のオン波形を遅延させる。制御部は、遅延部で遅延させる遅延時間を所定周期に同期して変更すべく制御する。すなわち、所定周期の信号のオン波形が、所定周期に同期して異なる時間だけ遅延するので、信号の見かけの周波数が周期毎に変化することになり、信号により生ずる電気雑音のスペクトルを拡散させることができ、電気雑音を低減することができる。

本発明に係る信号生成装置は、前記信号は、ＰＷＭ信号であり、前記遅延部は、前記オン波形の立ち上がり時の遅延時間と該オン波形の立ち下り時の遅延時間とを同等にしてあることを特徴とする。

本発明にあっては、信号は、ＰＷＭ信号である。遅延部は、オン波形の立ち上がり時の遅延時間と当該オン波形の立ち下り時の遅延時間とを同等にしてある。例えば、ＰＷＭ信号のオン波形のパルス幅（オン時間の幅）をｄ１、立ち上がり時間をｔ１、立ち下り時間をｔ２とする。また、立ち上がり時点で、遅延させたＰＷＭ信号がオンとなり、立ち下り時点で遅延させたＰＷＭ信号がオフになるとする。遅延させたＰＷＭ信号のオン波形のパルス幅をｄとすると、ｄ＝ｄ１＋ｔ２−ｔ１となる。そして、ｔ１＝ｔ２である場合、ｄ＝ｄ１となる。すなわち、ＰＷＭ信号のオン波形の立ち上がり時の遅延時間とオン波形の立ち下り時の遅延時間とを同等にすることにより、元のＰＷＭ信号と遅延させたＰＷＭ信号とでオン波形の時間を同等にすることができ、ＰＷＭ信号のデューティ比を維持することができる。

本発明に係る信号生成装置は、前記遅延部は、抵抗と、該抵抗の一端に、キャパシタ及びスイッチング素子が直列に接続された直列回路を複数並列に接続してあり、前記複数の直列回路の複数のスイッチング素子それぞれをオン又はオフにすることにより、前記信号のオン波形を遅延させるようにしてあることを特徴とする。

本発明にあっては、遅延部は、抵抗と、当該抵抗の一端に、キャパシタ及びスイッチング素子が直列に接続された直列回路を複数並列に接続してある。すなわち、遅延部は、抵抗及びキャパシタで構成されるＲＣ回路とすることができ、抵抗の抵抗値とキャパシタのキャパシタンスとで画定される時定数に応じて信号（信号のオン波形の立ち上がり及び立ち下り）を遅延させることができる。そして、遅延部は、複数の直列回路の複数のスイッチング素子それぞれをオン又はオフにすることにより、信号のオン波形を遅延させる。すなわち、キャパシタに直列に接続されたスイッチング素子をオン又はオフにすることにより、全体としてのキャパシタのキャパシタンスを変更することができ、ＲＣ回路の時定数を変化させることができる。これにより、簡便な構成により信号の遅延時間を変化させることができる。

本発明に係る信号生成装置は、前記制御部は、前記所定周期に同期してランダムなビット情報を生成するビット情報生成部と、該ビット情報生成部が生成したビット情報に基づいて、前記複数のスイッチング素子それぞれをオン又はオフにすべく駆動する駆動部とを備えることを特徴とする。

本発明にあっては、ビット情報生成部は、所定周期に同期してランダムなビット情報を生成する。例えば、ビット情報が８ビットで構成されるとすると、ランダムに２５６通りの情報（値）を生成することができる。駆動部は、ビット情報生成部が生成したビット情報に基づいて、複数のスイッチング素子それぞれをオン又はオフにすべく駆動する。例えば、予めビット情報に対応付けてオンさせるスイッチング素子（又はオフさせるスイッチング素子）を定めておき、ビット情報生成部が生成したビット情報に対応するスイッチング素子をオン又はオフさせることにより、所定周期に同期してキャパシタンスを変更することができ、所定周期に同期して信号の遅延時間を変更することができる。

本発明によれば、ＳＳＣＧを使用することなく周波数変調を行って電気雑音を低減することができる。

本実施の形態の信号生成装置の構成の一例を示すブロック図である。 本実施の形態の信号生成装置による遅延時間の設定の一例を示す説明図である。 本実施の形態の信号生成装置によるＰＷＭ信号の周波数変調の一例を示すタイムチャートである。 本実施の形態の信号生成装置による遅延ＰＷＭ信号の生成の一例を示すタイムチャートである。

以下、本発明をその実施の形態を示す図面に基づいて説明する。図１は本実施の形態の信号生成装置１００の構成の一例を示すブロック図である。信号生成装置１００は、例えば、車載用の電力変換装置（ＤＣＤＣスイッチングコンバータ）に用いられるが、車載用の電力変換装置に限定されるものではなく、スイッチングコンバータ（スイッチングレギュレータとも称する）を用いる電気機器等に用いることができる。

信号生成装置１００は、制御部としてのマイクロプロセッサ５０、ＰＷＭ信号生成回路４０、遅延生成回路３０、判定回路６０、センサ４１、出力回路６５などを備える。また、マイクロプロセッサ５０は、タイマ５１、メモリ５２、ＤＭＡＣ（Direct Memory Access Controller）５３、出力ポートレジスタ５４などを備える。また、遅延生成回路３０は、抵抗３１、キャパシタ１１及びＦＥＴ２１が直列に接続された直列回路を複数（図１の例では、キャパシタ１１及びＦＥＴ２１の直列回路、キャパシタ１２及びＦＥＴ２２の直列回路、…キャパシタ１８及びＦＥＴ２８の直列回路の８個の直列回路が並列に接続されている）備える。また、判定回路６０は、演算増幅器６１、抵抗６２、６３、６４などを備える。

タイマ５１は、所定周期（例えば、１００ｋＨｚなど）の周期制御信号をＰＷＭ信号生成回路４０へ出力する。また、タイマ５１は、所定周期に同期して割込信号をＤＭＡＣ５３へ出力する。また、マイクロプロセッサ５０は、出力目標値をＰＷＭ信号生成回路４０へ出力する。出力目標値は、ＰＷＭ信号生成回路４０が出力するＰＷＭ信号のデューティ比を決定するための値である。

センサ４１は、負荷に印加される電圧、負荷に流れる電流などの電気量を検出し、検出した電気量を出力値としてＰＷＭ信号生成回路４０へ出力する。すなわち、出力値は、ＰＷＭ信号生成回路４０が出力したＰＷＭ信号に基づいて電力変換装置が負荷へ電力を供給した場合に負荷で検出される電圧値又は電流値などである。

ＰＷＭ信号生成回路４０は、センサ４１が出力した出力値及びマイクロプロセッサ５０が出力した出力目標値に基づいて、出力値と出力目標値との差分が小さくなるようなデューティ比を決定し、決定したデューティ比のＰＷＭ信号を遅延生成回路３０へ出力する。

遅延生成回路３０は、遅延部としての機能を有し、ＰＷＭ信号生成回路４０が出力するＰＷＭ信号のオンは波形を遅延させる。遅延生成回路３０は、ＰＷＭ信号生成回路４０の出力端に一端が接続された抵抗３１と、抵抗３１の他端に、キャパシタ１１及びスイッチング素子としてのＦＥＴ２１が直列に接続された直列回路、キャパシタ１２及びＦＥＴ２２が直列に接続された直列回路、…キャパシタ１８及びＦＥＴ２８が直列に接続された直列回路を並列に接続してある。すなわち、遅延生成回路３０は、抵抗及びキャパシタで構成されるＲＣ回路とすることができ、抵抗の抵抗値とキャパシタのキャパシタンスとで画定されるＲＣ時定数に応じて信号（信号のオン波形の立ち上がり及び立ち下り）を遅延させることができる。

判定回路６０は、所定の電圧Ｖｃｃ（例えば、５Ｖなど）と基準レベル（例えば、接地電位レベル）との間に直列に接続された抵抗６３、６４、抵抗６３、６４の接続点に非反転入力端を接続するとともに、遅延生成回路３０の出力端に反転入力端を接続した演算増幅器（オペアンプ）６１、演算増幅器６１の出力端と非反転入力端との間に接続された抵抗６２などを備える。

判定回路６０の出力端（演算増幅器６１の出力端）には、出力回路６５を接続してある。出力回路６５は、インピーダンス変換機能を有し、ＰＷＭ信号生成回路４０が出力したＰＷＭ信号のオン波形の立ち上がり及び立ち下りを遅延させた遅延ＰＷＭ信号を出力する。

各ＦＥＴ２１、２２、…２８のゲートには、出力ポートレジスタ５４のそれぞれの出力ポートが接続されている。出力ポートレジスタ５４は、ＦＥＴ２１、２２、…２８それぞれをオン又はオフにすべく駆動する駆動部としての機能を有する。ＦＥＴ２１、２２、…２８それぞれをオン又はオフにすることにより、遅延生成回路３０の全体としてのキャパシタンスを変化させることができ、結果としてＲＣ時定数を変化させることができる。

ＤＭＡＣ５３は、タイマ５１が出力する割込信号を受けると、メモリ５２に記憶したポート情報（ランダムなビット情報）を出力ポートレジスタ５４へ転送する。すなわち、ＤＭＡＣ５３は、所定周期に同期してランダムなビット情報を生成するビット情報生成部としての機能を有する。

図２は本実施の形態の信号生成装置１００による遅延時間の設定の一例を示す説明図である。図２に示すように、メモリ５２に記憶したポート情報は、例えば、８ビットのビット情報であり、０から２５５までの２５６通りの値を有する。２５６通りの値（０〜２５５）それぞれに対応付けて、ＦＥＴ２１からＦＥＴ２８までの８個のＦＥＴのいずれをオンにし、またオフにするかを２５６通り定めることができる。

例えば、図１の例において、所定周期（ＰＷＭ信号の周期）を１００ｋＨｚとすると、１周期は１０μｓであるので、略１０％の周波数変調をかける場合には、ＰＷＭ信号のオン波形の遅延時間を、０〜１μｓに設定する。遅延生成回路３０の抵抗３１の抵抗値を、例えば、１００Ωとすると、最大で１μｓの遅延時間を設定するためには、全体としてのキャパシタンスＣは、１００００ｐＦに設定する必要がある。図１のように、キャパシタが８個ある場合に、キャパシタ１１、１２、…１８のキャパシタンスをＣ１１、Ｃ１２、Ｃ１８とすると、Ｃ１＝１００００ｐＦ／（２⁸）＝４０ｐＦ、Ｃ２＝Ｃ１×２、…、Ｃ８＝Ｃ７×２という関係を満たす値に設定すればよい。

キャパシタ１１、１２、…１８のキャパシタンスを上述のように設定した場合、図２に示すように、ポート情報が０のとき、すべてのＦＥＴ２１〜２８がオフであるので、キャパシタンスＣ＝０となり、遅延時間は０ｎｓとなる。

また、ポート情報が１のとき、ＦＥＴ２１だけがオンとなり、他のＦＥＴがオフとなるので、全体としてのキャパシタンスＣは４０ｐＦとなり、遅延時間は４ｎｓとなる。以下、同様にして、ポート情報が２５５のとき、すべてのＦＥＴ２１〜２８がオンとなるので、全体としてのキャパシタンスＣは１０２０ｐＦとなり、遅延時間は１０２０ｎｓとなる。

ＤＭＡＣ５３が、所定周期に同期した割込信号を受ける都度、メモリ５２から２５６通りのポート情報のうちの１つをランダムに出力ポートレジスタ５４へ転送するので、遅延生成回路３０で遅延させる遅延時間を、およそ０〜１μｓの間で、所定周期に同期して変化させることができる。

上述のように、遅延生成回路３０は、キャパシタ１１〜１８それぞれに直列に接続されたＦＥＴ２１〜２８それぞれをオン又はオフにすることにより、ＰＷＭ信号のオン波形を遅延させる。すなわち、キャパシタ１１〜１８それぞれに直列に接続されたＦＥＴ２１〜２８をオン又はオフにすることにより、全体としてのキャパシタのキャパシタンスを変更することができ、ＲＣ回路の時定数を変化させることができる。これにより、簡便な構成によりＰＷＭ信号の遅延時間を変化させることができる。

また、ＤＭＡＣ５３は、所定周期に同期してポート情報を生成（転送）する。例えば、ポート情報が８ビットで構成されるとすると、ランダムに２５６通りの情報（値）を生成することができる。出力ポートレジスタ５４は、ＤＭＡＣ５３が生成（転送）したポート情報に基づいて、複数のＦＥＴ２１〜２８それぞれをオン又はオフにすべく駆動する。例えば、予めポート情報に対応付けてオンさせるＦＥＴ（又はオフさせるＦＥＴ）を定めておき、ＤＭＡＣ５３が生成したポート情報に対応するＦＥＴをオン又はオフさせることにより、所定周期に同期してキャパシタンスを変更することができ、所定周期に同期してＰＷＭ信号の遅延時間を変更することができる。

図３は本実施の形態の信号生成装置１００によるＰＷＭ信号の周波数変調の一例を示すタイムチャートである。ＰＷＭ信号生成回路４０が出力するＰＷＭ信号は、所要のデューティ比を有する。所定周期、すなわち、ＰＷＭ信号の周期に同期して、ＤＭＡＣ５３は、ランダムにポート情報を出力ポートレジスタ５４へ転送する。転送されたポート情報に応じて、遅延生成回路３０の全体としてのキャパシンタンスＣが変化し、ＣＲ時定数に応じて立ち上がり時間及び立ち下り時間が変化する。これにより、遅延生成回路３０が出力するＰＷＭ信号の遅延時間を所定周期に同期してランダムに変化させることができる。

図３に示すように、判定回路６０は、遅延生成回路３０が出力したＰＷＭ信号のオン波形の立ち上がり時の波高値が閾値ＴＨ１を超えた時点でオンとなり、遅延生成回路３０が出力したＰＷＭ信号のオン波形の立ち下がり時の波高値が閾値ＴＨ２を下回った時点でオフとなるような遅延ＰＷＭ信号を生成する。出力回路６５は、判定回路６０が生成した遅延ＰＷＭ信号を出力する。

より具体的には、図３において、ＰＷＭ信号の最初の周期では、ランダムに決定されたポート情報が０ｘ６Ｆであり、遅延時間は、１１１ｎｓとなり、遅延ＰＷＭ信号は、位相が１１１ｎｓだけ遅れた信号となる。また、ＰＷＭ信号の次の周期では、ランダムに決定されたポート情報が０ｘ３２であり、遅延時間は、５０ｎｓとなり、遅延ＰＷＭ信号は、位相が５０ｎｓだけ遅れた信号となる。以下、同様にして、ＰＷＭ信号の周期に同期して、すなわち、ＰＷＭ信号の周期毎に、元のＰＷＭ信号の遅延時間をランダムに変化させる。その結果、ＰＷＭ信号の見かけの周波数が、ＰＷＭ信号の周期毎にランダムに変化するので、周波数変調をかけたのと同様に電気雑音のスペクトルを拡散して電気雑音を低減することができる。

図４は本実施の形態の信号生成装置１００による遅延ＰＷＭ信号の生成の一例を示すタイムチャートである。図４において、上段の波形はＰＷＭ信号生成回路４０が生成するＰＷＭ信号である。ＰＷＭ信号のオン波形の時間幅（パルス幅）をｄ１とし、オフ期間の時間幅をｄ２とすると、ＰＷＭ信号のデューティ比αは、α＝ｄ１／（ｄ１＋ｄ２）で表すことができる。

中段の波形は遅延生成回路３０により、ＰＷＭ信号のオン波形の立ち上がり時間及び立ち下り時間を遅延させたＰＷＭ信号である。立ち上がり時の遅延時間は、ＰＷＭ信号の波高値が０から電圧閾値ＴＨ１に到達するまでの時間とし、ｔ１で表す。また、立ち下がり時の遅延時間は、ＰＷＭ信号の波高値が最大値から電圧閾値ＴＨ２に到達するまでの時間とし、ｔ２で表す。

下段の波形は所定の電圧閾値ＴＨ１、ＴＨ２に基づいて判定回路６０が生成する遅延ＰＷＭ信号（波形整形されたＰＷＭ信号）である。遅延ＰＷＭ信号のオン波形の時間幅（パルス幅）をｄとする。この場合、ｄ＝ｄ１＋ｔ２−ｔ１の式が成立する。そして、立ち上がり時の遅延時間ｔ１及び立ち下り時の遅延時間ｔ２が等しい（ｔ１＝ｔ２）場合には、ｄ＝ｄ１となり、遅延ＰＷＭ信号のデューティ比は、元のＰＭＷ信号のデューティ比αと同じになる。

すなわち、ＰＷＭ信号のオン波形の立ち上がり時の遅延時間とオン波形の立ち下り時の遅延時間とを同等にすることにより、元のＰＷＭ信号と遅延させたＰＷＭ信号とでオン波形の時間を同等にすることができ、ＰＷＭ信号のデューティ比を維持することができる。

次に、ＰＷＭ信号のオン波形の立ち上がり時の遅延時間とオン波形の立ち下り時の遅延時間とを同等にする方法について説明する。立ち上がり時の遅延時間と立ち下り時の遅延時間とを同等にするためには、ＰＷＭ信号の波高値の中間値（０と最大値との中間の値）に対して、電圧閾値ＴＨ１と電圧閾値ＴＨ２とが対称となるようにすればよい。すなわち、（電圧閾値ＴＨ１−中間値）＝（中間値−電圧閾値ＴＨ２）が成り立つようにすればよい。例えば、電圧閾値ＴＨ１をＶｃｃ×６３．２％とし、電圧閾値ＴＨ２をＶｃｃ×３６．８％とすればよい。このためには、図１に例示した判定回路６０において、抵抗６３、６４の抵抗値をＲで表し、抵抗６２の抵抗値をＲｆで表すと、Ｒ：Ｒｆ＝３：１となるように抵抗値を設定すればよい。なお、上述の６３．２％、３６．８％は一例であって、これらの数値に限定されるものではない。

上述のとおり、本実施の形態にあっては、遅延生成回路３０は、所定周期でオン波形を繰り返すＰＷＭ信号のオン波形を遅延させる。マイクロプロセッサ５０は、遅延生成回路３０で遅延させる遅延時間を所定周期に同期して変更すべく制御する。すなわち、所定周期の信号のオン波形が、所定周期に同期して異なる時間だけ遅延するので、ＰＷＭ信号の見かけの周波数が周期毎に変化することになり、ＰＷＭ信号により生ずる電気雑音のスペクトルを拡散させることができ、電気雑音を低減することができる。

このように、高価なＳＳＣＧを使用することなく、本来出力したいデューティ比を保ったまま、スイッチング周波数に変調をかけ、電気雑音を低減することができる信号生成装置及び周波数変調方法を実現することができる。また、ＳＳＣＧのようにマスタクロックの周波数に変調をかける必要がないので、例えば、車載用に用いた場合でもＣＡＮ通信などの支障をきたすことを防止することができる。さらに、ＳＳＣＧを使用したとしても、周波数変調をかけることができないＰＷＭ信号生成用クロックを独立に有するマイクロプロセッサ、ＤＳＰ（Digital Signal Processor）を用いて制御を行う場合でも周波数変調をかけることが可能となる。

上述の実施の形態では、所定周期でオン波形を繰り返す信号として、ＰＷＭ信号を例に挙げて説明したが、信号はＰＷＭ信号に限定されるものではない。オン波形を繰り返す信号であれば、本実施の形態を適用することができる。

上述の実施の形態では、ＰＷＭ信号の波高値が０から正の値に変化するオン波形を例に挙げたが、これに限定されるものではなく、波高値が０から負の値に変化するオフ波形についても適用することができる。この場合には、立ち上がり時の遅延時間を立ち下り時の遅延時間と読み替え、立ち下がり時の遅延時間を立ち上がり時の遅延時間と読み替えればよい。

上述の実施の形態において、メモリ５２に代えてレジスタを用いることもできる。また、演算増幅器６１に代えて、コンパレータを用いることもできる。また、判定回路６０の構成は、図１の例に限定されるものではなく、例えば、シュミットインバータを用いることもできる。

１１、１２、１８ キャパシタ
２１、２２、２８ ＦＥＴ（スイッチング素子）
３０ 遅延生成回路（遅延部）
３１ 抵抗
４０ ＰＷＭ信号生成回路
５０ マイクロプロセッサ（制御部）
５１ タイマ
５２ メモリ
５３ ＤＭＡＣ（ビット情報生成部）
５４ 出力ポートレジスタ（駆動部）
６０ 判定回路
６１ 演算増幅器
６２、６３、６４ 抵抗
６５ 出力回路

Claims (5)

1. 所定周期でオン波形を繰り返す信号を生成する信号生成装置であって、
   生成する信号のオン波形を遅延させる遅延部と、
   該遅延部で遅延させる遅延時間を前記所定周期に同期して変更すべく制御する制御部と
   を備えることを特徴とする信号生成装置。
2. 前記信号は、ＰＷＭ信号であり、
   前記遅延部は、
   前記オン波形の立ち上がり時の遅延時間と該オン波形の立ち下り時の遅延時間とを同等にしてあることを特徴とする請求項１に記載の信号生成装置。
3. 前記遅延部は、
   抵抗と、
   該抵抗の一端に、キャパシタ及びスイッチング素子が直列に接続された直列回路を複数並列に接続してあり、
   前記複数の直列回路の複数のスイッチング素子それぞれをオン又はオフにすることにより、前記信号のオン波形を遅延させるようにしてあることを特徴とする請求項１又は請求項２に記載の信号生成装置。
4. 前記制御部は、
   前記所定周期に同期してランダムなビット情報を生成するビット情報生成部と、
   該ビット情報生成部が生成したビット情報に基づいて、前記複数のスイッチング素子それぞれをオン又はオフにすべく駆動する駆動部と
   を備えることを特徴とする請求項３に記載の信号生成装置。
5. 所定周期でオン波形を繰り返す信号を生成する信号生成装置による周波数変調方法であって、
   生成する信号のオン波形を遅延させるステップと、
   前記オン波形の遅延時間を前記所定周期に同期して変更すべく制御するステップと、
   前記遅延時間を変更して前記信号に対して周波数変調するステップと
   を含むことを特徴とする周波数変調方法。

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