JP2015154285A - アナログデジタル変換器及びその方法 - Google Patents

Abstract

【課題】打切り誤差をより高精度に補償することが可能なβ型ＡＤ変換器を提供する。【解決手段】アナログデジタル変換器１は、１よりも大きく２よりも小さい値であるβをパラメータとして使用して、入力されるアナログ入力信号を２進デジタル信号に変換する。アナログデジタル変換器１は、入力されるアナログ入力信号又はアナログ残差信号の大きさとしきい値とを比較して該比較結果を示すデジタル値を出力する比較部１３と、比較部１３が出力するデジタル値から生成されるβ進デジタル信号を使用して、アナログ入力信号をβ進デジタル信号に変換するときに生じる打ち切り誤差を補償するために使用される補償係数θを演算する補償係数演算部４０と、β進デジタル信号と補償係数演算部が演算した補償係数とを使用して、２進デジタル信号を生成し出力するβ進−２進変換部５０とを有する。【選択図】図６

Description

本発明は、β展開を利用したアナログデジタル変換器（Analog-to-digital converter、ＡＤ変換器）及びその方法に関する。

β展開を利用して、入力されるアナログ入力信号をデジタル信号に変換するサイクリック型のβ型ＡＤ変換器が知られている。特許文献１には、デジタル近似部と、マルチプレクサと、１よりも大きく２よりも小さい値であるβの値を推定するβ推定部と、デジタル信号出力部とを有するβ型ＡＤ変換器が記載される。デジタル近似部は、入力される第１アナログ信号の大きさとしきい値とを比較して比較結果を示すデジタル値を出力する比較部と、乗算型デジタルアナログ変換部とを有する。乗算型デジタルアナログ変換部は、第１アナログ信号をβ倍に増幅すると共に比較部の比較結果に応じた第２アナログ信号を出力する。マルチプレクサは、最上位ビットを演算するときはアナログ入力信号を第１アナログ信号として出力し、かつ最上位ビットを演算するとき以外は第２アナログ信号を第１アナログ信号として出力する。デジタル信号出力部は、比較部が出力するデジタル値を順次取り込んで、推定したβの値に基づいてデジタル信号として出力する。

特許文献１に記載されるβ型ＡＤ変換器は、βの値を推定する推定部を有するので、製造条件のばらつきなどによりβの値が変動しても、ミスコードなどの誤差が生じない。また、特許文献１に記載されるβ型ＡＤ変換器では、ミスコードなどの誤差が生じないので、設計された増幅度と同一の増幅度を有する増幅回路を製造する必要はなく、またキャパシタの相対精度を高くする必要がなく面積が大きなキャパシタを有する必要はない。特許文献１に記載されるβ型ＡＤ変換器では、増幅回路及びキャパシタ等の構成素子の製造技術上の制約を受けにくいので、製造技術に依存しない高精度のＡＤ変換器が提供可能になる。

特開２０１３−７０２５５号公報

「（BETA ENCODERS: SYMBOLIC DYNAMICS AND ELECTRONIC IMPLEMENTATION）」（TOHRU KOHDA et al, Int. J. Bifurcation Chaos, Vol.22, No.9 (2012) 1230031 (55 page)） 「β変換器の量子化誤差に関する理論的解析」（牧野貴樹、岩田友紀子、實松豊、堀田正生、傘昊、合原一幸、電子情報通信学会信学技報 Vol.113 No.225 ,電子情報通信学会信学技報 Vol.113 No.224) 「Rigorous analysis of quantization error of an A/D converter based on β-map」（Takaki Makino and Yukiko Iwata, Yutaka Jitsumatsu, Masao Hotta, Hao San, and Kazuyuki Aihara、Proceedings of 2013 IEEE International Symposium on Circuits and Systems (ISCAS), May 2013)

しかしながら、特許文献１に記載されるβ型ＡＤ変換器では、ＡＤ変換時に誤差が生じるおそれがある。β型ＡＤ変換器におけるＡＤ変換時の誤差として、β推定由来誤差、打切り誤差、演算丸め誤差及び出力丸め誤差の４つの誤差がある。β推定由来誤差は演算に使用されるβと真のβとのズレによる誤差であり、打切り誤差は有限値であるＬ段でβ変換を打ち切ることによる誤差である。演算丸め誤差はβ進デジタル信号を２進デジタル信号に変換するときに、有限値であるｍビットで計算することによる誤差であり、出力丸め誤差は演算結果を有限値であるｎビットで出力することによる誤差である。

表１並びに図１（ａ）及び１（ｂ）を参照して、打切り誤差について説明する。表１は、β＝３／２＝１．５の場合のβ進デジタル信号の５桁の重みを示す表である。図１（ａ）は理想的な２進ＡＤ変換器でアナログ信号を３桁の２進デジタル信号に変換した場合の伝達特性を示す図である。図１（ｂ）は表１に示すβ進デジタル信号を使用してβ型ＡＤ変換器でアナログ信号を５桁のβ進デジタル信号に変換した場合の伝達特性を示す図である。図１（ａ）及び１（ｂ）において、横軸は入力信号を示し、縦軸は出力信号を示す。また、図１（ａ）及び１（ｂ）において、実線は出力されるデジタル信号を示し、破線は対角線を示す。また、図１（ｂ）において、一点鎖線は、出力される２進デジタル信号の隣接するデータ間の平均値を結んだ直線を示す。図１（ａ）において、しきい値νは０．５であり、出力される２進デジタル信号の桁数ｎは３である。図１（ｂ）において、しきい値νは０．５であり、演算されるβ進デジタル信号の桁数Ｌは５であり、β進デジタル信号から２進デジタル信号に変換されるときの桁数ｍは４であり、出力される２進デジタル信号の桁数ｎは３である。

表１

図１（ａ）に示す理想的なＡＤ変換器で変換した場合では、出力される２進デジタル信号の隣接するデータ間の平均値を結んだ直線は、対角線と一致している。一方、図１（ｂ）に示すβ進デジタル信号の桁数Ｌが５であるβ型ＡＤ変換器で変換した場合では、出力される２進デジタル信号の隣接するデータ間の平均値を結んだ直線は、対角線より下側に位置しマイナスのオフセットを有している。図１（ｂ）において破線で示される対角線と、一点鎖線で示される隣接するデータ間の平均値を結んだ直線とのオフセットは、β進デジタル信号を演算するときに５桁で打ち切ることにより切り捨てられた残差に起因する誤差に対応する。ここで、残差とは、アナログ信号を桁数Ｌのβ進デジタル信号にβ変換したあとの第二アナログ信号出力に相当する値である。β変換の理論では、桁数Ｌを無限大としたときには誤差が0となることが証明されているので、残差は、アナログ信号を桁数Ｌのβ進デジタル信号にβ変換したときの（Ｌ＋１）桁以降の値に等しくなる。すなわち、残差Ｖ_rは、i桁目のβ進デジタル信号をb_iとしたとき
Ｖ_r = (β - 1)(b_L+1β^-(L+1) + b_L+2β^-(L+2) + b_L+3β^-(L+3) + b_L+4β^-(L+4) +・・・)
で示される。

非特許文献１には、打切り誤差を補償する技術が記載されている。非特許文献１では、β進デジタル信号を演算するときに打ち切ったL桁目での残差において、補償係数θとして１／２をb_L+1、b_L+2、b_L+3、…に代入した値を補償値Ｖ_cとして、演算したL桁β進デジタル信号の復号結果に加算することによって、打切り誤差を補償している。β進デジタル信号を５桁で演算した場合の補償値Ｖ_cは以下のように演算される。
Ｖ_c = (β - 1) ((1/2)β^-6 + (1/2)β^-7 + (1/2)β^-8 + (1/2)β^-9 +・・・)
= (1/2) (β - 1) ( β^-5 -β^-(n+1)) / (β - 1)
= (1/2) ( β^-5 -β^-(n+1))
→ (1/2) β^-5 ∵ｎ→∞のとき、β^-(n+1) →０

図２は、図１（ｂ）に示されるＡＤ変換の入出力信号において、補償値Ｖ_cとして(1/2)β^-5を加算したときの伝達特性を示す図である。図２において、横軸は入力信号を示し、縦軸は出力信号を示す。また、図２において、実線は補償値(1/2)β^-5を加算した後のデジタル信号を示し、破線は図１（ｂ）に示される補償値(1/2)β^-5を加算する前のデジタル信号を示す。また、図２において、一点鎖線は対角線を示し、二点鎖線は補償値(1/2)β^-5を加算した後のデジタル信号の隣接するデータ間の平均値を結んだ直線を示す。

図２に示すように、非特許文献１に記載される補償値の演算方法では、補償係数θとして１／２を使用した補償値Ｖ_cとして加算することにより、打切り誤差を補償している。

しかしながら、本願発明の発明者は、数理モデル学を適用することにより、打切り誤差をより高精度に補償することを見出した。

本発明の目的は、β型ＡＤ変換器の打ち切り誤差を補償する補償値の演算に数理モデルに基づく推定法を適用することにより、打切り誤差をより高精度に補償することが可能なβ型ＡＤ変換器及びその方法を提供することにある。

本発明に係るアナログデジタル変換器は、１よりも大きく２よりも小さい値であるβをパラメータとして使用して、入力されるアナログ入力信号を２進デジタル信号に変換するアナログデジタル変換器であって、入力されるアナログ入力信号又はアナログ残差信号の大きさとしきい値とを比較して該比較結果を示すデジタル値を出力する比較部と、入力されるアナログ入力信号又はアナログ残差信号をβ倍に増幅すると共に比較部の比較結果に応じたアナログ残差信号を出力する乗算型デジタルアナログ変換部とを備えるデジタル近似部と、比較部が出力するデジタル値から生成されるβ進デジタル信号を使用して、アナログ入力信号をβ進デジタル信号に変換するときに生じる打ち切り誤差を補償するために使用される補償係数を演算する補償係数演算部と、β進デジタル信号と、補償係数演算部が演算した補償係数とを使用して、２進デジタル信号を生成し出力するデジタル信号出力部と、を有することを特徴とする。

本発明に係るアナログデジタル変換器では、β補償係数は、β進デジタル信号に変換されるアナログ入力信号の範囲がβ変換によって写像された結果であるアナログ残差信号の区間の中央値として演算されることが好ましい。

また、本発明に係るアナログデジタル変換器では、補償係数は、しきい値のばらつきの大きさを表す係数を更に使用して演算されることが好ましい。

また、本発明に係るアナログデジタル変換器では、β進デジタル信号の桁数は、Ｌ桁であり、補償係数演算部は、最下位ビットからＬ桁よりも小さいＭ桁のβ進デジタル信号と、Ｍ桁のβ進デジタル信号に変換されるアナログ入力信号の範囲を使用して演算される補償係数との関係を示すテーブルを記憶し、補償係数演算部は、記憶されたテーブルを使用して、補償係数を演算することが好ましい。

また、本発明に係るアナログデジタル変換器では、補償係数演算部は、ビットごとのデータに応じて遷移する補償係数の間の遷移関係を使用して、補償係数を演算することが好ましい。

本発明に係るアナログデジタル変換方法は、１よりも大きく２よりも小さい値であるβをパラメータとして使用して、入力されるアナログ入力信号を２進デジタル信号に変換するアナログデジタル変換方法であって、入力されるアナログ入力信号又はアナログ残差信号の大きさとしきい値とを比較して該比較結果を示すデジタル値を出力し、入力されるアナログ入力信号又はアナログ残差信号をβ倍に増幅すると共に比較結果に応じたアナログ残差信号を出力しデジタル値から生成されるβ進デジタル信号を使用して、アナログ入力信号をβ進デジタル信号に変換するときに生じる打ち切り誤差を補償するために使用される補償係数を演算し、β進デジタル信号と、補償係数とを使用して、２進デジタル信号を生成し出力する方法であって、補償係数は、β進デジタル信号に変換されるアナログ入力信号の範囲を使用して演算される、ことを特徴とする。

本発明に係るアナログデジタル変換器では、β進デジタル信号を使用して、アナログ入力信号をβ進デジタル信号に変換するときに生じる打ち切り誤差を補償するために使用される補償係数を演算するので、打切り誤差をより高精度に補償することが可能になった。

は理想的なＡＤ変換器でアナログ信号を５桁のデジタル信号に変換した場合の伝達特性を示す図である。 表１に示すβ進デジタル信号を使用してβ型ＡＤ変換器でアナログ信号を５桁のデジタル信号に変換した場合の伝達特性を示す図である。 図１（ｂ）に示されるＡＤ変換の入出力信号において、補償値Ｖ_cとして(1/2)β^-5を加算したときの伝達特性を示す図である。 （ａ）は１ビットのβ進デジタル信号の伝達特性を示す図であり、（ｂ）は２ビットのβ進デジタル信号の伝達特性を示す図である。 非特許文献１に記載される補償値の演算方法について説明する図である。 非特許文献１に記載される補償値の演算方法と本発明に係る補償値の演算方法との比較を示す図である。 第１実施形態に係るサイクリック型ＡＤ変換器の回路ブロック図である。 図６に示すβ推定部がβの値を推定する処理フローを示すフローチャートである。 （ａ）は１ビット目のβ進デジタル信号のセグメントの最大値及び最小値を説明する図であり、（ｂ）は２ビット目のβ進デジタル信号のセグメントの最大値及び最小値を説明する図である。 図６に示す補償係数演算部が補償値を演算する処理フローを示すフローチャートである。 第２実施形態に係るサイクリック型ＡＤ変換器の回路ブロック図である。 図１０に示す補償係数演算部が補償値を演算する処理フローを示すフローチャートである。 従来技術によるＡＤ変換器と本発明に係るＡＤ変換器とのＳＮ比の比較を示す図であり、（ａ）はβが１．９のときの場合を示す図であり、（ｂ）はβが１．８のときの場合を示す図であり、（ｃ）はβが１．７のときの場合を示す図であり、（ｄ）はβが１．６のときの場合を示す図であり、（ｅ）はβが１．５のときの場合を示す図である。 第３実施形態に係るサイクリック型ＡＤ変換器の回路ブロック図である。 補償係数を演算するときに使用する桁数とＳＮ比との関係を示す図であり、（ａ）はβが１．３３３３の場合を示す図であり、（ｂ）はβが１．６６６７の場合を示す図である。 第４実施形態に係るサイクリック型ＡＤ変換器の回路ブロック図である。 図１５に示すセグメント遷移オートマトンが使用するテーブルの一例を示す図である。

以下図面を参照して、アナログデジタル変換器について説明する。但し、本発明の技術的範囲はそれらの実施の形態に限定されず、特許請求の範囲に記載された発明との均等物に及ぶ点に留意されたい。

本発明に係るアナログデジタル変換器について説明する前に、本発明で使用される数理モデルについて説明する。

本発明に係るアナログデジタル変換器は、特許文献１及び非特許文献１〜３に記載されるβ変換を使用して、ＡＤ変換を実現するものである。すなわち、β変換型ＡＤ変換器は、２進符号化によりデジタル信号を符号化するもの（以下、２進デジタル信号とも称する）ではなく、１よりも大きく２よりも小さい数であるβの値を使用するβ進符号化によりデジタル信号を符号化するもの（以下、β進デジタル信号とも称する）である。特許文献１及び非特許文献１〜３に記載されるβ変換は、入力範囲が 0 <= x_i <= 1 となるようスケールした場合、しきい値ν/β((β-1)/β≦ν/β≦1/β) を用いて、x_i < ν/β のときにはデジタル値b_i=0およびアナログ値x_i+1 = β x_iを、x_i >= ν/β のときにはデジタル値b_i=1およびアナログ値x_i+1 =βx_i -(β-1)を出力する操作に対応する。サイクリック型Ａ／Ｄ変換器は、入力x₀に対してこのβ変換をL回繰り返し適用することに相当するので、変換を合成することで伝達特性を考えることができる。

図３（ａ）はＬ＝１ビットのβ進デジタル信号の伝達特性を示す図であり、図３（ｂ）はＬ＝２ビットのβ進デジタル信号の伝達特性を示す図である。ここで、βは１よりも大きく且つ２よりも小さい実数である。図３（ａ）及び３（ｂ）において、横軸は入力信号を示し、縦軸は出力信号を示す。図３（ａ）において、左から順にデータ［０］及び［１］の伝達特性を示し、図３（ｂ）において、左から順にデータ［００］、［０１］、［１０］及び［１１］の伝達特性を示す。

Ｌ＝１ビットのβ進デジタル信号では、データ［０］を示す直線の下端のＸ座標は０であり、データ［０］を示す直線の上端のＸ座標はβ^-1である。データ［１］を示す直線の下端のＸ座標は１−β^-1であり、データ［１］を示す直線の上端のＸ座標は１である。

Ｌ＝２ビットのβ進デジタル信号では、データ［００］を示す直線の下端のＸ座標は０であり、データ［００］を示す直線の上端のＸ座標はβ^-2である。データ［０１］を示す直線の下端のＸ座標はβ^-1−β^-2であり、データ［０１］を示す直線の上端のＸ座標はβ^-1である。データ［１０］を示す直線の下端のＸ座標は１−β^-1であり、データ［１０］を示す直線の上端のＸ座標は１−β^-1＋β^-2である。データ［１１］を示す直線の下端のＸ座標は１−β^-2であり、データ［１１］を示す直線の上端のＸ座標は１である。

非特許文献１に記載される補償値の演算方法では、アナログ信号をＬ桁のβ進デジタル信号に変換するときに、演算を打ち切ったＬ桁以降の桁の合計値に補償係数θ＝１／２を乗じた値を、演算したβ進デジタル信号に加算して、打切り誤差を補償している。非特許文献１に記載される補償値の演算方法は、見方を変えると、データを示す直線の下端から上端までの値の中央値を補償係数θとして乗算して補償値Ｖ_cを演算するものである。図４を参照して、非特許文献１に記載される補償値の演算方法について説明する。

図４は、非特許文献１に記載される補償値の演算方法について説明する図である。

非特許文献１の演算方法は、矢印Ａで示される範囲、すなわちデータ［０１］を示す直線の下端のＸ座標であるβ^-1−β^-2と上端のＸ座標であるβ^-1との間の中央値である１／２を補償値として使用して、データ［０１］の残差を推定しているものである。この推定方法は、β写像におけるしきい値ν/βに関して、写像が吸引的である((β-1)/β≦ν/β≦1/β)こと以外に全く仮定を置かない場合には、精度のよい推定方法である。

しかしながら、一般には、しきい値ν/βは回路設計においてある程度調節できる値であり、その場合には、データ［０１］として出力される入力信号の範囲は、データ［０１］を示す直線の下端から上端までの範囲を考える必要はない。しきい値ν/βが固定されている場合には、データ［０１］として出力される入力信号の範囲は、データ［００］とデータ［０１］とが重複する範囲のデータ［０１］を示す直線の上端のＸ座標値から、データ［０１］とデータ［１０］とが重複する範囲のデータ［０１］を示す直線の下端までの範囲である。

図５は、非特許文献１に記載される補償値の演算方法と本発明に係る補償値の演算方法との比較を示す図である。図５において、図３と同様に、横軸は入力信号を示し、縦軸は出力信号を示す。図５において、左から順にデータ［００］、［０１］、［１０］及び［１１］の伝達特性を示す。データ［００］、［０１］、［１０］及び［１１］のそれぞれの伝達特性を示す直線において、実線はしきい値ν/βを仮定した場合に入力されたアナログ信号がβ進デジタル信号に実際に変換される範囲を示し、破線は入力されたアナログ信号がβ進デジタル信号に変換されない範囲を示す。

上述のように、非特許文献１に記載される補償値の演算方法では、図５において双方向矢印Ａで示される範囲であるデータ［０１］を示す直線の下端から上端までの範囲の中央値を補償係数θとして使用して残差を演算する。一方、本発明に係る補償値の演算方法では、図５において双方向矢印Ｂで示される範囲であるデータ［０１］に対応するアナログ信号がβ進デジタル信号に実際に変換される範囲の中央値を補償係数θとして使用して残差を演算するものである。

本発明に係る補償値の演算方法では、アナログ信号がβ進デジタル信号に実際に変換される範囲の中央値を補償係数θとして使用して残差を演算するので、打切り誤差をより高精度に補償することが可能になる。

図６は、第１実施形態に係るサイクリック型ＡＤ変換器の回路ブロック図である。

サイクリック型ＡＤ変換器１は、デジタル近似部１０と、第１マルチプレクサ２０と、第２マルチプレクサ２２と、β推定部３０と、補償係数演算部４０と、β進−２進変換部５０とを有する。

デジタル近似部１０は、サンプル・ホールド部１２と、比較部１３と、ＭＤＡＣ部１４とを有する。サンプル・ホールド部１２は、入力されるアナログ信号をサンプル・ホールドしてサンプリング信号Ｖ_sを生成するサンプル・ホールド機能を有する。比較部１３は、サンプリング信号Ｖ_sと、基準電圧Ｖ_refの半分の大きさのしきい値Ｖ_thとを比較して比較結果を示すデジタル値Ｑ_outを出力する。比較部１３は、サンプリング信号Ｖ_sがしきい値Ｖ_thよりも大きい場合、デジタル値Ｑ_outとして１を出力し、サンプリング信号Ｖ_sがしきい値Ｖ_thよりも小さい場合、デジタル値Ｑ_outとして０を出力する。ＭＤＡＣ部１４は、複数のキャパシタ、オペアンプ及びスイッチ等を有しサンプリング信号Ｖ_sをβ倍に増幅すると共に比較部１３の比較結果に応じて演算を実行して残差信号Ｖ_resを生成する。ＭＤＡＣ部１４が生成する残差信号Ｖ_resは式（１）で示される。

ここで、βの値は、１よりも大きく２よりも小さい値であり、残差信号Ｖ_resの生成に使用されるＶ_refは基準電圧である。

デジタル近似部１０は、Ｌ回動作することにより、Ｌ個のデジタル値Ｑ_outを生成し、β推定部３０、補償係数演算部４０及びβ進−２進変換部５０に出力する。β推定部３０は、デジタル近似部１０が生成したＬ個のデジタル値Ｑ_outを使用してβの値を推定する。補償係数演算部４０は、デジタル近似部１０が生成したＬ個のデジタル値Ｑ_outを順次記憶し、記憶したデジタル値Ｑ_outから生成されるＬ桁のβ進デジタル信号を使用して、打ち切り誤差を補償する補償値に使用される補償係数θを演算する。β進−２進変換部５０は、デジタル近似部１０が生成したＬ個のデジタル値Ｑ_outを順次記憶し、記憶したデジタル値Ｑ_outから生成されるＬ桁のβ進デジタル信号と、補償係数演算部４０が演算した補償係数θとを２進デジタル信号に変換する。

第１マルチプレクサ２０は、β推定部３０からの第１入力選択信号Ｓ₁に基づいて、アナログ入力信号Ｖ_anaとβ推定部３０から入力される推定用入力ＤＣ信号Ｖ_DCとを選択する。

第２マルチプレクサ２２は、第２入力選択信号Ｓ₂に基づいて、２つの入力信号の何れかを出力する。第２マルチプレクサ２２は、デジタル近似部１０がＭＳＢのデジタルコードを得るためのＡＤ変換時にのみアナログ入力信号Ｖ_ana又は推定用入力ＤＣ信号Ｖ_DCを選択する。また、第２マルチプレクサ２２は、ＭＳＢ以外のデジタルコードを得るためのＡＤ変換時には、デジタル近似部１０の出力信号を選択してフィードバック回路を形成する。

β推定部３０は、比較部１３から入力されるＬ個のデジタル値Ｑ_outを使用して、ＭＤＡＣ部１４におけるβの値を推定する。βの値は、ＭＤＡＣ部１４に配置されるキャパシタの容量及びオペアンプの増幅度などが、製造条件のばらつきにより変動するために、半導体装置ごとに相違する。β推定部３０は、βの値を推定する機能を有するハードウェア又はソフトウェア若しくはハードウェア及びソフトウェアの組み合わせで構成される。例えば、β推定部３０は、複数のトランジスタで構成される演算部又はソフトウェアを記憶するメモリ若しくは演算部及びメモリの組み合わせで構成することができる。また、β推定部３０は、半導体装置に搭載されるＭＰＵ（図示せず）に組み込まれてもよい。

図７は、β推定部３０がβの値を推定する処理フローを示すフローチャートである。

まず、ステップＳ１０１において、β推定部３０は、第１推定デジタル信号を取得するために、第１入力選択信号Ｓ₁及び第２入力選択信号Ｓ₂を選択することにより、デジタル近似部１０に推定用入力ＤＣ信号Ｖ_DCを入力する。β推定部３０からデジタル近似部１０される推定用入力ＤＣ信号Ｖ_DCの信号レベルには、フルスケール入力レベルの中間電圧Ｖ_CMを利用できる。推定用入力ＤＣ信号Ｖ_DCは、１つの入力信号Ｖ_inに対してＭＳＢが「０」の信号とＭＳＢが「１」の信号の２つのデジタル出力信号Ｄ_outを有する。

次いで、ステップＳ１０２において、β推定部３０は、ＭＳＢの判定結果を示す信号を「０」に固定して、推定用入力ＤＣ信号をβ進デジタル信号に変換して、第１推定デジタル信号ｂ_0nとしてβ推定部３０に記憶する。第１推定デジタル信号は、推定用入力ＤＣ信号Ｖ_DCを、ＭＳＢが「０」であるデジタル信号に変換したものである。ＭＳＢの判定結果の「０」への固定は、選択信号ＳＥＬによりＭＤＡＣ部１４に入力される信号のレベルを「０」にしてＭＳＢの演算を実施することにより実行できる。β推定部３０は、ＭＳＢの演算を実施するときに、比較部１３の比較結果を示すデジタル値Ｑ_outの代わりにβ推定部３０から出力されるデジタル値Ｑ_degを選択するように選択信号ＳＥＬによりＭＤＡＣ１４を制御する。次いで、β推定部３０は、デジタル値Ｑ_degのレベルを「０」にする。β推定部３０は、２ビット目以降の演算では、比較部１３の比較結果を示すデジタル値Ｑ_outを選択するようにＭＤＡＣ１４を制御する。

次いで、ステップＳ１０３において、β推定部３０は、第２推定デジタル信号を取得するために、第１入力選択信号Ｓ₁及び第２入力選択信号Ｓ₂を選択することにより、デジタル近似部１０に推定用入力ＤＣ信号Ｖ_DCを入力する。このときに入力される推定用入力ＤＣ信号Ｖ_DCの信号レベルは、ステップＳ１０１における処理と同様になるようにする。

次いで、ステップＳ１０４において、β推定部３０は、ＭＳＢの判定結果を示す信号を「１」に固定して、推定用入力ＤＣ信号をβ進デジタル信号に変換して、第２推定デジタル信号ｂ_1nとしてβ推定部３０に記憶する。第１推定デジタル信号は、推定用入力ＤＣ信号Ｖ_DCを、ＭＳＢが「１」であるデジタル信号に変換したものである。ＭＳＢの判定結果の「１」への固定は、選択信号ＳＥＬによりＭＤＡＣ部１４に入力される信号のレベルを「１」にしてＭＳＢの演算を実施することにより実行できる。β推定部３０は、ＭＳＢの演算を実施するときに、比較部１３の比較結果を示すデジタル値Ｑ_outの代わりにβ推定部３０から出力されるデジタル値Ｑ_degを選択するように選択信号ＳＥＬによりＭＤＡＣ１４を制御する。次いで、β推定部３０は、デジタル値Ｑ_degのレベルを「１」にする。β推定部３０は、２ビット目以降の演算では、比較部１３の比較結果を示すデジタル値Ｑ_outを選択するようにＭＤＡＣ１４を制御する。

そして、ステップＳ１０５において、β推定部３０は、β推定部３０に記憶される第１推定デジタル信号ｂ_0nと第２推定デジタル信号ｂ_1nとの間の差の値ｅ（β）が最小となるβの値を演算する。具体的には、β推定部３０は、

に複数のβの値を順次代入することにより、第１及び第２推定デジタル信号ｂ_0nとｂ_1nとの間の差の値ｅ（β）の絶対値が最小となるβの値を見出す。推定用入力ＤＣ信号Ｖ_DCは、ＭＳＢが１であるデジタル出力信号及びＭＳＢが０であるデジタル出力信号の２つのデジタル出力信号を有する領域の値である。ステップＳ１０２で変換される第１推定デジタル信号ｂ_0nとステップＳ１０４で変換される第２推定デジタル信号ｂ_1nとは、同一の推定用入力ＤＣ信号Ｖ_DCを変換したものであるので、ｅ（β）の絶対値が最小となるβの値が所望のβの値であると推定される。

補償係数演算部４０は、比較部１３から入力されるＬ個のデジタル値Ｑ_outを順次記憶する。補償係数演算部４０は、記憶したＬ個のデジタル値Ｑ_outから生成されるＬ桁のβ進デジタル信号を使用してアナログ信号をＬ桁のβ進デジタル信号に変換したときにＬ＋１桁以降を打ち切ったことにより生じる打ち切り誤差を補償する補償値を演算する。補償係数演算部４０は、補償値を演算する機能を有するハードウェア又はソフトウェア若しくはハードウェア及びソフトウェアの組み合わせで構成される。例えば、補償係数演算部４０は、複数のトランジスタで構成される演算部又はソフトウェアを記憶するメモリ若しくは演算部及びメモリの組み合わせで構成することができる。また、補償係数演算部４０は、半導体装置に搭載されるＭＰＵ（図示せず）にβ推定部３０と共に組み込まれてもよい。

補償係数演算部４０は、Ｌ桁のβ進デジタル信号のＭＳＢからＬＳＢまでのビットのそれぞれについて、β進デジタル信号に変換されたときのそれぞれのデータに対応するアナログ信号の範囲のβ変換による写像の最大値及び最小値を順次演算する。ここで、アナログ信号の範囲のβ変換による写像とは、Ｌ桁のβ進デジタル信号のそれぞれのビットに応じた写像である。ＭＳＢでは、アナログ信号の範囲のβ変換による写像は、「０」又は「１」にβ変換されるアナログ信号の範囲のβ変換による写像になる。ＭＳＢの１ビット下位のビットでは、アナログ信号の範囲のβ変換による写像は、「００」、「０１」、「１０」又は「１１」にβ変換されるアナログ信号の範囲のβ変換による写像となる。また、Ｌ桁のβ進デジタル信号のＬＳＢでは、アナログ信号の範囲のβ変換による写像は、２^L個に分割されたＬ桁のβ進デジタル信号の何れかに変換されるアナログ信号の範囲のβ変換による写像となる。Ｌ桁β進デジタル信号に変換されたときのそれぞれのデータに対応するアナログ信号の区間をＬ回のβ変換によって写像した結果の区間を、本明細書ではセグメントと称する。出力されうるＬ桁β進デジタル信号の各々に１つのセグメントが対応する。あるＬ桁β進デジタル信号に対応するセグメントは、入力アナログ信号がそのＬ桁β進デジタル信号へ変換された後にアナログ残差信号がとりうる範囲に対応するものであり、このセグメントに関する情報を利用することで、残差をより高精度に推定することが可能になる。

図８（ａ）は１ビット目のβ進デジタル信号のセグメントの最大値及び最小値を説明する図であり、図８（ｂ）は２ビット目のβ進デジタル信号のセグメントの最大値及び最小値を説明する図である。

１ビットのβ進デジタル信号では、β進デジタル信号が「０」のときのセグメントの区間は０〜Ａであり、β進デジタル信号が「１」のときのセグメントの区間はＢ〜１である。２ビットのβ進デジタル信号では、β進デジタル信号が「００」のときのセグメントの区間は０〜Ｃであり、β進デジタル信号が「０１」のときのセグメントの区間はＤ〜Ａである。また、２ビットのβ進デジタル信号では、β進デジタル信号が「１０」のときのセグメントの区間はＢ〜Ｃであり、β進デジタル信号が「１１」のときのセグメントの区間はＤ〜１である。セグメントの最大値及び最小値としてそれぞれ示されるＡ〜Ｄはβの値によって式（３）〜（６）のように示される。
A = ν （３）
B = 1 - β+ν （４）
C = 1 - β・(1 - ν) （５）
D = β・(1 - β + ν) （６）
ここで、１＜β＜２であり、ν/βは比較部１３に入力されるしきい値Ｖ_thに対応する値であり、しきい値Ｖ_thがサンプリング信号Ｖ_sの振幅の１／２の大きさの場合ν/β＝０．５となる。

補償係数演算部４０は、以下に示す式（７）〜（１０）を使用して、比較部１３から入力されるデジタル値Ｑ_outを順次記憶して生成されたβ進デジタル信号に対応するセグメントの最大値及び最小値をＭＳＢから順次演算する。すなわち、ＭＳＢからiビットのβ進デジタル信号に対応するのセグメントの最小値Ｘ_i ^min及び最大値Ｘ_i ^maxは、iビット目のデータが「０」のとき、
Ｘ_i ^min =β・min(ν/β,Ｘ_i-1 ^min) （７）
Ｘ_i ^max =β・min(ν/β,Ｘ_i-1 ^max ) （８）
をそれぞれ使用して演算される。また、ＭＳＢからiビット目のβ進デジタル信号のセグメントの最小値Ｘ_i ^min及び最大値Ｘ_i ^maxは、iビット目のデータが「１」のとき、
Ｘ_i ^min =1-β・(1-max(ν/β,Ｘ_i-1 ^min )) （９）
Ｘ_i ^max =1-β・(1-max(ν/β,Ｘ_i-1 ^max )) （１０）
をそれぞれ使用して演算される。ここで、min(ν/β,Ｘ_i-1 ^max )は、しきい値ν/βと１ビット上位のセグメントの最大値Ｘ_i-1 ^maxの何れか小さい方を選択することを示し、max(ν/β,Ｘ_i-1 ^min )は、しきい値ν/βと１ビット上位のセグメントの最大値Ｘ_i-1 ^maxの何れか大きい方を選択することを示す。補償係数演算部４０は、ＭＳＢに対応するセグメントの最小値Ｘ₁ ^min及び最大値Ｘ₁ ^maxを演算するとき、Ｘ₀ ^min＝０、及びＸ₀ ^max＝１とする。

補償係数演算部４０は、式（７）〜（１０）を使用して、Ｌ桁のβ進デジタル信号に対応するセグメントセグメントの最小値Ｘ_L ^min及び最大値Ｘ_L ^maxまで演算する。次いで、補償係数演算部４０は、Ｌ桁のβ進デジタル信号に対応するセグメントセグメントの最小値Ｘ_L ^min及び最大値Ｘ_L ^maxから式（１１）を使用して、Ｌ桁のβ進デジタル信号に対応するセグメントセグメントの中央値を補償係数θとして演算する。
θ = (Ｘ_L ⁱⁿ ＋ Ｘ_L ^max)/2 （１１）

図９は、補償係数演算部４０が補償値を演算する処理フローを示すフローチャートである。

まず、ステップＳ２０１において、補償係数演算部４０は、セグメントの最小値Ｘ₀ ^minを「０」に設定すると共に、セグメントの最小値Ｘ₀ ^maxを「１」に設定する。セグメントの最小値Ｘ₀ ^min及びｉセグメントの最小値Ｘ₀ ^maxのそれぞれは、ＭＳＢのセグメントの最小値Ｘ₁ ^min及び最大値Ｘ₁ ^maxを演算するときに使用される。

次いで、ステップＳ２０２において、補償係数演算部４０は、記憶したＬ桁のβ進デジタル信号のＭＳＢを演算するビットＸ₁として設定する。

次いで、ステップＳ２０３において、補償係数演算部４０は、記憶されているβ進デジタル信号のＭＳＢが「０」であるか否かを判定する。記憶されているβ進デジタル信号のＭＳＢが「０」であると判定されると、処理はステップＳ２０４に進む。記憶されているβ進デジタル信号のＭＳＢが「１」であると判定されると、処理はステップＳ２０６に進む。

処理がステップＳ２０４に進むと、補償係数演算部４０は、
Ｘ₁ ^min =β・Ｘ₀ ^min （１２）
を使用して、ＭＳＢにおいて「０」と判定されるアナログ信号の最小値Ｘ₁ ^minを演算する。ここで、Ｘ₀ ^minはステップＳ２０１で設定された「０」であるので、式（１２）は、
Ｘ₁ ^min = 0
となる。

次いで、処理がステップＳ２０５に進むと、補償係数演算部４０は、
Ｘ₁ ^max =β・min(ν/β,Ｘ₀ ^max） （１３）
を使用して、ＭＳＢにおいて「０」と判定されるアナログ信号の最大値Ｘ₁ ^maxを演算する。ここで、Ｘ₀ ^maxはステップＳ２０１で設定された「１」であり、ν/βは「０．５」であるので、
min(ν/β,Ｘ₀ ^max） = ν/β
となり、式（１３）は、
Ｘ₁ ^max =ν
となる。次いで、処理はステップＳ２０８に進む。

処理がステップＳ２０６に進むと、補償係数演算部４０は、
Ｘ₁ ^min =1-β・(1-max(ν/β,Ｘ₀ ^min ) ) （１４）
を使用して、ＭＳＢにおいて「１」と判定されるアナログ信号の最小値Ｘ₁ ^minを演算する。ここで、Ｘ₀ ^minはステップＳ２０１で設定された「０」であり、ν/βは「０．５」であるので、
max(ν/β,Ｘ₀ ^min ) = ν/β
となり、式（１４）は、
Ｘ₁ ^min = (1 - β)・(1 - ν/β)
となる。

次いで、処理がステップＳ２０７に進むと、補償係数演算部４０は、
Ｘ₁ ^max = 1-β・(1-max(ν/β,Ｘ_i-1 ^max )) （１５）
を使用して、ＭＳＢにおいて「１」と判定されるアナログ信号の最大値Ｘ₁ ^maxを演算する。ここで、Ｘ₀ ^maxはステップＳ２０１で設定された「１」であるので、式（１５）は、
Ｘ₁ ^max = 1-β・(1 - 1) =1
となる。次いで、処理はステップＳ２０８に進む。

処理がステップＳ２０８に進むと、補償係数演算部４０は、演算したビットがＬＳＢであるか否かを判定する。演算したビットがＬＳＢではないと判定されたとき、処理はステップＳ２０２に戻る。そして、補償係数演算部４０は、演算したビットがＬＳＢであると判定されるまで、ステップＳ２０２〜Ｓ２０８の処理を繰り返して、それぞれのビットに対応するセグメントの最小値Ｘ_i ^min及び最大値Ｘ_i ^maxを順次演算する。補償係数演算部４０がＬ桁のβ進デジタル信号に対応するセグメントの最小値Ｘ_L ^min及び最大値Ｘ_L ^maxを演算して、演算したビットがＬＳＢであると判定されると、処理はステップＳ２０９に進む。

処理がＳ２０９に進むと、補償係数演算部４０は、式（１１）を使用して補償係数θを演算する。補償係数演算部４０は、演算した補償係数θをβ進−２進変換部５０に出力する。

β進−２進変換部５０は、デジタル近似部１０から入力されるＬ桁のβ進デジタル信号を２進デジタル信号に変換したあと、補償係数演算部４０から入力される補償係数θから演算された残差Ｖ_rを２進デジタル信号で表現したものを加算して、打ち切り誤差が補償された２進デジタル信号を出力する。補償係数θから演算される残差Ｖ_rを式（１６）に示す。
Ｖ_r = θ・β^-L （１６）
β進−２進変換部５０は、補償値を演算する機能を有するハードウェア又はソフトウェア若しくはハードウェア及びソフトウェアの組み合わせで構成される。例えば、β進−２進変換部５０は、複数のトランジスタで構成される演算部又はソフトウェアを記憶するメモリ若しくは演算部及びメモリの組み合わせで構成することができる。また、β進−２進変換部５０は、半導体装置に搭載されるＭＰＵ（図示せず）にβ推定部３０及び補償係数演算部４０と共に組み込まれてもよい。

第１実施形態に係るサイクリック型ＡＤ変換器は、ＬＳＢのセグメントの最小値Ｘ_L ^min及び最大値Ｘ_L ^maxから演算される補償係数θを使用して、Ｌ桁のβ進デジタル信号を補償するので、打ち切り誤差をより精度高く補償することができる。

図１０は、第２実施形態に係るサイクリック型ＡＤ変換器の回路ブロック図である。

サイクリック型ＡＤ変換器２は、補償係数演算部４０の代わりに補償係数演算部４１が配置されることがサイクリック型ＡＤ変換器１と相違する。補償係数演算部４１は、セグメントの最大値及び最小値を演算するときに、しきい値νのばらつきを考慮することが補償係数演算部４０と相違する。より具体的には、補償係数演算部４１は、しきい値の中央値ν_oからのばらつきδを考慮して、演算するセグメントの最大値及び最小値を演算する。すなわち、補償係数演算部４１は、演算するビットのデータが「０」のときの最小値Ｘ_i ^minを演算するときに、式（７）の代わりに式（１７）を使用する。
Ｘ_i ^min =β・min((ν_o+ δ) /β,Ｘ_i-1 ^min) （１７）
また、補償係数演算部４１は、演算するビットのデータが「０」のときの最大値Ｘ_i ^maxを演算するときに、式（８）の代わりに式（１８）を使用する。
Ｘ_i ^max =β・min((ν_o+ δ) /β,Ｘ_i-1 ^max ) （１８）
また、補償係数演算部４１は、ビットのデータが「１」のときの最小値Ｘ_i ^minを演算するときに、式（９）の代わりに式（１９）を使用する。
Ｘ_i ^min =1-β・(1-max((ν_o - δ) /β,Ｘ_i-1 ^min )) （１９）
また、補償係数演算部４１は、演算するビットのデータが「１」のときの最大値Ｘ_i ^maxを演算するときに、式（１０）の代わりに式（２０）を使用する。
Ｘ_i ^max =1-β・(1-max((ν_o- δ)/β,Ｘ_i-1 ^max )) （２０）

図１１は、補償係数演算部４１が補償値を演算する処理フローを示すフローチャートである。

ステップＳ３０１〜Ｓ３０３及びＳ３０６〜Ｓ３０９のそれぞれでは、補償係数演算部４１は、図８を参照して説明したステップＳ２０１〜Ｓ２０３及びＳ２０６〜Ｓ２０９に対応する処理を実行する。

ステップＳ３０４では、補償係数演算部４１は、演算するビットのデータが「０」のときの最小値Ｘ_i ^minを、式（１７）を使用して演算する。ステップＳ３０５では、補償係数演算部４１は、演算するビットのデータが「０」のときの最大値Ｘ_i ^maxを、式（１８）を使用して演算する。ステップＳ３０６では、補償係数演算部４１は、演算するビットのデータが「１」のときの最小値Ｘ_i ^minを、式（１９）を使用して演算する。ステップＳ３０７では、補償係数演算部４１は、演算するビットのデータが「１」のときの最大値Ｘ_i ^maxを、式（２０）を使用して演算する。

図１２は、従来技術によるＡＤ変換器と本発明に係るＡＤ変換器とのＳＮ比の比較を示す図である。図１２（ａ）はβが１．９のときの場合を示す図であり、図１２（ｂ）はβが１．８のときの場合を示す図である。図１２（ｃ）はβが１．７のときの場合を示す図であり、図１２（ｄ）はβが１．６のときの場合を示す図であり、図１２（ｅ）はβが１．５のときの場合を示す図である。図１２（ａ）〜１２（ｅ）において、横軸はしきい値の中央値ν_oからのばらつきの相対値δ/ν_oを示し、縦軸は出力信号のＳＮ比を示す。図１２（ａ）〜１２（ｅ）において、実線はサイクリック型ＡＤ変換器２においてばらつきδ/ν_o＝０．０１に設定した場合のＳＮ比を示し、破線はサイクリック型ＡＤ変換器２においてばらつきδ/ν_o＝０．０５に設定した場合のＳＮ比を示す。また、図１２（ａ）〜１２（ｅ）において、一点鎖線はサイクリック型ＡＤ変換器１のＳＮ比を示し、二点鎖線は補償係数θを０．５としてβ進デジタル信号を補償するサイクリック型ＡＤ変換器のＳＮ比を示す。図１２（ａ）〜１２（ｅ）において、長破線はしきい値が既知である場合のＳＮ比を示す。

ばらつきδ/ν_o＝０．０１に設定したサイクリック型ＡＤ変換器２では、しきい値ν/β(Ｖ_thに対応する値)のばらつきが１％以内である場合に高いＳＮ比を有する。また、ばらつきδ/ν_o＝０．０５に設定したサイクリック型ＡＤ変換器２では、しきい値ν/βのばらつきが５％以内である場合に高いＳＮ比を有する。

しきい値のばらつきを考慮していないサイクリック型ＡＤ変換器１では、しきい値Ｖ_thが所望の値に一致している場合、高いＳＮ比を有する。しかしながら、サイクリック型ＡＤ変換器１では、しきい値Ｖ_thが所望の値からずれると、ＳＮ比は悪化する。

サイクリック型ＡＤ変換器２では、製造ばらつき等の起因する比較部１３に入力されるしきい値Ｖ_thのばらつきが予測可能な場合には、予測されるしきい値のばらつきの範囲内で高いＳＮ比を有することができる。サイクリック型ＡＤ変換器２では、しきい値Ｖ_thのばらつきを考慮して補償係数θを算出するので、しきい値Ｖ_thのばらつきが予測可能な場合には、打ち切り誤差をより精度高く補償することができる。

図１３は、第３実施形態に係るサイクリック型ＡＤ変換器の回路ブロック図である。

サイクリック型ＡＤ変換器３は、補償係数演算部４０の代わりに補償係数演算部４２が配置されることがサイクリック型ＡＤ変換器１と相違する。補償係数演算部４２は、ＬＳＢからＬ桁よりも小さいＭ桁のβ進デジタル信号のデータと補償係数θの演算結果との関係を示す補償係数参照テーブル４２１を有することが補償係数演算部４０と相違する。補償係数参照テーブル４２１は、ＬＳＢからＭ桁上位のビットからＬＳＢまでの２^L個のデータのそれぞれに対応する補償係数θを記憶する。

補償係数参照テーブル４２１は、Ｌ桁のβ進デジタル信号のＬＳＢからＭ桁のデータと、補償係数θとの関係を記憶するテーブルである。本発明の発明者は、Ｌ桁のβ進デジタル信号のＬＳＢのセグメントの最小値Ｘ_L ^min及び最大値Ｘ_L ^maxから補償係数θを演算するときに、ＬＳＢからＭ桁で打ち切ったＭ桁のβ進デジタル信号を使用して補償係数θを演算することを見出した。

図１４は補償係数θを演算するときに使用する桁数とＳＮ比との関係を示す図であり、図１４（ａ）はβが１．３３３３の場合を示す図であり、図１４（ｂ）はβが１．６６６７の場合を示す図である。図１４（ａ）及び１４（ｂ）において、横軸は補償係数参照テーブル４２１に記憶されるβ進デジタル信号の桁数を示し、縦軸はＳＮ比の改善の程度を示す。図１４（ａ）及び１４（ｂ）において、十字で示されるプロットは、しきい値の変動を考慮せずに演算した場合を示す。また、丸で示されるプロットは１％のしきい値のばらつきを考慮して演算した場合を示し、四角で示されるプロットは５％のしきい値のばらつきを考慮して演算した場合を示す。

図１４から、β進デジタル信号のＬＳＢから５桁で打ち切った５桁のβ進デジタル信号を使用して補償係数θを演算することにより、１０桁のβ進デジタル信号を使用して補償係数θを演算する場合の半分程度のＳＮ比の改善がみられることが理解される。本発明の発明者は、β進デジタル信号のＬＳＢから４桁、５桁、６桁、７桁、又は８桁程度のデータを使用して補償係数θを演算することで、十分な精度で補償係数θを演算することができることを見出した。

補償係数参照テーブル４２１は、Ｌ桁のβ進デジタル信号のデータと補償係数θとの関係を記憶せずに、ＬＳＢからＭ桁のデータと補償係数θとの関係を記憶することにより、補償係数参照テーブル４２１を格納する記憶領域が莫大な大きさになることを防止する。例えば、β進デジタル信号の桁数Ｌが１５桁である場合、全てのデータに対応する補償係数θを記憶する場合、２¹⁵、すなわち３２７６８個のデータに対応する補償係数θを記憶することになる。一方、桁数Ｌが１５であるβ進デジタル信号のＬＳＢから５桁のデータに対応する補償係数θを記憶する場合、２⁵、すなわち３２個のデータに対応する補償係数θを記憶することになり、記憶領域を大幅に削減することが可能になる。

補償係数参照テーブル４２１に格納する補償係数の計算方法には、図９に示された第１実施形態の補償係数演算方式と同じ方式を用いることができる。また、図１１に示された第２実施形態の補償係数演算方式を用いることができる。

図１５は、第４実施形態に係るサイクリック型ＡＤ変換器の回路ブロック図である。

サイクリック型ＡＤ変換器４は、補償係数演算部４０の代わりに補償係数演算部４３が配置されることがサイクリック型ＡＤ変換器１と相違する。補償係数演算部４３は、β進デジタル信号のデータのセグメントの位置に応じた補償係数θの遷移を示すセグメント遷移オートマトン４３１を有することが補償係数演算部４０と相違する。

セグメント遷移オートマトン４３１は、Ｌ桁のβ進デジタル信号のＭＳＢから順次ＬＳＢまでデータが「０」又は「１」であるかを判定して、判定結果に応じて補償係数θを順次遷移させる。本発明の発明者は、Ｌ桁のβ進デジタル信号のＬＳＢのセグメントの数はたかだか２Ｌ個であることを見出した。また、本発明の発明者は、ＭＳＢから順にビットのデータが「０」又は「１」であるかを判定していくことにより、２Ｌ個のセグメントを順次選択していくことが可能であることを見出した。本発明の発明者は、これらの知見に基づいてセグメントの中心値に相当する補償係数θをビットのデータの値を判定することにより順次選択していく補償係数演算部を見出した。

図１６は、セグメント遷移オートマトン４３１が使用するテーブルの一例を示す図である。図１６に示すテーブルは、ＭＳＢからＬＳＢまでのビットごとのデータに応じて遷移する補償係数の間の遷移関係を示す。

まず、セグメント遷移オートマトン４３１は、β進デジタル信号のＭＳＢが「０」又は１の何れかであるかを判定する。セグメント遷移オートマトン４３１は、β進デジタル信号のＭＳＢが「０」であると判定したとき、アドレス１を補償係数θのアドレスとして選択する。また、セグメント遷移オートマトン４３１は、β進デジタル信号のＭＳＢが「１」であると判定したとき、アドレス２を補償係数θのアドレスとして選択する。

次いで、セグメント遷移オートマトン４３１は、Ｌ桁のβ進デジタル信号のＭＳＢの１ビット下位のビットが「０」又は１の何れかであるかを判定する。ＭＳＢが「０」であると判定していた場合、セグメント遷移オートマトン４３１は、ＭＳＢの１ビット下位のビットが「０」であると判定したとき、アドレス１を補償係数θのアドレスとして選択する。また、ＭＳＢが「０」であると判定していた場合に、セグメント遷移オートマトン４３１は、ＭＳＢの１ビット下位のビットが「１」であると判定したとき、アドレス３を補償係数θのアドレスとして選択する。一方、ＭＳＢが「１」であると判定していた場合、セグメント遷移オートマトン４３１は、ＭＳＢの１ビット下位のビットが「０」であると判定したとき、アドレス４を補償係数θのアドレスとして選択する。また、ＭＳＢが「１」であると判定していた場合に、セグメント遷移オートマトン４３１は、ＭＳＢの１ビット下位のビットが「１」であると判定したとき、アドレス２を補償係数θのアドレスとして選択する。

以降、セグメント遷移オートマトン４３１は、判定するビットを１ビットずつ下位にずらしながらＬ桁のβ進デジタル信号のＬＳＢまで補償係数θのアドレスを順次選択する。そして、Ｌ桁のβ進デジタル信号のＬＳＢの判定で選択されたアドレスに対応する補償係数θをＬ桁のβ進デジタル信号の打ち切り誤差を補償する補償値を演算するときに使用する補償係数θとして使用する。

サイクリック型ＡＤ変換器４は、β進デジタル信号のＭＳＢから順にビットのデータを判定し、判定結果に基づいて２Ｌ個の補償係数θ間を遷移させることにより、β進デジタル信号に応じた補償係数θを決定する。サイクリック型ＡＤ変換器４では、セグメント遷移オートマトン４３１が２Ｌ個の補償係数θを使用して補償係数θを決定するので、セグメント遷移オートマトン４３１が有するテーブルの大きさは２Ｌ×３ワードの記憶容量と非常に小さくすることが可能になる。

サイクリック型ＡＤ変換器１〜４では、入力アナログ信号を変換した結果であるＬ桁のβ進デジタル信号に対応するセグメントの最小値Ｘ_L ^min及び最大値Ｘ_L ^maxから演算される補償係数θを使用して、β進デジタル信号のＬ桁での打切り誤差を補償するので、入力アナログ信号を変換した結果に依存しない補償係数を用いる従来の方法に比較して、打ち切り誤差をより精度高く補償することができる。

サイクリック型ＡＤ変換器２では、しきい値Ｖ_thからのばらつきδを考慮して補償係数θを演算するので、しきい値Ｖ_thのばらつきが予測可能な場合には、打ち切り誤差をより精度高く補償することができる。

本明細書では、サイクリック型ＡＤ変換器１〜４を例に説明したが、本発明に係るＡＤ変換器はサイクリック型に限定されるものではない。本発明に係るＡＤ変換器は、パイプライン型等の他のβ進ＡＤ変換器に対しても実現可能である。

また、サイクリック型ＡＤ変換器１〜４は、補償係数演算部４０〜４３は、β推定部３０が推定したβの値を使用して、補償係数θを演算しているが、βの値は外部から取得してもよく、記憶された所定の値をβの値として使用してもよい。

サイクリック型ＡＤ変換器３では、Ｌ桁のβ進デジタル信号の補償係数θを演算するときに、Ｌ桁よりも小さいＭ桁のβ進デジタル信号と補償係数θとの関係を示すテーブルを使用するので、テーブルを記憶する記憶領域を大幅に削減することができる。

サイクリック型ＡＤ変換器４では、セグメント遷移オートマトン４３１が２Ｌ個の補償係数θを使用して補償係数θを決定するので、セグメント遷移オートマトン４３１が有するテーブルの大きさは２Ｌ×３ワードの記憶容量と非常に小さくすることが可能になる。

セグメント遷移オートマトン４３１に格納する補償係数の計算方法には、図９に示された第１実施形態の補償係数演算方式と同じ方式を用いることができる。また、図１１に示された第２実施形態の補償係数演算方式を用いることができる。

以上、本発明に係るＡＤ変換器について説明したが、好ましい態様を示す。
〔態様１〕
１よりも大きく２よりも小さい値であるβをパラメータとして使用して、入力されるアナログ入力信号を２進デジタル信号に変換するサイクリック型のアナログデジタル変換器であって、
入力される第１アナログ信号の大きさとしきい値とを比較して該比較結果を示すデジタル値を出力する比較部と、前記第１アナログ信号をβ倍に増幅すると共に前記比較部の比較結果に応じた第２アナログ信号を出力する乗算型デジタルアナログ変換部とを備えるデジタル近似部と、
最上位ビットを演算するときは前記アナログ入力信号を前記第１アナログ信号として出力し、かつ最上位ビットを演算するとき以外は前記第２アナログ信号を前記第１アナログ信号として出力するマルチプレクサと、
前記比較部が出力する前記デジタル値から生成されるβ進デジタル信号を使用して、前記アナログ入力信号を前記β進デジタル信号に変換するときに生じる打ち切り誤差を補償するために使用される補償係数を演算する補償係数演算部と、
前記β進デジタル信号と、前記補償係数演算部が演算した補償係数とを使用して、２進デジタル信号を生成し出力するβ進−２進変換部と、
を有することを特徴とするアナログデジタル変換器。
〔態様２〕
１よりも大きく２よりも小さい値であるβをパラメータとして使用して、入力されるアナログ入力信号を２進デジタル信号に変換するサイクリック型のアナログデジタル変換方法であって、
入力される第１アナログ信号の大きさとしきい値とを比較して該比較結果を示すデジタル値を出力し、
前記第１アナログ信号をβ倍に増幅すると共に前記比較結果に応じた第２アナログ信号を出力し、
最上位ビットを演算するときは前記アナログ入力信号を前記第１アナログ信号として出力し、かつ最上位ビットを演算するとき以外は前記第２アナログ信号を前記第１アナログ信号として出力し、
前記デジタル値から生成されるβ進デジタル信号を使用して、前記アナログ入力信号を前記β進デジタル信号に変換するときに生じる打ち切り誤差を補償するために使用される補償係数を演算し、
前記β進デジタル信号と、前記補償係数とを使用して、２進デジタル信号を生成し出力する方法であって、
前記補償係数は、前記β進デジタル信号に変換される前記アナログ入力信号の範囲のβ変換による写像の中央値を用いて演算される、ことを特徴とするアナログデジタル変換方法。

１〜４ サイクリック型ＡＤ変換器
１０ デジタル近似部
１２ サンプル・ホールド部
１３ 比較部
１４ ＭＤＡＣ部
２０、２２ マルチプレクサ
３０ β推定部
４０〜４３ 補償係数演算部
５０ β進−２進変換部

Claims (7)

1. １よりも大きく２よりも小さい値であるβをパラメータとして使用して、入力されるアナログ入力信号を２進デジタル信号に変換するアナログデジタル変換器であって、
   入力される前記アナログ入力信号又はアナログ残差信号の大きさとしきい値とを比較して該比較結果を示すデジタル値を出力する比較部と、入力される前記アナログ入力信号又は前記アナログ残差信号をβ倍に増幅すると共に前記比較部の比較結果に応じたアナログ残差信号を出力する乗算型デジタルアナログ変換部とを備えるデジタル近似部と、
   前記比較部が出力する前記デジタル値から生成されるβ進デジタル信号を使用して、前記アナログ入力信号を前記β進デジタル信号に変換するときに生じる打ち切り誤差を補償するために使用される補償係数を演算する補償係数演算部と、
   前記β進デジタル信号と、前記補償係数演算部が演算した補償係数とを使用して、２進デジタル信号を生成し出力するβ進−２進変換部と、
   を有することを特徴とするアナログデジタル変換器。
2. 前記補償係数は、前記β進デジタル信号から求められる、前記アナログ入力信号がβ変換によって写像される範囲を使用して演算される、請求項１に記載のアナログデジタル変換器。
3. 前記補償係数は、前記β進デジタル信号に変換される前記アナログ入力信号がβ変換により写像される区間の中央値として演算される、請求項２に記載のアナログデジタル変換器。
4. 前記補償係数は、前記しきい値のばらつきを表す係数を更に使用して演算される、請求項２又は３に記載のアナログデジタル変換器。
5. 前記β進デジタル信号の桁数は、Ｌ桁であり、
   前記補償係数演算部は、最下位ビットから前記Ｌ桁よりも小さいＭ桁のβ進デジタル信号と、前記Ｍ桁のβ進デジタル信号に変換される前記アナログ入力信号の範囲を使用して演算される補償係数との関係を示すテーブルを記憶し、
   前記補償係数演算部は、前記記憶されたテーブルを使用して、前記補償係数を演算する、請求項１〜４の何れか一項に記載のアナログデジタル変換器。
6. 前記補償係数演算部は、最上位ビットから最下位ビットまでのビットごとのデータに応じて遷移する前記補償係数の間の遷移関係を使用して、前記補償係数を演算する、請求項１〜４の何れか一項に記載のアナログデジタル変換器。
7. １よりも大きく２よりも小さい値であるβをパラメータとして使用して、入力されるアナログ入力信号を２進デジタル信号に変換するアナログデジタル変換方法であって、
   入力される前記アナログ入力信号又はアナログ残差信号の大きさとしきい値とを比較して該比較結果を示すデジタル値を出力し、
   入力される前記アナログ入力信号又は前記アナログ残差信号をβ倍に増幅すると共に前記比較結果に応じたアナログ残差信号を出力し、
   前記デジタル値から生成されるβ進デジタル信号を使用して、前記アナログ入力信号を前記β進デジタル信号に変換するときに生じる打ち切り誤差を補償するために使用される補償係数を演算し、
   前記β進デジタル信号と、前記補償係数とを使用して、２進デジタル信号を生成し出力する方法であって、
   前記補償係数は、前記β進デジタル信号から求められる、前記アナログ入力信号がβ変換によって写像される範囲を使用して演算される、ことを特徴とするアナログデジタル変換方法。

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