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JP2015141920A - Semiconductor device - Google Patents

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JP2015141920A
JP2015141920A JP2014012219A JP2014012219A JP2015141920A JP 2015141920 A JP2015141920 A JP 2015141920A JP 2014012219 A JP2014012219 A JP 2014012219A JP 2014012219 A JP2014012219 A JP 2014012219A JP 2015141920 A JP2015141920 A JP 2015141920A
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雅裕 杉本
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  • Electrodes Of Semiconductors (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide an art to reduce resistance generated when carriers pass a channel.SOLUTION: A semiconductor device 1 comprises: a gate electrode 22; a gate insulation film 23 which covers the gate electrode 22; a base layer 12 which contacts the gate insulation film 23 and in which a channel 30 where carriers pass is formed; a source layer 11 which contacts the gate insulation film 23 and is arranged adjacent to one side of the base layer 12; and a drift layer 13 which contacts the gate insulation film 23 and is arranged adjacent to the other side of the base layer 12. The base layer 12 includes in a part contacting the gate insulation film 23, a first source-side salient 10 which extends along the gate insulation film 23 to the source layer 11 side. In addition, the base layer 12 includes in a part contacting the gate insulation film 23, a first drift-side salient 20 which extends along the gate insulation film 23 to the drift layer 13 side.

Description

本明細書に開示の技術は、ゲート電極を備える半導体装置に関する。   The technology disclosed in this specification relates to a semiconductor device including a gate electrode.

特許文献1には、ゲート電極を備える半導体装置が開示されている。この半導体装置は、ゲート電極と、ゲート電極を収容するトレンチとを備えるMOSFETである。また、この半導体装置は、トレンチの側面に接触する位置に並んで形成されたソース層、ベース層、およびドリフト層を備えている。ソース層の表面にはソース電極が配置されている。ドリフト層の裏面にはドレイン層が配置されており、ドレイン層の裏面にはドレイン電極が配置されている。   Patent Document 1 discloses a semiconductor device including a gate electrode. This semiconductor device is a MOSFET including a gate electrode and a trench that accommodates the gate electrode. In addition, the semiconductor device includes a source layer, a base layer, and a drift layer that are formed side by side in contact with the side surface of the trench. A source electrode is disposed on the surface of the source layer. A drain layer is disposed on the back surface of the drift layer, and a drain electrode is disposed on the back surface of the drain layer.

この半導体装置では、ゲート電極への印加電圧を制御することでトレンチの側面に位置するベース層の表面部にチャネルを形成し、ソース層およびドリフト層を介して、ソース電極およびドレイン電極の間に電流を流す。   In this semiconductor device, a channel is formed in the surface portion of the base layer located on the side surface of the trench by controlling the voltage applied to the gate electrode, and between the source electrode and the drain electrode via the source layer and the drift layer. Apply current.

特開2009−259896号公報JP 2009-259896 A

特許文献1に開示の半導体装置では、キャリア(電子)が、ソース層からベース層に形成されるチャネルに流れ、チャネルからドリフト層に流れる。この半導体装置では、キャリア(電子)がソース層からチャネルに流れる部分およびチャネルからドリフト層に流れる部分においてキャリア(電子)が通過する領域が狭いので、抵抗が大きくなっている。したがって、抵抗を小さくする技術が求められている。   In the semiconductor device disclosed in Patent Document 1, carriers (electrons) flow from the source layer to the channel formed in the base layer, and flow from the channel to the drift layer. In this semiconductor device, the region through which carriers (electrons) pass in the portion where carriers (electrons) flow from the source layer to the channel and the portion where the carriers (electrons) flow from the channel to the drift layer is narrow, so the resistance is high. Therefore, a technique for reducing the resistance is required.

そこで本明細書は、キャリアがチャネルを通過するときの抵抗を小さくすることができる半導体装置を提供することを目的とする。   Therefore, an object of the present specification is to provide a semiconductor device capable of reducing resistance when carriers pass through a channel.

本明細書に開示する半導体装置は、ゲート電極と、前記ゲート電極を覆うゲート絶縁膜と、を備えている。また、半導体装置は、前記ゲート絶縁膜に接触し、キャリアが通過するチャネルが形成される半導体層と、前記ゲート絶縁膜に接触し、前記半導体層の一方側に隣接して配置されたソース層と、前記ゲート絶縁膜に接触し、前記半導体層の他方側に隣接して配置されたドリフト層と、を備えている。また、前記半導体層は、前記ゲート絶縁膜に接触する部分において、前記ゲート絶縁膜に沿って前記ソース層側に延びる第1ソース側凸部を備えている。   A semiconductor device disclosed in this specification includes a gate electrode and a gate insulating film that covers the gate electrode. The semiconductor device includes a semiconductor layer in contact with the gate insulating film and in which a channel through which carriers pass is formed, and a source layer in contact with the gate insulating film and disposed adjacent to one side of the semiconductor layer And a drift layer disposed in contact with the gate insulating film and adjacent to the other side of the semiconductor layer. In addition, the semiconductor layer includes a first source-side protrusion that extends toward the source layer along the gate insulating film at a portion in contact with the gate insulating film.

このような構成によれば、半導体層が第1ソース側凸部を備えるので、半導体層のチャネルが形成される部分においてソース層と半導体層が面接触する領域が形成される。ソース層からチャネルに流入するキャリア(電子)は、上記の面接触する領域を通過する。これにより、キャリア(電子)がソース層からチャネルに流れるときに面の領域を通過するので、キャリアが通過する領域を広げることができ、抵抗を小さくすることができる。   According to such a configuration, since the semiconductor layer includes the first source-side convex portion, a region where the source layer and the semiconductor layer are in surface contact is formed in a portion where the channel of the semiconductor layer is formed. Carriers (electrons) that flow into the channel from the source layer pass through the above-mentioned surface-contact region. Thus, since carriers (electrons) flow through the surface region when flowing from the source layer to the channel, the region through which carriers pass can be widened, and the resistance can be reduced.

また、上記実施形態において、前記半導体層は、前記ゲート絶縁膜に接触する部分において、前記ゲート絶縁膜に沿って前記ドリフト層側に延びる第1ドリフト側凸部を更に備えていてもよい。   In the above embodiment, the semiconductor layer may further include a first drift side convex portion extending toward the drift layer along the gate insulating film at a portion in contact with the gate insulating film.

このような構成によれば、半導体層が第1ドリフト側凸部を備えるので、半導体層のチャネルが形成される部分においてドリフト層と半導体層が面接触する領域が形成される。チャネルからドリフト層に流れるキャリア(電子)は、上記の面接触する領域を通過する。これにより、上記の第1ソース側凸部と同様に、キャリア(電子)がチャネルからドリフト層に流れるときに、面接触によりキャリアが通過する領域を広げることができ、抵抗を小さくすることができる。   According to such a configuration, since the semiconductor layer includes the first drift side convex portion, a region where the drift layer and the semiconductor layer are in surface contact is formed in a portion where the channel of the semiconductor layer is formed. Carriers (electrons) flowing from the channel to the drift layer pass through the region in contact with the surface. As a result, as in the case of the first source-side convex portion, when carriers (electrons) flow from the channel to the drift layer, a region through which carriers pass due to surface contact can be widened, and resistance can be reduced. .

また、上記実施形態において、前記第1ソース側凸部の幅が50〜100Åであってもよい。   In the embodiment, the first source-side convex portion may have a width of 50 to 100 mm.

また、前記第1ドリフト側凸部の幅が50〜1000Åであってもよい。   The first drift side convex portion may have a width of 50 to 1000 mm.

また、前記ゲート絶縁膜から前記第1ソース側凸部の幅方向全域に反転層が延びていてもよい。   An inversion layer may extend from the gate insulating film to the entire width direction of the first source-side convex portion.

また、前記ゲート絶縁膜から前記第1ドリフト側凸部の幅方向全域に反転層が延びていてもよい。   An inversion layer may extend from the gate insulating film to the entire width direction of the first drift-side convex portion.

また、前記第1ドリフト側凸部の幅は、前記ゲート絶縁膜から反転層が延びる幅より広く、かつ、前記反転層が形成されるときに前記反転層が延びない範囲の前記第1ドリフト側凸部が空乏化されていてもよい。   Further, the width of the first drift side convex portion is wider than the width of the inversion layer extending from the gate insulating film, and the first drift side is within a range where the inversion layer does not extend when the inversion layer is formed. The convex part may be depleted.

また、前記半導体層は、前記第1ソース側凸部から離間した位置において、前記ソース層側に延びる第2ソース側凸部を更に備えていてもよい。   The semiconductor layer may further include a second source-side convex portion extending toward the source layer at a position spaced from the first source-side convex portion.

また、前記第1ソース側凸部から前記第2ソース側凸部までの距離が、前記第1ソース側凸部の長さより長くてもよい。   In addition, a distance from the first source side convex portion to the second source side convex portion may be longer than a length of the first source side convex portion.

また、前記半導体層は、前記第1ドリフト側凸部から離間した位置において、前記ドリフト層側に延びる第2ドリフト側凸部を更に備えていてもよい。   The semiconductor layer may further include a second drift side convex portion extending toward the drift layer at a position spaced from the first drift side convex portion.

また、前記第1ドリフト側凸部から前記第2ドリフト側凸部までの距離が、前記第2ドリフト側凸部の長さより長くてもよい。   The distance from the first drift side convex portion to the second drift side convex portion may be longer than the length of the second drift side convex portion.

実施形態に係る半導体装置の断面図である。It is sectional drawing of the semiconductor device which concerns on embodiment. 実施形態に係る半導体装置の要部を拡大して示す断面図である。It is sectional drawing which expands and shows the principal part of the semiconductor device which concerns on embodiment. 他の実施形態に係る半導体装置の断面図である。It is sectional drawing of the semiconductor device which concerns on other embodiment. 他の実施形態に係る半導体装置の要部を拡大して示す断面図である。It is sectional drawing which expands and shows the principal part of the semiconductor device which concerns on other embodiment.

以下、実施形態について添付図面を参照して説明する。図1に示すように、実施形態に係る半導体装置1は、半導体基板3と、トレンチゲート2とを備えるトレンチゲート型の半導体装置である。本実施形態では、半導体装置1として縦型のMOSFET(Metal Oxide Semiconductor Field Effect Transistor)を例示している。MOSFETは、例えば自動車のモータ等の各種電気機器の電力制御等のスイッチング素子に用いられる。図1にはMOSFETの単位構造が示されているが、実際にはこの単位構造が横方向に繰返し形成されている。   Hereinafter, embodiments will be described with reference to the accompanying drawings. As shown in FIG. 1, the semiconductor device 1 according to the embodiment is a trench gate type semiconductor device including a semiconductor substrate 3 and a trench gate 2. In the present embodiment, a vertical MOSFET (Metal Oxide Semiconductor Field Effect Transistor) is illustrated as the semiconductor device 1. The MOSFET is used for a switching element for power control of various electric devices such as an automobile motor. FIG. 1 shows a unit structure of a MOSFET, but actually this unit structure is repeatedly formed in the horizontal direction.

半導体基板3としては、シリコン(Si)や炭化ケイ素(SiC)に不純物を注入したものを例示できる。半導体基板3は、n型のドレイン層14と、ドレイン層14の上に形成されたn型のドリフト層13と、ドリフト層13の上に形成されたp型のベース層12と、ベース層12の上に形成されたn型のソース層11と、ベース層12の上に形成されたp型のコンタクト層15とを備えている。半導体基板3の裏面には裏面電極6が配置されており、半導体基板3の表面には表面電極5が配置されている。   Examples of the semiconductor substrate 3 include silicon (Si) or silicon carbide (SiC) in which impurities are implanted. The semiconductor substrate 3 includes an n-type drain layer 14, an n-type drift layer 13 formed on the drain layer 14, a p-type base layer 12 formed on the drift layer 13, and a base layer 12. An n-type source layer 11 formed on the base layer 12 and a p-type contact layer 15 formed on the base layer 12 are provided. A back electrode 6 is disposed on the back surface of the semiconductor substrate 3, and a front electrode 5 is disposed on the surface of the semiconductor substrate 3.

半導体基板3にはトレンチ21が形成されている。トレンチ21は、半導体基板3の表面から深さ方向(z方向)に延び、ソース層11およびベース層12を貫通してドリフト層13の内部まで延びている。トレンチ21の内部には、ゲート絶縁膜23を介してゲート電極22が配置されている。トレンチ21の内面(側面及び底面)はゲート絶縁膜23によって被覆されている。ゲート絶縁膜23の内側にゲート電極22が充填されている。ゲート電極22の表面には層間絶縁膜24が配置されている。層間絶縁膜24は、ゲート電極22と表面電極5の間に形成されている。トレンチ21、ゲート絶縁膜23およびゲート電極22によりトレンチゲート2が構成されている。ゲート絶縁膜23および層間絶縁膜24は、例えばSiOから形成されている。ゲート電極22は、例えばアルミニウムやポリシリコンから形成されている。また、ゲート絶縁膜23は、ゲート電極22の表面(側面および底面)に接触しており、ゲート電極22を覆っている。ゲート絶縁膜23は、ゲート電極22に沿って深さ方向(z方向)に延びている。 A trench 21 is formed in the semiconductor substrate 3. The trench 21 extends in the depth direction (z direction) from the surface of the semiconductor substrate 3 and extends through the source layer 11 and the base layer 12 to the inside of the drift layer 13. A gate electrode 22 is disposed inside the trench 21 via a gate insulating film 23. The inner surface (side surface and bottom surface) of the trench 21 is covered with a gate insulating film 23. A gate electrode 22 is filled inside the gate insulating film 23. An interlayer insulating film 24 is disposed on the surface of the gate electrode 22. The interlayer insulating film 24 is formed between the gate electrode 22 and the surface electrode 5. A trench gate 2 is constituted by the trench 21, the gate insulating film 23 and the gate electrode 22. The gate insulating film 23 and the interlayer insulating film 24 are made of, for example, SiO 2 . The gate electrode 22 is made of, for example, aluminum or polysilicon. The gate insulating film 23 is in contact with the surface (side surface and bottom surface) of the gate electrode 22 and covers the gate electrode 22. The gate insulating film 23 extends in the depth direction (z direction) along the gate electrode 22.

ドレイン層14は、半導体基板3の裏面に露出しており、裏面電極6に接触している。ドレイン層14の不純物濃度はドリフト層13の不純物濃度より高い。コンタクト層15は半導体基板3の表面に露出しており、表面電極5に接触している。コンタクト層15の不純物濃度はベース層12の不純物濃度より高い。   The drain layer 14 is exposed on the back surface of the semiconductor substrate 3 and is in contact with the back electrode 6. The impurity concentration of the drain layer 14 is higher than the impurity concentration of the drift layer 13. The contact layer 15 is exposed on the surface of the semiconductor substrate 3 and is in contact with the surface electrode 5. The impurity concentration of the contact layer 15 is higher than the impurity concentration of the base layer 12.

ソース層11、ベース層12、およびドリフト層13は、ゲート絶縁膜23に沿って縦方向(z方向)に並んで形成されている。   The source layer 11, the base layer 12, and the drift layer 13 are formed side by side in the vertical direction (z direction) along the gate insulating film 23.

ソース層11は半導体基板3の表面に露出しており、表面電極5に接触している。ソース層11からキャリア(電子)が流れる。ソース層11は、ベース層12の一方側(上側)に隣接して配置されており、ベース層12に接触している。また、ソース層11は、ゲート絶縁膜23に接触している。   The source layer 11 is exposed on the surface of the semiconductor substrate 3 and is in contact with the surface electrode 5. Carriers (electrons) flow from the source layer 11. The source layer 11 is disposed adjacent to one side (upper side) of the base layer 12 and is in contact with the base layer 12. The source layer 11 is in contact with the gate insulating film 23.

ドリフト層13はトレンチゲート2の周囲に形成されている。ドリフト層13は、ベース層12の他方側(下側)に隣接して配置されており、ベース層12に接触している。また、ドリフト層13は、ゲート絶縁膜23に接触している。   The drift layer 13 is formed around the trench gate 2. The drift layer 13 is disposed adjacent to the other side (lower side) of the base layer 12 and is in contact with the base layer 12. The drift layer 13 is in contact with the gate insulating film 23.

ベース層12はソース層11とドリフト層13を分離している。ベース層12はトレンチゲート2の周囲に形成されている。ベース層12は、ゲート絶縁膜23に接触している。図2に示すように、ベース層12は、ゲート絶縁膜23に接触する部分において、ゲート絶縁膜23に沿ってソース層11側に延びる第1ソース側凸部10と、ゲート絶縁膜23に沿ってドリフト層13側に延びる第1ドリフト側凸部20とを備えている。ゲート電極22にオン電位を印加すると、ベース層12のゲート絶縁膜23に接触する部分にトレンチ21に沿って反転層が形成され、キャリアが通過するチャネル30が形成される。チャネル30は、ソース層11とドリフト層13との間に形成される。研究によれば、ゲート絶縁膜23からベース層12側に延びる反転層の幅は、50〜100Å程度である。すなわち、反転層は、ゲート絶縁膜23から約50〜100Åの範囲に形成される。また、反転層が形成される際には、反転層に隣接する範囲に空乏層が形成される。研究によれば、この空乏層がベース層12内に延びる幅は、ゲート絶縁膜23から100〜200Å程度である。すなわち、空乏層は、ゲート絶縁膜23から約100〜200Åの範囲に形成される。   The base layer 12 separates the source layer 11 and the drift layer 13. The base layer 12 is formed around the trench gate 2. The base layer 12 is in contact with the gate insulating film 23. As shown in FIG. 2, the base layer 12 extends along the gate insulating film 23 and the first source-side convex portion 10 extending toward the source layer 11 along the gate insulating film 23 in a portion in contact with the gate insulating film 23. And a first drift side convex portion 20 extending to the drift layer 13 side. When an on potential is applied to the gate electrode 22, an inversion layer is formed along the trench 21 in a portion of the base layer 12 that contacts the gate insulating film 23, and a channel 30 through which carriers pass is formed. The channel 30 is formed between the source layer 11 and the drift layer 13. According to research, the width of the inversion layer extending from the gate insulating film 23 toward the base layer 12 is about 50 to 100 mm. That is, the inversion layer is formed in the range of about 50 to 100 mm from the gate insulating film 23. Further, when the inversion layer is formed, a depletion layer is formed in a range adjacent to the inversion layer. According to research, the width of the depletion layer extending into the base layer 12 is about 100 to 200 mm from the gate insulating film 23. That is, the depletion layer is formed in the range of about 100 to 200 mm from the gate insulating film 23.

第1ソース側凸部10は、トレンチ21に沿ってベース層12からソース層11側に突出する。第1ソース側凸部10は、ゲート絶縁膜23に接触している。第1ソース側凸部10は、ベース層12から上方に突出し、ソース層11の内部に延びている。第1ソース側凸部10は、図2の紙面奥行方向(y方向)において、ゲート絶縁膜23に沿って直線状に延びている。また、第1ソース側凸部10は、ソース層11に接触しており、ソース層11と接触する部分にソース接触面91が形成されている。ソース接触面91は、x方向においてソース層11と対面している。ソース接触面91の縦方向(z方向)の高さLs(第1ソース側凸部10の長さLs)は、第1ソース側凸部10の横方向(x方向)の幅Hsより大きき。MOSFETがオンする際には、ソース層11から出るキャリア(電子)は、ソース接触面91を通過して、第1ソース側凸部10に流入する。第1ソース側凸部10に流入したキャリア(電子)は、第1ソース側凸部10に形成されるチャネル30を通過する。   The first source-side protrusion 10 protrudes from the base layer 12 toward the source layer 11 along the trench 21. The first source-side convex portion 10 is in contact with the gate insulating film 23. The first source-side convex portion 10 protrudes upward from the base layer 12 and extends into the source layer 11. The first source side convex portion 10 extends linearly along the gate insulating film 23 in the depth direction (y direction) of FIG. The first source-side convex portion 10 is in contact with the source layer 11, and a source contact surface 91 is formed at a portion in contact with the source layer 11. The source contact surface 91 faces the source layer 11 in the x direction. A height Ls of the source contact surface 91 in the vertical direction (z direction) (the length Ls of the first source side convex portion 10) is larger than a width Hs of the first source side convex portion 10 in the horizontal direction (x direction). . When the MOSFET is turned on, carriers (electrons) emitted from the source layer 11 pass through the source contact surface 91 and flow into the first source-side convex portion 10. The carriers (electrons) that have flowed into the first source side convex portion 10 pass through the channel 30 formed in the first source side convex portion 10.

第1ソース側凸部10の横方向(x方向)の幅Hsは、ベース層12に形成される反転層の幅との関係において設定されることが好ましい。言い換えると、第1ソース型凸部10の幅Hsは、ベース層12に反転層が形成される場合に、ゲート絶縁膜23から第1ソース型凸部10の幅方向の全域に反転層が延びるように設定されていることが好ましい。上記の通り、ゲート絶縁膜23からベース層12側に延びる反転層の幅は、50〜100Å程度である。したがって、第1ソース側凸部10の幅Hsは50〜100Åであることが好ましい。   The width Hs in the horizontal direction (x direction) of the first source-side convex portion 10 is preferably set in relation to the width of the inversion layer formed in the base layer 12. In other words, when the inversion layer is formed on the base layer 12, the width Hs of the first source type convex portion 10 extends from the gate insulating film 23 to the entire area in the width direction of the first source type convex portion 10. It is preferable that they are set as follows. As described above, the width of the inversion layer extending from the gate insulating film 23 toward the base layer 12 is about 50 to 100 mm. Therefore, the width Hs of the first source side convex portion 10 is preferably 50 to 100 mm.

第1ドリフト側凸部20は、トレンチ21に沿ってベース層12からドリフト層13側に突出する。第1ドリフト側凸部20は、ゲート絶縁膜23に接触している。第1ドリフト側凸部20は、ベース層12から下方に突出し、ドリフト層13の内部に延びている。第1ドリフト側凸部20は、図2の紙面奥行方向(y方向)において、ゲート絶縁膜23に沿って直線状に延びている。また、第1ドリフト側凸部20は、ドリフト層13に接触しており、ドリフト層13と接触する部分にドリフト接触面92が形成されている。ドリフト接触面92は、x方向においてドリフト層13と対面している。ドリフト接触面92の縦方向(z方向)の高さLd(第1ドリフト側凸部20の長さLd)は、第1ドリフト側凸部20の横方向(x方向)の幅Hdより大きき。MOSFETがオンする際には、ベース層12内のチャネル30を通過したキャリア(電子)は、ドリフト接触面92を通過して、ドリフト層13に流入する。   The first drift side protrusion 20 protrudes from the base layer 12 toward the drift layer 13 along the trench 21. The first drift side convex portion 20 is in contact with the gate insulating film 23. The first drift side convex portion 20 protrudes downward from the base layer 12 and extends into the drift layer 13. The first drift side convex portion 20 extends linearly along the gate insulating film 23 in the depth direction (y direction) of FIG. The first drift side convex portion 20 is in contact with the drift layer 13, and a drift contact surface 92 is formed at a portion in contact with the drift layer 13. The drift contact surface 92 faces the drift layer 13 in the x direction. The height Ld in the vertical direction (z direction) of the drift contact surface 92 (the length Ld of the first drift side convex portion 20) is larger than the width Hd in the lateral direction (x direction) of the first drift side convex portion 20. . When the MOSFET is turned on, carriers (electrons) that have passed through the channel 30 in the base layer 12 pass through the drift contact surface 92 and flow into the drift layer 13.

第1ドリフト側凸部20の横方向(x方向)の幅Hdは、ベース層12に形成される反転層の幅との関係において設定されることが好ましい。言い換えると、第1ドリフト側凸部20の幅Hdは、ベース層12に反転層が形成される場合に、ゲート絶縁膜23から第1ドリフト側凸部20の幅方向の全域に反転層が延びるように設定されていることが好ましい。上記の通り、ゲート絶縁膜23からベース層12側に延びる反転層の幅は、50〜100Å程度である。したがって、第1ドリフト側凸部20の幅Hdは50〜100Åであることが好ましい。   The width Hd in the lateral direction (x direction) of the first drift side convex portion 20 is preferably set in relation to the width of the inversion layer formed in the base layer 12. In other words, when the inversion layer is formed on the base layer 12, the width Hd of the first drift side protrusion 20 extends from the gate insulating film 23 to the entire region in the width direction of the first drift side protrusion 20. It is preferable that they are set as follows. As described above, the width of the inversion layer extending from the gate insulating film 23 toward the base layer 12 is about 50 to 100 mm. Therefore, the width Hd of the first drift side convex portion 20 is preferably 50 to 100 mm.

あるいは、第1ドリフト側凸部20の横方向(x方向)の幅Hdは、ゲート絶縁膜23から反転層が延びる幅より広く、かつ、反転層が形成されるときに反転層が延びない範囲の第1ドリフト側凸部20が空乏化される幅であってもよい。すなわち、幅Hdは、第1ドリフト側凸部20に反転層が形成された場合に、その反転層が形成されていない部分全体に空乏層が広がるように設定されていてもよい。上記の通り、反転層の幅は50〜100Å程度であり、空乏層が延びる範囲はゲート絶縁膜23から100〜1000Åの範囲である。したがって、第1ドリフト側凸部20の幅Hdは、50〜1000Åであってもよい。ソース層11とドリフト層13の電位の違いから、第1ソース側凸部10の幅と第1ドリフト側凸部20の幅が異なっていてもよい。   Alternatively, the width Hd in the lateral direction (x direction) of the first drift-side convex portion 20 is wider than the width in which the inversion layer extends from the gate insulating film 23, and the range in which the inversion layer does not extend when the inversion layer is formed. The width | variety by which the 1st drift side convex part 20 of this is depleted may be sufficient. That is, when the inversion layer is formed on the first drift side convex portion 20, the width Hd may be set so that the depletion layer extends over the entire portion where the inversion layer is not formed. As described above, the width of the inversion layer is about 50 to 100 mm, and the range in which the depletion layer extends is from 100 to 1000 mm from the gate insulating film 23. Therefore, the width Hd of the first drift side convex portion 20 may be 50 to 1000 mm. Due to the difference in potential between the source layer 11 and the drift layer 13, the width of the first source side convex portion 10 and the width of the first drift side convex portion 20 may be different.

裏面電極6及び表面電極5は、例えば銅やアルミニウム等の金属から形成されており、ドレイン層14とソース層11の間に電圧を印加することができる。   The back electrode 6 and the front electrode 5 are made of a metal such as copper or aluminum, and a voltage can be applied between the drain layer 14 and the source layer 11.

次に、上記の構成を備える半導体装置1の動作について説明する。上記の半導体装置1では、裏面電極6と表面電極5の間に順方向の電圧を印加すると共に、ゲート電極22にゲート電圧を印加する。そうすると、ゲート電圧により、ベース層12のゲート絶縁膜23に接触する部分に反転層が形成され、キャリア(電子)が通過するチャネル30が形成される。チャネル30は、ソース層11とドリフト層13の間に形成され、トレンチ21の側面に沿って延びる。また、順方向の電圧によりソース層11から供給されたキャリア(電子)は、ベース層12に形成されたチャネル30を通過してドリフト層13に流れる。ドリフト層13に流れたキャリア(電子)は、ドリフト層13を縦方向(深さ方向)に流れ、ドレイン層14に向かって流れる。これにより、半導体装置1のオン時には、ドレイン層14からソース層11に電流が流れる。   Next, the operation of the semiconductor device 1 having the above configuration will be described. In the semiconductor device 1, a forward voltage is applied between the back electrode 6 and the front electrode 5, and a gate voltage is applied to the gate electrode 22. Then, an inversion layer is formed in a portion of the base layer 12 that contacts the gate insulating film 23 by the gate voltage, and a channel 30 through which carriers (electrons) pass is formed. The channel 30 is formed between the source layer 11 and the drift layer 13 and extends along the side surface of the trench 21. Further, carriers (electrons) supplied from the source layer 11 by the forward voltage flow through the channel 30 formed in the base layer 12 and flow to the drift layer 13. Carriers (electrons) that have flowed to the drift layer 13 flow in the drift layer 13 in the vertical direction (depth direction) and flow toward the drain layer 14. Thereby, a current flows from the drain layer 14 to the source layer 11 when the semiconductor device 1 is turned on.

上記実施形態に係る半導体装置1によれば、ベース層12が第1ソース側凸部10を備えるので、第1ソース側凸部10の側面(ソース接触面91)がソース層11と接触する。したがって、ソース層11からチャネル30に流れるキャリア(電子)は、ソース接触面91を通過する。これにより、ソース層11からチャネル30に流れる際にキャリア(電子)が通過できる領域が広くなる。さらに、上記の実施形態では、第1ソース側凸部10の幅Hsが、第1ソース側凸部10の全体に反転層が広がるように設定されている。したがって、図2に示すように反転層がソース接触面91まで広がり、ソース接触面91を通過してチャネル30にキャリア(電子)がより流入し易くなっている。したがって、この領域の抵抗を小さくすることが実現されている。また、ベース層12が第1ドリフト側凸部20を備えるので、第1ドリフト側凸部20の側面(ドリフト接触面92)がドリフト層13と接触する。したがって、チャネル30からドリフト層13に流れるキャリア(電子)は、ドリフト接触面92を通過する。これにより、チャネル30からドリフト層13に流れる際にキャリア(電子)が通過できる領域が広いので、抵抗を小さくすることができる。なお、第1ドリフト側凸部20に反転層が形成されるときに反転層が延びない範囲の第1ドリフト側凸部20が空乏化されていても、第1ドリフト側凸部20とドリフト層13との電位差が比較的高いので、キャリア(電子)が第1ドリフト側凸部20からドリフト層13へ流れる。また、ベース層12に形成されるチャネル30が短くならなので、チャネル部でパンチスルーする電圧が低下することはない。よって、チャネル部の耐圧を低下させることはない。   According to the semiconductor device 1 according to the above embodiment, since the base layer 12 includes the first source side convex portion 10, the side surface (source contact surface 91) of the first source side convex portion 10 is in contact with the source layer 11. Therefore, carriers (electrons) flowing from the source layer 11 to the channel 30 pass through the source contact surface 91. Thereby, a region through which carriers (electrons) can pass when flowing from the source layer 11 to the channel 30 is widened. Furthermore, in the above-described embodiment, the width Hs of the first source side convex portion 10 is set so that the inversion layer spreads over the entire first source side convex portion 10. Therefore, as shown in FIG. 2, the inversion layer extends to the source contact surface 91, and it is easier for carriers (electrons) to flow into the channel 30 through the source contact surface 91. Therefore, it has been realized to reduce the resistance in this region. Further, since the base layer 12 includes the first drift side convex portion 20, the side surface (drift contact surface 92) of the first drift side convex portion 20 is in contact with the drift layer 13. Therefore, carriers (electrons) flowing from the channel 30 to the drift layer 13 pass through the drift contact surface 92. As a result, since the region through which carriers (electrons) can pass when flowing from the channel 30 to the drift layer 13 is wide, the resistance can be reduced. Even if the first drift side convex portion 20 in the range where the inversion layer does not extend when the inversion layer is formed on the first drift side convex portion 20, the first drift side convex portion 20 and the drift layer are depleted. 13 is relatively high, carriers (electrons) flow from the first drift side convex portion 20 to the drift layer 13. Further, since the channel 30 formed in the base layer 12 is shortened, the voltage for punch-through in the channel portion does not decrease. Therefore, the breakdown voltage of the channel portion is not reduced.

以上、一実施形態について説明したが、具体的な態様は上記実施形態に限定されるものではない。例えば、他の実施形態に係る半導体装置1では、図3および図4に示すように、ベース層12が、ソース層11側に延びる第2ソース側凸部60およびドリフト層13側に延びる第2ドリフト側凸部70を更に備えていてもよい。図3又は図4において、図1又は図2と同様の構成については同一の符号を付して説明を省略する。   As mentioned above, although one embodiment was described, a specific mode is not limited to the above-mentioned embodiment. For example, in the semiconductor device 1 according to another embodiment, as illustrated in FIGS. 3 and 4, the base layer 12 has the second source-side protrusion 60 extending toward the source layer 11 and the second layer extending toward the drift layer 13. The drift side convex part 70 may be further provided. In FIG. 3 or FIG. 4, the same components as those in FIG. 1 or FIG.

図3および図4に示すように、第2ソース側凸部60は、ベース層12から上方に突出し、ソース層11の内部に延びている。第2ソース側凸部60は、ソース層11に接触している。第2ソース側凸部60は、第1ソース側凸部10から離間した位置に形成されている。第1ソース側凸部10と第2ソース側凸部60との間には隙間96が形成されている。隙間96にはソース層11が形成されている。   As shown in FIGS. 3 and 4, the second source-side convex portion 60 protrudes upward from the base layer 12 and extends into the source layer 11. The second source-side convex portion 60 is in contact with the source layer 11. The second source side convex portion 60 is formed at a position separated from the first source side convex portion 10. A gap 96 is formed between the first source side convex portion 10 and the second source side convex portion 60. The source layer 11 is formed in the gap 96.

第1ソース側凸部10から第2ソース側凸部60までの距離Wsは、第1ソース側凸部10の長さLsより長い(Ws>Ls)。第1ソース側凸部10の長さLsは、ソース接触面91の高さに相当し、第1ソース側凸部10が形成されていない部分におけるベース層12の上端から第1ソース側凸部10の上端までを深さ方向(z方向)に測定している。第1ソース側凸部10から第2ソース側凸部60までの距離Wsは、隙間96の長さに相当し、第1ソース側凸部10の端部から第2ソース側凸部60の端部までを横方向(x方向)に測定している。   The distance Ws from the first source side convex portion 10 to the second source side convex portion 60 is longer than the length Ls of the first source side convex portion 10 (Ws> Ls). The length Ls of the first source side convex portion 10 corresponds to the height of the source contact surface 91, and the first source side convex portion from the upper end of the base layer 12 in the portion where the first source side convex portion 10 is not formed. Up to the upper end of 10 is measured in the depth direction (z direction). The distance Ws from the first source side convex portion 10 to the second source side convex portion 60 corresponds to the length of the gap 96, and the end of the first source side convex portion 10 to the end of the second source side convex portion 60. Up to the part is measured in the horizontal direction (x direction).

第2ドリフト側凸部70は、ベース層12から下方に突出し、ドリフト層13の内部に延びている。第2ドリフト側凸部70は、ドリフト層13に接触している。第2ドリフト側凸部70は、第1ドリフト側凸部20から離間した位置に形成されている。第1ドリフト側凸部20と第2ドリフト側凸部70との間には隙間97が形成されている。隙間97にはドリフト層13が形成されている。   The second drift side convex portion 70 protrudes downward from the base layer 12 and extends into the drift layer 13. The second drift side convex portion 70 is in contact with the drift layer 13. The second drift side convex portion 70 is formed at a position separated from the first drift side convex portion 20. A gap 97 is formed between the first drift side convex portion 20 and the second drift side convex portion 70. The drift layer 13 is formed in the gap 97.

第1ドリフト側凸部20から第2ドリフト側凸部70までの距離Wdは、第1ドリフト側凸部20の長さLdより長い(Wd>Ld)。第1ドリフト側凸部20の長さLdは、ドリフト接触面92の高さに相当し、第1ドリフト側凸部20が形成されていない部分におけるベース層12の下端から第1ドリフト側凸部20の下端までを深さ方向(z方向)に測定している。第1ドリフト側凸部20から第2ドリフト側凸部70までの距離Wdは、隙間97の長さに相当し、第1ドリフト側凸部20の端部から第2ドリフト側凸部70の端部までを横方向(x方向)に測定している。   The distance Wd from the first drift side convex portion 20 to the second drift side convex portion 70 is longer than the length Ld of the first drift side convex portion 20 (Wd> Ld). The length Ld of the first drift side convex portion 20 corresponds to the height of the drift contact surface 92, and the first drift side convex portion from the lower end of the base layer 12 in the portion where the first drift side convex portion 20 is not formed. Up to the lower end of 20 is measured in the depth direction (z direction). The distance Wd from the first drift side convex portion 20 to the second drift side convex portion 70 corresponds to the length of the gap 97, and the end of the first drift side convex portion 20 to the end of the second drift side convex portion 70. Up to the part is measured in the horizontal direction (x direction).

このような構成によれば、第1ソース側凸部10のソース接触面91の高さに対して、第2ソース側凸部60までの隙間96を広くすることができる。これにより、キャリア(電子)がソース接触面91に流れやすくなり、ソース接触面91を通じてチャネル30にキャリア(電子)が流れやすくなる。よって、抵抗を小さくすることができる。また、同様に、第1ドリフト側凸部20のドリフト接触面92の高さに対して、第2ドリフト側凸部70までの隙間97を広くすることができる。これにより、キャリア(電子)がドリフト接触面92を通じてドリフト層13に流れやすくなり、抵抗を小さくすることができる。また、第2ソース側凸部60おより第2ドリフト側凸部70を備えることにより耐圧を高めることができる。   According to such a configuration, the gap 96 to the second source side convex portion 60 can be widened with respect to the height of the source contact surface 91 of the first source side convex portion 10. As a result, carriers (electrons) easily flow to the source contact surface 91, and carriers (electrons) easily flow to the channel 30 through the source contact surface 91. Therefore, the resistance can be reduced. Similarly, the gap 97 to the second drift side convex portion 70 can be widened with respect to the height of the drift contact surface 92 of the first drift side convex portion 20. Thereby, carriers (electrons) can easily flow through the drift contact surface 92 to the drift layer 13, and the resistance can be reduced. In addition, with the second source side convex portion 60 and the second drift side convex portion 70, the breakdown voltage can be increased.

また、上記実施形態では第1ドリフト側凸部20を備えていたが、これを省略することもできる。   Moreover, in the said embodiment, although the 1st drift side convex part 20 was provided, this can also be abbreviate | omitted.

また、上記実施形態では半導体装置の一例としてMOSFETについて説明したが、この構成に限定されるものではなく、半導体装置の他の例としてはIGBT(Insulated Gate Bipolar Transistor)であってもよい。IGBTにおいても、第1ソース側凸部10、第1ドリフト側凸部20、第2ソース側凸部60および第2ドリフト側凸部70等について上記のMOSFETの場合と同様の構成を用いることができる。   In the above embodiment, the MOSFET has been described as an example of the semiconductor device. However, the present invention is not limited to this configuration, and another example of the semiconductor device may be an IGBT (Insulated Gate Bipolar Transistor). Also in the IGBT, the same configuration as that of the MOSFET described above is used for the first source side convex portion 10, the first drift side convex portion 20, the second source side convex portion 60, the second drift side convex portion 70, and the like. it can.

また、上記実施形態ではトレンチゲート型の半導体装置であったが、この構成に限定されるものではなく、プレーナゲート型の半導体装置であってもよい。   In the above embodiment, the trench gate type semiconductor device is used. However, the present invention is not limited to this configuration, and a planar gate type semiconductor device may be used.

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。   Specific examples of the present invention have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above. The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology exemplified in this specification or the drawings can achieve a plurality of objects at the same time, and has technical usefulness by achieving one of the objects.

1;半導体装置
2;トレンチゲート
3;半導体基板
5;表面電極
6;裏面電極
10;第1ソース側凸部
11;ソース層
12;ベース層
13;ドリフト層
14;ドレイン層
15;コンタクト層
20;第1ドリフト側凸部
21;トレンチ
22;ゲート電極
23;ゲート絶縁膜
24;層間絶縁膜
30;チャネル
60;第2ソース側凸部
70;第2ドリフト側凸部
91;ソース接触面
92;ドリフト接触面
96;隙間
97;隙間
DESCRIPTION OF SYMBOLS 1; Semiconductor device 2; Trench gate 3; Semiconductor substrate 5; Front surface electrode 6; Back surface electrode 10: 1st source side convex part 11; Source layer 12; Base layer 13; Drift layer 14; First drift side convex portion 21; trench 22; gate electrode 23; gate insulating film 24; interlayer insulating film 30; channel 60; second source side convex portion 70; second drift side convex portion 91; Contact surface 96; gap 97; gap

Claims (11)

ゲート電極と、
前記ゲート電極を覆うゲート絶縁膜と、
前記ゲート絶縁膜に接触し、キャリアが通過するチャネルが形成される半導体層と、
前記ゲート絶縁膜に接触し、前記半導体層の一方側に隣接して配置されたソース層と、
前記ゲート絶縁膜に接触し、前記半導体層の他方側に隣接して配置されたドリフト層と、を備え、
前記半導体層は、前記ゲート絶縁膜に接触する部分において、前記ゲート絶縁膜に沿って前記ソース層側に延びる第1ソース側凸部を備える、半導体装置。
A gate electrode;
A gate insulating film covering the gate electrode;
A semiconductor layer in contact with the gate insulating film and having a channel through which carriers pass; and
A source layer in contact with the gate insulating film and disposed adjacent to one side of the semiconductor layer;
A drift layer disposed in contact with the gate insulating film and adjacent to the other side of the semiconductor layer,
The semiconductor layer includes a first source-side protrusion that extends toward the source layer along the gate insulating film at a portion in contact with the gate insulating film.
前記半導体層は、前記ゲート絶縁膜に接触する部分において、前記ゲート絶縁膜に沿って前記ドリフト層側に延びる第1ドリフト側凸部を更に備える、半導体装置。   The semiconductor device further includes a first drift side convex portion that extends toward the drift layer along the gate insulating film at a portion in contact with the gate insulating film. 前記第1ソース側凸部の幅が50〜100Åである、請求項1又は2に記載の半導体装置。   The semiconductor device according to claim 1, wherein a width of the first source-side convex portion is 50 to 100 mm. 前記第1ドリフト側凸部の幅が50〜1000Åである、請求項2又は3に記載の半導体装置。   4. The semiconductor device according to claim 2, wherein a width of the first drift side convex portion is 50 to 1000 mm. 5. 前記ゲート絶縁膜から前記第1ソース側凸部の幅方向全域に反転層が延びる、請求項1から4のいずれかに記載の半導体装置。   5. The semiconductor device according to claim 1, wherein an inversion layer extends from the gate insulating film to the entire width direction of the first source-side convex portion. 前記ゲート絶縁膜から前記第1ドリフト側凸部の幅方向全域に反転層が延びる、請求項1から5のいずれかに記載の半導体装置。   6. The semiconductor device according to claim 1, wherein an inversion layer extends from the gate insulating film to the entire width direction of the first drift side convex portion. 前記第1ドリフト側凸部の幅は、前記ゲート絶縁膜から反転層が延びる幅より広く、かつ、前記反転層が形成されるときに前記反転層が延びない範囲の前記第1ドリフト側凸部が空乏化される、請求項2から5のいずれかに記載の半導体装置。   The width of the first drift side convex portion is wider than the width of the inversion layer extending from the gate insulating film, and the first drift side convex portion is in a range where the inversion layer does not extend when the inversion layer is formed. The semiconductor device according to claim 2, wherein is depleted. 前記半導体層は、前記第1ソース側凸部から離間した位置において、前記ソース層側に延びる第2ソース側凸部を更に備えている、請求項1から7のいずれかに記載の半導体装置。   8. The semiconductor device according to claim 1, wherein the semiconductor layer further includes a second source-side convex portion extending toward the source layer at a position spaced from the first source-side convex portion. 前記第1ソース側凸部から前記第2ソース側凸部までの距離が、前記第1ソース側凸部の長さより長い、請求項8に記載の半導体装置。   The semiconductor device according to claim 8, wherein a distance from the first source side convex portion to the second source side convex portion is longer than a length of the first source side convex portion. 前記半導体層は、前記第1ドリフト側凸部から離間した位置において、前記ドリフト層側に延びる第2ドリフト側凸部を更に備えている、請求項2から9のいずれかに記載の半導体装置。   10. The semiconductor device according to claim 2, wherein the semiconductor layer further includes a second drift side convex portion extending toward the drift layer at a position spaced apart from the first drift side convex portion. 前記第1ドリフト側凸部から前記第2ドリフト側凸部までの距離が、前記第2ドリフト側凸部の長さより長い、請求項10に記載の半導体装置。   The semiconductor device according to claim 10, wherein a distance from the first drift side convex portion to the second drift side convex portion is longer than a length of the second drift side convex portion.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12107158B2 (en) 2021-03-09 2024-10-01 Mitsubishi Electric Corporation SiC-mosfet

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0766395A (en) * 1993-08-25 1995-03-10 Fuji Electric Co Ltd Insulated gate control semiconductor device and manufacturing method thereof
JPH10321854A (en) * 1996-10-16 1998-12-04 Toshiba Corp Semiconductor device
JP2002261280A (en) * 2002-01-11 2002-09-13 Denso Corp Silicon carbide semiconductor device
JP2003017699A (en) * 2001-06-29 2003-01-17 Toshiba Corp Semiconductor device and method of manufacturing the same
JP2003273354A (en) * 2002-03-18 2003-09-26 Fuji Electric Co Ltd Semiconductor device and method of manufacturing the same
JP2004303802A (en) * 2003-03-28 2004-10-28 Toshiba Corp Semiconductor device and manufacturing method thereof
JP2006120894A (en) * 2004-10-22 2006-05-11 Toshiba Corp Semiconductor device
JP2007142254A (en) * 2005-11-21 2007-06-07 Toyota Central Res & Dev Lab Inc Semiconductor device
JP2010258386A (en) * 2009-04-28 2010-11-11 Fuji Electric Systems Co Ltd Silicon carbide semiconductor device and manufacturing method thereof
JP2013105856A (en) * 2011-11-11 2013-05-30 Hitachi Ltd Silicon carbide semiconductor device and method of manufacturing the same

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0766395A (en) * 1993-08-25 1995-03-10 Fuji Electric Co Ltd Insulated gate control semiconductor device and manufacturing method thereof
JPH10321854A (en) * 1996-10-16 1998-12-04 Toshiba Corp Semiconductor device
JP2003017699A (en) * 2001-06-29 2003-01-17 Toshiba Corp Semiconductor device and method of manufacturing the same
JP2002261280A (en) * 2002-01-11 2002-09-13 Denso Corp Silicon carbide semiconductor device
JP2003273354A (en) * 2002-03-18 2003-09-26 Fuji Electric Co Ltd Semiconductor device and method of manufacturing the same
JP2004303802A (en) * 2003-03-28 2004-10-28 Toshiba Corp Semiconductor device and manufacturing method thereof
JP2006120894A (en) * 2004-10-22 2006-05-11 Toshiba Corp Semiconductor device
JP2007142254A (en) * 2005-11-21 2007-06-07 Toyota Central Res & Dev Lab Inc Semiconductor device
JP2010258386A (en) * 2009-04-28 2010-11-11 Fuji Electric Systems Co Ltd Silicon carbide semiconductor device and manufacturing method thereof
JP2013105856A (en) * 2011-11-11 2013-05-30 Hitachi Ltd Silicon carbide semiconductor device and method of manufacturing the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12107158B2 (en) 2021-03-09 2024-10-01 Mitsubishi Electric Corporation SiC-mosfet
JP7565828B2 (en) 2021-03-09 2024-10-11 三菱電機株式会社 SiC-MOSFET

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