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JP2015103546A - 半導体装置 - Google Patents

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JP2015103546A
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哲二 松尾
Tetsuji Matsuo
哲二 松尾
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Sanken Electric Co Ltd
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Sanken Electric Co Ltd
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Abstract

【課題】製造コストの増大が抑制された、シリコン基板上に半導体ＤＢＲ層が配置された半導体装置を提供する。
【解決手段】シリコン基板と、窒化物半導体からなる発光機能層と、ＡｌXＧａ1-XＮ（０≦Ｘ≦１）からなる第１の半導体層とＡｌYＧａ1-YＮ（０≦Ｙ＜１）からなる第２の半導体層の積層体を積層ペアとして、２ペア乃至４ペアの積層ペアを積層した多層膜を少なくとも１つ有してシリコン基板と発光機能層との間に配置された半導体ＤＢＲ層とを備え、発光機能層に最近接の積層ペアにおいてＡｌ組成ＸがＡｌ組成Ｙ以上であり、発光機能層に最近接の積層ペア以外の積層ペアにおいてＡｌ組成ＸがＡｌ組成Ｙよりも大きく、シリコン基板に最近接の第１の半導体層のＡｌ組成Ｘが多層膜に含まれるすべての第１及び第２の半導体層で最大であり、発光機能層に最近接の第１の半導体層のＡｌ組成Ｘが多層膜に含まれるすべての第１の半導体層で最小である。
【選択図】図１

Description

本発明は、シリコン基板上に形成された半導体ＤＢＲ層を有する半導体装置に関する。
従来、分布ブラッグ反射（Distributed Bragg reflector：ＤＢＲ）型半導体レーザの半導体ＤＢＲ層として、半導体基板上に屈折率が互いに異なる２つの層を交互に積層した構造が採用されてきた。このとき、半導体ＤＢＲ層の各層には、半導体基板との格子不整合率が比較的小さい材料が用いられてきた。例えば、ＧａＡｓ基板上には、ＡｌＧａＡｓ／ＧａＡｓ層を積層した半導体ＤＢＲ層や、ＡｌＧａＩｎＰ系の層を積層した半導体ＤＢＲ層が製造されてきた。
一方、窒化物半導体からなるＧａＮ系の素子機能層を有する半導体装置において、安価なシリコン基板を使用することが好ましい。しかし、シリコン基板とＧａＮ系半導体層とでは、格子不整合率が大きい。このため、半導体基板と素子機能層との格子不整合に起因する欠陥やクラックが発生するのを抑制するように、半導体基板と素子機能層との間にバッファ層を配置するなどの対策が取られてきた（例えば、特許文献１参照。）。
特開２００３−６０２３４号公報
しかしながら、バッファ層には１μｍ〜４μｍ程度の膜厚が必要である。このため、半導体ＤＢＲ層での反射を使用する発光機能層をシリコン基板上に形成する場合には、シリコン基板上に膜厚が１μｍ〜４μｍ程度のバッファ層を形成し、このバッファ層上に半導体ＤＢＲ層を形成する。半導体ＤＢＲ層の厚さは一般的に１μｍ〜１０μｍである。したがって、バッファ層と半導体ＤＢＲ層とを合わせると、２μｍ〜１４μｍ程度の厚さの半導体層を形成することになる。このように膜厚の厚い半導体層を形成すると、成長時間が増大して半導体装置の生産性が低下し、製造コストが増大する。
上記問題点に鑑み、本発明は、製造コストの増大が抑制された、シリコン基板上に半導体ＤＢＲ層が配置された半導体装置を提供することを目的とする。
本発明の一態様によれば、（ア）シリコン基板と、（イ）窒化物半導体からなる発光機能層と、（ウ）ＡｌXＧａ1-XＮ（０≦Ｘ≦１）からなる第１の半導体層とＡｌYＧａ1-YＮ（０≦Ｙ＜１）からなる第２の半導体層との積層体を積層ペアとして、２ペア乃至４ペアの積層ペアを積層した多層膜を少なくとも１つ有する、シリコン基板と発光機能層との間に配置された半導体ＤＢＲ層とを備え、多層膜における発光機能層に最近接の積層ペアにおいて、第１の半導体層のＡｌ組成Ｘが第２の半導体層のＡｌ組成Ｙ以上であり、多層膜における発光機能層に最近接の積層ペア以外の積層ペアにおいて、第１の半導体層のＡｌ組成Ｘが第２の半導体層のＡｌ組成Ｙよりも大きく、多層膜おけるシリコン基板に最近接の積層ペアの第１の半導体層のＡｌ組成Ｘが、多層膜に含まれるすべての第１の半導体層及び第２の半導体層で最大であり、多層膜における発光機能層に最近接の積層ペアの第１の半導体層のＡｌ組成Ｘが、多層膜に含まれるすべての第１の半導体層で最小である半導体装置が提供される。
本発明によれば、製造コストの増大が抑制された、シリコン基板上に半導体ＤＢＲ層が配置された半導体装置を提供できる。
本発明の第１の実施形態に係る半導体装置の構成を示す模式図である。 本発明の第１の実施形態に係る半導体装置の半導体ＤＢＲ層の構成例を示す模式図である。 ＤＢＲ構造におけるＡｌＧａＮ膜のＡｌ組成とウェハ面内に発生したクラック平均密度との関係を示すグラフである。 水準１〜水準５の半導体ＤＢＲ層の構成を示す表である。 水準１〜水準５のウェハ面内に発生したクラック平均密度を示すグラフである。 本発明の第１の実施形態に係る半導体装置の半導体ＤＢＲ層の構成例を示す模式図である。 本発明の第１の実施形態に係る半導体装置の第１の半導体層の構成の違いによるクラック平均密度の差を示すグラフである。 本発明の第１の実施形態に係る半導体装置の第１の半導体層の構成例を示す模式図である。 本発明の第２の実施形態に係る半導体装置の構成を示す模式図である。
次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。又、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の形状、構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置１は、図１に示すように、シリコン基板１０と、窒化物半導体からなる発光機能層３０と、シリコン基板１０と発光機能層３０との間に配置された半導体ＤＢＲ層２０とを備える。半導体装置１は、発光機能層３０から出射された光が、半導体ＤＢＲ層２０で反射されるＤＢＲ型発光装置である。発光機能層３０は、例えば図１に例示したように、Ｎ型クラッド層３１、発光層３２、Ｐ型クラッド層３３が積層されたダブルへテロ構造などを採用可能である。発光層３２に、Ｎ型クラッド層３１から電子が注入され、Ｐ型クラッド層３３から正孔が注入される。注入された電子及び正孔が発光層３２で再結合することにより、光が発生する。
前述したように、シリコン基板上にバッファ層と半導体ＤＢＲ層とを積層すると、成長時間が増大して半導体装置の製造コストが増大する。これに対し、図１に示した半導体装置１では、半導体ＤＢＲ層２０が、シリコン基板１０上に配置されたバッファ層としても機能する。このため、特別にバッファ層を形成する必要がなく、半導体装置１の生産性が向上し、製造コストの増大が抑制される。
半導体ＤＢＲ層２０は、ＡｌXＧａ1-XＮ（０≦Ｘ≦１）からなる第１の半導体層２０１とＡｌYＧａ1-YＮ（０≦Ｙ＜１）からなる第２の半導体層２０２との積層体を積層ペア２００として、２ペア〜４ペアの積層ペア２００を積層した多層膜２１を有する。半導体ＤＢＲ層２０は、例えば有機金属気相成長（ＭＯＶＰＥ）装置などによって形成可能である。
多層膜２１が３ペアの積層ペア２００を有する例を図２に示す。即ち、図２に示した多層膜２１は、シリコン基板１０に最近接である第１積層ペア２１０、第１積層ペア２１０上に配置された第２積層ペア２２０、及び第２積層ペア２２０上に配置された第３積層ペア２３０からなる。なお、図１、図２には、半導体ＤＢＲ層２０が１つの多層膜２１を有する例を示した。
多層膜２１における発光機能層３０に最近接の積層ペア２００において、第１の半導体層２０１のＡｌ組成Ｘが第２の半導体層２０２のＡｌ組成Ｙ以上である。即ち、図２に示した例では、第３積層ペア２３０においてＸ≧Ｙの関係が満たされる。
一方、多層膜２１における発光機能層３０に最近接の積層ペア２００以外の積層ペア２００においては、第１の半導体層２０１のＡｌ組成Ｘが第２の半導体層２０２のＡｌ組成Ｙよりも大きい。即ち、図２に示した例では、第１積層ペア２１０及び第２積層ペア２２０においてＸ＞Ｙの関係が満たされる。
したがって、多層膜２１は、第１の半導体層２０１と、第１の半導体層２０１よりもＡｌ組成が小さい第２の半導体層２０２とが交互に積層された構造である。第１積層ペア２１０〜第３積層ペア２３０のＡｌ組成Ｘのいずれもが、第１積層ペア２１０〜第３積層ペア２３０のＡｌ組成Ｙのいずれよりも大きく設定される。
ただし、発光機能層３０に最近接の積層ペア２００においては、上記のように第１の半導体層２０１のＡｌ組成Ｘと第２の半導体層２０２のＡｌ組成Ｙとが同一でもよい。例えば、第３積層ペア２３０においてＸ＝Ｙ＝０として、第１の半導体層２０１と第２の半導体層２０２が共にＧａＮ膜であってもよい。
また、多層膜２１においては、シリコン基板１０に最近接の積層ペア２００の第１の半導体層２０１のＡｌ組成Ｘが、多層膜２１に含まれるすべての第１の半導体層２０１及び第２の半導体層２０２で最大である。例えば、第１積層ペア２１０の第１の半導体層２０１のＡｌ組成Ｘが、多層膜２１に含まれるすべての半導体層のＡｌ組成Ｘよりも大きい。そして、多層膜２１における発光機能層３０に最近接の積層ペア２００の第１の半導体層２０１のＡｌ組成Ｘが、多層膜２１に含まれるすべての第１の半導体層２０１で最小である。例えば、第３積層ペア２３０の第１の半導体層２０１のＡｌ組成Ｘは、第１積層ペア２１０及び第２積層ペア２２０の第１の半導体層２０１のＡｌ組成Ｘよりも小さい。
より具体的には、第１の半導体層２０１のＡｌ組成Ｘに関しては、第１積層ペア２１０と第２積層ペア２２０のＡｌ組成Ｘが同一であり、且つ、第１積層ペア２１０及び第２積層ペア２２０よりも第３積層ペア２３０のＡｌ組成Ｘが小さい。或いは、第１積層ペア２１０よりも第２積層ペア２２０のＡｌ組成Ｘが小さく、且つ、第２積層ペア２２０よりも第３積層ペア２３０のＡｌ組成Ｘが小さくてもよい。
なお、半導体ＤＢＲ層２０が発光機能層３０の反射層であるため、半導体ＤＢＲ層２０の各層の膜厚は、発光層３２で発生した光の波長に依存する。具体的には、光を効率よく反射するためには、光の波長をλ、膜の屈折率をｎとしたときに、半導体ＤＢＲ層２０の各層の膜厚がλ／（４×ｎ）であるように設定される。
実際には、半導体装置１の光出力が高くなるように±２０％以内の膜厚補正を行って最適化する。即ち、半導体ＤＢＲ層２０の各層の膜厚ｄが式（１）の関係を満たすように設定される：

ｄ＝（α×λ）／（４×ｎ） 且つ ０．８≦α≦１．２ ・・・（１）

式（１）で、係数αは±２０％以内の膜厚補正を表す。第１の半導体層２０１の屈折率をｎ1としたとき、第１の半導体層２０１の膜厚ｄ1は（α×λ）／（４×ｎ1）である。また、第２の半導体層２０２の屈折率をｎ2としたとき、第２の半導体層２０２の膜厚ｄ2は（α×λ）／（４×ｎ2）である。
例えば、発光波長４６０ｎｍの青色発光装置を作成する場合には、各層の膜厚ｄは約５０ｎｍである。即ち、第１の半導体層２０１及び第２の半導体層２０２の膜厚が約５０ｎｍに設定される。また、発光波長５２０ｎｍの緑色発光装置を作成する場合には、各層の膜厚ｄは約５６ｎｍである。
ただし、６インチのシリコンウェハ上に膜厚５０ｎｍのＡｌ0.5Ｇａ0.5Ｎ膜と膜厚５０ｎｍのＧａＮ膜の２種類の膜を交互に積層した積層体が３０回程度繰り返されるＤＢＲ構造を作成すると、クラックが発生する。これは、ＤＢＲ構造全体の平均Ａｌ組成が大きくなりすぎるためである。Ａｌ組成が大きくなるとシリコンと窒化物半導体との格子定数差が大きくなり、更に、エピタキシャル層の欠陥も増加するため、クラックが発生しやすいのである。ここで、「平均Ａｌ組成」とは、すべての層を合わせてＡｌ組成を平均した値である。
なお、上記ＤＢＲ構造においてＡｌＧａＮ膜のＡｌ組成を変化させても、すべてのＡｌ組成においてクラックが発生する。即ち、Ａｌ組成を０．５よりも大きくすると、前述のように格子定数差と結晶品質低下によってクラックが発生する。
一方、ＡｌＧａＮ膜とＧａＮ膜の積層体においてＡｌＧａＮ膜のＡｌ組成を０．５よりも小さくした場合にもクラックが発生する。これは、ＤＢＲ構造内における膜間のＡｌ組成差が一定以上の大きさでないと、シリコン基板とＧａＮ系のエピタキシャル層の格子定数差に起因するシリコン基板とエピタキシャル層間の歪みの緩和効果によるクラック発生を抑制する効果が得られないためである。このクラック発生を抑制する効果を得るためには、ＤＢＲ構造内での膜間（例えば、ＡｌＧａＮ膜とＧａＮ膜間）のヘテロ界面でのＡｌ組成差が０．５程度以上あることが必要である。以下において、ＤＢＲ構造でのヘテロ界面でのＡｌ組成差によるクラック発生を抑制する効果を、「バッファ層効果」という。図３に、ＤＢＲ構造のＡｌＧａＮ膜のＡｌ組成とウェハ面内に発生するクラック平均密度との関係を示す。
本発明者らは、上記の知見に鑑みて、クラックの発生が抑制される半導体ＤＢＲ層２０の構造を見出すために以下のような検討を行った。即ち、半導体ＤＢＲ層２０に含まれる多層膜２１の積層ペア２００の数及び各層のＡｌ組成を変えた図４に示す水準１〜水準５について、クラックの発生を調査した。なお、第１の半導体層２０１は膜厚５０ｎｍのＡｌＧａＮ膜とし、第２の半導体層２０２は膜厚５０ｎｍのＧａＮ膜とした。
既に述べたように、第１の半導体層２０１と第２の半導体層２０２とのＡｌ組成差によってクラック発生を抑制するバッファ層効果を得るためには、０．５以上のＡｌ組成差が必要である。このため、Ａｌ組成差が０．５である積層ペアが多層膜２１に１つ含まれるように、水準１〜水準５は設定されている。
水準１は、第１の半導体層２０１をＡｌ組成Ｘが０．５であるＡｌ0.5Ｇａ0.5Ｎ膜とし、第２の半導体層２０２をＧａＮ膜として、第１の半導体層２０１と第２の半導体層２０２とを１層ずつ積層した積層体を積層ペア２００としている。つまり、半導体ＤＢＲ層２０はＡｌ0.5Ｇａ0.5Ｎ膜とＧａＮ膜を交互に積層した構造である。
水準２は、Ａｌ組成Ｘが０．５であるＡｌ0.5Ｇａ0.5Ｎ膜の第１の半導体層２０１とＧａＮ膜の第２の半導体層２０２からなる積層ペア２００上に、Ａｌ組成Ｘが０．２であるＡｌ0.2Ｇａ0.8Ｎ膜の第１の半導体層２０１とＧａＮ膜の第２の半導体層２０２からなる積層ペア２００を積層した構造である。即ち、多層膜２１は、２ペアの積層ペア２００を有する。
水準３は、Ａｌ組成Ｘが０．５であるＡｌ0.5Ｇａ0.5Ｎ膜の第１の半導体層２０１とＧａＮ膜の第２の半導体層２０２からなる積層ペア２００上に、Ａｌ組成Ｘが０．２であるＡｌ0.2Ｇａ0.8Ｎ膜の第１の半導体層２０１とＧａＮ膜の第２の半導体層２０２からなる積層ペア２００を２ペア積層した構造である。即ち、多層膜２１は、３ペアの積層ペア２００を有する。
水準４は、Ａｌ組成Ｘが０．５であるＡｌ0.5Ｇａ0.5Ｎ膜の第１の半導体層２０１とＧａＮ膜の第２の半導体層２０２からなる積層ペア２００上に、Ａｌ組成Ｘが０．２であるＡｌ0.2Ｇａ0.8Ｎ膜の第１の半導体層２０１とＧａＮ膜の第２の半導体層２０２からなる積層ペア２００を３ペア積層した構造である。即ち、多層膜２１は、４ペアの積層ペア２００を有する。
水準５は、Ａｌ組成Ｘが０．５であるＡｌ0.5Ｇａ0.5Ｎ膜の第１の半導体層２０１とＧａＮ膜の第２の半導体層２０２からなる積層ペア２００上に、Ａｌ組成Ｘが０．２であるＡｌ0.2Ｇａ0.8Ｎ膜の第１の半導体層２０１とＧａＮ膜の第２の半導体層２０２からなる積層ペア２００を４ペア積層した構造である。即ち、多層膜２１は、５ペアの積層ペア２００を有する。
図５に、水準１〜水準５についてウェハ面内のクラック平均密度を示す。図５に示したように、水準２〜水準４の場合に、クラックの発生が少ない。このように、Ａｌ0.5Ｇａ0.5Ｎ膜とＧａＮ膜からなる積層ペア２００上にＡｌ0.2Ｇａ0.8Ｎ膜とＧａＮ膜からなる積層ペア２００を１〜３ペア積層した構造の場合にクラック発生が抑制されることが、本発明者らによって見出された。即ち、多層膜２１が２〜４ペアの積層ペア２００を有する場合に、クラックの発生が少ない。
このとき、多層膜２１に含まれるすべての第１の半導体層２０１及び第２の半導体層２０２の中で、シリコン基板１０に最近接である最下層の第１の半導体層２０１のＡｌ組成が最大である。また、多層膜２１に含まれるすべての積層ペア２００において、第１の半導体層２０１のＡｌ組成Ｘが第２の半導体層２０２のＡｌ組成Ｙよりも大きい。更に、第１の半導体層２０１のＡｌ組成Ｘは、多層膜２１において発光機能層３０に最近接である最上層の積層ペア２００において最小であり、最上層の積層ペア２００の第１の半導体層２０１のＡｌ組成Ｘが多層膜２１に含まれる他の第１の半導体層２０１のＡｌ組成Ｘよりも大きいことはない。即ち、多層膜２１において、シリコン基板１０に最近接の第１の半導体層２０１から発光機能層３０に最近接の第１の半導体層２０１にかけて、Ａｌ組成Ｘが徐々に小さくなる。
バッファ層効果を得るためには、０．５以上のＡｌ組成差が必要である。しかし、本発明者らが検討を重ねた結果、ＡｌＧａＮ膜とＧａＮ膜を積層した積層ペアが複数積層した構造において、必ずしもすべての積層ペアにおいて０．５以上のＡｌ組成差が必要でないことを上記のように見出した。これは、Ａｌ組成差が０．５以上の積層ペアによるバッファ層効果が、その積層ペアを超えて一定の膜厚の範囲に及ぶことを示している。図４〜図５に示したように、２ペア〜４ペアの中にＡｌ組成差が０．５以上の積層ペアが存在すれば、バッファ層効果が得られる。
ただし、水準５のようにＡｌ組成差が０．５以上の積層ペアの存在が５ペアにつき１ペアの場合には、バッファ層効果が得られない。また、水準１では、すべての積層ペアでＡｌ組成差が０．５以上であるようにしたため、ＤＢＲ構造全体の平均Ａｌ組成が大きすぎるためにクラックが発生する。
図５に示したように、積層ペア２００が２ペア又は３ペアの場合に、クラックの発生が良好に抑制される。なお、本発明者らが検討を重ねた結果、積層ペア２００が３ペアの場合が最適であることが見出された。
膜厚に換算すれば、バッファ層効果を得るためには、２００ｎｍ〜４００ｎｍ程度の膜厚の中にＡｌ組成差が０．５以上の積層ペアが存在すればよい。ただし、この膜厚の換算値は、式（１）を満たすように発光層３２が出射する光の波長に対応した各層の膜厚が５０ｎｍ程度の場合である。即ち、発光層３２が出射する光の波長に合わせて、バッファ層効果を得られる膜厚の値は変化する。
多層膜２１に含まれる第１の半導体層２０１のうち、シリコン基板１０との格子定数が大きいＡｌ組成Ｘの大きい第１の半導体層２０１を、シリコン基板１０に近い側に配置する。これにより、格子定数差に起因するクラックや膜質の劣化が発光機能層３０に発生することが抑制される。
また、本発明者らの検討によれば、２ペア〜４ペアの積層ペアを含む多層膜２１において、少なくとも１つの積層ペア２００のＡｌ組成差が０．５以上０．８未満とすればよい。即ち、第１の半導体層２０１がＡｌＧａＮ膜であり、第２の半導体層２０２がＧａＮ膜である場合には、多層膜２１において少なくとも１つの第１の半導体層２０１のＡｌ組成Ｘが０．５以上０．８未満とする。また、本発明者らの検討により、例えば、多層膜２１に３ペアの積層ペア２００が含まれる場合、３ペア中の２ペアにおいてＡｌ組成差が０．５以上であればバッファ層効果が得られることが見出された。
ただし、半導体ＤＢＲ層２０全体のＡｌ組成が高くなるとクラックが発生しやすくなる。このため、Ａｌ組成差が０．５以上の積層ペア２００におけるＡｌ組成差は０．５以上０．８以下が好ましい。更に、クラックの発生を抑制するためには、３ペアにおいて、０．５以上の積層ペア２００以外の積層ペア２００におけるＡｌ組成差は０．５以下であることが好ましく、０．２以下であることが更に好ましい。なお、Ａｌ組成差の小さい積層ペア２００のＡｌ組成差を零とすることが可能である。ただし、Ａｌ組成差を零とした場合には反射率が低下する。
図２に示した例でいえば、第１積層ペア２１０の第１の半導体層２０１のＡｌ組成が０．５以上０．８以下であり、第３積層ペア２３０の第１の半導体層２０１のＡｌ組成が０以上０．２以下であり、第２積層ペア２２０の第１の半導体層２０１のＡｌ組成が第１の半導体層２０１のＡｌ組成以下、且つ、第３積層ペア２３０の第１の半導体層２０１のＡｌ組成よりも大きい。例えば、図６に示すように、第１積層ペア２１０及び第２積層ペア２２０をＡｌ0.6ＧａＮからなる第１の半導体層２０１とＧａＮからなる第２の半導体層２０２によって構成し、第３積層ペア２３０をＡｌ0.2ＧａＮからなる第１の半導体層２０１とＧａＮからなる第２の半導体層２０２によって構成する。なお、第３積層ペア２３０の第１の半導体層のＡｌ組成Ｘを零として、第３積層ペア２３０の第１の半導体層２０１と第２の半導体層２０２を共にＧａＮ膜にしてもよい。これは以下の理由による。特にウェハサイズが４インチ以上と大きくなるときに、シリコン基板１０と半導体ＤＢＲ層２０の格子定数差による内部歪みが大きくなる。シリコン基板１０に近い側の積層ペア２００では平均Ａｌ組成が高く、格子定数差が大きいことによるクラック発生の傾向が高くなる。そのような場合には、上記のように一部の積層ペア２００において第１の半導体層２０１と第２の半導体層２０２を共にＧａＮ膜にすることで、内部歪みを小さくし、より安定してクラック発生を抑制することができる。
ところで、第１の半導体層２０１を単一のＡｌＧａＮ膜ではなく、ＡｌＮ膜又はＡｌＧａＮ膜とＧａＮ膜との積層構造や、ＡｌＮ層及びＡｌＧａＮ膜とＧａＮ膜との積層構造とすることが好ましい。図７に、第１の半導体層２０１が単一のＡｌＧａＮ膜である場合と第１の半導体層２０１がＡｌＧａＮ膜とＧａＮ膜との積層体を積層した場合とにおける、水準１〜水準５でのクラックの発生を調査した結果を示す。なお、第１の半導体層２０１の膜厚はいずれも５０ｎｍである。積層構造の場合の第１の半導体層２０１の平均Ａｌ組成は、第１の半導体層２０１のすべての層を合わせてＡｌ組成を平均した値である。
図７に示したように、第１の半導体層２０１が単一層の場合よりも積層構造の場合の方が、クラックの発生が抑制されるという結果が得られた。これは、第１の半導体層２０１内のヘテロ接合の数が増加したことによって、バッファ層効果が増大したためである。第１の半導体層２０１においてＡｌＧａＮ膜とＧａＮ膜を積層した回数が５〜９回において、いずれも同様の結果が得られた。
例えば図８に示すように、第１積層ペア２１０及び第２積層ペア２２０の第１の半導体層２０１を、膜厚５ｎｍのＡｌＮ膜と膜厚３．３ｎｍのＧａＮ膜の積層構造を６層積層した構造とする。第３積層ペア２３０の第１の半導体層２０１を、膜厚５ｎｍのＡｌＮ膜と膜厚２０ｎｍのＧａＮ膜の積層構造を２層積層した構造とする。第１の半導体層２０１の総膜厚は５０ｎｍである。なお、第２の半導体層２０２は膜厚５０ｎｍのＧａＮ膜とする。第１の半導体層２０１を積層構造とした場合にも、２００ｎｍ〜４００ｎｍの膜厚の範囲で層間のＡｌ組成差が０．５以上の領域が存在すれば、クラックのない良質なエピタキシャル層が形成される。
以上に説明したように、本発明の第１の実施形態に係る半導体装置１によれば、Ａｌ組成差が大きい積層ペア２００とＡｌ組成差が小さい積層ペア２００を組み合わせて２〜４ペアの積層ペア２００を積層した多層膜２１を半導体ＤＢＲ層２０に使用することによって、バッファ層効果を得つつ、クラックの発生が抑制される。したがって、シリコン基板１０と半導体ＤＢＲ層２０との間にバッファ層を形成する必要がない。このため、製造時間の増大が抑制され、生産性が向上する。その結果、シリコン基板１０上に半導体ＤＢＲ層２０が配置された半導体装置１の製造コストの増大を抑制することができる。
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置１は、図９に示すように半導体ＤＢＲ層２０が複数の多層膜２１が積層された構造を有することが図１と異なる点である。その他の構成については、図１に示す第１の実施形態と同様である。
図９に示した例では、３ペアの積層ペア２００をそれぞれ有する４層の多層膜２１が積層されて半導体ＤＢＲ層２０が構成されている。それぞれの多層膜２１は、ＡｌＧａＮからなる第１の半導体層２０１とＧａＮからなる第２の半導体層２０２の積層ペア２００を積層した構造である。図９に示したように、それぞれの多層膜２１における発光機能層３０に最近接の積層ペア２００の第１の半導体層２０１のＡｌ組成Ｘが、発光機能層３０に近い多層膜２１ほど大きい。つまり、多層膜２１それぞれの平均Ａｌ組成は、シリコン基板１０に近い多層膜２１ほど小さく、シリコン基板１０から離れるに従って徐々に大きく設定されている。これは、以下の理由による。
即ち、多層膜２１を積層するほどバッファ層効果が大きく、発光機能層３０に近づくほど半導体ＤＢＲ層２０の結晶品質が徐々に向上する。つまり、クラックが発生しにくい。このため、シリコン基板１０から遠い側の多層膜２１においてＡｌ組成Ｘを高くしても、クラックの発生が抑制された良好なエピタキシャル層が得られる。Ａｌ組成Ｘを高くすることは、半導体ＤＢＲ層２０の屈折率差が大きくなり反射率が向上するため、好ましい。
複数の多層膜２１を積層して半導体ＤＢＲ層２０を構成することによって、ヘテロ接合数が増加してバッファ層効果を増大させることができる。これにより、クラックの発生が更に抑制される。他は、第１の実施形態と実質的に同様であり、重複した記載を省略する。
（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
既に述べた実施形態の説明においては、第１の半導体層２０１及び第２の半導体層２０２の膜厚が５０ｎｍである例を説明した。しかし、第１の半導体層２０１及び第２の半導体層２０２の膜厚は、発光機能層３０から出射される光の波長に応じて適宜選択される。
このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
１…半導体装置
１０…シリコン基板
２０…半導体ＤＢＲ層
２１…多層膜
３０…発光機能層
３１…Ｎ型クラッド層
３２…発光層
３３…Ｐ型クラッド層
２００…積層ペア
２０１…第１の半導体層
２０２…第２の半導体層
２１０…第１積層ペア
２２０…第２積層ペア
２３０…第３積層ペア

Claims (10)

  1. シリコン基板と、
    窒化物半導体からなる発光機能層と、
    ＡｌXＧａ1-XＮ（０≦Ｘ≦１）からなる第１の半導体層とＡｌYＧａ1-YＮ（０≦Ｙ＜１）からなる第２の半導体層との積層体を積層ペアとして、２ペア乃至４ペアの前記積層ペアを積層した多層膜を少なくとも１つ有する、前記シリコン基板と前記発光機能層との間に配置された半導体ＤＢＲ層と
    を備え、
    前記多層膜における前記発光機能層に最近接の前記積層ペアにおいて、前記第１の半導体層のＡｌ組成Ｘが前記第２の半導体層のＡｌ組成Ｙ以上であり、
    前記多層膜における前記発光機能層に最近接の前記積層ペア以外の前記積層ペアにおいて、前記第１の半導体層のＡｌ組成Ｘが前記第２の半導体層のＡｌ組成Ｙよりも大きく、
    前記多層膜おける前記シリコン基板に最近接の前記積層ペアの前記第１の半導体層のＡｌ組成Ｘが、前記多層膜に含まれるすべての前記第１の半導体層及び前記第２の半導体層で最大であり、
    前記多層膜における前記発光機能層に最近接の前記積層ペアの前記第１の半導体層のＡｌ組成Ｘが、前記多層膜に含まれるすべての前記第１の半導体層で最小である
    ことを特徴とする半導体装置。
  2. 前記多層膜において、前記シリコン基板に最近接の前記第１の半導体層から前記発光機能層に最近接の前記第１の半導体層にかけてＡｌ組成Ｘが徐々に小さくなることを特徴とする請求項１に記載の半導体装置。
  3. 前記発光機能層からの入射光の波長をλとし、前記第１の半導体層と前記第２の半導体層の屈折率をｎ1とｎ2としたとき、前記第１の半導体層の膜厚ｄ1と第２の半導体層の膜厚ｄ2が
    ｄ1,2＝（α×λ）／（４×ｎ1,2）且つ０．８≦α≦１．２
    の関係を満たすことを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記多層膜において、少なくとも１つの前記積層ペアにおける前記第１の半導体層と前記第２の半導体層とのＡｌ組成差が０．５以上０．８未満であることを特徴とする請求項３に記載の半導体装置。
  5. 前記Ａｌ組成差が０．５以上０．８未満の前記積層ペアを含む前記多層膜において、他の前記積層ペアにおける前記Ａｌ組成差が０．５未満であることを特徴とする請求項４に記載の半導体装置。
  6. 前記第１の半導体層が、ＡｌＮ層とＧａＮ層の積層構造を有することを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
  7. 前記第１の半導体層が、５個乃至９個の前記積層構造を積層して構成されていることを特徴とする請求項６に記載の半導体装置。
  8. 前記多層膜が、前記シリコン基板に最近接である第１積層ペア、前記第１積層ペア上に配置された第２積層ペア、及び前記第２積層ペア上に配置された第３積層ペアからなり、
    前記第１積層ペアにおける前記第１の半導体層のＡｌ組成をＸ１、前記第２積層ペアにおける前記第１の半導体層のＡｌ組成をＸ２、前記第３積層ペアにおける前記第１の半導体層のＡｌ組成をＸ３としたときに、
    Ｘ１≧Ｘ２＞Ｘ３
    の関係を満足することを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
  9. 前記第３積層ペアにおける前記第１の半導体層のＡｌ組成が零であることを特徴とする請求項８に記載の半導体装置。
  10. 前記半導体ＤＢＲ層が複数の前記多層膜を積層した構造を有し、
    前記多層膜それぞれの平均Ａｌ組成が、前記シリコン基板に近い前記多層膜ほど小さく、前記シリコン基板から離れるに従って徐々に大きくなることを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置。
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