JP2015031864A - 画素回路及びその駆動方法 - Google Patents

Abstract

【課題】ゲート制御線駆動を高速化し、十分な画素データの書き込み期間を確保することができる画素回路及びその駆動方法を提供する。
【解決手段】行方向に配置された複数の画素と、前記複数の画素に接続されたゲート制御線２２と、前記ゲート制御線と同じ方向に延びた補助電源線６２と、前記ゲート制御線と前記補助電源線との間に設けられ、前記補助電源線と同じ方向に延びた補助制御線４２によって制御され、前記ゲート制御線と前記補助電源線とを接続する少なくとも一つの補助スイッチ７０Ａ、７０Ｃと、を有する画素回路。
【選択図】図２

Description

本発明は電気光学装置における画素回路及びその駆動方法に関する発明である。

近年、ＣＲＴディスプレイ（Ｃａｔｈｏｄｅ Ｒａｙ Ｔｕｂｅ ｄｉｓｐｌａｙ）に替わる表示装置として、液晶ディスプレイ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ Ｄｅｖｉｃｅ：ＬＣＤ）や、有機ＥＬディスプレイ等の自発光素子を利用した表示装置が多く採用されている。特に有機ＥＬディスプレイは低消費電力、薄型ディスプレイとして非常に注目を集めている。

これらの表示装置はテレビや電子看板などの大型ディスプレイやパーソナルコンピュータ、スマートフォンやタブレット端末などの中小型ディスプレイなどで広く使用されている。これらのディスプレイでは高精細化が進んでおり、表示装置に含まれる画素数が増加する傾向にある。

米国特許出願公開第２０１３／０１０６８１７号明細書

上記のように、表示装置に含まれる画素数が増加する傾向があるが、画像を表示するフレーム周波数は変わらない。したがって、高精細化が進み、画素数の増加に伴い１画素当たりに割り当てられる画像データの書き込み時間は短くなる傾向がある。つまり、ディスプレイの高精細化が進むにつれ、１画素当たりの画像データの書き込み期間の確保が難しくなる。さらに、大型ディスプレイでは、倍速駆動や３Ｄ表示等で高フレームレートが求められており、それによっても、１画素当たりの画像データの書き込み期間が短くなってきている。

本発明は、ゲート制御線駆動を高速化し、十分な画素データの書き込み期間を確保することを目的とする。

本発明の一実施形態に係る画素回路は、行方向に配置された複数の画素と、複数の画素に接続されたゲート制御線と、ゲート制御線と同じ方向に延びた補助電源線と、ゲート制御線と補助電源線との間に設けられ、補助電源線と同じ方向に延びた補助制御線によって制御され、ゲート制御線と補助電源線とを接続する少なくとも一つの補助スイッチと、を有する。

この画素回路によれば、ゲート制御線駆動を高速化し、十分な画素データの書き込み期間を確保することができる。

また、別の好ましい態様において、補助スイッチは複数の画素の数よりも少ない。

この画素回路によれば、寄生成分の影響が小さくなるため、ゲート制御線駆動をより高速化でき、さらに十分な画素データの書き込み期間を確保することができる。

また、別の好ましい態様において、画素は発光素子と、発光素子に流れる電流を制御して階調を決定する駆動トランジスタと、を含む。

この画素回路によれば、ＥＬディスプレイにおいてもゲート制御線駆動を高速化し、十分な画素データの書き込み期間を確保することができる。

また、別の好ましい態様において、画素はゲート制御線によって制御される選択トランジスタを有し、１水平期間において選択トランジスタと補助スイッチとにはそれぞれ異なる信号が供給される。

また、別の好ましい態様において、画素はゲート制御線によって制御される選択トランジスタを有し、１水平期間において選択トランジスタと補助スイッチとにはそれぞれ同じ信号が供給される。

この画素回路によれば、配線や駆動回路の増加を抑制しつつゲート制御線駆動をより高速化でき、さらに十分な画素データの書き込み期間を確保することができる。

また、別の好ましい態様において、補助制御線に補助スイッチをオンする信号が供給される前に、補助電源線に一定の電圧が印加される。

この画素回路によれば、ゲート制御線駆動をより高速化することができ、さらに十分な画素データの書き込み期間を確保することができる。

本発明の一実施形態に係る画素回路は、行方向に配置された複数の画素と、複数の画素に接続されたゲート制御線と、複数の画素が配置された領域において、ゲート制御線と補助電源との間に設けられた少なくとも一つの補助スイッチを有する。

この画素回路によれば、ゲート制御線駆動を高速化し、十分な画素データの書き込み期間を確保することができる。

本発明の一実施形態に係る画素回路の駆動方法は、行方向に配置された複数の画素と、複数の画素に接続されたゲート制御線と、ゲート制御線と同じ方向に延びた補助電源線と、ゲート制御線と補助電源線との間に設けられ、補助電源線と同じ方向に延びた補助制御線によって制御され、ゲート制御線と補助電源線とを接続する少なくとも一つの補助スイッチと、を含み、補助電源線に一定の電圧が供給され、一定の電圧が供給された以後に補助制御線にターンオン電圧が供給される。

この画素回路によれば、ゲート制御線駆動を高速化し、十分な画素データの書き込み期間を確保することができる。

また、別の好ましい態様において、ゲート制御線にターンオン電圧が供給された以後に補助制御線にターンオン電圧が供給されてもよい。

この画素回路によれば、ゲート制御線駆動を高速化し、十分な画素データの書き込み期間を確保することができる。

本発明によれば、ゲート制御線駆動を高速化し、十分な画素データの書き込み期間を確保することができる。

本発明の実施形態１における発光表示装置の構成の一例を示す概略図。 本発明の実施形態１におけるゲート制御線と補助制御線の接続関係を示す回路図。 本発明の実施形態１における単位画素の一例を示す回路図。 本発明の実施形態１における効果の一例を示す図。 本発明の実施形態１における効果を検証するためのシミュレーション結果を示す図。

以下、図面を参照して本発明に係る電気光学装置における発光素子を駆動する画素回路及びその駆動方法について説明する。但し、本発明の発光素子を駆動する画素回路及びそれを用いた表示装置は多くの異なる態様で実施することが可能であり、以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、本実施の形態で参照する図面において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。

（実施形態１）
図１〜図４を用いて、実施形態１に係る発光表示装置の構成および動作方法を説明する。図１は本発明の実施形態１に係る電子機器１の構成の一例を示す概略図である。電子機器１は、テレビ、電子看板、パーソナルコンピュータ、スマートフォン、タブレット端末、携帯電話など、画像を表示する表示部１０を有する装置である。電子機器１は、表示装置２、制御部５０および電源６０を有する。表示装置２は、マトリクス状に配置された画素毎に画素１００を有する。表示装置２は、各画素１００における発光素子を発光させて画像を表示し、上記の表示部１０を構成する。各画素１００における発光素子は、発光ダイオードを有する。この例では、発光ダイオードは、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）を用いた発光素子であるものとするが、整流性を有する発光素子（発光ダイオード）であれば、ＯＬＥＤに限られない。

なお、図１において、画素１００は、マトリクス状に配置されているが、この配置でなくてもよい。以下の説明では、画素１００は、ｎ行ｍ列のマトリクス状に配置されるものとする。表示装置２の詳細については後述する。

制御部５０は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、メモリなどを有し、表示装置２の動作を制御するコントローラである。制御部５０は、ゲート制御スキャンドライバ２０、データドライバ３０、補助制御スキャンドライバ４０を制御する。また、制御部５０は、電子機器１の表示部１０に表示させる画像を示す画像データが入力され、入力された画像データに基づいて各画素１００における階調を決定し、決定した階調に応じたデータ電圧（階調データ電圧）を画素１００に供給することにより各画素１００の発光ダイオードを発光させるように制御する。

電源６０は、表示装置２および制御部５０など、電子機器１の各部へ電力を供給する。表示装置２における各画素１００の発光ダイオードのアノードからカソードへの電流は、この電源６０から供給される。このとき、電源６０は、例えば、後述するアノード電圧ＥＬＶＤＤ、カソード電圧ＥＬＶＳＳを供給する。また、後述する補助電源線６２，６４，６６を供給する。

表示装置２は画素１００がｎ行ｍ列のマトリクス状に配置されており、各画素は表示部１０、ゲート制御スキャンドライバ２０、データドライバ３０、補助制御スキャンドライバ４０によって制御される。ここで、ｎ＝１，２，３，・・・、ｍ＝１，２，３，・・・であり、例えばｎ＝３であれば３行目に配置された画素群を指し、ｍ＝３であれば３列目に配置された画素群を指す。ｎ及びｍの数は任意に決定することができる。

ゲート制御スキャンドライバ２０、データドライバ３０、補助制御スキャンドライバ４０はそれぞれ画素の選択トランジスタ制御、画素への階調データ供給、補助スイッチ制御を行う駆動回路である。

ゲート制御スキャンドライバ２０は、データの書き込みを実行する行を選択する駆動回路であり、各行の画素１００に対応して設けられたゲート制御線２２，２４，２６にゲート制御信号を供給する。実施形態１では、ゲート制御信号は駆動トランジスタとデータ線との間に接続されたトランジスタを制御し、この例では各行毎に所定の順番で順次排他的に選択される。

データドライバ３０は、各列の画素１００に対応して設けられたデータ線３２，３４，３６を介して画素１００に階調データ電圧を供給する駆動回路である。ここでは、選択されたゲート制御線に接続された画素に対して順次階調データを供給する。

補助制御スキャンドライバ４０は、各行の画素１００に対応して設けられた補助制御線４２，４４，４６に補助制御信号を供給し、また、各行の画素１００に対応して設けられた補助電源線６２，６４，６６に補助電源を供給する。補助制御線４２，４４，４６及び補助電源線６２，６４，６６は共にゲート制御線２２，２４，２６と同じ方向に延びている。補助制御線４２，４４，４６はゲート制御線２２，２４，２６と補助電源線６２，６４，６６との間に設けられた補助スイッチ７０Ａ，７０Ｃ，７１Ａ，７１Ｃ，７２Ａ，７２Ｃを制御し、この例では各行毎に所定の順番で順次排他的に選択される。ここで、補助スイッチは各画素に一対一で配置されている必要はなく、一行に少なくとも１つの補助スイッチが配置されていればよい。

図２にゲート制御線と補助制御線の接続関係を示す回路図を示す。図２では、簡易的にゲート制御線２２に接続された各画素１００Ａ〜１００Ｄの選択トランジスタ８０Ａ〜８０Ｄのみが図示されているが、実際には図３に示すように１つの画素は駆動トランジスタ、保持容量、発光ダイオードなどの複数の素子で構成されている。

ここでは、画素の選択トランジスタ及び補助スイッチがそれぞれｐチャネル型トランジスタで構成された例を示す。ゲート制御線２２はマトリクス状に配置された画素の行方向に延びており、各画素に配置された選択トランジスタ８０Ａ〜８０Ｄに接続されている。補助制御線４２及び補助電源線６２はゲート制御線２２と同じ方向に延びており、補助制御線４２はゲート制御線２２と補助電源線６２との間に配置された補助スイッチ７０Ａ，７０Ｃのゲート電極に接続されている。この例では、補助スイッチ７０Ａ，７０Ｃは、２画毎に補助スイッチが配置されている。しかし、この構成には限定されず、全ての画素に対応するように補助スイッチが設けられていてもよい。逆に、１０画素毎、１００画素毎など、もっと多くの画素毎に補助スイッチが配置されていてもよく、少なくとも一行に１つの補助スイッチが配置されていればよい。また、図２ではゲート制御線２２と補助電源線６２との間に補助制御線４２が配置されているが、レイアウト上でゲート制御線２２と補助電源線６２との間に補助制御線４２が配置されている必要はない。

また、図２に示す回路図では、ゲート制御線２２、補助制御線４２のそれぞれが周辺領域でバッファ９０、インバータ９２に接続されており、ゲート制御線２２と補助制御線４２とにはそれぞれハイレベル／ローレベルの逆転した信号が供給される。この例では、選択トランジスタ８０Ａ〜８０Ｄがオフするようにゲート制御線２２にハイレベルの信号が供給される、つまりターンオフ電圧が供給されるときに、補助スイッチ７０Ａ，７０Ｃがオンするように補助制御線４２にローレベルの信号が供給される、つまりターンオン電圧が供給されることで、ゲート制御線２２に対して補助電源線６２から給電される回路図を示した。

ここで、図２に示す回路の動作について、図４を用いて説明する。図４は実施形態１の効果の一例を示す図である。図４において、点線で示した矩形波１１０はゲート制御スキャンドライバによって生成される理想的な駆動信号であり、実線で示した波形はゲート制御線上において制御信号を供給する点から最も遠い点で測定した電圧変化である。また、図４では、１水平期間毎にハイレベルとローレベルを切り替えた例を示した。

図４のグラフは横軸が時間、縦軸がゲート制御線２２の電圧を示す。まず、図４の（Ａ）の期間で、選択トランジスタ８０Ａ〜８０Ｄをオフからオンに変化させるためにゲート制御線２２をハイレベルからローレベルに変化させる。このとき、補助制御線４２にはゲート制御線２２と同じ信号がインバータを介して供給されているため、補助制御線４２はローレベルからハイレベルに変化し、補助制御線４２で制御される補助スイッチ７０Ａ，７０Ｃはオンからオフに変化する。ここで、ゲート制御線２２は接続された選択トランジスタ８０Ａ〜８０Ｄやゲート制御線とデータ線とのクロスポイントなどの寄生容量やゲート制御線２２の配線材料や配線の膜厚、線幅に起因した抵抗成分を有する。これらの容量成分と抵抗成分に起因したＲＣ遅延によって、特に信号が供給される点から離れた場所では理想的な矩形波からずれてしまう。その結果、図４に示すように立下りが鈍くなる。

次に、補助電源線６２にハイレベルの電圧を印加する。ここで印加する電圧は基本的にはゲート制御線２２に印加するハイレベルの電圧と同じ電圧を印加することが望ましい。このとき、補助スイッチ７０Ａ，７０Ｃはオフされているので、補助電源線６２の電圧はゲート制御線２２には影響を及ぼさない。

次に、図４の（Ｂ）の期間で、選択トランジスタ８０Ａ〜８０Ｄをオンからオフに変化させるためにゲート制御線２２をローレベルからハイレベルに変化させる。このとき、補助制御線４２にはゲート制御線２２と同じ信号がインバータを介して供給されているため、補助制御線４２はハイレベルからローレベルに変化し、補助制御線４２で制御される補助スイッチ７０Ａ，７０Ｃはオフからオンに変化する。その結果、ゲート制御線２２には補助スイッチ７０Ａ，７０Ｃを介して補助電源線６２からも給電されるため、補助電源がない従来のゲート制御線電圧の立ち上がり特性１２０に比べて実施形態１の回路を用いたゲート制御線電圧の立ち上がり特性１３０の方が立ち上がりが急峻になる。つまり、ゲート制御線をより高速に駆動することができる。

また、この例では、ゲート制御線と補助制御線にほぼ同時にターンオン電圧又はターンオフ電圧を供給する例を示したが、これに限定されず、ゲート制御線と補助制御線とのそれぞれを独立に制御してもよい。この場合、ゲート制御線と補助制御線とは別々のタイミングで制御することが可能であり、例えば、ゲート制御線にターンオン電圧を供給した以後に補助制御線にターンオン電圧を供給してもよい。ここで、以後とは、同時であることも含まれる。

実施形態１では、選択トランジスタ８０Ａ〜８０Ｄをオンからオフに変化させるためにゲート制御線２２をローレベルからハイレベルに変化させる動作を高速化する例を示した。しかし、これに限定されず、目的に応じてバッファとインバータの組み合わせを任意に選択することができる。

例えば、補助スイッチ７０Ａ，７０Ｃ及び選択トランジスタ８０Ａ〜８０Ｄが全てｐチャネル型トランジスタで構成された回路において、選択トランジスタ８０Ａ〜８０Ｄをオンさせる駆動を高速化する回路について説明する。

上記の回路においては、選択トランジスタ８０Ａ〜８０Ｄがオンするときに補助スイッチ７０Ａ，７０Ｃをオンして、ゲート制御線２２に対して補助電源線６２から給電すればよく、ゲート制御線２２と補助制御線４２にそれぞれハイレベル／ローレベルの同じ信号が供給されるようにすればよい。この場合は、ゲート制御線２２と補助制御線４２の両方は周辺領域でバッファ又はインバータのいずれか一方に接続される。または、これらの回路を介さずに直接信号が供給されてもよい。

また、補助スイッチ７０Ａ，７０Ｃ及び選択トランジスタ８０Ａ〜８０Ｄが全てｎチャネル型トランジスタで構成された回路において、選択トランジスタ８０Ａ〜８０Ｄをオフさせる駆動を高速化する回路について説明する。ｐチャネル型トランジスタで構成された回路と同様に、選択トランジスタ８０Ａ〜８０Ｄがオフするときに補助電源線からゲート制御線に対して給電されるように、ゲート制御線２２、補助制御線４２のいずれか一方が周辺領域でインバータに接続される。ｎチャネル型トランジスタではゲート制御線にハイレベルが供給されたときにトランジスタがオンし、ローレベルが供給されたときにトランジスタオフする。それ以外の動作に関しては、ｐチャネル型トランジスタで説明した回路動作とほとんど同じなので、ここでは詳細な説明は省略する。

上記では、補助スイッチ７０Ａ，７０Ｃと選択トランジスタ８０Ａ〜８０Ｄとが全て同じ極性のトランジスタで構成された例を示したが、これに限定されず、例えば補助スイッチ７０Ａ，７０Ｃがｎチャネル型トランジスタ、選択トランジスタ８０Ａ〜８０Ｄがｐチャネル型トランジスタのようにお互いが異なる極性のトランジスタで構成されていてもよい。

図３に単位画素の一例を示す回路図を示す。単位画素は選択トランジスタ８０Ａ、駆動トランジスタ８２Ａ、保持容量８４Ａ、発光素子８６Ａを含む。ここでは、簡単な有機ＥＬディスプレイの画素回路図を示したが、発光素子８６Ａの発光を制御するために駆動トランジスタ８２Ａと発光素子８６Ａの間にエミッショントランジスタが接続されていてもよい。また、駆動トランジスタ８２Ａ固有の閾値ばらつきを補償するために、駆動トランジスタ８２Ａのドレインとゲートの間にトランジスタを設けたＶＴＨ補償回路を設けてもよい。

次に、図３の単位画素の各素子と補助スイッチ７０Ａやその他の制御線との接続関係を説明する。補助スイッチ７０Ａはゲート制御線２２と補助電源線６２の間に配置され、ゲート電極が補助制御線４２に接続されている。選択トランジスタ８０Ａはデータ線３２と駆動トランジスタ８２Ａのゲート電極との間に配置され、ゲート電極がゲート制御線２２に接続されている。駆動トランジスタ８２Ａはソース電極がアノード電源ＥＬＶＤＤに接続され、ドレイン電極が発光素子８６Ａのアノード側の電極に接続されている。また、発光素子８６Ａのカソード側の電極はカソード電源ＥＬＶＳＳに接続されている。駆動トランジスタ８２Ａはゲートに供給された階調データ電圧に応じた電流を発光素子８６Ａに供給し、発光素子８６Ａの発光強度を決定する。保持容量８４Ａは駆動トランジスタ８２Ａのゲート電極とソース電極との間に配置されている。保持容量８４Ａは駆動トランジスタ８２Ａのゲート電極に供給された階調データ電圧を保持する。これによって、発光期間中の発光素子８６Ａの発光強度を一定に保つことができる。

図５に行方向に並んだ画素に対して補助スイッチを配置した間隔、つまり何画素毎に補助スイッチを配置したか、とゲート制御線電圧の立ち上がり時間の関係について、効果を検証するためのシミュレーション結果を示した。

シミュレーションに用いたパラメータを表１に示した。まず、ゲート制御線については、抵抗成分は１画素当たり１．２Ωとし、容量成分は１画素当たり２８ｆＦに選択トランジスタのゲート容量を加えた合計とした。次に、補助電源線については、抵抗成分は１画素当たり０．６Ωとし、容量成分は１画素当たり５６ｆＦとした。最後に、補助制御線については、抵抗成分は１画素当たり１．２Ωとし、容量成分は１画素当たり２８ｆＦに選択トランジスタのゲート容量を加えた合計とした。ここで、補助制御線の容量成分は補助スイッチを設置した画素数のみを考慮して計算した。

シミュレーション対象のデバイスはＵＤ、７０インチの表示装置であり、一つのゲート制御線には約５０００個のトランジスタが接続されている。またゲート制御線の容量成分パラメータは、ゲート制御線とデータ線又はゲート制御線と電源線の重なり容量と、カソード容量を考慮している。

図５において、点線は補助スイッチが設けられていない従来型の回路のゲート制御線電圧の立ち上がり時間を示し、実線は実施形態１で説明した補助スイッチが設けられた回路のゲート制御線電圧の立ち上がり時間を示した。ここで、実施形態１のゲート制御線電圧の立ち上がり時間は、行方向に並んだ画素に対して補助スイッチを配置する間隔を変化させ、各間隔におけるゲート制御線電圧の立ち上がり時間がプロットされている。

図５における全ての条件において、実施形態１のゲート制御線電圧の立ち上がり時間は従来型の回路のゲート制御線電圧の立ち上がり時間に比べて早いことが確認される。さらに、このシミュレーション結果では、補助スイッチを配置した間隔によってゲート制御線電圧の立ち上がり時間が極小値を持つことが確認された。ここでは、１０画素毎に補助スイッチを配置した条件で最もゲート制御線電圧の立ち上がり時間が極小値を持つ結果となった。ゲート制御線の給電点が多い方が、より迅速に電圧を供給することができるが、補助スイッチの増加に伴って補助制御線の寄生容量も増加してしまい、その結果、補助制御信号に遅延が生じて補助スイッチの動作が遅くなったためであると考えられる。したがって、補助スイッチは行方向に並んだ画素の数よりも少ない方が好ましい。

このように、ゲート制御線に設ける給電点は、行方向に並んだ画素に対して補助スイッチを配置した間隔に最適な範囲が存在することが確認された。補助スイッチを配置する間隔は今回の条件では、好ましくは２画素毎以上、５０画素毎以下であり、より好ましくは５画素毎以上、２０画素毎以下である。

本実施形態では、特に選択トランジスタ及び補助スイッチが共にｐチャネル型トランジスタで形成され、ゲート制御線電圧の立ち上がりを高速化する場合の例について説明したが、これに限定されない。例えば、ゲート制御線と補助制御線に供給される信号を変更することで、選択トランジスタ及び補助スイッチが共にｎチャネル型トランジスタで形成されてもよい。また、選択トランジスタ及び補助スイッチがｐチャネル型トランジスタとｎチャネル型トランジスタの両方で形成されてもよい。また、これらの場合において、ゲート制御線電圧の立ち下がりを高速化してもよく、回路を追加することで立ち下がりと立ち上がりの両方を高速化してもよい。

上記のように、画素領域内でゲート制御線に給電点を設け、そこからゲート制御電圧を供給することで、ゲート制御線の駆動を高速化することができる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。

１：電子機器、 ２：表示装置、 １０：表示部、 ２０：ゲート制御スキャンドライバ、 ２２，２４，２６：ゲート制御線、 ３０：データドライバ、 ４０：補助制御スキャンドライバ、 ４２，４４，４６：補助制御線、 ５０：制御部、 ６０：電源、 ６２，６４，６６：補助電源線、 ７０Ａ，７０Ｃ，７１Ａ，７１Ｃ，７２Ａ，７２Ｃ：補助スイッチ、 ８０Ａ，８０Ｂ，８０Ｃ，８０Ｄ：選択トランジスタ、 ８２Ａ：駆動トランジスタ、 ８４Ａ：保持容量、 ８６Ａ：発光素子、 ９０：バッファ、 ９２：インバータ、 １００Ａ，１００Ｂ，１００Ｃ，１００Ｄ：画素、 １１０：理想的な駆動信号、 １２０：従来のゲート制御線電圧の立ち上がり特性、 １３０：実施形態１の回路を用いたゲート制御線電圧の立ち上がり特性

Claims (9)

1. 行方向に配置された複数の画素と、
   前記複数の画素に接続されたゲート制御線と、
   前記ゲート制御線と同じ方向に延びた補助電源線と、
   前記ゲート制御線と前記補助電源線との間に設けられ、前記補助電源線と同じ方向に延びた補助制御線によって制御され、前記ゲート制御線と前記補助電源線とを接続する少なくとも一つの補助スイッチと、
   を有する画素回路。
2. 前記補助スイッチは前記複数の画素の数よりも少ないことを特徴とする請求項１に記載の画素回路。
3. 前記画素は発光素子と、発光素子に流れる電流を制御して階調を決定する駆動トランジスタと、を含むことを特徴とする請求項１に記載の画素回路。
4. 前記画素は前記ゲート制御線によって制御される選択トランジスタを有し、
   １水平期間において前記選択トランジスタと前記補助スイッチとにはそれぞれ異なる信号が供給されることを特徴とする請求項１に記載の画素回路。
5. 前記画素は前記ゲート制御線によって制御される選択トランジスタを有し、
   １水平期間において前記選択トランジスタと前記補助スイッチとにはそれぞれ同じ信号が供給されることを特徴とする請求項１に記載の画素回路。
6. 前記補助制御線に前記補助スイッチをオンする信号が供給される前に、前記補助電源線に一定の電圧が印加されることを特徴とする請求項１に記載の画素回路。
7. 行方向に配置された複数の画素と、
   前記複数の画素に接続されたゲート制御線と、
   前記複数の画素が配置された領域において、前記ゲート制御線と補助電源との間に設けられた少なくとも一つの補助スイッチを有する画素回路。
8. 行方向に配置された複数の画素と、
   前記複数の画素に接続されたゲート制御線と、
   前記ゲート制御線と同じ方向に延びた補助電源線と、
   前記ゲート制御線と前記補助電源線との間に設けられ、前記補助電源線と同じ方向に延びた補助制御線によって制御され、前記ゲート制御線と前記補助電源線とを接続する少なくとも一つの補助スイッチと、
   を含み、
   前記補助電源線に一定の電圧が供給され、
   前記一定の電圧が供給された以後に前記補助制御線にターンオン電圧が供給されることを特徴とする画素回路の駆動方法。
9. 前記ゲート制御線にターンオン電圧が供給された以後に前記補助制御線にターンオン電圧が供給されることを特徴とする請求項８に記載の画素回路の駆動方法。
   
   

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