JP2015018590A - 再構成可能な回路およびそのプログラム方法 - Google Patents

Abstract

【課題】複数の配線間に設けられた抵抗変化素子の抵抗値のバラツキを抑えることができる再構成可能な回路およびそのプログラム方法を提供する。【解決手段】本実施形態の再構成可能な回路は、信号が入力される複数の第１配線を有する第１配線群と、前記複数の第１配線に交差する複数の第２配線を有する第２配線群と、前記複数の第１配線と前記複数の第２配線との交差領域に設けられた複数の抵抗変化素子であって、各抵抗変化素子は対応する第１配線に接続される第１端子および対応する第２配線に接続される第２端子を有しかつ低抵抗状態および高抵抗状態のいずれか一方の状態から他方の状態に遷移可能である複数の抵抗変化素子と、前記複数の第１配線のそれぞれに印加する電圧を制御する第１制御部と、前記複数の第２配線のそれぞれに印加する電圧を制御する第２制御部と、前記第２配線群のそれぞれの配線に対応して設けられ、対応する前記配線に接続された抵抗変化素子に流れる電流を制限する複数の電流制限素子と、を備えている。【選択図】図８

Description

本発明の実施形態は、再構成可能な回路およびそのプログラム方法に関する。

プログラマブルロジックデバイスは、チップ製造後に回路を書き換えることができる半導体集積回路である。プログラマブルロジックデバイスは複数の配線を有し、これらの配線のうち選択された２本の配線どうしを電気的に接続または非接続にする。この接続状態を制御するためにいくつかの手法が存在する。

配線の接続を制御するための１つの手法は、トランジスタとメモリ素子を用いるものである。メモリ素子は電気的にプログラム可能であり、プログラムされた情報に基づいてトランジスタのオン／オフが切り替わる。メモリ素子としては一般的にＳＲＡＭが用いられる。

配線の接続を制御する他の手法として、複数の配線の間に抵抗変化素子を設けたプログラム可能な回路（再構成可能な回路）が知られている。上記の抵抗変化素子は例えば２端子を有する不揮発性抵抗変化素子であり、端子間に所定の電圧を印加することにより低抵抗状態と高抵抗状態を切り替えることができる。

上記の不揮発性抵抗変化素子を高抵抗状態から低抵抗状態に切り替えるために端子間に電圧を印加したとき、端子間には電流が発生する。この電流が大きすぎる場合、低抵抗状態に切り替わった後の抵抗変化素子の抵抗値のバラツキが大きくなる。したがって、抵抗変化素子の端子間に過剰な電流が流れすぎないように、所定の値以上の電流が流れないような機構、例えば電流制限素子を設けるのが一般的である。

米国特許出願公開第２００８／０２１１５４０号明細書

本実施形態は、複数の配線間に設けられた抵抗変化素子の抵抗値のバラツキを抑えることができる再構成可能な回路およびそのプログラム方法を提供する。

本実施形態による再構成可能な回路は、信号が入力される複数の第１配線を有する第１配線群と、前記複数の第１配線に交差する複数の第２配線を有する第２配線群と、前記複数の第１配線と前記複数の第２配線との交差領域に設けられた複数の抵抗変化素子であって、各抵抗変化素子は対応する第１配線に接続される第１端子および対応する第２配線に接続される第２端子を有しかつ低抵抗状態および高抵抗状態のいずれか一方の状態から他方の状態に遷移可能である複数の抵抗変化素子と、前記複数の第１配線のそれぞれに印加する電圧を制御する第１制御部と、前記複数の第２配線のそれぞれに印加する電圧を制御する第２制御部と、前記第２配線群のそれぞれの配線に対応して設けられ、対応する前記配線に接続された抵抗変化素子に流れる電流を制限する複数の電流制限素子と、を備えている。

一実施形態による再構成可能な回路の概要を示す図。 図１に示すメモリセルとして不揮発性の抵抗変化素子を用いた再構成可能な回路を示す回路図。 抵抗変化素子の一例を示す断面図。 一実施形態のクロスポイント構造の再構成可能な回路を用いた、配線の切り替えユニットを示す図。 抵抗変化素子をセットする方法の一例を示す図。 抵抗変化素子をセットする方法の他の例を示す図。 図７（ａ）および図７（ｂ）はそれぞれ、電流制限素子としてトランジスタおよび抵抗を用いた場合における抵抗変化素子をセットする条件を示した概念図。 ワード線に対応して電流制限素子を設けた回路において、抵抗変化素子をセットするための電圧条件を示す図。 ビット線に対応して電流制限素子を設けた回路において、抵抗変化素子をセットするための電圧条件を示す図。 メモリセルが、抵抗変化素子と、この抵抗変化素子に直列に接続されたダイオードとを備えたクロスポイント構造の再構成可能な回路を示す回路図。 図１０に示した再構成可能な回路を用いて配線の切り替えユニットを実現した例を示す回路図。

本発明の実施形態を説明する前に、実施形態に至った経緯について説明する。

複数の配線の間に抵抗変化素子を設けてプログラム可能な公知の再構成可能な回路において、メモリ素子に蓄えられたデータの読み出しの際にメモリ素子の端子間に過剰な電流が流れすぎないように、所定の値以上の電流が流れないようにする電流制限素子が設けられている。

抵抗変化素子１つに対し、電流制限素子を1つまたは1つ以上設けると、チップ面積が増大する。このため、上記電流制限素子は複数の抵抗変化素子で共有させるのが望ましい。ところが、１つの電流制限素子に低抵抗状態のメモリと高抵抗状態のメモリが接続されている状態で、上記高抵抗状態の抵抗変化素子にプログラム電圧を印加してこれを低抵抗状態に遷移させようとする場合、電流制限素子において電圧降下が発生し、必要な電圧が選択した抵抗変化素子に印加されない可能性がある。

上記の問題を解決する手段、すなわち、プログラマブルロジックデバイスにおいて、複数の抵抗変化メモリで電流制限素子を共有させるための好適なセル構成については、未だ知られていない。

そこで、本願発明者達は鋭意研究し、複数の抵抗変化素子で電流制限素子を共有しても、必要な電圧を選択したメモリセルに印加することができ、かつ複数の配線間に設けられた抵抗変化素子の抵抗値のバラツキを抑えることができる再構成可能な回路およびそのプログラム方法を見出した。これを以下の実施形態として説明する。

（実施形態）
一実施形態による再構成可能な回路の概要を図１に示す。この一実施形態の再構成可能な回路は、複数のビット線ＢＬ_１、ＢＬ_２、・・・、ＢＬ_ｎ（ｎ≧２）からなるビット線群と、これらのビット線に交差する複数のワード線ＷＬ_１、ＷＬ_２、・・・、ＷＬ_ｍ（ｍ≧２）からなるワード線群と、各ワード線ＷＬ_ｉ（ｉ＝１，・・・，ｍ）と各ビット線ＢＬ_ｊ（ｊ＝１，・・・，ｎ）との交差領域に設けられたメモリセル１_ｉｊとを備えている（以下ではこの構造のことをクロスポイント構造と称する）。各ワード線ＷＬ_ｉ（ｉ＝１，・・・，ｍ）には、メモリセル１_ｉ１〜１_ｉｎの一端が接続される。各ビット線ＢＬ_ｊ（ｊ＝１，・・・，ｎ）にはメモリセル１_１ｊ〜１_ｍｊの他端が接続される。ワード線群にはロウデコーダ１００が接続され、ビット線群にはカラムデコーダ２００が接続される。ロウデコーダ１００によって特定のワード線が選択され、この選択されたワード線に電圧を印加することが可能である。カラムデコーダ２００によって特定のビット線が選択され、この選択されたビット線に電圧を印加することが可能である。すなわち、選択したメモリセルをプログラムすることができる。

本実施形態においては、メモリセルは、不揮発性の抵抗変化素子である。抵抗変化素子は２つの端子（電極）を有し、端子間の抵抗を低抵抗状態（Low Resistive State: ＬＲＳ）あるいは高抵抗状態（High Resistive State: ＨＲＳ）にすることができる。これらの状態変化を実現するためには、抵抗変化素子の端子間に所定のプログラム電圧を印加する。ここでは、メモリをＨＲＳからＬＲＳに変化させることをセットと称し、逆にＬＲＳからＨＲＳに変化させることをリセットと称する。図１に示すメモリセル１_１１〜１_ｍｎとして不揮発性の抵抗変化素子２_１１〜２_ｍｎを用いた再構成可能な回路を図２に示す。

抵抗変化素子の一例を図３に示す。抵抗変化素子２は上部電極２ａと、下部電極２ｃと、上部電極２ａと下部電極２ｃの間に設けられた抵抗変化層２ｂとを含む。なお、上部電極２ａ、下部電極２ｃ、抵抗変化層２ｂは、それぞれ一種類の材料からなる単層の構造でも良いし、複数の材料の層からなる積層構造でも良い。

図２に示したクロスポイント構造の再構成可能な回路は、例えばプログラマブルロジックデバイスにおける、配線の切り替えユニットとして使用できる。この配線の切り替えユニットは、複数の配線同士の接続、非接続を必要に応じて切り替えることができる。例えば、ある２つの配線の交点に設置された抵抗変化素子がＨＲＳならば、これらの配線同士は接続されていないと考えることができるし、逆にそれがＬＲＳならば、これらの配線同士は接続されていると考えることができる。

図４は、一実施形態のクロスポイント構造の再構成可能な回路を用いて配線の切り替えユニットを実現した場合の例を示す図である。この切り替えユニットにおいては、ビット線ＢＬ_ｊ（ｊ＝１，・・・，ｎ）には、入力線ＩＮ_ｊ、インバータ１０_ｊおよびトランジスタ１２_ｊを介して信号が入力され、ＬＲＳの抵抗変化素子２_ｉｊ、ワード線ＷＬ_ｉ（ｉ＝１，・・・，ｍ）、トランジスタ２０_ｉ、およびインバータ２２_ｉを介して出力線ＯＵＴ_ｉから信号が出力される場合を考える。

ビット線ＢＬ_ｊ（ｊ＝１，・・・，ｎ）は、ゲートが配線ＣＬ１に接続されたトランジスタ１２_ｊを介してインバータ１０_ｊの出力に接続される。このトランジスタ１２_ｊ（ｊ＝１，・・・，ｎ）は、抵抗変化素子２_ｉｊ（ｉ＝１，・・・，ｍ）をプログラムするための電圧をインバータ１０_ｊから遮断するためのものであり、抵抗変化素子２_ｉｊをプログラム（セットあるいはリセット）するときにはトランジスタ１２_ｊ（ｊ＝１，・・・，ｎ）はオフ状態にする。ただし、抵抗変化素子のプログラム電圧が小さい場合は、トランジスタ１２_ｊ（ｊ＝１，・・・，ｎ）は無くても良い。また、図４ではトランジスタ１２_ｊ（ｊ＝１，・・・，ｎ）としては、Ｎ型のトランジスタを用いているが、Ｐ型のトランジスタを用いてもよい。

一方、ワード線ＷＬ_ｉ（ｉ＝１，・・・，ｍ）は、ゲートが配線ＣＬ２に接続されたトランジスタ２０_ｉを介してインバータ２２_ｉの入力に接続される。このトランジスタ２０_ｉ（ｉ＝１，・・・，ｍ）も、抵抗変化素子２_ｉｊをプログラムするための電圧をインバータ２２_ｉから遮断するためのものであり、抵抗変化素子をプログラム（セットあるいはリセット）するときにはトランジスタ２０_ｉ（ｉ＝１，・・・，ｍ）はオフ状態にする。ただし、抵抗変化素子のプログラム電圧が小さい場合は、トランジスタ２０_ｉ（ｉ＝１，・・・，ｍ）は無くても良い。また、図４では、トランジスタ２０_ｉ（ｉ＝１，・・・，ｍ）として、Ｎ型のトランジスタを用いたが、Ｐ型のトランジスタを用いてもよい。

さらに、図４では信号の入力側と出力側にそれぞれトランジスタ１２_ｊ（ｊ＝１，・・・，ｎ）、２０_ｉ（ｉ＝１，・・・，ｍ）を設けているが、抵抗変化素子２_ｉｊがユニポーラタイプの抵抗変化素子の場合は、片側のみにトランジスタ１２_ｊ（ｊ＝１，・・・，ｎ）あるいはトランジスタ２０_ｉ（ｉ＝１，・・・，ｍ）を設けても良い。

例えば図４において、抵抗変化素子２_１１がＬＲＳで、抵抗変化素子２_１２、２_１３がＨＲＳの場合、ビット線ＢＬ_１とワード線ＷＬ_１が接続されており、ビット線ＢＬ_２、ＢＬ_３とワード線ＷＬ_１は接続されていないと考えることができる。すなわち、入力線ＩＮ_１から入力した信号は出力線ＯＵＴ_１から出力される。

また、例えば図４において、抵抗変化素子２_１１、２_２１がＬＲＳで、抵抗変化素子２_１２、２_１３、２_２２、２_２３がＨＲＳの場合、ビット線ＢＬ_１はワード線ＷＬ_１、ＷＬ_２に接続されており、ビット線ＢＬ_２およびＢＬ_３は、ワード線ＷＬ_１とも接続されず、ＷＬ_２とも接続されていないと考えることができる。すなわち、入力線ＩＮ_１から入力した信号は、出力線ＯＵＴ_１、ＯＵＴ_２の両方から出力される。

上記のように、１つの入力線に入力された信号が複数の出力線から出力されることは、配線の切り替えのパターンの例として考えられる。ところが、逆に複数の入力線に入力された信号が１つの出力線から出力されることは考えられない。言い換えると、同じ入力線に接続された抵抗変化素子のうち、複数の抵抗変化素子がＬＲＳである場合はあっても、同じ出力線に接続された抵抗変化素子のうち、複数の抵抗変化素子がＬＲＳである場合はない。

ところで、図２に示したクロスポイント型のメモリ構造を、大容量のデータ記憶媒体（ファイルメモリ）として用いた場合、抵抗変化素子のそれぞれがＬＲＳであるかＨＲＳであるかは独立であり、同じビット線、あるいは同じワード線に接続された複数の抵抗変化素子のうち、どの抵抗変化素子がＬＲＳであるか、あるいはいくつの抵抗変化素子がＬＲＳであるかは任意である。したがって、抵抗変化素子２_１１〜２_ｍｎのすべてがＬＲＳである場合もあるし、逆にすべてがＨＲＳである場合もあり得る。

しかし、配線の切り替えユニットとして、図４に示すクロスポイント構造の再構成可能な回路を用いた場合は、上述したように、抵抗変化素子の抵抗状態（ＨＲＳとＬＲＳのどちらであるか）の任意の組み合わせを考える必要はない。

次に、図４に示した切り替えユニットにおいて、抵抗変化素子２_１１をＨＲＳからＬＲＳに変化させる場合（セット）のプログラム方法について考える。ここではセットに必要なプログラム電圧をＶｐｇｍとする。

抵抗変化素子２_１１をセットする方法の１つの例を図５に示す。ビット線ＢＬ_１に０Ｖを印加し、ワード線ＷＬ_１にはプログラムＶｐｇｍを印加する。これにより抵抗変化素子２_１１の端子間にはプログラム電圧Ｖｐｇｍがかかるため、抵抗変化素子２_１１のセットが起こる。一方、他のビット線ＢＬ_２〜ＢＬ_ｎおよび他のワード線ＷＬ_２〜ＷＬ_ｍには０Ｖとプログラム電圧Ｖｐｇｍとの間の電圧、例えばＶｐｇｍ／２を印加する。これは選択していない抵抗変化素子のプログラムディスターブ（セットディスターブ、リセットディスターブ）を防ぐためである。

抵抗変化素子２_１１をセットする方法の他の例を図６に示す。ビット線ＢＬ_１にプログラム電圧Ｖｐｇｍを印加し、ワード線ＷＬ_１に０Ｖを印加する。これにより、抵抗変化素子２_１１の端子間にはプログラム電圧Ｖｐｇｍがかかるため、抵抗変化素子２_１１のセットが起こる。一方、他のビット線ＢＬ_２〜ＢＬ_ｎおよび他のワード線ＷＬ_２〜ＷＬ_ｍには０Ｖとプログラム電圧Ｖｐｇｍとの間の電圧、例えばＶｐｇｍ／２を印加する。

なお、抵抗変化素子をプログラムする際に、複数のワード線に印加する電圧は、ロウデコーダ１００によって制御され、複数のビット線に印加する電圧はカラムデコーダ２００によって制御される。

図５および図６に示す方法のいずれを用いるかは、例えば抵抗変化素子の上部電極や下部電極にどのような材料を用いるかに依存する。これらの材料を変えることによって、セットに必要な電圧の条件が変わるからである。例えば、抵抗変化素子の上部電極に印加する電圧を下部電極に印加する電圧より大きくしなければならないこともあるし、逆に小さくしなければならないこともある。

ところで、抵抗変化素子をＨＲＳからＬＲＳに変化させる際に、抵抗変化素子の端子間に電流が流れすぎるのを防止する機構を設けることが望ましい。抵抗変化素子はＨＲＳにあるうちは、抵抗変化素子の端子間にセット電圧を印加しても発生する電流は小さいが、抵抗変化素子がＬＲＳに遷移する瞬間、あるいは遷移した後には大きな電流が発生し得る。この電流が大きいと、セット後の抵抗変化素子の抵抗値のバラツキが大きくなってしまう。

上記の過剰な電流を抑えるための手法としては、電圧源と抵抗変化素子の端子との間に電流制限素子を設けることが有効である。

電流制限素子としてトランジスタを用いた場合において、抵抗変化素子をセットする条件を示した概念図を図７（ａ）に示す。抵抗変化素子２とトランジスタ３が直列に接続され、これらの両端に０Ｖあるいはプログラム電圧Ｖｐｇｍが印加される。なお、図７（ａ）では、抵抗変化素子２の端子にプログラム電圧Ｖｐｇｍが印加され、トランジスタ３のソースあるいはドレインの一方に０Ｖが印加されているが、抵抗変化素子２の端子に０Ｖが印加され、トランジスタ３のソースあるいはドレインの一方にプログラム電圧Ｖｐｇｍが印加されてもよい。

トランジスタ３では、ゲートに印加する電圧を調整することによってチャネル間の抵抗値を適切な値に設定することができる。この抵抗値によってチャネル間を流れる電流、すなわち抵抗変化素子２を流れる電流は所定以下の値に抑えられる。

このように、抵抗変化素子１つに対して、電流制限素子として１つのトランジスタを設ける場合、抵抗変化素子の数が大きくなるにしたがってトランジスタの数も多くなる。このため、多数の抵抗変化素子を有する回路ではチップ面積が大きくなってしまう問題がある。

電流制限素子として単純な抵抗を用いた場合において、抵抗変化素子をセットする条件を示した概念図を図７（ｂ）に示す。図７（ａ）の場合と同様に、抵抗変化素子２と抵抗４が直列に接続され、これらの両端に０Ｖあるいはプログラム電圧Ｖｐｇｍが印加される。なお図７（ｂ）では、抵抗変化素子２の端子にプログラム電圧Ｖｐｇｍが印加され、抵抗４の端子に０Ｖが印加されているが、抵抗変化素子２の端子に０Ｖが印加され、抵抗４の端子にプログラム電圧Ｖｐｇｍが印加されてもよい。

図７（ｂ）では、電流制限素子としてトランジスタではなく抵抗を用いるため、チップ面積の増大を抑えることができる。なぜならば、抵抗４は抵抗変化素子２と同様に、配線層に作製することが可能だからである。しかし、電流制限素子としてトランジスタを用いる場合と異なり、抵抗４ではその抵抗値は変えられない。このため、抵抗変化素子１つに対して電流制限素子として１つの抵抗を設ける場合、図４に示す配線の切り替えユニットにおいて、入力線と出力線の間の抵抗値が増大する。これは信号伝達速度の遅延につながる。

このように、１つの抵抗変化素子に対して１つの電流制限素子を設けるのは、チップ面積の観点や、動作速度の観点から望ましくない。したがって、複数の抵抗変化素子で１つの電流制限素子を共有する構造が望ましい。

本実施形態の再構成可能な回路のワード線ＷＬ_１〜ＷＬ_ｍに対応して電流制限素子３０_１〜３０_ｍを設けた回路において、抵抗変化素子２_１１をセットするための電圧条件を図８に示す。トランジスタ等の各電流制限素子３０_ｉ（ｉ＝１，・・・，ｍ）がワード線ＷＬ_ｉに接続される。ワード線ＷＬ_１にはプログラム電圧Ｖｐｇｍが印加され、ビット線ＢＬ_１には０Ｖが印加され、ワード線ＷＬ_２〜ＷＬ_ｍおよびビット線ＢＬ_２〜ＢＬ_ｎには０Ｖとプログラム電圧Ｖｐｇｍとの間の電圧、例えばＶｐｇｍ／２が印加される。抵抗変化素子２_１１をプログラムするための電圧Ｖｐｇｍは、電流制限素子３０_１を介して抵抗変化素子２_１１に印加される。電流制限素子３０_１を介して電圧を印加することによって、プログラム中に抵抗変化素子２_１１に過剰な電流が流れることを防止し、プログラム後の抵抗変化素子２_１１の抵抗値のバラツキを小さく抑えることができる。各電流制限素子３０_ｉ（ｉ＝１，・・・，ｍ）は複数の抵抗変化素子２_ｉ１〜２_ｉｎで共有されているので、抵抗変化素子１つに対して１つ以上の電流制限素子を用いる場合に比べてチップ面積を小さく抑えることができる。

ここでは電流制限素子３０_ｉ（ｉ＝１，・・・，ｍ）はワード線ＷＬ_ｉに接続されている。図４に示すように、本実施形態の再構成可能な回路をＦＰＧＡ（Field Programmable Gate Array）等のプログラマブルロジックデバイスの配線の切り替えユニットとして用いる場合、プログラマブルロジックデバイスの動作時の信号はビット線に入力され、ＬＲＳの抵抗変化素子を通って、ワード線を経由して出力される。信号の経路上にはインバータやバッファ等の電圧増幅素子を設けて信号を増幅することが一般的であり、図４に示す回路では、ビット線ＢＬ_ｊ（ｊ＝１，・・・，ｎ）はトランジスタ１２_ｊを介してインバータ１０_ｊの出力と接続されており、ワード線ＷＬ_ｉ（ｉ＝１，・・・，ｍ）はトランジスタ２０_ｉを介してインバータ２２_ｉの入力と接続される。上記の増幅素子の向きをどのように設定するかにより信号の伝達の向きが決定されるため、ビット線、ワード線のうち増幅素子の出力に接続されているほうを信号が入力される配線（入力配線）、増幅素子の入力に接続されているほうを信号が出力される配線（出力配線）とみなすことができる。

一般に、増幅素子の入力端子は１つ以上のトランジスタのゲート端子であり、増幅素子の出力端子は１つ以上のトランジスタのドレイン端子である。したがって、ビット線、ワード線のうち、トランジスタのゲートと接続されているものを出力配線、トランジスタのドレインに接続されているものを入力配線とみなすこともできる。

図４に示す再構成可能な回路の入力配線となるビット線ＢＬ_ｊ（ｊ＝１，・・・，ｎ）に対応して電流制限素子３０_ｊを設けた回路において、抵抗変化素子２_１１をセットするための電圧条件を図９に示す。この回路においても、電流制限素子３０_１〜３０_ｎによって抵抗変化素子に流れる電流を制限することはできるが、以下のような問題がある。

図９に示す回路において、セットされる前の抵抗変化素子２_１１はＨＲＳであるが、このとき抵抗変化素子２_２１がＬＲＳである場合を考える。抵抗変化素子２_１１をＨＲＳからＬＲＳにするために、ワード線ＷＬ_１にプログラム電圧Ｖｐｇｍを印加し、ビット線ＢＬ_１には電流制限素子３０_１を介して０Ｖを印加する。このとき、ビット線ＢＬ_１の電位は０Ｖになるのが理想であるが、メモリ２_２１がＬＲＳであるため、ビット線ＢＬ_１の電位はワード線ＷＬ_２に印加される電圧にも依存する。もし電流制限素子３０_１の抵抗が十分低ければ、電流制限素子３０_１に印加された０Ｖはそのままビット線ＢＬ_１に通される。これは、電流制限素子３０_１での電圧降下が発生しないためである。ところが、図９に示す回路では、メモリ２_１１に過剰な電流が流れるのを抑制するために、電流制限素子３０_１の抵抗は比較的高い値に設定される。この電流制限素子３０_１の低抗値がＬＲＳにある抵抗変化素子２_２１の抵抗値と同程度、あるいは抵抗変化素子２_２１の抵抗値よりも高い場合、電流制限素子３０_１で無視できない程度の電圧降下が発生し、ビット線ＢＬ_１の電位が０Ｖよりも大きくなってしまう。この場合、抵抗変化素子２_１１の端子間には十分なセット電圧が印加されず、抵抗変化素子２_１１がセットできなくなる可能性がある。

前述したように、図８あるいは図９において、同じビット線に接続された複数の抵抗変化素子、例えばビット線ＢＬ_１に接続された抵抗変化素子２_１１、２_２１、２_３１、・・・、２_ｍ１のうち、複数の抵抗変化素子が同時にＬＲＳである使用形態は考えられる。つまり、１つの入力線、例えばＩＮ_１に入力された信号を複数の出力線、例えばＯＵＴ_１およびＯＵＴ_２から出力したい場合である。したがって、図９に示すように、信号の入力側に相当する配線であるビット線に接続するように電流制限素子を設けると、セットさせたい抵抗変化素子に正しくセット電圧が印加されない可能性がある。

しかし、図８あるいは図９において、同じワード線に接続された複数の抵抗変化素子、例えばワード線ＷＬ_１に接続された抵抗変化素子２_１１、２_１２、２_１３、・・・、２_１ｎのうち、複数の抵抗変化素子が同時にＬＲＳである使用形態は考えられない。したがって、図８に示すように、ワード線（出力配線）に接続するように電流制限素子を設けた場合は、上記の問題は回避できる。

ただし、ある抵抗変化素子、例えば抵抗変化素子２_１１をＨＲＳからＬＲＳにする場合、ワード線ＷＬ_１に接続された他の抵抗変化素子２_１２、２_１３、・・・、２_１ｎはＨＲＳでなければならない。したがって、配線のつなぎ方を変更する場合、例えば、ＬＲＳにある抵抗変化素子とＨＲＳにある抵抗変化素子が同じワード線に接続されており、ＬＲＳにある抵抗変化素子をＨＲＳに変化させ、ＨＲＳにある抵抗変化素子をＬＲＳに変化させる場合、まずＬＲＳにある抵抗変化素子をＨＲＳにした上で、続いてＨＲＳにある上記別の抵抗変化素子をＬＲＳにする必要がある。例えば抵抗変化素子２_１１がＬＲＳでかつ抵抗変化素子２_１２、２_１３、・・・、２_１ｎがＨＲＳの状態、すなわち入力線ＩＮ_１と出力線ＯＵＴ_１が接続されている状態から、抵抗変化素子２_１２がＬＲＳでかつ抵抗変化素子２_１１、２_１３、・・・、２_１ｎがＨＲＳの状態、すなわち入力線ＩＮ_１と出力線ＯＵＴ_２が接続されている状態に配線状態を切り替える場合には、まず抵抗変化素子２_１１をＬＲＳからＨＲＳにして、その後、抵抗変化素子２_１２をＨＲＳからＬＲＳにする。

これまでは、ある選択した抵抗変化素子をセットするための条件について述べた。ところで、抵抗変化素子においては、それを構成する膜の種類や厚さによっては、抵抗変化素子を製造した後で、実際に使用する前に「フォーミング」と呼ばれるプロセスが必要な場合がある。製造直後の抵抗変化素子では、図３に示す抵抗変化層２ｂは絶縁性が非常に高い。ここで、電極２ａ、２ｃ間に所定の電圧を印加すると、電極２ａ、２ｃ間の抵抗が下がるとともに、抵抗変化層２ｂが活性状態となり、電極２ａ、２ｃ間にプログラム電圧を印加することによって抵抗変化素子の抵抗値を自由に制御できるようになる。一般に、抵抗変化層２ｂが比較的厚い場合にはフォーミングが必要であり、抵抗変化層２ｂが数ｎｍ程度まで薄くなるとフォーミングが不要になる場合が多い。

抵抗変化素子をフォーミングする際にも、セットする際と同様に抵抗変化素子に流れる電流を制限する機構を設けたほうが好ましい。図８に示すように、ワード線ＷＬ_ｉ（ｉ＝１，・・・，ｍ）に電流制限素子３０_ｉを接続させた回路において、抵抗変化素子をフォーミングする手法を考える。例えば、抵抗変化素子２_１１をフォーミングしたい場合、ビット線ＢＬ_１に０Ｖを印加し、ワード線ＷＬ_１には電流制限素子３０_１を介してフォーミング電圧Ｖｐｇｍを印加する。なお、フォーミング電圧Ｖｐｇｍとセット電圧は、その大きさや極性が異なってもよい。また、ビット線にフォーミング電圧Ｖｐｇｍを印加して、ワード線に電流制限素子を介して０Ｖを印加してもよい。

上記の電流制限素子を設けた上で、あるワード線に接続された抵抗変化素子、例えば抵抗変化素子２_１１をフォーミングしたい場合、同じワード線に接続された別の抵抗変化素子、例えば抵抗変化素子２_１２、２_１３、・・・、２_１ｎの抵抗値が電流制限素子３０_１の抵抗値と同程度、あるいはそれよりも小さい場合には、選択した抵抗変化素子に十分なフォーミング電圧が印加されない可能性がある。特にフォーミングによって抵抗変化素子の抵抗値がＬＲＳと同程度になってしまう場合には、ある抵抗変化素子をフォーミングした後、続けてその抵抗変化素子にリセット電圧を印加し、その抵抗変化素子をＨＲＳにする必要がある。例えば、抵抗変化素子２_１１をフォーミングしたことによって抵抗変化素子２_１１の抵抗がＬＲＳになってしまった場合、この状態で抵抗変化素子２_１２や抵抗変化素子２_１３に十分なフォーミング電圧を印加することは難しい。したがって、抵抗変化素子２_１１をフォーミングした後で、いったん抵抗変化素子２_１１をＨＲＳにする必要がある。そうすれば、抵抗変化素子２_１２やメモリ２_１３に十分なフォーミング電圧を印加することができる。

あるいは、フォーミングのときの電流制限素子の抵抗値を、セットのときの電流制限素子の抵抗値よりも大きく設定してもよい。電流制限素子の抵抗値を大きくすれば、フォーミング後の抵抗変化素子の抵抗値がＬＲＳと同程度まで小さくなるのを防ぐことができる。なお、電流制限素子の抵抗値を変える手法としては、電流制限素子としてトランジスタを用いて、印加するゲート電圧を変えることによってチャネル抵抗を変化させてもよい。また、チャネル幅やチャネル長の異なる複数のトランジスタを用意し、これらの複数のトランジスタから１つのトランジスタを選択して用いるように構成してもよい。また、抵抗値の異なる複数の抵抗を用意し、これらの複数の抵抗から１つの抵抗を選択して用いるように構成してもよい。

ところで、図１０に示すように、各メモリセル１_ｉｊ（ｉ＝１，・・・ｍ、ｊ＝１，・・・，ｎ）が、抵抗変化素子２_ｉｊと、この抵抗変化素子２_ｉｊに直列に接続されたダイオード６_ｉｊとを備えたクロスポイント構造の再構成可能な回路が知られている。ダイオードは整流特性を有しており、一方の方向にのみ電流を流し、逆方向には電流を流さない。図１０では、ダイオード６_ｉｊ（ｉ＝１，・・・ｍ、ｊ＝１，・・・，ｎ）のアノードと抵抗変化素子２_ｉｊが接続されているが、カソードと抵抗変化素子２_ｉｊが接続されていても、回路上は等価である。あるいは、別々の素子として作製されたダイオードと抵抗変化素子を直列に接続するのではなく、抵抗変化素子自身が整流特性を有している場合も、回路上は等価と考えることができる。

このように、ダイオードを導入する技術は、クロスポイント型のメモリ構造でファイルメモリを実現する際に有効な技術である。ところが、本実施形態のように配線の切り替えユニットを実現する場合、図１０に示すようにビット線とワード線の間にダイオードが存在することは望ましくない。その理由を以下に説明する。

図１０に示した再構成可能な回路を用いて配線の切り替えユニットを実現した例を図１１に示す。ダイオードは一方向にしか電流を流さないため、入力線にＨレベルの信号が入力された場合とＬレベルの信号が入力された場合で、信号の伝達速度に大きな差が生じる。例えば、入力線にＨレベルの信号が入力されたとき、ダイオードの向きが順方向になるようにダイオードを挿入したとする。このとき、入力されたＨレベルの信号は速やかに出力される。しかし、入力がＨレベルからＬレベルに切り替わった場合、今度は信号の向きに対してダイオードは逆方向となるから、出力信号がＨレベルからＬレベルに切り替わるのに時間を要する。これは回路の動作周波数が遅くなることを意味する。

したがって、本実施形態の配線切り替えユニットにおいては、ビット線とワード線の間に置かれたメモリセルは、整流特性を持たないことが望ましい。すなわち、ビット線とワード線の間にはダイオードは設けず、また、ＬＲＳにある抵抗変化素子はそれ自身が整流特性を持たないことが望ましい。

ここでの整流特性とは、端子間に電源電圧（例えば１．１Ｖ）を印加した際、その電圧の向きによって電流値の差が生じることである。例えば第１端子および第２端子を有する素子において、第１端子に電源電圧、第２端子に接地電圧を印加したときに第１および第２端子間に流れる電流をＩ１、第１端子に接地電圧、第２端子に電源電圧を印加したときに第１および第２端子間に流れる電流をＩ２としたとき、Ｉ１の絶対値とＩ２の絶対値の比が１０以上、あるいは１／１０以下である場合、その素子は整流特性を有していると言える。

以上説明したように、本実施形態によれば、電流制限素子が複数のワード線に対応して設けられるか、または複数のビット線に対応して設けられるので、複数の配線間に設けられた抵抗変化素子の抵抗値のバラツキを抑えることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１_ｉｊ（ｉ＝１，・・・，ｍ、ｊ＝１，・・・，ｎ） メモリセル
２ 抵抗変化素子
２_ｉｊ（ｉ＝１，・・・，ｍ、ｊ＝１，・・・，ｎ） 抵抗変化素子
２ａ 上部電極
２ｂ 抵抗変化層
２ｃ 下部電極
３ 電流制限素子（トランジスタ）
４ 電流制限素子（抵抗）
１０_ｊ（ｊ＝１，・・・，ｎ） インバータ
１２_ｊ（ｊ＝１，・・・，ｎ） トランジスタ
２０_ｉ（ｉ＝１，・・・，ｍ） トランジスタ
２２_ｉ（ｉ＝１，・・・，ｍ） インバータ
３０_ｉ（ｉ＝１，・・・，ｍ） 電流制限素子
１００ ロウデコーダ
２００ カラムデコーダ
ＢＬ_ｊ（ｊ＝１，・・・，ｎ） ビット線
ＷＬ_ｉ（ｉ＝１，・・・，ｍ） ワード線
ＩＮ_ｊ（ｊ＝１，・・・，ｎ） 入力線
ＯＵＴ_ｉ（ｉ＝１，・・・，ｍ） 出力線

Claims (13)

1. 信号が入力される複数の第１配線を有する第１配線群と、
   前記複数の第１配線に交差する複数の第２配線を有する第２配線群と、
   前記複数の第１配線と前記複数の第２配線との交差領域に設けられた複数の抵抗変化素子であって、各抵抗変化素子は対応する第１配線に接続される第１端子および対応する第２配線に接続される第２端子を有しかつ低抵抗状態および高抵抗状態のいずれか一方の状態から他方の状態に遷移可能である複数の抵抗変化素子と、
   前記複数の第１配線のそれぞれに印加する電圧を制御する第１制御部と、
   前記複数の第２配線のそれぞれに印加する電圧を制御する第２制御部と、
   前記第２配線群のそれぞれの配線に対応して設けられ、対応する前記配線に接続された抵抗変化素子に流れる電流を制限する複数の電流制限素子と、
   を備えている再構成可能な回路。
2. 前記複数の抵抗変化素子はそれぞれ、前記第１および第２端子間に印加される電圧によって前記高抵抗状態および前記低抵抗状態のいずれか一方の状態から他方の状態に遷移可能である請求項１記載の再構成可能な回路。
3. 前記複数の第２配線のそれぞれの配線に接続された抵抗変化素子のうち低抵抗状態となる抵抗変化素子は多くても１個である請求項１または２記載の再構成可能な回路。
4. 前記複数の第１配線のそれぞれに対応して設けられた複数の第１インバータを更に備え、前記複数の第１配線はそれぞれ、対応する第１インバータの出力端子に接続される請求項１乃至３のいずれかに記載の再構成可能な回路。
5. 前記複数の第２配線のそれぞれに対応して設けられた複数の第２インバータを更に備え、前記複数の第２配線はそれぞれ、対応する第２インバータの入力端子に接続される請求項１乃至４のいずれかに記載の再構成可能な回路。
6. 前記複数の第１配線のそれぞれに対応して設けられた複数の第１トランジスタを更に備え、各第１トランジスタは、対応する第１配線とこの第１配線に対応する第１インバータとの間に設けられる請求項４記載の再構成可能な回路。
7. 前記複数の第２配線のそれぞれに対応して設けられた複数の第２トランジスタを更に備え、各第２トランジスタは、対応する第２配線とこの第２配線に対応する第２インバータとの間に設けられる請求項５記載の再構成可能な回路。
8. 前記複数の抵抗変化素子はそれぞれ、低抵抗状態にあるときに整流特性を有さない請求項１乃至７のいずれかに記載の再構成可能な回路。
9. 前記抵抗変化素子の前記第１端子は対応する前記第１配線に直接接続され、前記第２端子は対応する前記第２配線に直接接続される請求項１乃至８のいずれかに記載の再構成可能な回路。
10. 請求項１乃至９のいずれかに記載の再構成可能な回路のプログラム方法であって、
    同一の第２配線に接続された２つの抵抗変化素子の一方の抵抗変化素子を低抵抗状態から高抵抗状態にしかつ他方の抵抗変化素子を高抵抗状態から低抵抗状態にする際に、
    前記一方の抵抗変化素子を低抵抗状態から高抵抗状態にした後で、前記他方の抵抗変化素子を高抵抗状態から低抵抗状態にする再構成可能な回路のプログラム方法。
11. 請求項１乃至９のいずれかに記載の再構成可能な回路のプログラム方法であって、
    前記複数の抵抗変化素子のうちの１つの抵抗変化素子を高抵抗状態から低抵抗状態へと変化させる際、
    前記第１制御部は、前記１つの抵抗変化素子の前記第１端子が接続された第１配線に第１電圧を印加し、前記第１配線以外の前記第１配線群の配線のうちの少なくとも１つに第２電圧を印加し、
    前記第２制御部は、前記１つの抵抗変化素子の前記第２端子が接続された第２配線に第３電圧を印加し、前記第２配線以外の前記第２配線群の配線のうちの少なくとも１つに第４電圧を印加し、
    前記第２電圧の値と前記第４電圧の値はいずれも、前記第１電圧と前記第３電圧の間の値である再構成可能な回路のプログラム方法。
12. 前記第１電圧と前記第３電圧のいずれか一方はプログラム電圧であり、他方は接地電圧である請求項１１記載の再構成可能な回路のプログラム方法。
13. 前記第２電圧の値および前記第４電圧の値はいずれも、前記第１電圧と前記第３電圧の中間の値である請求項１１または１２記載の再構成可能な回路のプログラム方法。

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