JP2014235420A - 液晶表示パネル、電子機器及び画素基板製造方法 - Google Patents

Abstract

【課題】装置の薄型化や、製造時の工数の削減することができ、さらに性能をより高くすることができる液晶表示パネル、電子機器及び画素基板製造方法を提供する。【解決手段】画素基板５０と、画素基板５０に対向配置された対向基板５２と、画素基板５０と対向基板５２との間に配置される液晶層５４と、を備える液晶表示パネルである。画素基板５０は、基板６０と、基板６０に直接または絶縁層を介して積層された走査線または信号線の一方である配線を含む第１導電体が形成された配線層と、該配線層に積層され、画素電極を含む第２導電体が形成された画素電極層と、を有し、該画素電極層は、該第２導電体が配線と重なる全領域と、該画素電極を形成する領域に形成されている。【選択図】図４

Description

本開示は、液晶表示パネル、これを備える電子機器及び画素基板製造方法に関する。

近年、液晶表示装置は、カーナビゲーションの表示装置や、携帯電話や電子ペーパーなどのモバイル機器向けの表示装置の需要が高くなっている。液晶を駆動する方式（モード）として、基板間に縦方向に発生する電界、いわゆる縦電界を用いる液晶駆動方式が知られている。このような縦電界を用いて液晶を駆動する液晶表示パネルとして、ＴＮ（Twisted Nematic：ツイステッドネマティック）、ＶＡ（Vertical Alignment：垂直配向）及びＥＣＢ（Electrically Controlled Birefringence：電界制御複屈折）等の縦電界型の液晶表示パネルが知られている。また、液晶を駆動する方式として、基板に対して平行な方向（横方向）に発生する電界、いわゆる横電界を用いる液晶駆動方式も知られている。このような横電界を用いて液晶を駆動する液晶表示パネルとして、ＦＦＳ（Fringe Field Switching：フリンジフィールドスイッチング）及びＩＰＳ（In Plane Switching：インプレーンスイッチング）等の横電界型の液晶表示パネルも知られている。横電界型の液晶表示パネルは、視野角を広くすることができる。表示装置は、視野角が広くなることで、例えばカーナビゲーション装置に用いた場合、運転席、助手席の両方から画面が見やすくなる。

特許文献１には、ＦＦＳ方式の液晶表示装置の画素基板として、基板上に形成されるゲートラインと、ゲート絶縁膜を介してゲートラインと交差して形成されるデータラインと、ゲートライン及びデータラインの交差領域に形成される薄膜トランジスタと、ゲート絶縁膜上に形成され、薄膜トランジスタと直接接続される画素電極と、ゲート絶縁膜上に形成され、画素電極及び薄膜トランジスタを覆う保護膜及び保護膜上に画素電極及びデータラインと重畳するように形成され、画素電極と共に、液晶配向のためのフリンジフィールドを形成する共通電極と、を形成する構造が記載されている。

特開２００８−１６５２３０号公報

ここで、液晶表示パネルは、装置の薄型化や、製造時の工数の削減等が求められており、特許文献１のように、画素電極が形成された層と、データライン（信号線）が形成された層との間に絶縁層を設けずに、電気的に同じ層にすることで、絶縁層を一層減らすことができ、装置の薄型化や、製造時の工数の削減ができるが、改善の余地がある。具体的には、欠陥の発生率または配線の抵抗の大きさについて、改善の余地がある。

本開示はかかる問題点に鑑みてなされたもので、その目的は、装置の薄型化や、製造時の工数の削減することができ、さらに性能をより高くすることができる液晶表示パネル、電子機器及び画素基板製造方法を提供することにある。

本開示による液晶表示パネルは、画素基板と、前記画素基板に対向配置された対向基板と、前記画素基板と前記対向基板との間に配置される液晶層と、を備える液晶表示パネルであって、前記画素基板は、基板と、前記基板に直接または絶縁層を介して積層された走査線または信号線の一方である配線を含む第１導電体が形成された配線層と、前記配線層に積層され、画素電極を含む第２導電体が形成された画素電極層と、を有し、前記画素電極層は、前記第２導電体が前記配線と重なる全領域と、前記画素電極を形成する領域に形成されている。

本開示の電子機器は、上記液晶表示パネルを備えるものである。

本開示による画素基板製造方法は、走査線及び信号線と画素電極とが形成された画素基板製造方法であって、基板に直接または絶縁層を介して積層された走査線または信号線の一方である配線を含む第１導電体の配線層を形成するステップと、前記配線層が形成された前記基板の表面の全面に第２導電体を形成するステップと、前記第２導電体の表面に前記配線と重なる全領域と、前記画素電極を形成する領域の両方を覆うレジストを形成するステップと、前記レジストを形成した前記基板を、前記第１導電体と前記第２導電体の両方を溶かすエッチング溶液で前記レジストが形成されていない領域の前記第１導電体と前記第２導電体を除去するステップと、を含む。

本開示によれば、装置の薄型化や、製造時の工数の削減することができ、さらに性能をより高くすることができる液晶表示パネル、電子機器及び画素基板製造方法を提供することができる。

図１は、本実施形態に係る液晶表示パネルの構成の一例を表す説明図である。 図２は、図１の液晶表示パネルのシステム構成例を表すブロック図である。 図３は、画素を駆動する駆動回路の一例を示す回路図である。 図４は、液晶表示パネルの構成例を示す断面図である。 図５は、表示領域のサブ画素の構成を示す透視平面図である。 図６は、信号線と画素電極の配置の一例を示す説明図である。 図７は、画素基板の構成例を示すＡ−Ａ線断面図である。 図８は、画素基板の構成例を示すＢ−Ｂ線断面図である。 図９は、画素基板製造方法の一例を示すフロー図である。 図１０は、画素基板製造方法の一例を説明するための説明図である。 図１１は、本実施形態に係る液晶表示パネルを適用する電子機器の一例を示す図である。

本開示を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本開示が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、説明は以下の順序で行う。
１．本実施形態（液晶表示パネル）
液晶表示パネルの構成
画素基板製造方法
２．適用例（電子機器）
上記実施形態に係る液晶表示パネルが電子機器に適用されている例
３．本開示の構成

＜１．実施形態（液晶表示パネル）＞
図１は、本実施形態に係る液晶表示パネルの構成の一例を表す説明図である。図２は、図１の液晶表示パネルのシステム構成例を表すブロック図である。図１は模式的に表したものであり、実際の寸法、形状と同一とは限らない。なお、表示装置１が本開示の「液晶表示パネル」の一具体例に相当する。

表示装置１は、透過型または半透過型の表示装置であり、液晶表示パネル２と、ドライバＩＣ３と、バックライト６と、を備えている。表示装置１は、バックライト６を備えない、反射型の表示装置であってもよい。図示しないフレキシブルプリント基板（ＦＰＣ（Flexible Printed Circuits））は、ドライバＩＣ３への外部信号またはドライバＩＣ３を駆動する駆動電力を伝送する。液晶表示パネル２は、透明絶縁基板、例えばガラス基板１１と、ガラス基板１１の表面にあり、液晶セルを含む画素がマトリクス状（行列状）に多数配置されてなる表示エリア部２１と、水平ドライバ（水平駆動回路）２３と、垂直ドライバ（垂直駆動回路）２２Ａ、２２Ｂと、を備えている。垂直ドライバ（垂直駆動回路）２２Ａ、２２Ｂは、第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂとして、表示エリア部２１を挟むように配置されている。ガラス基板１１は、能動素子（例えば、トランジスタ）を含む多数の画素回路がマトリクス状に配置形成される第１基板と、この第１の基板と所定の間隙をもって対向して配置される第２基板とを含む。そして、ガラス基板１１は、第１基板、第２基板の間に液晶が封入される液晶層を有する。

液晶表示パネル２の額縁１１ｇｒ、１１ｇｌは、ガラス基板１１の表面にあり、液晶セルを含む画素がマトリクス状（行列状）に多数配置されてなる表示エリア部２１がない、非表示領域である。垂直ドライバ２２Ａ、２２Ｂは、額縁１１ｇｒ、１１ｇｌに配置されている。

バックライト６は、液晶表示パネル２の裏面側（画像を表示する面とは反対側の面）に配置されている。バックライト６は、液晶表示パネル２に向けて光を照射し、表示エリア部２１の全面に光を入射させる。バックライト６は、例えば光源と、光源から出力された光を導いて、液晶表示パネル２の裏面に向けて出射させる導光板と、を含む。

（表示装置のシステム構成例）
液晶表示パネル２は、ガラス基板１１上に、表示エリア部２１と、インターフェース（Ｉ／Ｆ）及びタイミングジェネレータの機能を備えるドライバＩＣ３と、第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂ及び水平ドライバ２３とを備えている。

表示エリア部２１は、液晶層を含む画素Ｖｐｉｘが、表示上の１画素を構成するユニットがｍ行×ｎ列に配置されたマトリクス（行列状）構造を有している。なお、この明細書において、行とは、一方向に配列されるｎ個の画素Ｖｐｉｘを有する画素行をいう。また、列とは、行が配列される方向と直交する方向に配列されるｍ個の画素Ｖｐｉｘを有する画素列をいう。そして、ｍとｎとの値は、垂直方向の表示解像度と水平方向の表示解像度に応じて定まる。表示エリア部２１は、画素Ｖｐｉｘのｍ行ｎ列の配列に対して行毎に走査線２４_１、２４_２、２４_３・・・２４_ｍが配線され、列毎に信号線２５_１、２５_２、２５_３・・・２５_ｎが配線されている。以後、本実施形態においては、走査線２４_１、２４_２、２４_３・・・２４_ｍを代表して走査線２４または走査線２４_ｍのように表記し、信号線２５_１、２５_２、２５_３・・・２５_ｎを代表して信号線２５または信号線２５_ｎのように表記する。また、本実施形態においては、走査線２４_１、２４_２、２４_３・・・２４_ｍを代表して走査線２４_ｍ＋１、２４_ｍ＋２、２４_ｍ＋３・・・のように表記し、信号線２５_１、２５_２、２５_３・・・２５_ｎを代表して信号線２５_ｎ＋１、２５_ｎ＋２、２５_ｎ＋３・・・のように表記する。表示エリア部２１は、正面に直交する方向から見た場合、走査線２４と信号線２５がカラーフィルタのブラックマトリクスと重なる領域に配置されている。また、表示エリア部２１は、ブラックマトリクスが配置されていない領域が開口部となる。

液晶表示パネル２には、外部から外部信号である、マスタークロック、水平同期信号及び垂直同期信号が入力され、ドライバＩＣ３に与えられる。ドライバＩＣ３は、外部電源の電圧振幅のマスタークロック、水平同期信号及び垂直同期信号を、液晶の駆動に必要な内部電源の電圧振幅にレベル変換（昇圧）し、マスタークロック、水平同期信号及び垂直同期信号を生成する。ドライバＩＣ３は、生成したマスタークロック、水平同期信号及び垂直同期信号をそれぞれ第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂ及び水平ドライバ２３に与える。ドライバＩＣ３は、画素Ｖｐｉｘ毎の画素電極に対して各画素共通に与えるコモン電位（対向電極電位）Ｖｃｏｍを生成して表示エリア部２１に与える。

第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂは、後述するシフトレジスタを含み、さらにラッチ回路等を含む。第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂは、ラッチ回路が、垂直クロックパルスに同期してドライバＩＣ３から出力される表示データを１水平期間で順次サンプリングしラッチする。第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂは、ラッチ回路においてラッチされた１ライン分のデジタルデータを垂直走査パルスとして順に出力し、表示エリア部２１の走査線２４_ｍ＋１、２４_ｍ＋２、２４_ｍ＋３・・・に与えることによって画素Ｖｐｉｘを行単位で順次選択する。第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂは、走査線２４_ｍ＋１、２４_ｍ＋２、２４_ｍ＋３・・・の延在方向に走査線２４_ｍ＋１、２４_ｍ＋２、２４_ｍ＋３・・・を挟むように配置されている。第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂは、例えば、走査線２４_ｍ＋１、２４_ｍ＋２、２４_ｍ＋３・・・の表示エリア部２１の上寄り、垂直走査上方向から、表示エリア部２１の下寄り、垂直走査下方向へ順にデジタルデータを出力する。また、第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂは、走査線２４_ｍ＋１、２４_ｍ＋２、２４_ｍ＋３・・・の表示エリア部２１の下寄り、垂直走査下方向から、表示エリア部２１の上寄り、垂直走査上方向へ順にデジタルデータを出力することもできる。

水平ドライバ２３には、例えば６ビットのＲ（赤）、Ｇ（緑）、Ｂ（青）のデジタル映像データＶｓｉｇが与えられる。水平ドライバ２３は、第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂによる垂直走査によって選択された行の各画素Ｖｐｉｘに対して、画素毎に、もしくは複数画素毎に、あるいは全画素一斉に、信号線２５を介して表示データを書き込む。

（液晶表示パネルの駆動方式）
図３は、画素を駆動する駆動回路の一例を示す回路図である。表示エリア部２１には、図３に示す各画素Ｖｐｉｘの薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）Ｔｒに表示データとして画素信号を供給する信号線２５_ｎ＋１、２５_ｎ＋２、２５_ｎ＋３、各薄膜トランジスタＴｒを駆動する走査線２４_ｍ＋１、２４_ｍ＋２、２４_ｍ＋３等の配線が形成されている。このように、信号線２５_ｎ＋１、２５_ｎ＋２、２５_ｎ＋３は、上述したガラス基板１１の表面と平行な平面に延在し、画素Ｖｐｉｘに画像を表示するための画素信号を供給する。画素Ｖｐｉｘは、薄膜トランジスタＴｒ及び液晶素子ＬＣを備えている。薄膜トランジスタＴｒは、この例では、ｎチャネルのＭＯＳ（Metal Oxide Semiconductor）型のＴＦＴで構成されている。薄膜トランジスタＴｒのソース及びドレインのうち一方は信号線２５_ｎ＋１、２５_ｎ＋２、２５_ｎ＋３に接続され、ゲートは走査線２４_ｍ＋１、２４_ｍ＋２、２４_ｍ＋３に接続され、ソース及びドレインのうち他方は液晶素子ＬＣの一端に接続されている。液晶素子ＬＣは、一端が薄膜トランジスタＴｒに接続され、他端が共通電極ＣＯＭＬのコモン電位Ｖｃｏｍに接続されている。

画素Ｖｐｉｘは、走査線２４_ｍ＋１、２４_ｍ＋２、２４_ｍ＋３により、表示エリア部２１の同じ行に属する他の画素Ｖｐｉｘと互いに接続されている。走査線２４_ｍ＋１、２４_ｍ＋２、２４_ｍ＋３のうち奇数の走査線２４_ｍ＋１、２４_ｍ＋３は、第１垂直ドライバ２２Ａと接続され、第１垂直ドライバ２２Ａから後述する走査信号の垂直走査パルスＶｇａｔｅが供給される。走査線２４_ｍ＋１、２４_ｍ＋２、２４_ｍ＋３のうち偶数の走査線２４_ｍ＋２、２４_ｍ＋４は、第２垂直ドライバ２２Ｂと接続され、第２垂直ドライバ２２Ｂから、後述する走査信号の垂直走査パルスＶｇａｔｅが供給される。このように、第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂは、走査方向の走査線２４_ｍ＋１、２４_ｍ＋２、２４_ｍ＋３に交互に垂直走査パルスＶｇａｔｅを印加する。また、画素Ｖｐｉｘは、信号線２５_ｎ＋１、２５_ｎ＋２、２５_ｎ＋３により、表示エリア部２１の同じ列に属する他の画素Ｖｐｉｘと互いに接続されている。信号線２５_ｎ＋１、２５_ｎ＋２、２５_ｎ＋３は、水平ドライバ２３と接続され、水平ドライバ２３より画素信号が供給される。共通電極ＣＯＭＬのコモン電位Ｖｃｏｍは、不図示の駆動電極ドライバと接続され、駆動電極ドライバより電圧が供給される。さらに、画素Ｖｐｉｘは、共通電極ＣＯＭＬのコモン電位Ｖｃｏｍにより、表示エリア部２１の同じ列に属する他の画素Ｖｐｉｘと互いに接続されている。

図１及び図２に示す第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂは、垂直走査パルスＶｇａｔｅを、図３に示す走査線２４_ｍ＋１、２４_ｍ＋２、２４_ｍ＋３を介して、画素Ｖｐｉｘの薄膜トランジスタＴｒのゲートに印加することにより、表示エリア部２１にマトリクス状に形成されている画素Ｖｐｉｘのうちの１行（１水平ライン）を表示駆動の対象として順次選択する。図１及び図２に示す水平ドライバ２３は、画素信号を、図３に示す信号線２５_ｎ＋１、２５_ｎ＋２、２５_ｎ＋３を介して、第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂにより順次選択される１水平ラインを含む各画素Ｖｐｉｘにそれぞれ供給する。そして、これらの画素Ｖｐｉｘでは、供給される画素信号に応じて、１水平ラインの表示が行われるようになっている。

上述したように、表示装置１は、第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂが走査線２４_ｍ＋１、２４_ｍ＋２、２４_ｍ＋３を順次走査するように駆動することにより、１水平ラインが順次選択される。また、表示装置１は、１水平ラインに属する画素Ｖｐｉｘに対して、水平ドライバ２３が画素信号を供給することにより、１水平ラインずつ表示が行われる。この表示動作を行う際、駆動電極ドライバは、その１水平ラインに対応する共通電極ＣＯＭＬのコモン電位Ｖｃｏｍを印加するようになっている。

表示装置１は、液晶素子ＬＣに同極性の直流電圧が印加され続けることによって液晶の比抵抗（物質固有の抵抗値）等が劣化する可能性がある。表示装置１は、液晶の比抵抗（物質固有の抵抗値）等の劣化を防ぐため、駆動信号のコモン電位Ｖｃｏｍを基準として映像信号の極性を所定の周期で反転させる駆動方式が採られる。この液晶表示パネルの駆動方式として、カラム反転、ライン反転、ドット反転、フレーム反転などの駆動方式が知られている。表示装置１は、上記の各駆動方式のいずれを採用することも可能である。

次に、表示エリア部２１の構成を詳細に説明する。図４は、液晶表示パネルの構成例を示す断面図である。液晶表示パネル２は、図４に示すように、第１基板（上側基板）５０と、この第１基板５０の表面に垂直な方向に対向して配置された第２基板（下側基板）５２と、第１基板５０と第２基板５２との間に挿設された液晶層５４とを備えている。なお、第１基板５０は、液晶層５４とは反対側の面に、バックライト６が配置されている。

液晶層５４は、電界の状態に応じてそこを通過する光を変調するものであり、ＦＦＳ（フリンジフィールドスイッチング）またはＩＰＳ（インプレーンスイッチング）等の横電界モードの液晶５９を用いた液晶表示デバイスが用いられる。液晶５９は、液晶層５４に多数分散されている。

第１基板５０は、画素基板６０と、画素基板６０の液晶層５４側に積層された第１配向膜６２と、画素基板６０の液晶層５４とは反対側に積層された第１偏光板６３と、を有する。画素基板６０については後述する。第１配向膜６２は、液晶層５４内の液晶分子を所定の方向に配向させるものであり、液晶層５４と直接に接している。

第２基板５２は、ガラス基板６４と、このガラス基板６４の液晶層５４側に形成されたカラーフィルタ６６と、カラーフィルタ６６の液晶層５４側に形成された第２配向膜６７と、ガラス基板６４の液晶層５４側とは反対側に形成された位相差板６８と、位相差板６８のガラス基板６４側とは反対側に形成された第２偏光板６９と、を含む。カラーフィルタ６６は、例えば、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色に着色された色領域を含む。カラーフィルタ６６は、図３に示す開口部７６ｂに例えば赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色に着色された色領域を周期的に配列して、図３に示す各画素ＶｐｉｘにＲ、Ｇ、Ｂの３色の色領域が１組として画素Ｐｉｘとして対応付けられている。カラーフィルタ６６は、画素基板６０と垂直な方向において、液晶層５４と対向する。なお、カラーフィルタ６６は、異なる色に着色されていれば、他の色の組み合わせであってもよい。一般に、カラーフィルタ６６は、緑（Ｇ）の色領域の輝度が、赤（Ｒ）の色領域及び青（Ｂ）の色領域の輝度よりも高い。なお、カラーフィルタ６６は、図３に示すブラックマトリクス７６ａが画素Ｖｐｉｘの外周を覆うように形成されていてもよい。このブラックマトリクス７６ａは、二次元配置された画素Ｖｐｉｘと画素Ｖｐｉｘとの境界に配置されることで、格子形状となる。そして、ブラックマトリクス７６ａは、光の吸収率が高い材料で形成される。

第２配向膜６７は、第１配向膜６２と同様に、液晶層５４内の液晶分子を所定の方向に配向させるものであり、液晶層５４と直接に接している。位相差板６８は、第１偏光板６３及び第２偏光板６９に生じる偏光板起因の視野角を補償する機能を有する。第２偏光板６９は、偏光板吸収軸と平行な直線偏光成分を吸収し、直交する偏光成分を透過する機能を有している。第２偏光板６９は、液晶のＯＮ／ＯＦＦ状態に依存して光を透過／遮断する機能を有している。

次に、図５から図８を用いて、画素基板６０について説明する。図５は、表示領域のサブ画素の構成を示す透視平面図である。図６は、信号線と画素電極の配置の一例を示す説明図である。図７は、画素基板の構成例を示すＡ−Ａ線断面図である。図８は、画素基板の構成例を示すＢ−Ｂ線断面図である。

図５及び図６に示すように、画素Ｖｐｉｘは、走査線２４と、走査線２４と交差する方向に延在する配線である信号線２５と、走査線２４と信号線２５の交差部近傍に配置される薄膜トランジスタＴｒと、画素Ｖｐｉｘ毎に配置された画素電極７２と、画素電極７２に対向して配置された共通電極ＣＯＭＬと、を備えている。

走査線（金属配線）２４には、薄膜トランジスタＴｒのゲートとして機能するゲート電極２４ａが形成されている。走査線２４とゲート電極２４ａは、アルミニウムやモリブデン等の不透明な金属膜、例えば、モリブデン−アルミニウム−モリブデン（Ｍｏ−Ａｌ−Ｍｏ）の積層体、つまり、モリブデンとアルミニウムとモリブデンとが積層された金属膜により形成されている。信号線２５には、薄膜トランジスタＴｒのソースとして機能するソース電極２５ａが形成されている。ソース電極２５ａに近接して薄膜トランジスタＴｒのドレインとして機能するドレイン電極２５ｂが形成されている。信号線２５とソース電極２５ａとドレイン電極２５ｂは、アルミニウムやモリブデン等の不透明な金属膜、例えば、モリブデン−アルミニウム−モリブデン（Ｍｏ−Ａｌ−Ｍｏ）の積層体により形成されている。

また、信号線２５は、図６に示すように、画素電極７２と画素電極７２との間に配置されている。また信号線２５と画素電極７２との間には、隙間７８が形成されており、離間している。また、隙間７８の一部には、信号線２５と接する膜残部８５がある。膜残部８５は、信号線２５と一体で形成された導電体であり、信号線２５の他の部分よりも画素電極７２に不規則に突出している。画素電極７２の一部には、膜残部８４がある。膜残部８５は、信号線２５と同じ導電体であり、画素電極７２と重なっている。膜残部８５と、膜残部８４とは、溝７８で分断されている。

次に、図７及び図８を用いて、画素基板６０の積層構造について説明する。画素基板６０は、透明基板７１に各種回路が形成されたＴＦＴ基板と、このＴＦＴ基板上にマトリクス状に配設された複数の画素電極７２と、ＴＦＴ基板及び画素電極７２の上に積層された共通電極ＣＯＭＬと、走査線２４と信号線２５とを絶縁し、画素電極７２と共通電極ＣＯＭＬとを絶縁する絶縁層７４と、を含む。画素電極７２及び共通電極ＣＯＭＬは、ＩＺＯ（Indium Zinc Oxide、酸化インジウム亜鉛）、ＩＴＯ（Indium Tin Oxide、酸化インジウム錫）等の透明導電材料（透明導電酸化物）で形成される透明電極である。

ＴＦＴ基板は、透明基板７１に、上述した各画素Ｖｐｉｘの薄膜トランジスタが形成された半導体層９０、各画素電極７２に画素信号を供給する信号線２５、薄膜トランジスタを駆動する走査線２４等の配線が絶縁層７４を介して積層されている。

絶縁層７４は、走査線２４と半導体層９０との間の絶縁層（第１絶縁層）７４ａと、画素電極７２と共通電極ＣＯＭＬとの間の絶縁層（第２絶縁層）７４ｂと、が積層されている。より具体的には、絶縁層７４ａは、各部が透明基板７１または走査線２４と接する位置（層）に積層されている。絶縁層７４ｂは、各部が画素電極７２、補助電極８２、８６、半導体層９０または絶縁層７４ａの表面に接する位置（層）に積層されている。本実施形態の絶縁層７４ａ、７４ｂは、ＳｉＮｘ（窒化シリコン）、ＳｉＯ_２等の無機系絶縁材料で形成されている。また、絶縁層７４ａ、７４ｂは、ポリイミド樹脂などの有機系絶縁材料で形成してもよい。なお、絶縁層７４ａ、７４ｂの各層を形成する材料はこれに限定されない。また、絶縁層７４ａ、７４ｂは、同じ絶縁材料であってもよく、いずれかが異なる絶縁材料であってもよい。また、絶縁層７４ａ、７４ｂは、いずれも薄型の絶縁層とすることが好ましく、平坦化膜としての機能を備えないことが好ましい。これにより装置を薄型化、軽量化することができる。

走査線２４は、半導体層９０の一部と立体交差する部分に、薄膜トランジスタのゲートとして作用するゲート電極２４ａを有する。走査線２４は、ゲート電極２４と接続されている。信号線２５は、画素基板６０の表面と平行な平面に延在し、画素に画像を表示するための画素信号を供給する。半導体層９０は、例えば、低温ポリシリコン、アモルファスシリコンなどで形成されている。半導体層９０は、一部が信号線２５のソース電極２５ａと接し、他の一部が信号線２５と同一の層に形成されたドレイン電極２５ｂと接している。本実施形態の画素基板６０は、透明基板７１上に走査線２４、絶縁層７４ａ、半導体層９０、信号線２５、画素電極７２、絶縁層７４ｂ、共通電極ＣＯＭＬの順で積層されている。画素基板６０は、各画素Ｖｐｉｘに対応して共通電極ＣＯＭＬに開口が形成されており、共通電極ＣＯＭＬと画素電極７２との間に形成される電界のうち、共通電極ＣＯＭＬの開口からもれた電界（フリンジ電界）で液晶５９を駆動させる。

画素基板６０は、さらに、膜残部８４、８５と、補助電極８２、８６と、を有する。膜残部８４、８５は、信号線２５と同じ導電体（第１導電体）で形成されている。補助電極８２、８６は、画素電極７２と同じ導電体（第２導電体）で形成されている。膜残部８４、８５は、上述したように、また、図８に示すように、隙間７８を挟み込んで、配置されている。膜残部８４、８５は、信号線２５と同じ層に形成され、絶縁層７４ａと、画素電極７２と同じ第２導電体で形成された補助電極８２、８６と、に挟まれている。補助電極８２は、信号線２５、ソース電極２５ａ、ドレイン電極２５ｂ及び、信号線２５と連結した膜残部８５の全域と重なって配置されている。補助電極８６は、膜残部８４の全域と重なって配置されている。

表示装置１は、以上のように画素基板６０の画素電極７２と信号線２５とを電気的に同じ層、つまり、画素電極７２を形成する層と、信号線２５を形成する層との間に絶縁体の層を設けずに積層させることで、画素基板６０の積層構造を簡単にすることができる。これにより、製造時の工程数を少なくすることができ、製造時のコストを低減することができる。また、積層構造を薄くすることができ、装置を薄型化、軽量化することができる。なお、信号線２５を形成する層には、信号線２５に加え、ソース電極２５ａ、ドレイン電極２５ｂ及び膜残部８４、８５を含む。

また、表示装置１は、信号線２５を形成する層の第１導電体、つまり、信号線２５、ソース電極２５ａ、ドレイン電極２５ｂ及び膜残部８４、８５の全域を覆うように、画素電極７２を形成する層の第２導電体、つまり、画素電極７２、補助電極８２、８６を設けている。つまり、表示装置１は、信号線２５を形成する層の第１導電体の全てに、画素電極７２を形成する層の第２導電体が積層されている。

これにより、表示装置１は、信号線２５、ソース電極２５ａ、ドレイン電極２５ｂが第１導電体と補助電極８２の積層構造となり、電極の断面をより太くすることができ、電極としての抵抗を小さくすることができる。また、表示装置１は、信号線２５を形成する層の第１導電体の全てに、画素電極７２を形成する層の第２導電体が積層されている構造とすることで、画素電極７２を形成する層の第２導電体を、信号線２５、ソース電極２５ａ、ドレイン電極２５ｂを含む全域と、画素電極７２の全域を含むパターンでパターニングすることができる。これにより、製造時に、信号線２５、ソース電極２５ａ、ドレイン電極２５ｂを含む全域及び画素電極７２の全域の以外の領域（意図しない領域）に、信号線２５を形成する層の第１導電体が残っている場合、第２導電体のパターニング時に、意図しない領域の第１導電体を除去することができる。具体的には、膜残部８４と膜残部８５とが繋がるように、第１導電体が残っていた場合でも、図６及び図８に示すよう膜残部８４と膜残部８５とを繋げる部分の第１導電体を除去することができ、膜残部８４と膜残部８５とを分離することができる。つまり隙間７８にある第１導電体の一部を除去することができ、画素電極７２と信号線２５が意図しない位置で導通することを抑制することができる。これにより、信号線（ソースドレイン電極）２５と画素電極７２との間でショートが発生することを抑制することができる。これにより、故障の発生の確率を低減することができ、製造時の歩留まりを向上させることができる。

また、表示装置１は、画素が配置される領域の外側にも第１導電体が形成されるが、画素が配置される領域の外側の第１導電体に第２導電体を積層させることで、画素が配置される領域の外側の第１導電体の配線の抵抗を低下させることができる。また、画素が配置される領域の外側で第１導電体と第２導電体を積層させても表示装置１を駆動させることができる。

表示装置１の液晶表示パネル２は、信号線の層と画素電極の層とが接触する積層構造としたが、信号線の層と走査線の層とを入れ換え、走査線の層と画素電極の層とが接触する積層構造としてもよい。

なお、上記実施形態では、ＦＦＳ方式の液晶表示パネルの場合として説明したが、ＴＮ（Twisted Nematic：ツイステッドネマティック）、ＶＡ（Vertical Alignment：垂直配向）及びＥＣＢ（Electrically Controlled Birefringence：電界制御複屈折）等の縦電界型の液晶表示パネルの場合も同様である。つまり画素電極の層を信号線の層の直上に形成し、信号線の全域に画素電極の層の導電体を形成することで、上記効果を得ることができる。

次に、液晶表示パネルに含まれる画素基板の製造方法（画素基板製造方法）について説明する。図９は、画素基板製造方法の一例を示すフロー図である。図１０は、画素基板製造方法の一例を説明するための説明図である。図９に示す画素基板の製造方法は、フォトリゾグラフィで基板上にパターンを形成して基板を形成する製造装置、製造ラインによって実行することができる。

画素基板製造方法は、基板の表面にゲート電極及び走査線をパターニングで形成し（ステップＳ１２）、第１絶縁層を形成する（ステップＳ１４）。ゲート電極及び走査線は、フォトリソグラフィでパターンを形成することができる。これにより、図１０の基板１００ａに示すように、ゲート電極及び走査線を形成しない位置の透明基板７１の表面には、第１絶縁層７４ａが積層される。

画素基板製造方法は、第１絶縁層を形成したら、ソース電極、ドレイン電極、信号線をパターニングで作成し、その後、半導体をパターニングで作成する（ステップＳ１６）。ソース電極、ドレイン電極、信号線は、同一プロセスのフォトリソグラフィで作成する。これにより、図１０の基板１００ｂに示すように、第１絶縁層７４ａの表面に信号線２５が作成される。このとき、ソース電極、ドレイン電極、信号線を形成する第１導電体の一部が、形成するパターンの領域以外の領域で残ってしまう膜残りが一部で生じる。膜残りした部分には、基板１００ｂに示すように、信号線２５と繋がっている膜残部１０２が形成される場合がある。第１導電体は、例えば、Ｍｏ−Ａｌ−Ｍｏの積層体を用いることができる。

次に、画素基板製造方法は、第１絶縁層７４及びソース電極２５ａ、ドレイン電極２５ｂ、信号線２５の上に画素電極用の金属膜、つまり第２導電体を蒸着させる（ステップＳ１８）。第２導電体は、例えば、ＩＺＯを用いることができる。ここで、第２導電体の形成方法は蒸着に限定されず貼り付けて設けてもよい。これにより、図１０の基板１００ｃに示すように、第１絶縁層７４ａの露出している部分と、ソース電極２５ａ、ドレイン電極２５ｂ、信号線２５の上に第２導電体１０４を積層することができる。また、第２導電体１０４は、膜残部１０２の上にも積層される。

画素基板製造方法は、画素電極用の金属膜を蒸着させたら、レジスト膜を形成する（ステップＳ２０）。これにより、図１０の基板１００ｄに示すように、第２導電体１０４の上にレジスト膜１１０が積層される。

画素基板製造方法は、レジスト膜を形成したら、ソース電極２５ａ、ドレイン電極２５ｂ、信号線２５のパターンと画素電極７２のパターンにレジスト膜を加工する、つまりレジスト膜をパターニングする（ステップＳ２２）。これにより、図１０の基板１００ｅに示すように、レジスト膜１１０の一部が除去され、ソース電極２５ａ、ドレイン電極２５ｂ、信号線２５のパターンと画素電極７２のパターンと重なる位置のレジスト膜１１２が選択的に残された状態となる。これにより、膜残部１０２の上にはレジスト膜１１２がない状態となる。

画素基板製造方法は、レジスト膜をパターニングしたら、エッチングを行う（ステップＳ２４）。このとき、エッチング溶液としては、レジスト膜を溶かさずまたは溶かす速度が非常に遅く、ソース電極２５ａ、ドレイン電極２５ｂ、信号線２５を含む第１導電体と、画素電極を含む第２導電体を、溶かすことができる溶液を用いる。エッチング溶液は、第１導電体がＭｏ−Ａｌ−Ｍｏの積層体で、第２導電体がＩＺＯの場合、燐酸系エッチング液を用いることができる。ここで、燐酸系エッチング液とは、燐酸を主成分とするエッチング液である。なお、燐酸系エッチング液は、燐酸以外の酸を含んでいてもよく、燐酸を含む複数の成分であってもよい。画素基板製造方法は、エッチングを行うことで、図１０の基板１００ｆに示すように、信号線２５と画素電極７２との間の隙間７８に対応する位置の第２導電体が除去され、隙間７８が形成される。また、膜残部１０２と第２導電体１０４とが積層された部分も、隙間７８に対応する膜残部１０２と第２導電体１０４とが除去され、隙間７８が形成される。これにより、信号線２５と画素電極７２とが膜残部１０２で繋がっていない状態とすることができる。

画素基板製造方法は、エッチングを行ったら、レジスト膜を除去する（ステップＳ２６）。これにより、図１０の基板１００ｇに示すように、第２導電体の層、具体的には画素電極７２、補助電極８２、８６と、第１絶縁体７４ａの第２導電体が形成されていない部分を露出した状態にすることができる。

画素基板製造方法は、レジスト膜を除去したら、第２絶縁層を形成する（ステップＳ２８）。これにより、図１０の基板１００ｈに示すように、第２導電体の層の上、具体的には画素電極７２、補助電極８２、８６の上及び第１絶縁体７４ａの上に第２絶縁層７４ｂを積層することができる。

画素基板製造方法は、第２絶縁層を形成したら、共通電極ＣＯＭＬをパターニングで形成し（ステップＳ３０）、本処理を終了する。これにより、図１０の基板１００ｉに示すように、第２絶縁層７４ｂの表面の所定位置に共通電極ＣＯＭＬを設けることができる。画素基板製造方法は、共通電極ＣＯＭＬを形成した後、配向膜を形成したり、偏向板を設けたりしてもよい。また、このように製造した画素基板と、対向基板とを重ね合わせて、対応する位置をシーリングした後、画素基板と対向基板との間に液晶を注入することで液晶表示パネルを製造することができる。

画素基板製造方法は、以上のように、第２導電体をソース電極２５ａ、ドレイン電極２５ｂ、信号線２５のパターンと画素電極７２のパターンとの両方を含むようにパターニングし、第１導電体と第２導電体の両方を溶かすことができるエッチング溶液でエッチングを行うことで、上述したように、第１導電体に信号線２５と画素電極７２との領域を跨ぐ膜残部１０２が生じた場合でも、第２導電体のパターニング時に、信号線２５と画素電極７２とを繋げる部分を除去することができる。これにより、信号線２５と画素電極７２との間がショートする可能性を少なくすることができる。また、第２導電体をパターニングするという画素基板の製造時に必要なプロセスで信号線２５と画素電極７２とを繋げる部分を除去することができる。これにより、製造工程を増加させずに、画素基板の歩留まりを高くすることができる。また、上述したように、信号線２５、ソース電極２５ａ、ドレイン電極２５ｂを第１導電体と第２導電体の積層構造とすることができ、電極の抵抗を低くすることができる。

ここで、上記実施形態では、第１導電体（メタル膜）をＭｏ−Ａｌ−Ｍｏの積層体とし、第２導電体（透明膜）をＩＺＯとし、エッチング溶液（エッチャント）を、燐酸を主成分とするエッチング液（燐酸系エッチング液）とした場合で説明したが、これに限定されない。第１導電体と第２導電体とエッチング溶液の組み合わせとしては種々の組み合わせを用いることができる。エッチング溶液は、第１導電体と第２導電体の両方を溶かすことができる必要がある。例えば、第１導電体（メタル膜）をＭｏとし、第２導電体（透明膜）をＩＺＯとし、エッチング溶液（エッチャント）を、燐酸系エッチング液としてもよい。また、第１導電体（メタル膜）をＭｏ−Ａｌ−Ｍｏの積層体とし、第２導電体（透明膜）をＩＧＺＯ（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｙｇｅｎ、インジウム・ガリウム・亜鉛・酸素の加工物）とし、エッチング溶液（エッチャント）を、燐酸系エッチング液としてもよい。また、第１導電体（メタル膜）をＭｏ−Ａｌ−Ｍｏの積層体とし、第２導電体（透明膜）をＩＺＯとし、エッチング溶液（エッチャント）を、フッ素系エッチング液（フッ素を主成分とするエッチング液）としてもよい。また、第１導電体（メタル膜）をＭｏ−Ａｌ−Ｍｏの積層体とし、第２導電体（透明膜）をＩＺＯとし、エッチング溶液（エッチャント）を、王水系エッチング液（王水を主成分とするエッチング液）としてもよい。また、第１導電体（メタル膜）をＭｏ−Ａｌ−Ｍｏの積層体とし、第２導電体（透明膜）をＩＴＯとし、エッチング溶液（エッチャント）を、王水系エッチング液としてもよい。

＜２．適用例＞
次に、図１１を参照して、実施形態で説明した表示装置１の適用例について説明する。図１１は、本実施形態に係る液晶表示パネルを適用する電子機器の一例を示す図である。本実施形態に係る表示装置１は、カーナビゲーションシステム、テレビジョン装置、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラなどのあらゆる分野の電子機器に適用することが可能である。言い換えると、本実施形態に係る表示装置１は、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器に適用することが可能である。電子機器は、液晶表示パネルに映像信号を供給し、液晶表示パネルの動作を制御する制御装置を備える。

図１１に示す電子機器は、本実施形態に係る表示装置１が適用されるカーナビゲーション装置である。表示装置１は、自動車の車内のダッシュボード３００に設置される。具体的にはダッシュボード３００の運転席３１１と助手席３１２の間に設置される。カーナビゲーション装置の表示装置１は、ナビゲーション表示、音楽操作画面の表示、または、映画再生表示等に利用される。

また、上述した内容により実施形態が限定されるものではない。また、上述した実施形態の構成要素には、当業者が容易に想到できるもの、実質的に同一のもの、いわゆる均等の範囲のものが含まれる。さらに、上述の実施形態の要旨を逸脱しない範囲で構成要素の種々の省略、置換及び変更を行うことができる。

＜３．本開示の構成＞
また、本開示は、以下の構成をとることもできる。

（１）
画素基板と、前記画素基板に対向配置された対向基板と、前記画素基板と前記対向基板との間に配置される液晶層と、を備える液晶表示パネルであって、
前記画素基板は、
基板と、
前記基板に直接または絶縁層を介して積層された走査線または信号線の一方である配線を含む第１導電体が形成された配線層と、
前記配線層に積層され、画素電極を含む第２導電体が形成された画素電極層と、を有し、
前記画素電極層は、前記第２導電体が前記配線と重なる全領域と、前記画素電極を形成する領域に形成されている液晶表示パネル。
（２）
前記配線層は、前記画素電極と重なる位置の一部に前記第１導電体が形成され、
前記画素電極と重なる位置の一部の前記第１導電体は、前記配線となる前記第１導電体と分断されている前記（１）に記載の液晶表示パネル。
（３）
前記第２導電体は、透明である前記（１）または前記（２）に記載の液晶表示パネル。
（４）
前記第１導電体は、遮光性を備える前記（１）から前記（３）のいずれか一つに記載の液晶表示パネル。
（５）
前記配線は、前記信号線であり、
前記配線層は、前記信号線と、特定の画素電極との間の回路の一部となるソース及びドレインを備え、
前記ドレインは、前記画素電極と接触する前記（１）から前記（４）のいずれか一つに記載の液晶表示パネル。
（６）
前記画素基板は、前記画素電極層に積層された絶縁層と、
前記絶縁層に積層され、共通電極が形成された共通電極層と、をさらに有する前記（１）から前記（５）のいずれか一つに記載の液晶表示パネル。
（７）
前記（１）から前記（６）のいずれか一つに記載の液晶表示パネルと、前記液晶表示パネルに積層されたバックライトと、を有する液晶表示装置を、有する電子機器。
（８）
走査線及び信号線と画素電極とが形成された画素基板製造方法であって、
基板に直接または絶縁層を介して積層された走査線または信号線の一方である配線を含む第１導電体の配線層を形成するステップと、
前記配線層が形成された前記基板の表面の全面に第２導電体を形成するステップと、
前記第２導電体の表面に前記配線と重なる全領域と、前記画素電極を形成する領域の両方を覆うレジストを形成するステップと、
前記レジストを形成した前記基板を、前記第１導電体と前記第２導電体の両方を溶かすエッチング溶液で前記レジストが形成されていない領域の前記第１導電体と前記第２導電体を除去するステップと、を含む画素基板製造方法。
（９）
前記第１導電体は、モリブデンとアルミニウムとモリブデンとが積層され、
前記第２導電体は、ＩＺＯであり、
前記エッチング溶液は、燐酸系エッチング液である（８）に記載の画素基板製造方法。

１ 表示装置
２ 液晶表示パネル
６ バックライト
１１ ガラス基板
１１ｇｒ、１１ｇｌ 額縁
２１ 表示エリア部
２２Ａ 第１垂直ドライバ
２２Ｂ 第２垂直ドライバ
２４ 走査線
２４ａ ゲート電極
２５ 信号線
２５ａ ソース電極
２５ｂ ドレイン電極
６０ 画素基板
６４ ガラス基板
６６ カラーフィルタ
７１ 透明基板
７２ 画素電極
７８ 隙間
８２、８６ 補助電極
８４、８５ 膜残部
９０ 半導体層
１００ａ〜１００ｉ 基板
ＬＣ 液晶素子
Ｔｒ 薄膜トランジスタ
ＣＯＭＬ 共通電極
Ｖｐｉｘ 画素

Claims (9)

1. 画素基板と、前記画素基板に対向配置された対向基板と、前記画素基板と前記対向基板との間に配置される液晶層と、を備える液晶表示パネルであって、
   前記画素基板は、
   基板と、
   前記基板に直接または絶縁層を介して積層された走査線または信号線の一方である配線を含む第１導電体が形成された配線層と、
   前記配線層に積層され、画素電極を含む第２導電体が形成された画素電極層と、を有し、
   前記画素電極層は、前記第２導電体が前記配線と重なる全領域と、前記画素電極を形成する領域に形成されている液晶表示パネル。
2. 前記配線層は、前記画素電極と重なる位置の一部に前記第１導電体が形成され、
   前記画素電極と重なる位置の一部の前記第１導電体は、前記配線となる前記第１導電体と分断されている請求項１に記載の液晶表示パネル。
3. 前記第２導電体は、透明である請求項１または２に記載の液晶表示パネル。
4. 前記第１導電体は、遮光性を備える請求項１から３のいずれか一項に記載の液晶表示パネル。
5. 前記配線は、前記信号線であり、
   前記配線層は、前記信号線と、特定の画素電極との間の回路の一部となるソース及びドレインを備え、
   前記ドレインは、前記画素電極と接触する請求項１から４のいずれか一項に記載の液晶表示パネル。
6. 前記画素基板は、前記画素電極層に積層された絶縁層と、
   前記絶縁層に積層され、共通電極が形成された共通電極層と、をさらに有する請求項１から５のいずれか一項に記載の液晶表示パネル。
7. 請求項１から６のいずれか一項に記載の液晶表示パネルと、前記液晶表示パネルに積層されたバックライトと、を有する液晶表示装置を、有する電子機器。
8. 走査線及び信号線と画素電極とが形成された画素基板製造方法であって、
   基板に直接または絶縁層を介して積層された走査線または信号線の一方である配線を含む第１導電体の配線層を形成するステップと、
   前記配線層が形成された前記基板の表面の全面に第２導電体を形成するステップと、
   前記第２導電体の表面に前記配線と重なる全領域と、前記画素電極を形成する領域の両方を覆うレジストを形成するステップと、
   前記レジストを形成した前記基板を、前記第１導電体と前記第２導電体の両方を溶かすエッチング溶液で前記レジストが形成されていない領域の前記第１導電体と前記第２導電体を除去するステップと、を含む画素基板製造方法。
9. 前記第１導電体は、モリブデンとアルミニウムとモリブデンとが積層され、
   前記第２導電体は、ＩＺＯであり、
   前記エッチング溶液は、燐酸系エッチング液である請求項８に記載の画素基板製造方法。
   

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