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JP2014222740A - 半導体記憶装置 - Google Patents

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Abstract

【課題】一定の電源電圧の下でのＳＮＭの増大を図る。
【解決手段】半導体記憶装置であって、半導体基板に形成された第１，第２のｐ型電界効果トランジスタＴp1，Ｔp2及び第１，第２のｎ型電界効果トランジスタＴn1，Ｔn2と、各トランジスタ上に形成された絶縁膜と、絶縁膜の上に形成された第３及び第４のｎ型電界効果トランジスタＴn3，Ｔn4とを含み、これらの６トランジスタでＳＲＡＭを構成している。そして、Ｔn3，Ｔn4は平面構造を有し、Ｔn3のチャネル領域の少なくとも一部は、Ｔp2及びＴn2の各ゲート電極の少なくとも一部に、半導体基板の法線方向から見て重なるように形成され、Ｔn4のチャネル領域の少なくとも一部は、Ｔp1及びＴn1の各ゲート電極の少なくとも一部に、半導体基板の法線方向から見て重なるように形成されている。
【選択図】 図２

Description

本発明の実施形態は、半導体記憶装置に係わり、特にＳＲＡＭ（Static Random Access Memory）を３次元構造に作製した半導体記憶装置に関する。
半導体集積回路においては、低消費電力化を図るための低電源電圧化が進められているが、それを遂行する上での障壁の一つに、ＳＲＡＭのスタティック・ノイズ・マージン（Static Noise Margin、以下ではＳＮＭと略記する）の問題がある。ＳＮＭとは、記憶されている情報の失われないノイズの大きさの上限を表す。仮にＳＮＭがゼロであると、記憶されている情報の失われないノイズの大きさの上限はゼロ、即ち如何なるノイズであっても記憶されている情報が失われることを意味する。それは即ち、ノイズは全く許容されないことを意味するので、そのようなＳＲＡＭは使用することができない。一般に、電源電圧の低電圧化に伴いＳＮＭは減少する。それ故、低電源電圧化に伴うＳＮＭの減少により、電源電圧の低電圧化に制約が課されていた。
Benton H. Calhoun, Anantha P.Chandrakasan,"Static Noise Margin Variation for Sub-threshold SRAM in 65-nm CMOS,"in IEEE Journal of Solid-State Circuits, vol.41, no.7, (2006) pp.1673-1679
このように従来、ＳＲＡＭにおいてＳＮＭを大きくすることと、電源電圧を低減することとの間には、二律背反の関係が存在する。それ故、低電源電圧化に制約が生じており、特に一定の電源電圧の下でのＳＮＭの増大を図ることが求められている。
発明が解決しようとする課題は、ＳＲＡＭ構造において、一定の電源電圧の下でのＳＮＭの増大を図り得る半導体記憶装置を提供することである。
実施形態の半導体記憶装置は、半導体基板と、前記半導体基板に形成された第１，第２のｐ型電界効果トランジスタ及び第１，第２のｎ型電界効果トランジスタと、前記各トランジスタ上に形成された絶縁膜と、前記絶縁膜の上に形成された第３及び第４のｎ型電界効果トランジスタと、を含んでいる。前記第１及び第２のｐ型電界効果トランジスタの各ソース領域と各基板電極とは電位が電源電圧に保たれた配線に接続され、且つ前記第１及び第２のｎ型電界効果トランジスタの各ソース領域と各基板電極とは電位が接地電位に保たれた配線に接続され、前記第１のｐ型電界効果トランジスタ及び前記第１のｎ型電界効果トランジスタの各ドレイン領域と前記第２のｐ型電界効果トランジスタ及び前記第２のｎ型電界効果トランジスタの各ゲート電極と前記第３のｎ型電界効果トランジスタのドレイン領域とは相互に接続され、前記第２のｐ型電界効果トランジスタ及び前記第２のｎ型電界効果トランジスタの各ドレイン領域と前記第１のｐ型電界効果トランジスタ及び前記第１のｎ型電界効果トランジスタの各ゲート電極と前記第４のｎ型電界効果トランジスタのドレイン領域とは相互に接続され、前記第３及び第４のｎ型電界効果トランジスタの各ゲート電極はワード線に接続され、前記第３のｎ型電界効果トランジスタのソース領域はビット線に接続され、前記第４のｎ型電界効果トランジスタのソース領域は反転ビット線に接続されている。そして、前記第３及び第４のｎ型電界効果トランジスタは平面構造を有し、前記第３のｎ型電界効果トランジスタのチャネル領域の少なくとも一部は、前記第２のｐ型電界効果トランジスタのゲート電極及び該ゲート電極に接続された配線と前記第２のｎ型電界効果トランジスタのゲート電極及び該ゲート電極に接続された配線との少なくとも一部に、前記半導体基板の法線方向から見て重なるように形成され、前記第４のｎ型電界効果トランジスタのチャネル領域の少なくとも一部は、前記第１のｐ型電界効果トランジスタのゲート電極及び該ゲート電極に接続された配線と前記第１のｎ型電界効果トランジスタのゲート電極及び該ゲート電極に接続された配線との少なくとも一部に、前記半導体基板の法線方向から見て重なるように形成されている。
本発明では、ＳＲＡＭを構成する電界効果トランジスタの少なくとも一つを、記憶ノードを形成する電界効果トランジスタの上に絶縁膜を介して形成する。このようにすると、情報の書き込まれた状態において、ＳＲＡＭを構成する二組のインバータの内で出力端子が電源電圧の電位となるインバータを構成する電界効果トランジスタの少なくとも一つのしきい値電圧が正の方向に変化する、或いはそのインバータの出力端子とビット線ないし反転ビット線とを繋ぐ電界効果トランジスタのしきい値電圧が負の方向に変化する。又は、ＳＲＡＭを構成する二組のインバータの内で出力端子が接地電位となるインバータを構成する電界効果トランジスタの少なくとも一つのしきい値電圧が負の方向に変化する、或いはそのインバータの出力端子とビット線ないし反転ビット線とを繋ぐ電界効果トランジスタのしきい値電圧が正の方向に変化する。その結果、記憶されている情報の失われないノイズの大きさの上限は増大する。即ち、一定の電源電圧の下における、ＳＮＭの増大が図られる。
第１の実施形態に係わる半導体記憶装置を示す回路構成図。 第１の実施形態に係わる半導体記憶装置の概略構造を示す鳥瞰図。 第１の実施形態に係わる半導体記憶装置の概略構造を示す断面図。 第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。 第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。 第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。 第１の実施形態に係わる半導体記憶装置の性能を説明するためもので、しきい値電圧に変動の無い場合のバタフライ曲線を示す特性図。 第１の実施形態に係わる半導体記憶装置の性能を説明するためのもので、しきい値電圧に変動の有る場合のバタフライ曲線を示す特性図。 第１の実施形態の第１の変形例の構造を示す鳥瞰図。 第１の実施形態の第１の変形例の製造工程を示す断面図。 第１の実施形態の第２の変形例の構造を示す鳥瞰図。 第１の実施形態の第３の変形例の構造を示す鳥瞰図。 第２の実施形態に係わる半導体記憶装置の概略構造を示す鳥瞰図。 第２の実施形態に係わる半導体記憶装置の性能を説明するための特性図。 第２の実施形態の変形例の半導体記憶装置の概略構造を示す鳥瞰図。 第２の実施形態の変形例の半導体記憶装置の性能を説明するための特性図。 第３の実施形態に係わる半導体記憶装置の概略構造を示す鳥瞰図。 第３の実施形態に係わる半導体記憶装置の性能を説明するための特性図。 第３の実施形態の変形例の半導体記憶装置の概略構造を示す鳥瞰図。 第３の実施形態の変形例の半導体記憶装置の性能を説明するための特性図。 第４の実施形態に係わる半導体記憶装置の概略構造を示す鳥瞰図。 第４の実施形態の変形例の半導体記憶装置の概略構造を示す鳥瞰図。 第５の実施形態に係わる半導体記憶装置の概略構造を示す鳥瞰図。 第５の実施形態の変形例の半導体記憶装置の概略構造を示す鳥瞰図。
以下、実施形態の半導体記憶装置を、図面を参照して説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる半導体記憶装置を示す回路構成図である。
図中のＴpi（ｉ＝１，２）は第ｉのｐ型電界効果トランジスタ、Ｔnj（ｊ＝１，２，３，４）は第ｊのｎ型電界効果トランジスタ、ＶＤＤは電位が電源電圧に保たれた配線、ＧＮＤは電位が接地電位に保たれた配線、ＷＬはワード線、ＢＬはビット線、ＢＬ’は反転ビット線、を各々表す。なお、電界効果トランジスタの基板電極は省略してある。
図２に、第１の実施形態の構造を模式的に鳥瞰図で示す。なお、以下の鳥瞰図においては、半導体基板上に形成された絶縁膜及び配線は一部のみを示す。また、半導体基板上に形成された絶縁膜の上に形成された電界効果トランジスタの形成されている半導体層の厚みは省略してあり、その上の層間絶縁膜も省略してある。また、半導体基板上に形成された電界効果トランジスタの基板電極は省略してある。そして、図を見やすくするために半導体基板上に形成された電界効果トランジスタと、絶縁膜上に形成された電界効果トランジスタとの、半導体基板の表面に垂直な方向の間隔は拡大して示してある。一般に、図の縮尺は正確ではない。
本実施形態の半導体記憶装置は、半導体基板上に第１及び第２のｐ型電界効果トランジスタＴp1，Ｔp2と第１及び第２のｎ型電界効果トランジスタＴn1，Ｔn2が形成されており、それらの上に形成された絶縁膜上に第３及び第４のｎ型電界効果トランジスタＴn3，Ｔn4が形成されている。そして、第３のｎ型電界効果トランジスタＴn3のチャネル領域は半導体基板の法線方向より見て第２のｐ型電界効果トランジスタＴp2のゲート電極と重なるように形成されており、第４のｎ型電界効果トランジスタＴn4のチャネル領域は半導体基板の法線方向より見て第１のｐ型電界効果トランジスタＴp1のゲート電極と重なるように形成されている。
また、図３に本実施形態の断面構造を模式的に示す。なお、以下の断面図においては、第１のｐ型電界効果トランジスタＴp1と第１及び第４のｎ型電界効果トランジスタＴn1，Ｔn4のみの断面を模式的に且つ三者が等しい向きに形成されているかの如く示す。また、図の縮尺は正確ではない。さらに、配線乃至第２層以上の層間絶縁膜は省略してある。
例えばシリコンよりなる半導体基板１内に、例えば酸化シリコンからなる素子分離領域２が形成され、それにより隔てられた領域中にｎウエル領域３とｐウエル領域４とが形成されている。そして、ｎウエル領域３及びｐウエル領域４の上にはそれぞれ、ゲート絶縁膜５を介してゲート電極６が形成されている。ｎウエル領域３内とｐウエル領域４内には各々ゲート電極６を挟むようにソース・ドレイン領域７が形成されており、且つゲート電極に接してゲート側壁８が形成されている。これにより、ｎウエル領域３中には第１のｐ型電界効果トランジスタＴp1が、ｐウエル領域４中には第１のｎ型電界効果トランジスタＴn1が各々形成されている。そして、第１のｐ型電界効果トランジスタＴp1と第１のｎ型電界効果トランジスタＴn1との上には、例えば酸化シリコンよりなる層間絶縁膜９が形成されており、その上に例えばシリコンよりなり、且つｐ型の不純物を含む半導体層１０が形成されている。
半導体層１０上には、ゲート絶縁膜５を介してゲート電極６が形成されている。そして、半導体層１０内にゲート電極６を挟むようにソース・ドレイン領域７が形成されており、且つゲート電極に接してゲート側壁８が形成されており、第４のｎ型電界効果トランジスタＴn4が形成されている。第４のｎ型電界効果トランジスタＴn4のソース・ドレイン領域７に挟まれて形成されているチャネル領域１１は、半導体基板１の法線方向より見て第１のｐ型電界効果トランジスタＴp1のゲート電極６と重なるように形成されている。
図３においては記していないが、同様に第２のｐ型電界効果トランジスタＴp2と第２及び第３のｎ型電界効果トランジスタＴn2，Ｔn3も形成され、且つ第３のｎ型電界効果トランジスタＴn3のチャネル領域は、半導体基板１の法線方向より見て第２のｐ型電界効果トランジスタＴp2のゲート電極と重なるように形成されている。
なお、本発明は本実施形態乃至以下の実施形態に限定されるものではなく、種々変更して用いることができる。
本実施形態の半導体記憶装置の製造工程を、図４〜図６を参照して説明する。
まず、図４（ａ）に示すように、シリコン基板１に対し、例えばシャロー・トレンチ・アイソレーション法（ＳＴＩ）等の方法により素子分離領域２を形成する。
次いで、図４（ｂ）に示すように、半導体基板１のｐ型電界効果トランジスタ形成領域に例えばＡｓ（砒素）を注入し、半導体基板１のｎ型電界効果トランジスタ形成領域に例えばＢ（硼素）を注入し、続いて熱工程を施すことによりｎウエル領域３とｐウエル領域４とを形成する。なお、特定の領域にのみ不純物を導入することは、例えば光蝕刻法ないしリソグラフィー工程等の方法を用いることにより可能である。
次いで、図４（ｃ）に示すように、例えば化学的気相成長法等の方法により、半導体基板１の上に厚さ５ｎｍのＨｆＯ2 膜１２を形成する。
次いで、図４（ｄ）に示すように、例えば化学的気相成長法等の方法により厚さ５０ｎｍのタングステン膜１３を形成する。
次いで、図４（ｅ）に示すように、タングステン膜１３に例えば活性イオンエッチング法等の処理を施すことにより一部を選択的に除去し、ゲート電極６を形成する。続いて、ＨｆＯ2 膜１２に例えば活性イオンエッチング法等の処理を施すことにより一部を選択的に除去し、ゲート絶縁膜５を形成する。
次いで、図５（ｆ）に示すように、ｐ型電界効果トランジスタ形成領域に例えばＢを注入し、ｎ型電界効果トランジスタ形成領域に例えばＡｓを注入することにより、エクステンション領域１４を形成する。
次いで、図５（ｇ）に示すように、例えば化学的気相成長法等の方法により厚さ２０ｎｍの酸化シリコン膜（図示せず）を形成する。続いて、例えば活性イオンエッチング法等の方法でエッチバックすることにより前記酸化シリコン膜の一部を選択的に除去し、ゲート側壁８を形成する。
次いで、図５（ｈ）に示すように、ｐ型電界効果トランジスタ形成領域に例えばＢを注入し、ｎ型電界効果トランジスタ形成領域に例えばＡｓを注入し、熱工程を施すことにより、エクステンション領域１４と共にソース・ドレイン領域７を形成する。
次いで、図５（ｉ）に示すように、例えば化学的気相成長法等の方法により、半導体基板１の全面に厚さ１００ｎｍの酸化シリコン膜（図示せず）を形成し、平坦化を行うことで層間絶縁膜９を形成する。そして、図示は省略するが、従来技術と同様の配線工程等を行う。
次いで、図６（ｊ）に示すように、例えば化学的気相成長法等の方法により、層間絶縁膜９の上にＢを含む厚さ２０ｎｍのシリコン層（図示せず）を形成し、例えばメサ型素子分離法等の方法により素子分離を行い、半導体層１０を形成する。
次いで、図６（ｋ）に示すように、例えば化学的気相成長法等の方法により、半導体層１０の上に厚さ５ｎｍのＨｆＯ2 膜（図示せず）を形成する。続いて、ＨｆＯ2 膜（図示せず）の上に例えば化学的気相成長法等の方法により厚さ５０ｎｍのタングステン膜（図示せず）を形成する。そして、タングステン膜（図示せず）に例えば活性イオンエッチング法等の処理を施すことにより一部を選択的に除去し、ゲート電極６を形成する。続いて、ＨｆＯ2 膜（図示せず）に例えば活性イオンエッチング法等の処理を施すことにより一部を選択的に除去し、ゲート絶縁膜５を形成する。
次いで、図６（ｌ）に示すように、半導体層１０の表面部に、例えばＡｓを注入することによりエクステンション領域１４を形成する。次に、例えば化学的気相成長法等の方法により厚さ２０ｎｍの酸化シリコン膜（図示せず）を形成する。続いて、例えば活性イオンエッチング法等の方法でエッチバックすることにより酸化シリコン膜の一部を選択的に除去し、ゲート側壁８を形成する。
次いで、例えばＡｓを注入し、熱工程を施すことによりエクステンション領域１４と共にソース・ドレイン領域７を形成する。これ以降は、従来技術と同様にして層間絶縁膜形成工程乃至配線工程等を経て前記図３に示す構造を形成する。
本実施形態においては、バルク基板を用いて半導体記憶装置を形成する場合を例に取って示したが、半導体基板の上に絶縁膜を介して半導体層が形成された支持基板を用いても同様に半導体記憶装置を形成することができ、同様の効果が得られる。また、上記構造の支持基板を用いて素子を形成する場合に、半導体層上に形成した素子においては、チャネル領域の上下にゲート電極を設けた構造の素子を形成しても同様の効果が得られる。そのような構造とすると、チャネル領域の電位に対するゲート電極の制御性の向上が図られるので好ましい。
また、本実施形態においては、平面構造の素子の場合を例に取って示したが、半導体基板上に形成した素子においては、例えばＦｉｎＦＥＴ、トリプルゲート（Triple Gate）構造、ゲートオールアラウンド（Gate All Around）構造、縦型構造等の立体構造の素子の場合も、同様の効果が得られる。そのような構造の素子を用いて半導体記憶装置を形成すると、チャネル領域の電位に対するゲート電極の制御性の向上が図られるので好ましい。
また、本実施形態においては単一の半導体記憶装置のみの形成工程を示したが、単一の半導体記憶装置の他に、電界効果トランジスタやバイポーラー型トランジスタや単一電子トランジスタ等の能動素子、抵抗体やダイオードやインダクターやキャパシタ等の受動素子、又は例えば磁性体を用いた素子をも含む半導体装置の一部として半導体記憶装置を形成する場合にも用いることができる。ＯＥＩＣ（オプト・エレクトリカル・インテグレーテッド・サーキット）やＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）の一部として半導体記憶装置を形成する場合もまた同様である。
また、本実施形態においては、ｎ型半導体領域を形成するための不純物としてはＡｓ（砒素）を、ｐ型半導体領域を形成するための不純物としてはＢ（硼素）を用いたが、ｎ型半導体領域を形成するための不純物として他のＶ族不純物を用いる、或いはｐ型半導体領域を形成するための不純物として他の III族不純物を用いてもよい。また、III族やＶ族の不純物の導入はそれらを含む化合物の形で行ってもよい。
また、本実施形態においては、ソース・ドレイン領域への不純物の導入はイオン注入を用いて行ったが、イオン注入以外の例えば固相拡散や気相拡散等の方法を用いて行ってもよい。さらに、不純物を含有する半導体を堆積する又は成長させる等の方法を用いてもよい。イオン注入の方法を用いると、ｎ型半導体素子とｐ型半導体素子とを含む相補型の半導体装置の形成が容易であると言う利点があり、不純物を含有する半導体を堆積する或いは固相拡散や気相拡散等の方法を用いて不純物の導入を行うと、高い不純物濃度の実現が容易であると言う利点がある。
また、本実施形態では言及していないが、ソース・ドレイン領域上にストレッサーを形成してもよい。そのようにしてチャネル領域に歪を印加すると電流キャリアの移動度が向上するので好ましい。
また、本実施形態においては、素子のしきい値電圧を調節するための不純物導入は行っていないが、前記ウエル領域形成のシリコン基板への不純物導入とは別にしきい値電圧調節のための不純物導入を行ってもよい。このようにすると、しきい値電圧を所望の値に設定しやすくなると言う利点が得られる。また、本実施形態のようにすると工程の簡略化が図られると言う利点がある。
また、本実施形態においては、素子を形成する半導体層としてシリコンを用いたが、半導体層としてはシリコンに限るものではなく、ゲルマニウム或いはシリコンとゲルマニウムとの混晶を用いても良い。ゲルマニウム或いはシリコンとゲルマニウムとの混晶は、シリコンに比べて電流キャリアの移動度が高いという利点があるので好ましい。
また、素子を形成する半導体層として III族元素とＶ族元素との化合物である半導体を用いても良い。そのような化合物もまたシリコンに比べて電流キャリアの移動度が高いという利点があるので好ましい。特に、ＩｎＡｓ（インジウム砒素）、ＩｎｘＧａ1-xＡｓ（０≦ｘ≦１）（インジウムガリウム砒素）、ＩｎＳｂ（インジウムアンチモン）等は電流キャリアの移動度が特に高いので好ましい。また、チャネル領域に歪を印加することも、移動度の向上が図られるので好ましい。一方、半導体層としてシリコンを用いると、従来の製造工程をそのまま用いることができるので、製造工程の構築が容易であるという他の利点がある。
また、本実施形態においては、ソース・ドレイン領域の形成をゲート電極及びゲート絶縁膜の加工の後に行っているが、これらの順序は本質ではなく、逆の順序で行ってもよい。ゲート電極或いはゲート絶縁膜の材質によっては熱工程を施すことが好ましくない場合がある。そのような場合には、ソース・ドレイン領域への不純物の導入及び活性化の熱工程をゲート電極或いはゲート絶縁膜の加工に先立って行うことが好ましい。
また、本実施形態においては、ゲート電極はタングステンを用いて形成しているが、他の金属を用いて形成してもよい。また、単結晶シリコンや非晶質シリコン等の半導体、金属を含む化合物等、又はそれらの積層等で形成してもよい。半導体を用いてゲート電極を形成するとしきい値電圧の制御が容易であると言う利点があり、また相補型の半導体装置を形成する場合にｎ型半導体素子とｐ型半導体素子との何れに対しても、しきい値電圧を所望の値に設定することが容易であると言う他の利点もある。また、金属或いは金属を含む化合物でゲート電極を形成すると、ゲート電極の抵抗が抑制されるので素子の高速動作が得られ、好ましい。さらに、金属でゲート電極を形成すると酸化反応が進みにくいので、ゲート電極と絶縁膜との界面に於ける準位が抑制される等の界面の制御性が良いと言う利点もある。
また、本実施形態においては、ゲート電極の形成はその材料を堆積した後に異方性エッチングを施すと言う方法を用いて形成しているが、例えばダマシンプロセス等のような埋め込み等の方法を用いて形成してもよい。ゲート電極の形成に先立ってソース・ドレイン領域を形成する場合には、ダマシンプロセスを用いるとソース・ドレイン領域とゲート電極とが自己整合的に形成されるので好ましい。
また、本実施形態においては、素子を流れる電流の主方向に測ったゲート電極の長さは、ゲート電極の上部も下部も等しいが、このことは本質的ではない。例えば、ゲート電極の上部を測った長さの方が下部を測った長さよりも長いアルファベットの「Ｔ」の字のような形であってもよい。この場合には、ゲート抵抗を低減することができると云う利点が得られる。
また、本実施形態においては、シリサイド或いはジャーマナイド等の工程には言及しなかったが、ソース・ドレイン領域上にシリサイド或いはジャーマナイド層等を形成してもよい。また、ソース・ドレイン領域上に金属を含む層を堆積或いは成長させる等の方法を用いてもよい。このようにすると、ソース・ドレイン領域の抵抗が低減されるので好ましい。また、ゲート電極を多結晶シリコン等で形成する場合には、ゲート電極に対してのシリサイド或いはジャーマナイド化等の工程を施してもよい。その場合に、シリサイド或いはジャーマナイド化等の工程を施すとゲート抵抗が低減されるので好ましい。また、エレベート構造を用いてもよい。エレベート構造によってもソース・ドレイン領域の抵抗が低減されるので好ましい。
また、本実施形態においては、ゲート電極の上部は電極が露出する構造であるが、上部に例えば酸化シリコンや窒化シリコンや酸化窒化シリコン等の絶縁物を設けてもよい。特に、ゲート電極が金属を含む材料で形成されており、且つソース・ドレイン領域上にシリサイド或いはジャーマナイド層等を形成する場合等、製造工程の途中でゲート電極を保護する必要が在る場合等は、ゲート電極の上部に酸化シリコンや窒化シリコンや酸化窒化シリコン等の保護材料を設けることは必須である。
また、本実施形態においては、ゲート絶縁膜としてＨｆＯ2 膜を用いたが、酸化シリコン膜或いは酸化窒化シリコン膜等の絶縁膜、或いはそれらの積層等の他の絶縁膜を用いてもよい。絶縁膜中に窒素が存在すると、ゲート電極として不純物を含有する多結晶シリコンを用いる場合に不純物が基板中に拡散することが抑制されるために、しきい値電圧のバラツキが抑制されると言う利点があるので好ましい。一方、酸化シリコンを用いると、ゲート電極との界面の界面準位ないしは絶縁膜中の固定電荷が少ないために素子特性のバラツキが抑制されると言う利点が得られる。
また、絶縁膜として或る物質の酸化物を用いる等の場合には、まずその物質の膜を形成しておいてそれを酸化する等の方法を用いてもよい。また、必ずしも昇温を伴わない励起状態の酸素気体に晒してもよい。昇温を伴わない励起状態の酸素気体に晒すと言う方法を用いて形成すれば、チャネル領域中の不純物が拡散により濃度分布を変えることが抑制されるので好ましい。
さらに、酸化窒化シリコンを用いる場合には、まず酸化シリコン膜を形成し、その後に昇温状態或いは励起状態の窒素を含む気体に晒すことにより絶縁膜中に窒素を導入してもよい。昇温を伴わない励起状態の窒素気体に晒すと言う方法を用いて形成すれば、チャネル領域中の不純物が拡散により濃度分布を変えることが抑制されるので好ましい。又は、まず窒化シリコン膜を形成し、その後に昇温状態或いは励起状態の酸素を含む気体に晒すことにより絶縁膜中に酸素を導入してもよい。昇温を伴わない励起状態の酸素気体に晒すと言う方法を用いて形成すれば、チャネル領域中の不純物が拡散により濃度分布を変えることが抑制されるので好ましい。
また、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｔｉ（チタン）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｔａ（タンタル）、Ａｌ（アルミニウム）、Ｌａ（ランタン）、Ｃｅ（セリウム）、Ｐｒ（プラセオジム）、或いは他のランタノイド系列の元素等の金属等の酸化物等或いはこれらの元素を初めとする様々な元素を含むシリケート材料等、或いはそれらに窒素をも含有させた絶縁膜等、の高誘電体膜或いはそれらの積層等の他の絶縁膜を用いてもよい。また、絶縁膜の形成方法は化学的気相成長法に限るものではなく、熱酸化法等の方法、蒸着法或いはスパッタ法或いはエピタキシャル成長法等の他の方法を用いてもよい。
また、本実施形態においては、ゲート電極形成後の後酸化には言及していないが、ゲート電極の材料等に鑑みて可能であれば、後酸化工程を行ってもよい。また、必ずしも後酸化に限らず、例えば薬液処理或いは反応性の気体に晒す等の方法を用いてゲート電極の角を丸める処理を行ってもよい。これらの工程が可能な場合にはそれによりゲート電極の下端角部の電場が緩和されるのでゲート絶縁膜の信頼性が向上し、好ましい。
また、本実施形態においては層間絶縁膜としては酸化シリコン膜を用いたが、例えば低誘電率材料等の酸化シリコン以外の物質を層間絶縁膜に用いてもよい。層間絶縁膜の誘電率を低く設定すると、素子の寄生容量が低減されるので素子の高速動作が得られると言う利点がある。
また、コンタクト孔に関しては言及していないが、自己整合コンタクトを形成することも可能である。自己整合コンタクトを用いると素子の面積を低減することができるので、集積度の向上が図られ、好ましい。
また、本実施形態においては明記していないが、配線のための金属層の形成は、例えばスパッタ法等を用いて行ってもよいし、堆積法等の方法を用いて行ってもよい。さらに、金属の選択成長等の方法を用いてもよいし、ダマシン法等の方法を用いてもよい。また、配線金属の材料は、例えばシリコンを含有するＡｌ（アルミニウム）等を用いてもよいし、例えばＣｕ（銅）等の金属を用いてもよい。特に、Ｃｕは抵抗率が低いので好ましい。
また、本実施形態においては明記していないが、層間絶縁膜上に形成した半導体層の結晶化を行ってもよい。結晶化を行うとキャリアの移動度が増大するので動作速度の向上が図られるという利点がある。
また、本実施形態の構造の模式図はあくまで一例であり、電界効果トランジスタの半導体基板の表面と垂直方向の配置は本質的であるが、それらの半導体基板の表面と平行方向の配置は本質的ではない。他の配置を用いたとしても同様の効果が得られる。また、配線の配置ないし形状も本質的ではなく、接続関係が保たれるのであれば他の配置ないし形状としても同様の効果が得られる。
次に、本実施形態の構造を持つ半導体記憶装置に関する数値計算の結果を記す。素子のゲート長は２５ｎｍ、第１及び第２のｐ型電界効果トランジスタＴp1，Ｔp2は相互に同一の特性の素子、第１から第４のｎ型電界効果トランジスタＴn1〜Ｔn4は全て相互に同一の特性の素子、とした。また、ゲート絶縁膜は厚さ１ｎｍの酸化シリコンとした。
図７に、しきい値電圧に変動の無い場合のバタフライ曲線（Butterfly Curve）を示す。なお、図７においては、第１のｐ型電界効果トランジスタＴp1のドレイン領域と第１のｎ型電界効果トランジスタＴn1のドレイン領域と第２のｐ型電界効果トランジスタＴp2のゲート電極と第２のｎ型電界効果トランジスタＴn2のゲート電極と第３のｎ型電界効果トランジスタＴn3のドレイン領域との相互に接続されている接続点の電位をＶ１、第２のｐ型電界効果トランジスタＴp2のドレイン領域と第２のｎ型電界効果トランジスタＴn2のドレイン領域と第１のｐ型電界効果トランジスタＴp1のゲート電極と第１のｎ型電界効果トランジスタＴn1のゲート電極と第４のｎ型電界効果トランジスタＴn4のドレイン領域との相互に接続されている接続点の電位をＶ２、と記してある。
書き込み時にビット線ＢＬの電位を電源電圧、反転ビット線ＢＬ’の電位を接地電位とし、書き込み後にビット線ＢＬの電位と反転ビット線ＢＬ’の電位とワード線ＷＬの電位とが電源電圧の電位にある場合には、Ｖ１とＶ２とは図中のＰ１となる。また、書き込み時にビット線ＢＬの電位を接地電位、反転ビット線ＢＬ’の電位を電源電圧とし、書き込み後にビット線ＢＬの電位と反転ビット線ＢＬ’の電位とワード線ＷＬの電位とが電源電圧の電位にある場合には、Ｖ１とＶ２とは図中のＰ２となる。
ノイズによりバタフライ曲線の形が変わり、図中のＬ１の閉曲線が消滅するとＰ１の状態は不安定となり、それまでの状態がＰ１であったかＰ２であったかを問わずＰ２の状態となる。また、ノイズによりバタフライ曲線の形が変わり、図中のＬ２の閉曲線が消滅するとＰ２の状態は不安定となり、それまでの状態がＰ１であったかＰ２であったかを問わずＰ１の状態となる。即ち、何れの場合も記憶されていた情報は失われる。それ故、Ｌ１ないしＬ２の閉曲線が大きいほど、情報の失われないノイズの大きさの上限は大きくなる。その上限を示す指標が上述のＳＮＭであり、具体的な値はＬ１或いはＬ２に含まれ且つ辺が図の縦軸と横軸とに平行な正方形の内で最大のもの、即ち各々ＳＱ１或いはＳＱ２の辺の長さで与えられる。ここに示した例では、Ｐ１の安定性を示すＳＮＭ（即ちＳＱ１の辺の長さ）とＰ２の安定性を示すＳＮＭ（即ちＳＱ２の辺の長さ）とは等しく０．１４４Ｖとなる。
次に、本実施形態の半導体記憶装置を考える。まず、書き込み時にビット線ＢＬの電位を電源電圧、反転ビット線ＢＬ’の電位を接地電位とした場合を考える。この場合には、上述のように書き込み後にビット線ＢＬの電位と反転ビット線ＢＬ’の電位とワード線ＷＬの電位とが電源電圧の電位にある場合には、Ｖ１とＶ２とは図中のＰ１となる。それ故、第１のｐ型電界効果トランジスタＴp1のゲート電極は０．１８Ｖ、第２のｐ型電界効果トランジスタＴp2のゲート電極は１．０Ｖとなる。それ故、第１のｐ型電界効果トランジスタＴp1のゲート電極の上にチャネル領域が形成されているところの第４のｎ型電界効果トランジスタＴn4のしきい値電圧に比べると、第２のｐ型電界効果トランジスタＴp2のゲート電極の上にチャネル領域が形成されているところの第３のｎ型電界効果トランジスタＴn3のしきい値電圧は、負の方向に変化している。
それで、ここでは図７に示した場合と比較して、第３のｎ型電界効果トランジスタＴn3のしきい値電圧は負の方向に５０ｍＶ変化し、第４のｎ型電界効果トランジスタＴn4のしきい値電圧は正の方向に５０ｍＶ変化しているとして、バタフライ曲線を計算した。即ち、両者のしきい値電圧が変化の結果、ここに記した値となるように変化の無い場合のしきい値電圧を調節しておく。結果を、図８（ａ）に示す。図７に示したしきい値電圧に変化の無い場合と比較すると、閉曲線Ｌ１は大きくなっていること、それに伴ってＰ１の安定性を示すところのＳＮＭを表す正方形ＳＱ１も大きくなっていることが判る。この場合のＳＮＭの具体的な値は０．１７０Ｖである。
次に、書き込み時にビット線ＢＬの電位を接地電位、反転ビット線ＢＬ’の電位を電源電圧とした場合を考える。この場合には、上述のように書き込み後にビット線ＢＬの電位と反転ビット線ＢＬ’の電位とワード線ＷＬの電位とが電源電圧の電位にある場合には、Ｖ１とＶ２とは図中のＰ２となる。それ故、第１のｐ型電界効果トランジスタＴp1のゲート電極は１．０Ｖ、第２のｐ型電界効果トランジスタＴp2のゲート電極は０．１８Ｖとなる。それ故、第２のｐ型電界効果トランジスタＴp2のゲート電極の上にチャネル領域が形成されているところの第３のｎ型電界効果トランジスタＴn3のしきい値電圧に比べると、第１のｐ型電界効果トランジスタＴp1のゲート電極の上にチャネル領域が形成されているところの第４のｎ型電界効果トランジスタＴn4のしきい値電圧は、負の方向に変化している。
それで、ここでは図７に示した場合と比較して、第３のｎ型電界効果トランジスタＴn3のしきい値電圧は正の方向に５０ｍＶ変化し、第４のｎ型電界効果トランジスタＴn4のしきい値電圧は負の方向に５０ｍＶ変化しているとして、バタフライ曲線を計算した。即ち、両者のしきい値電圧が変化の結果、ここに記した値となるように変化の無い場合のしきい値電圧を調節しておく。結果を、図８（ｂ）に示す。この場合には、図８（ａ）に示したバタフライ曲線の縦軸と横軸とを入れ替えた曲線となる。図７に示したしきい値電圧に変化の無い場合と比較すると、閉曲線Ｌ２は大きくなっていること、それに伴ってＰ２の安定性を示すところのＳＮＭを表す正方形ＳＱ２も大きくなっていることが判る。この場合のＳＮＭの具体的な値は、図８（ａ）に結果を示した場合と等しく０．１７０Ｖである。
従って、しきい値電圧に変化の無い従来構造の半導体記憶装置と比較して、本実施形態の半導体記憶装置においてはＳＮＭの増大が図られていること、即ちノイズに対する耐性の向上が図られていることが判る。
なお、本実施形態の半導体記憶装置においてＳＮＭの増大が図られたことの理由は、第３及び第４のｎ型電界効果トランジスタＴn3，Ｔn4のチャネル領域が各々第２及び第１のｐ型電界効果トランジスタＴp2，Ｔp1のゲート電極と重ねて形成されていることの結果として、第２及び第１のｐ型電界効果トランジスタＴp2，Ｔp1のゲート電極が各々実効的に第３及び第４のｎ型電界効果トランジスタＴn3，Ｔn4の裏面ゲート電極として作用することにある。仮に、第３及び第４のｎ型電界効果トランジスタＴn3，Ｔn4のチャネル領域が各々第２及び第１のｐ型電界効果トランジスタＴp2，Ｔp1のゲート電極と重ねて形成されていたとしても、第３及び第４のｎ型電界効果トランジスタＴn3，Ｔn4が例えば柱状構造等の平面構造以外の構造を有していては、しきい値電圧の変化は生じないので本実施形態の効果は得られない。それ故、第３及び第４のｎ型電界効果トランジスタＴn3，Ｔn4が平面構造を有することは本質的である。
また、本実施形態においては、第３及び第４のｎ型電界効果トランジスタＴn3，Ｔn4のチャネル領域が各々第２及び第１のｐ型電界効果トランジスタＴp2，Ｔp1のゲート電極と重ねて形成されている。そのことの結果としてＳＮＭの増大が図られたことに本質的であるのは、第２及び第１のｐ型電界効果トランジスタＴp2，Ｔp1のゲート電極が各々実効的に第３及び第４のｎ型電界効果トランジスタＴn3，Ｔn4の裏面ゲート電極として作用していることにある。それ故、第３及び第４のｎ型電界効果トランジスタＴn3，Ｔn4のチャネル領域は必ずしも各々第２及び第１のｐ型電界効果トランジスタＴp2，Ｔp1のゲート電極と重ねて形成されている必要はなく、各々第２及び第１のｐ型電界効果トランジスタＴp2，Ｔp1のゲート電極に接続された配線と重ねて形成されていても同様の効果が得られる。
なお、本実施形態の半導体記憶装置においてＳＮＭの増大が図られたことの本質は、第２及び第１のｐ型電界効果トランジスタＴp2，Ｔp1のゲート電極が各々実効的に第３及び第４のｎ型電界効果トランジスタＴn3，Ｔn4の裏面ゲート電極として作用したことの結果として、第３及び第４のｎ型電界効果トランジスタＴn3，Ｔn4のしきい値電圧が変化したことにある。常温における電位には揺らぎが存在し、それは熱電位即ちｋＴ／ｑ（ｋは Boltzmann の定数、Ｔは絶対温度即ち常温では３００Ｋ、ｑは素電荷即ち１．６×１０-19Ｃ、ｋＴ／ｑの常温での値は２６ｍＶとなる）程度となる。それ故、ＳＮＭの増大による半導体記憶装置の安定領域の拡大を得るためには、半導体記憶装置を構成する電界効果トランジスタのしきい値電圧を電位揺らぎの３倍即ち、７８ｍＶ程度に変化させる必要がある。
上記の数値計算に用いた素子を用いて、裏面ゲート電極への電圧の印加に伴うしきい値電圧の変化を計算したところ、ここにおいて仮定した電源電圧の１Ｖを裏面ゲート電極に印加することで、７８ｍＶのしきい値電圧の変化量が得られるためには、チャネル領域と裏面ゲート電極との間の絶縁膜の厚さは７０ｎｍ以下である必要があることが判った。それ故、絶縁膜上に形成された電界効果トランジスタのチャネル領域の下端と、半導体基板上に形成された電界効果トランジスタのゲート電極とゲート電極に接続された配線との内で絶縁膜上に形成された電界効果トランジスタのチャネル領域と重なる領域の上端との、半導体基板の表面に垂直な方向に測った間隔は７０ｎｍ以下であることが好ましい。
また、上に記した二つの場合の、半導体基板上に形成された電界効果トランジスタのゲート電圧の値の差である１Ｖ−０．１８Ｖ＝０．８２Ｖの電圧を裏面ゲート電極に印加することに伴い、７８ｍＶのしきい値電圧の変化が得られるためには、チャネル領域と裏面ゲート電極との間の絶縁膜の厚さは４０ｎｍ以下である必要があることが判った。それ故、絶縁膜上に形成された電界効果トランジスタのチャネル領域の下端と、半導体基板上に形成された電界効果トランジスタのゲート電極とゲート電極に接続された配線との内で絶縁膜上に形成された電界効果トランジスタのチャネル領域と重なる領域の上端との、半導体基板の表面に垂直な方向に測った間隔は４０ｎｍ以下であると更に好ましい。
（第１の実施形態の第１の変形例）
次に、第１の実施形態の第１の変形例を説明する。
本変形例の半導体記憶装置は、図１に示す第１の実施形態と同様の回路を有しているが、立体的な構造が異なっている。即ち本変形例においては、図９に模式的に構造を示すように、半導体基板上に第１及び第２のｐ型電界効果トランジスタＴp1，Ｔp2と第１及び第２のｎ型電界効果トランジスタＴn1，Ｔn2とが形成されており、それらの上に形成された絶縁膜上に第３及び第４のｎ型電界効果トランジスタＴn3，Ｔn4が形成されている。そして、第３のｎ型電界効果トランジスタＴn3のチャネル領域は半導体基板の法線方向より見て第２のｎ型電界効果トランジスタＴn2のゲート電極と重なるように形成されており、第４のｎ型電界効果トランジスタＴn4のチャネル領域は半導体基板の法線方向より見て第１のｎ型電界効果トランジスタＴn1のゲート電極と重なるように形成されている。
本変形例の半導体記憶装置の製造工程を、図１０を参照して説明する。
前記図４（ａ）〜図５（ｉ）に示す工程に引き続いて、図１０（ａ）に示すように、例えば化学的気相成長法等の方法により、前記層間絶縁膜９の上にＢを含む厚さ２０ｎｍのシリコン層（図示せず）を形成し、例えばメサ型素子分離法等の方法により素子分離を行い、半導体層１０を形成する。
次いで、図１０（ｂ）に示すように、例えば化学的気相成長法等の方法により、半導体層１０上に厚さ５ｎｍのＨｆＯ2 膜（図示せず）を形成する。続いて、ＨｆＯ2 膜（図示せず）の上に、例えば化学的気相成長法等の方法により厚さ５０ｎｍのタングステン膜（図示せず）を形成する。そして、前記タングステン膜（図示せず）に、例えば活性イオンエッチング法等の処理を施すことにより一部を選択的に除去し、ゲート電極６を形成する。続いて、ＨｆＯ2 膜（図示せず）に、例えば活性イオンエッチング法等の処理を施すことにより一部を選択的に除去し、ゲート絶縁膜５を形成する。
次いで、図１０（ｃ）に示すように、半導体層１０の表面部に、例えばＡｓを注入することによりエクステンション領域１４を形成する。続いて、例えば化学的気相成長法等の方法により厚さ２０ｎｍの酸化シリコン膜（図示せず）を形成する。その後、例えば活性イオンエッチング法等の方法を用いてエッチバックすることにより酸化シリコン膜の一部を選択的に除去し、ゲート側壁８を形成する。
その次に、例えばＡｓを注入し、熱工程を施すことによりエクステンション領域１４と共にソース・ドレイン領域７を形成する。これ以降は、従来技術と同様にして層間絶縁膜形成工程乃至配線工程等を経て、前記図９に示す構造の半導体記憶装置を形成する。
第１のｎ型電界効果トランジスタＴn1のゲート電極と第１のｐ型電界効果トランジスタＴp1のゲート電極とは相互に接続され、且つ第２のｎ型電界効果トランジスタＴn2のゲート電極と第２のｐ型電界効果トランジスタＴp2のゲート電極とは相互に接続されている。このため、第１のｎ型電界効果トランジスタＴn1のゲート電極と第１のｐ型電界効果トランジスタＴp1のゲート電極とは相互に等しい電位であり、且つ第２のｎ型電界効果トランジスタＴn2のゲート電極と第２のｐ型電界効果トランジスタＴp2のゲート電極とは相互に等しい電位である。それ故、本変形例の半導体記憶装置においても、第３及び第４のｎ型電界効果トランジスタＴn3，Ｔn4のしきい値電圧には上記実施形態の半導体記憶装置と同様の変化が生ずる。それ故、本変形例の半導体記憶装置においても上記実施形態の半導体記憶装置と同様の効果が得られる。
本変形例においても、上記実施形態に記したような種々の変形が可能であり、同様の効果が得られる。
（第１の実施形態の第２の変形例）
次に、第１の実施形態の第２の変形例を説明する。
本変形例の半導体記憶装置は、図１に示す第１の実施形態と同様の回路を有しているが、立体的な構造が異なっている。即ち本変形例においては、図１１に模式的に構造を示すように、半導体基板上に第１及び第２のｐ型電界効果トランジスタＴp1，Ｔp2と第１及び第２のｎ型電界効果トランジスタＴn1，Ｔn2とが形成されており、それらの上に形成された絶縁膜上に第３及び第４のｎ型電界効果トランジスタＴn3，Ｔn4が形成されている。そして、第３のｎ型電界効果トランジスタＴn3のチャネル領域は半導体基板の法線方向より見て第２のｐ型電界効果トランジスタＴp2のゲート電極と重なるように形成されており、第４のｎ型電界効果トランジスタＴn4のチャネル領域は半導体基板の法線方向より見て第１のｎ型電界効果トランジスタＴn1のゲート電極と重なるように形成されている。
本変形例の半導体記憶装置の製造工程は、本質的に第１の実施形態ないしその第１の変形例の製造工程と同様であるので省略する。
第１のｎ型電界効果トランジスタＴn1のゲート電極と第１のｐ型電界効果トランジスタＴp1のゲート電極とは相互に接続され、且つ第２のｎ型電界効果トランジスタＴn2のゲート電極と第２のｐ型電界効果トランジスタＴp2のゲート電極とは相互に接続されている。このため、第１のｎ型電界効果トランジスタＴn1のゲート電極と第１のｐ型電界効果トランジスタＴp1のゲート電極とは相互に等しい電位であり、且つ第２のｎ型電界効果トランジスタＴn2のゲート電極と第２のｐ型電界効果トランジスタＴp2のゲート電極とは相互に等しい電位である。それ故、本変形例の半導体記憶装置においても、第３及び第４のｎ型電界効果トランジスタＴn3，Ｔn4のしきい値電圧には上記実施形態の半導体記憶装置と同様の変化が生ずる。それ故、本変形例の半導体記憶装置においても上記実施形態の半導体記憶装置と同様の効果が得られる。
本変形例においても、上記実施形態に記したような種々の変形が可能であり、同様の効果が得られる。
（第１の実施形態の第３の変形例）
次に、第１の実施形態の第３の変形例を説明する。
本変形例の半導体記憶装置は、図１に示す第１の実施形態と同様の回路を有しているが、立体的な構造が異なっている。即ち本変形例においては、図１２に模式的に構造を示すように、半導体基板上に第１及び第２のｐ型電界効果トランジスタＴp1，Ｔp2と第１及び第２のｎ型電界効果トランジスタＴn1，Ｔn2とが形成されており、それらの上に形成された絶縁膜上に第３及び第４のｎ型電界効果トランジスタＴn3，Ｔn4が形成されている。そして、第３のｎ型電界効果トランジスタＴn3のチャネル領域は半導体基板の法線方向より見て第２のｎ型電界効果トランジスタＴn2のゲート電極と重なるように形成されており、第４のｎ型電界効果トランジスタＴn4のチャネル領域は半導体基板の法線方向より見て第１のｐ型電界効果トランジスタＴp1のゲート電極と重なるように形成されている。
本変形例の半導体記憶装置の製造工程は、本質的に第１の実施形態ないしその第１ないし第２の変形例の製造工程と同様であるので省略する。
第１のｎ型電界効果トランジスタＴn1のゲート電極と第１のｐ型電界効果トランジスタＴpのゲート電極とは相互に接続され、且つ第２のｎ型電界効果トランジスタＴn2のゲート電極と第２のｐ型電界効果トランジスタＴp2のゲート電極とは相互に接続されている。このため、第１のｎ型電界効果トランジスタＴn1のゲート電極と第１のｐ型電界効果トランジスタＴp1のゲート電極とは相互に等しい電位であり、且つ第２のｎ型電界効果トランジスタＴn2のゲート電極と第２のｐ型電界効果トランジスタＴp2のゲート電極とは相互に等しい電位である。それ故、本変形例の半導体記憶装置においても、第３及び第４のｎ型電界効果トランジスタＴn3，Ｔn4のしきい値電圧には上記実施形態の半導体記憶装置と同様の変化が生ずる。それ故、本変形例の半導体記憶装置においても上記実施形態の半導体記憶装置と同様の効果が得られる。
本変形例においても、上記実施形態に記したような種々の変形が可能であり、同様の効果が得られる。
（第２の実施形態）
次に、本発明の半導体記憶装置の第２の実施形態を説明する。
図１３は、本発明の第２の実施形態に係わる半導体記憶装置の概略構造を示す鳥瞰図である。なお、図２と同一部分には同一符号を付して、その詳しい説明は省略する。
本実施形態の半導体記憶装置は、図１に示す第１の実施形態と同様の回路を有しているが、図１３に構造を模式的に示すように、第１及び第２のｐ型電界効果トランジスタＴp1，Ｔp2と第３及び第４のｎ型電界効果トランジスタＴn3，Ｔn4とは半導体基板上に形成され、それらの上に形成された層間絶縁膜上に第１及び第２のｎ型電界効果トランジスタＴn1，Ｔn2が形成されている。そして、第１のｎ型電界効果トランジスタＴn1のチャネル領域は、半導体基板の法線方向より見て第１のｐ型電界効果トランジスタＴp1のゲート電極と重なるように形成されており、且つ第２のｎ型電界効果トランジスタＴn2のチャネル領域は、半導体基板の法線方向より見て第２のｐ型電界効果トランジスタＴp2のゲート電極と重なるように形成されている。
本実施形態の半導体記憶装置の製造工程は、本質的に第１の実施形態ないしその変形例の製造工程と同様であるので省略する。
次に、本実施形態の構造を持つ半導体記憶装置に関する数値計算の結果を記す。まず、書き込み時にビット線ＢＬの電位を電源電圧、反転ビット線ＢＬ’の電位を接地電位とした場合を考える。この場合には、上述のように書き込み後にビット線ＢＬの電位と反転ビット線ＢＬ’の電位とワード線ＷＬの電位とが電源電圧の電位にある場合には、Ｖ１とＶ２とは図中のＰ１となる。それ故、第１のｐ型電界効果トランジスタＴp1のゲート電極は０．１８Ｖ、第２のｐ型電界効果トランジスタＴp2のゲート電極は１．０Ｖとなる。それ故、第１のｐ型電界効果トランジスタＴp1のゲート電極の上にチャネル領域が形成されているところの第１のｎ型電界効果トランジスタＴn1のしきい値電圧に比べると、第２のｐ型電界効果トランジスタＴp2のゲート電極の上にチャネル領域が形成されているところの第２のｎ型電界効果トランジスタＴn2のしきい値電圧は、負の方向に変化している。
それで、ここでは前記図７に示した場合と比較して、第１のｎ型電界効果トランジスタＴn1のしきい値電圧は正の方向に５０ｍＶ変化し、第２のｎ型電界効果トランジスタＴn2のしきい値電圧は負の方向に５０ｍＶ変化しているとして、バタフライ曲線を計算した。即ち、両者のしきい値電圧が変化の結果、ここに記した値となるように変化の無い場合のしきい値電圧を調節しておく。結果を、図１４（ａ）に示す。図７に示したしきい値電圧に変化の無い場合と比較すると閉曲線Ｌ１は大きくなっていること、それに伴ってＰ１の安定性を示すところのＳＮＭを表す正方形ＳＱ１も大きくなっていることが判る。この場合のＳＮＭの具体的な値は０．１８８Ｖである。
次に、書き込み時にビット線ＢＬの電位を接地電位、反転ビット線ＢＬ’の電位を電源電圧とした場合を考える。この場合には、上述のように書き込み後にビット線ＢＬの電位と反転ビット線ＢＬ’の電位とワード線ＷＬの電位とが電源電圧の電位にある場合には、Ｖ１とＶ２とは図中のＰ２となる。それ故、第１のｐ型電界効果トランジスタＴp1のゲート電極は１．０Ｖ、第２のｐ型電界効果トランジスタＴp2のゲート電極は０．１８Ｖとなる。それ故、バタフライ曲線は図１４（ａ）に示した場合の縦軸と横軸とを入れ替えた曲線となる。結果を、図１４（ｂ）に示す。図７に示したしきい値電圧に変化の無い場合と比較すると閉曲線Ｌ２は大きくなっていること、それに伴ってＰ２の安定性を示すところのＳＮＭを表す正方形ＳＱ２も大きくなっていることが判る。この場合のＳＮＭの具体的な値は、図１４（ａ）に示した場合と等しく０．１８８Ｖである。
本実施形態においても、上記実施形態に記したような種々の変形が可能であり、同様の効果が得られる。
（第２の実施形態の変形例）
次に、第２の実施形態の変形例を説明する。
本変形例の半導体記憶装置は、図１に示す第１の実施形態と同様の回路を有しているが、立体的な構造が異なっている。即ち本変形例においては、図１５に構造を模式的に示すように、第１から第４のｎ型電界効果トランジスタＴn1〜Ｔn4は半導体基板上に形成され、それらの上に形成された層間絶縁膜上に第１及び第２のｐ型電界効果トランジスタＴp1，Ｔp2が形成されている。そして、第１のｐ型電界効果トランジスタＴp1のチャネル領域は、半導体基板の法線方向より見て第１のｎ型電界効果トランジスタＴn1のゲート電極と重なるように形成されており、且つ第２のｐ型電界効果トランジスタＴp2のチャネル領域は、半導体基板の法線方向より見て第２のｎ型電界効果トランジスタＴn2のゲート電極と重なるように形成されている。
本変形例の半導体記憶装置の製造工程は、本質的に上記実施形態ないしその変形例の製造工程と同様であるので省略する。
次に、変形例の構造を持つ半導体記憶装置に関する数値計算の結果を記す。まず、書き込み時にビット線ＢＬの電位を電源電圧、反転ビット線ＢＬ’の電位を接地電位とした場合を考える。この場合には、上述のように書き込み後にビット線ＢＬの電位と反転ビット線ＢＬ’の電位とワード線ＷＬの電位とが電源電圧の電位にある場合には、Ｖ１とＶ２とは図中のＰ１となる。それ故、第１のｎ型電界効果トランジスタＴn1のゲート電極は０．１８Ｖ、第２のｎ型電界効果トランジスタＴn2のゲート電極は１．０Ｖとなる。それ故、第１のｎ型電界効果トランジスタＴn1のゲート電極の上にチャネル領域が形成されているところの第１のｐ型電界効果トランジスタＴp1のしきい値電圧に比べると、第２のｎ型電界効果トランジスタＴn2のゲート電極の上にチャネル領域が形成されているところの第２のｐ型電界効果トランジスタＴp2のしきい値電圧は、負の方向に変化している。
それで、ここでは前記図７に示した場合と比較して、第１のｐ型電界効果トランジスタＴp1のしきい値電圧は正の方向に５０ｍＶ変化し、第２のｐ型電界効果トランジスタＴp2のしきい値電圧は負の方向に５０ｍＶ変化しているとして、バタフライ曲線を計算した。即ち、両者のしきい値電圧が変化の結果、ここに記した値となるように変化の無い場合のしきい値電圧を調節しておく。結果を、図１６（ａ）に示す。図７に示したしきい値電圧に変化の無い場合と比較すると閉曲線Ｌ１は大きくなっていること、それに伴ってＰ１の安定性を示すところのＳＮＭを表す正方形ＳＱ１も大きくなっていることが判る。この場合のＳＮＭの具体的な値は０．１５６Ｖである。
次に、書き込み時にビット線ＢＬの電位を接地電位、反転ビット線ＢＬ’の電位を電源電圧とした場合を考える。この場合には、上述のように書き込み後にビット線ＢＬの電位と反転ビット線ＢＬ’の電位とワード線ＷＬの電位とが電源電圧の電位にある場合には、Ｖ１とＶ２とは図中のＰ２となる。それ故、第１のｎ型電界効果トランジスタＴn1のゲート電極は１．０Ｖ、第２のｎ型電界効果トランジスタＴn2のゲート電極は０．１８Ｖとなる。それ故、バタフライ曲線は図１６（ａ）に示した場合の縦軸と横軸とを入れ替えた曲線となる。結果を、図１６（ｂ）に示す。図７に示したしきい値電圧に変化の無い場合と比較すると閉曲線Ｌ２は大きくなっていること、それに伴ってＰ２の安定性を示すところのＳＮＭを表す正方形ＳＱ２も大きくなっていることが判る。この場合のＳＮＭの具体的な値は、図１６（ａ）に示した場合と等しく０．１５６Ｖである。
本変形例においても、上記実施形態に記したような種々の変形が可能であり、同様の効果が得られる。
（第３の実施形態）
次に、本発明の半導体記憶装置の第３の実施形態を説明する。
図１７は、本発明の第３の実施形態に係わる半導体記憶装置の概略構造を示す鳥瞰図である。なお、図２と同一部分には同一符号を付して、その詳しい説明は省略する。
本実施形態の半導体記憶装置は、図１に示す第１の実施形態と同様の回路を有しているが、図１７に模式的に構造を示すように、第１及び第２のｐ型電界効果トランジスタＴp1，Ｔp2は半導体基板上に形成され、それらの上に形成された層間絶縁膜上に第１から第４のｎ型電界効果トランジスタＴn1〜Ｔn4が形成されている。そして、第１及び第４のｎ型電界効果トランジスタＴn1，Ｔn4のチャネル領域は、半導体基板の法線方向より見て第１のｐ型電界効果トランジスタＴp1のゲート電極と重なるように形成されており、且つ第２及び第３のｎ型電界効果トランジスタＴn2，Ｔn3のチャネル領域は、半導体基板の法線方向より見て第２のｐ型電界効果トランジスタＴp2のゲート電極と重なるように形成されている。
本実施形態の半導体記憶装置の製造工程は、本質的に上記実施形態ないしその変形例の製造工程と同様であるので省略する。
次に、本実施形態の構造を持つ半導体記憶装置に関する数値計算の結果を記す。まず、書き込み時にビット線ＢＬの電位を電源電圧、反転ビット線ＢＬ’の電位を接地電位とした場合を考える。この場合には、上述のように書き込み後にビット線ＢＬの電位と反転ビット線ＢＬ’の電位とワード線ＷＬの電位とが電源電圧の電位にある場合には、Ｖ１とＶ２とは図中のＰ１となる。それ故、第１のｐ型電界効果トランジスタＴp1のゲート電極は０．１８Ｖ、第２のｐ型電界効果トランジスタＴp2のゲート電極は１．０Ｖとなる。それ故、第１のｐ型電界効果トランジスタＴp1のゲート電極の上にチャネル領域が形成されているところの第１及び第４のｎ型電界効果トランジスタＴn1，Ｔn4のしきい値電圧に比べると、第２のｐ型電界効果トランジスタＴp2のゲート電極の上にチャネル領域が形成されているところの第２及び第３のｎ型電界効果トランジスタＴn2，Ｔn3のしきい値電圧は、負の方向に変化している。
それで、ここでは前記図７に示した場合と比較して、第１及び第４のｎ型電界効果トランジスタＴn1，Ｔn4のしきい値電圧は正の方向に５０ｍＶ変化し、第２及び第３のｎ型電界効果トランジスタＴn2，Ｔn3のしきい値電圧は負の方向に５０ｍＶ変化しているとして、バタフライ曲線を計算した。即ち、それらのしきい値電圧が変化の結果、ここに記した値となるように変化の無い場合のしきい値電圧を調節しておく。結果を、図１８（ａ）に示す。図７に示したしきい値電圧に変化の無い場合と比較すると閉曲線Ｌ１は大きくなっていること、それに伴ってＰ１の安定性を示すところのＳＮＭを表す正方形ＳＱ１も大きくなっていることが判る。この場合のＳＮＭの具体的な値は０．２１３Ｖである。
次に、書き込み時にビット線ＢＬの電位を接地電位、反転ビット線ＢＬ’の電位を電源電圧とした場合を考える。この場合には、上述のように書き込み後にビット線ＢＬの電位と反転ビット線ＢＬ’の電位とワード線ＷＬの電位とが電源電圧の電位にある場合には、Ｖ１とＶ２とは図中のＰ２となる。それ故、第１のｐ型電界効果トランジスタＴp1のゲート電極は１．０Ｖ、第２のｐ型電界効果トランジスタＴp2のゲート電極は０．１８Ｖとなる。それ故、バタフライ曲線は図１８（ａ）に示した場合の縦軸と横軸とを入れ替えた曲線となる。結果を、図１８（ｂ）に示す。図７に示したしきい値電圧に変化の無い場合と比較すると閉曲線Ｌ２は大きくなっていること、それに伴ってＰ２の安定性を示すところのＳＮＭを表す正方形ＳＱ２も大きくなっていることが判る。この場合のＳＮＭの具体的な値は、図１８（ａ）に示した場合と等しく０．２１３Ｖである。
本実施形態においても、上記実施形態に記したような種々の変形が可能であり、同様の効果が得られる。
（第３の実施形態の変形例）
次に、第３の実施形態の変形例を説明する。
本変形例の半導体記憶装置は、図１に示す第１の実施形態と同様の回路を有しているが、立体的な構造が異なっている。即ち本変形例においては、図１９に模式的に構造を示すように、第１及び第２のｎ型電界効果トランジスタＴn1，Ｔn2は半導体基板上に形成され、それらの上に形成された層間絶縁膜上に第１及び第２のｐ型電界効果トランジスタＴp1，Ｔp2と第３及び第４のｎ型電界効果トランジスタＴn3，Ｔn4が形成されている。そして、第１のｐ型電界効果トランジスタＴp1及び第４のｎ型電界効果トランジスタＴn4のチャネル領域は、半導体基板の法線方向より見て第１のｎ型電界効果トランジスタＴn1のゲート電極と重なるように形成されており、且つ第２のｐ型電界効果トランジスタＴp2及び第３のｎ型電界効果トランジスタＴn3のチャネル領域は、半導体基板の法線方向より見て第２のｎ型電界効果トランジスタＴn2のゲート電極と重なるように形成されている。
本変形例の半導体記憶装置の製造工程は、本質的に上記実施形態ないしその変形例の製造工程と同様であるので省略する。
次に、本実施形態の構造を持つ半導体記憶装置に関する数値計算の結果を記す。まず、書き込み時にビット線ＢＬの電位を電源電圧、反転ビット線ＢＬ’の電位を接地電位とした場合を考える。この場合には、上述のように書き込み後にビット線ＢＬの電位と反転ビット線ＢＬ’の電位とワード線ＷＬの電位とが電源電圧の電位にある場合には、Ｖ１とＶ２とは図中のＰ１となる。それ故、第１のｎ型電界効果トランジスタＴn1のゲート電極は０．１８Ｖ、第２のｎ型電界効果トランジスタＴn2のゲート電極は１．０Ｖとなる。それ故、第１のｎ型電界効果トランジスタＴn1のゲート電極の上にチャネル領域が形成されているところの第１のｐ型電界効果トランジスタＴp1及び第４のｎ型電界効果トランジスタＴn4のしきい値電圧に比べると、第２のｎ型電界効果トランジスタＴn2のゲート電極の上にチャネル領域が形成されているところの第２のｐ型電界効果トランジスタＴp2及び第３のｎ型電界効果トランジスタＴn3のしきい値電圧は、負の方向に変化している。
それで、ここでは前記図７に示した場合と比較して、第１のｐ型電界効果トランジスタＴp1及び第４のｎ型電界効果トランジスタＴn4のしきい値電圧は正の方向に５０ｍＶ変化し、第２のｐ型電界効果トランジスタＴp2及び第３のｎ型電界効果トランジスタＴn3のしきい値電圧は負の方向に５０ｍＶ変化しているとして、バタフライ曲線を計算した。即ち、それらのしきい値電圧が変化の結果、ここに記した値となるように変化の無い場合のしきい値電圧を調節しておく。結果を、図２０（ａ）に示す。図７に示したしきい値電圧に変化の無い場合と比較すると閉曲線Ｌ１は大きくなっていること、それに伴ってＰ１の安定性を示すところのＳＮＭを表す正方形ＳＱ１も大きくなっていることが判る。この場合のＳＮＭの具体的な値は０．１８２Ｖである。
次に、書き込み時にビット線ＢＬの電位を接地電位、反転ビット線ＢＬ’の電位を電源電圧とした場合を考える。この場合には、上述のように書き込み後にビット線ＢＬの電位と反転ビット線ＢＬ’の電位とワード線ＷＬの電位とが電源電圧の電位にある場合には、Ｖ１とＶ２とは図中のＰ２となる。それ故、第１のｎ型電界効果トランジスタＴn1のゲート電極は１．０Ｖ、第２のｎ型電界効果トランジスタＴn2のゲート電極は０．１８Ｖとなる。それ故、バタフライ曲線は図２０（ａ）に示した場合の縦軸と横軸とを入れ替えた曲線となる。結果を、図２０（ｂ）に示す。図７に示したしきい値電圧に変化の無い場合と比較すると閉曲線Ｌ２は大きくなっていること、それに伴ってＰ２の安定性を示すところのＳＮＭを表す正方形ＳＱ２も大きくなっていることが判る。この場合のＳＮＭの具体的な値は、図２０（ａ）に示した場合と等しく０．１８２Ｖである。
本変形例においても、上記実施形態に記したような種々の変形が可能であり、同様の効果が得られる。
（第４の実施形態）
次に、本発明の半導体記憶装置の第４の実施形態を説明する。
図２１は、本発明の第４の実施形態に係わる半導体記憶装置の概略構造を示す鳥瞰図である。なお、図２と同一部分には同一符号を付して、その詳しい説明は省略する。
本実施形態の半導体記憶装置は、図１に示す第１の実施形態と同様の回路を有しているが、図２１に構造を模式的に示すように、第１及び第２のｐ型電界効果トランジスタＴp1，Ｔp2は半導体基板上に形成され、それらの上に形成された層間絶縁膜上に第１から第４のｎ型電界効果トランジスタＴn1〜Ｔn4が形成されている。そして、第１のｎ型電界効果トランジスタＴn1のチャネル領域は、半導体基板の法線方向より見て第１のｐ型電界効果トランジスタＴp1のゲート電極と重なるように形成されており、且つ第２のｎ型電界効果トランジスタＴn2のチャネル領域は、半導体基板の法線方向より見て第２のｐ型電界効果トランジスタＴp2のゲート電極と重なるように形成されている。
本実施形態の半導体記憶装置の製造工程は、本質的に上記実施形態ないしその変形例の製造工程と同様であるので省略する。
次に、本実施形態の構造を持つ半導体記憶装置に関する数値計算の結果を記す。まず、書き込み時にビット線ＢＬの電位を電源電圧、反転ビット線ＢＬ’の電位を接地電位とした場合を考える。この場合には、上述のように書き込み後にビット線ＢＬの電位と反転ビット線ＢＬ’の電位とワード線ＷＬの電位とが電源電圧の電位にある場合には、Ｖ１とＶ２とは図中のＰ１となる。それ故、第１のｐ型電界効果トランジスタＴp1のゲート電極は０．１８Ｖ、第２のｐ型電界効果トランジスタＴp2のゲート電極は１．０Ｖとなる。それ故、第１のｐ型電界効果トランジスタＴp1のゲート電極の上にチャネル領域が形成されているところの第１のｎ型電界効果トランジスタＴn1のしきい値電圧に比べると、第２のｐ型電界効果トランジスタＴp2のゲート電極の上にチャネル領域が形成されているところの第２のｎ型電界効果トランジスタＴn2のしきい値電圧は、負の方向に変化している。
それで、ここでは前記図７に示した場合と比較して、第１のｎ型電界効果トランジスタＴn1のしきい値電圧は正の方向に５０ｍＶ変化し、第２のｎ型電界効果トランジスタＴn2のしきい値電圧は負の方向に５０ｍＶ変化しているとして、バタフライ曲線を計算した。即ち、それらのしきい値電圧が変化の結果、ここに記した値となるように変化の無い場合のしきい値電圧を調節しておく。結果は、前記図１４（ａ）に示した第２の実施形態の半導体記憶装置に対する計算結果と等しい。それ故、この場合のＳＮＭの具体的な値は０．１８８Ｖである。
次に、書き込み時にビット線ＢＬの電位を接地電位、反転ビット線ＢＬ’の電位を電源電圧とした場合を考える。この場合には、上述のように書き込み後にビット線ＢＬの電位と反転ビット線ＢＬ’の電位とワード線ＷＬの電位とが電源電圧の電位にある場合には、Ｖ１とＶ２とは図中のＰ２となる。それ故、第１のｐ型電界効果トランジスタＴp1のゲート電極は１．０Ｖ、第２のｐ型電界効果トランジスタＴp2のゲート電極は０．１８Ｖとなる。それ故、バタフライ曲線は、前記図１４（ｂ）に示した第２の実施形態の半導体記憶装置に対する計算結果と等しい。それ故、この場合のＳＮＭの具体的な値は０．１８８Ｖである。
本実施形態においても、上記実施形態に記したような種々の変形が可能であり、同様の効果が得られる。
（第４の実施形態の変形例）
次に、第４の実施形態の変形例を説明する。
本変形例の半導体記憶装置は、図１に示す第１の実施形態と同様の回路を有しているが、図２２に模式的に構造を示すように第１及び第２のｎ型電界効果トランジスタＴn1，Ｔn2は半導体基板上に形成され、それらの上に形成された層間絶縁膜上に第１及び第２のｐ型電界効果トランジスタＴp1，Ｔp2と第３及び第４のｎ型電界効果トランジスタＴn3，Ｔn4とが形成されている。そして、第１のｐ型電界効果トランジスタＴp1のチャネル領域は、半導体基板の法線方向より見て第１のｎ型電界効果トランジスタＴn1のゲート電極と重なるように形成されており、且つ第２のｐ型電界効果トランジスタＴp2のチャネル領域は、半導体基板の法線方向より見て第２のｎ型電界効果トランジスタＴn2のゲート電極と重なるように形成されている。
本変形例の半導体記憶装置の製造工程は、本質的に上記実施形態ないしその変形例の製造工程と同様であるので省略する。
次に、本実施形態の構造を持つ半導体記憶装置に関する数値計算の結果を記す。まず、書き込み時にビット線ＢＬの電位を電源電圧、反転ビット線ＢＬ’の電位を接地電位とした場合を考える。この場合には、上述のように書き込み後にビット線ＢＬの電位と反転ビット線ＢＬ’の電位とワード線ＷＬの電位とが電源電圧の電位にある場合には、Ｖ１とＶ２とは図中のＰ１となる。それ故、第１のｎ型電界効果トランジスタＴn1のゲート電極は０．１８Ｖ、第２のｎ型電界効果トランジスタＴn2のゲート電極は１．０Ｖとなる。それ故、第１のｎ型電界効果トランジスタＴn1のゲート電極の上にチャネル領域が形成されているところの第１のｐ型電界効果トランジスタＴp1のしきい値電圧に比べると、第２のｎ型電界効果トランジスタＴn2のゲート電極の上にチャネル領域が形成されているところの第２のｐ型電界効果トランジスタＴp2のしきい値電圧は、負の方向に変化している。
それで、ここでは前記図７に示した場合と比較して、第１のｐ型電界効果トランジスタＴp1のしきい値電圧は正の方向に５０ｍＶ変化し、第２のｐ型電界効果トランジスタＴp2のしきい値電圧は負の方向に５０ｍＶ変化しているとして、バタフライ曲線を計算した。即ち、それらのしきい値電圧が変化の結果、ここに記した値となるように変化の無い場合のしきい値電圧を調節しておく。結果は、図１６（ａ）に示した第２の実施形態の変形例に対する計算結果と等しい。それ故、ＳＮＭの具体的な値は０．１５６Ｖである。
次に、書き込み時にビット線ＢＬの電位を接地電位、反転ビット線ＢＬ’の電位を電源電圧とした場合を考える。この場合には、上述のように書き込み後にビット線ＢＬの電位と反転ビット線ＢＬ’の電位とワード線ＷＬの電位とが電源電圧の電位にある場合には、Ｖ１とＶ２とは図中のＰ２となる。それ故、第１のｎ型電界効果トランジスタＴn1のゲート電極は１．０Ｖ、第２のｎ型電界効果トランジスタＴn2のゲート電極は０．１８Ｖとなる。それ故、バタフライ曲線は、前記図１６（ｂ）に示した第２の実施形態の変形例に示した場合の計算結果と等しい。それ故、ＳＮＭの具体的な値は０．１５６Ｖである。
本変形例においても、上記実施形態に記したような種々の変形が可能であり、同様の効果が得られる。
（第５の実施形態）
次に、本発明の半導体記憶装置の第５の実施形態を説明する。
図２３は、本発明の第５の実施形態に係わる半導体記憶装置を示す回路構成図である。なお、図２と同一部分には同一符号を付して、その詳しい説明は省略する。
本実施形態の半導体記憶装置は、図１に示す第１の実施形態と同様の回路を有しているが、図２３に構造を模式的に示すように、第１及び第２のｐ型電界効果トランジスタＴp1，Ｔp2は半導体基板上に形成され、第１及び第２のｐ型電界効果トランジスタＴp1，Ｔp2の上に形成された層間絶縁膜の上に、第１から第４のｎ型電界効果トランジスタＴn1〜Ｔn4が形成されている。そして、第３のｎ型電界効果トランジスタＴn3のチャネル領域は、半導体基板の法線方向より見て第２のｐ型電界効果トランジスタＴp2のゲート電極と重なるように形成されており、且つ第４のｎ型電界効果トランジスタＴn4のチャネル領域は、半導体基板の法線方向より見て第１のｐ型電界効果トランジスタＴp1のゲート電極と重なるように形成されている。
本実施形態の半導体記憶装置の製造工程は、本質的に上記実施形態ないしその変形例の製造工程と同様であるので省略する。
次に、本実施形態の構造を持つ半導体記憶装置に関する数値計算の結果を記す。まず、書き込み時にビット線ＢＬの電位を電源電圧、反転ビット線ＢＬ’の電位を接地電位とした場合を考える。この場合には、上述のように書き込み後にビット線ＢＬの電位と反転ビット線ＢＬ’の電位とワード線ＷＬの電位とが電源電圧の電位にある場合には、Ｖ１とＶ２とは図中のＰ１となる。それ故、第１のｐ型電界効果トランジスタＴp1のゲート電極は０．１８Ｖ、第２のｐ型電界効果トランジスタＴp2のゲート電極は１．０Ｖとなる。それ故、第１のｐ型電界効果トランジスタＴp1のゲート電極の上にチャネル領域が形成されているところの第４のｎ型電界効果トランジスタＴn4のしきい値電圧に比べると、第２のｐ型電界効果トランジスタＴp2のゲート電極の上にチャネル領域が形成されているところの第３のｎ型電界効果トランジスタＴn3のしきい値電圧は、負の方向に変化している。
それで、ここでは前記図７に示した場合と比較して、第３のｎ型電界効果トランジスタＴn3のしきい値電圧は負の方向に５０ｍＶ変化し、第４のｎ型電界効果トランジスタＴn4のしきい値電圧は正の方向に５０ｍＶ変化しているとして、バタフライ曲線を計算した。即ち、それらのしきい値電圧が変化の結果、ここに記した値となるように変化の無い場合のしきい値電圧を調節しておく。結果は前記図８（ａ）に示した第１の実施形態の半導体記憶装置に対する計算結果と等しい。それ故、この場合のＳＮＭの具体的な値は０．１７０Ｖである。
次に、書き込み時にビット線ＢＬの電位を接地電位、反転ビット線ＢＬ’の電位を電源電圧とした場合を考える。この場合には、上述のように書き込み後にビット線ＢＬの電位と反転ビット線ＢＬ’の電位とワード線ＷＬの電位とが電源電圧の電位にある場合には、Ｖ１とＶ２とは図中のＰ２となる。それ故、第１のｐ型電界効果トランジスタＴp1のゲート電極は１．０Ｖ、第２のｐ型電界効果トランジスタＴp2のゲート電極は０．１８Ｖとなる。それ故、バタフライ曲線は前記図８（ｂ）に示した第１の実施形態の半導体記憶装置に対する計算結果と等しい。それ故、この場合のＳＮＭの具体的な値は０．１７０Ｖである。
本実施形態においても、上記実施形態に記したような種々の変形が可能であり、同様の効果が得られる。
（第５の実施形態の変形例）
次に、第５の実施形態の変形例を説明する。
本変形例の半導体記憶装置は、図１に示す第１の実施形態と同様の回路を有しているが、立体的な構造が異なっている。即ち本変形例においては、図２４に構造を模式的に示すように、第１及び第２のｎ型電界効果トランジスタＴn1，Ｔn2は半導体基板上に形成され、それらの上に形成された層間絶縁膜上に第１及び第２のｐ型電界効果トランジスタＴp1，Ｔp2と第３及び第４のｎ型電界効果トランジスタＴn3，Ｔn4とが形成されている。そして、第３のｎ型電界効果トランジスタＴn3のチャネル領域は、半導体基板の法線方向より見て第２のｎ型電界効果トランジスタＴn2のゲート電極と重なるように形成されており、且つ第４のｎ型電界効果トランジスタＴn4のチャネル領域は、半導体基板の法線方向より見て第１のｎ型電界効果トランジスタＴn1のゲート電極と重なるように形成されている。
本変形例の半導体記憶装置の製造工程は、本質的に上記実施形態ないしその変形例の製造工程と同様であるので省略する。
次に、本実施形態の構造を持つ半導体記憶装置に関する数値計算の結果を記す。まず、書き込み時にビット線ＢＬの電位を電源電圧、反転ビット線ＢＬ’の電位を接地電位とした場合を考える。この場合には、上述のように書き込み後にビット線ＢＬの電位と反転ビット線ＢＬ’の電位とワード線ＷＬの電位とが電源電圧の電位にある場合には、Ｖ１とＶ２とは図中のＰ１となる。それ故、第１のｎ型電界効果トランジスタＴn1のゲート電極は０．１８Ｖ、第２のｎ型電界効果トランジスタＴn2のゲート電極は１．０Ｖとなる。それ故、第１のｎ型電界効果トランジスタＴn1のゲート電極の上にチャネル領域が形成されているところの第４のｎ型電界効果トランジスタＴn4のしきい値電圧に比べると、第２のｎ型電界効果トランジスタＴn2のゲート電極の上にチャネル領域が形成されているところの第３のｎ型電界効果トランジスタＴn3のしきい値電圧は、負の方向に変化している。
それで、ここでは前記図７に示した場合と比較して、第３のｎ型電界効果トランジスタＴn3のしきい値電圧は負の方向に５０ｍＶ変化し、第４のｎ型電界効果トランジスタＴn4のしきい値電圧は正の方向に５０ｍＶ変化しているとして、バタフライ曲線を計算した。即ち、それらのしきい値電圧が変化の結果、ここに記した値となるように変化の無い場合のしきい値電圧を調節しておく。結果は、前記図８（ａ）に示した第１の実施形態に対する計算結果と等しい。それ故、ＳＮＭの具体的な値は０．１７０Ｖである。
次に、書き込み時にビット線ＢＬの電位を接地電位、反転ビット線ＢＬ’の電位を電源電圧とした場合を考える。この場合には、上述のように書き込み後にビット線ＢＬの電位と反転ビット線ＢＬ’の電位とワード線ＷＬの電位とが電源電圧の電位にある場合には、Ｖ１とＶ２とは図中のＰ２となる。それ故、第１のｐ型電界効果トランジスタＴp1のゲート電極は１．０Ｖ、第２のｐ型電界効果トランジスタＴp2のゲート電極は０．１８Ｖとなる。それ故、バタフライ曲線は前記図８（ｂ）に示した第１の実施形態に対する計算結果と等しい。それ故、ＳＮＭの具体的な値は０．１７０Ｖである。
本変形例においても、上記実施形態に記したような種々の変形が可能であり、同様の効果が得られる。
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。
本発明の特徴である、上側の電界効果トランジスタのチャネルを下側の電界効果トランジスタのゲート電極上に重ねることに関して、必ずしも上側のトランジスタのチャネル領域の全体が下側のトランジスタのゲート電極に重なる必要はなく、一部が重なるようにしても良い。さらに、ゲート電極自体ではなく、ゲート電極に接続された配線に重なるようにしても良い。即ち、上側のトランジスタのチャネル領域の少なくとも一部が下側のトランジスタのゲート電極及び該ゲート電極に接続された配線の少なくとも一部に重なるようにすればよい。
また、各トランジスタの構成は、図３に示す構造に限定されるものではなく、仕様に応じて適宜変更可能である。さらに、各部の膜厚や材料等も、仕様に応じて適宜変更可能である。
本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…シリコン基板（半導体基板）
２…素子分離領域
３…ｎウエル領域
４…ｐウエル領域
５…ゲート絶縁膜
６…ゲート電極
７…ソース・ドレイン領域
８…ゲート側壁
９…層間絶縁膜
１０…半導体層
１１…チャネル領域
１２…ＨｆＯ2 膜
１３…タングステン膜
１４…エクステンション領域

Claims (11)

  1. 半導体基板と、
    前記半導体基板に形成された第１，第２のｐ型電界効果トランジスタ及び第１，第２のｎ型電界効果トランジスタと、
    前記各トランジスタ上に形成された絶縁膜と、
    前記絶縁膜の上に形成された第３及び第４のｎ型電界効果トランジスタと、
    を含み、
    前記第１及び第２のｐ型電界効果トランジスタの各ソース領域と各基板電極とは電位が電源電圧に保たれた配線に接続され、且つ前記第１及び第２のｎ型電界効果トランジスタの各ソース領域と各基板電極とは電位が接地電位に保たれた配線に接続され、
    前記第１のｐ型電界効果トランジスタ及び前記第１のｎ型電界効果トランジスタの各ドレイン領域と前記第２のｐ型電界効果トランジスタ及び前記第２のｎ型電界効果トランジスタの各ゲート電極と前記第３のｎ型電界効果トランジスタのドレイン領域とは相互に接続され、
    前記第２のｐ型電界効果トランジスタ及び前記第２のｎ型電界効果トランジスタの各ドレイン領域と前記第１のｐ型電界効果トランジスタ及び前記第１のｎ型電界効果トランジスタの各ゲート電極と前記第４のｎ型電界効果トランジスタのドレイン領域とは相互に接続され、
    前記第３及び第４のｎ型電界効果トランジスタの各ゲート電極はワード線に接続され、前記第３のｎ型電界効果トランジスタのソース領域はビット線に接続され、前記第４のｎ型電界効果トランジスタのソース領域は反転ビット線に接続され、
    前記第３及び第４のｎ型電界効果トランジスタは平面構造を有し、
    前記第３のｎ型電界効果トランジスタのチャネル領域の少なくとも一部は、前記第２のｐ型電界効果トランジスタのゲート電極及び該ゲート電極に接続された配線と前記第２のｎ型電界効果トランジスタのゲート電極及び該ゲート電極に接続された配線との少なくとも一部に、前記半導体基板の法線方向から見て重なるように形成され、
    前記第４のｎ型電界効果トランジスタのチャネル領域の少なくとも一部は、前記第１のｐ型電界効果トランジスタのゲート電極及び該ゲート電極に接続された配線と前記第１のｎ型電界効果トランジスタのゲート電極及び該ゲート電極に接続された配線との少なくとも一部に、前記半導体基板の法線方向から見て重なるように形成されていることを特徴とする半導体記憶装置。
  2. 半導体基板と、
    前記半導体基板に形成された第１及び第２のｐ型電界効果トランジスタと、
    前記第１及び第２のｐ型電界効果トランジスタの上に形成された絶縁膜と、
    前記絶縁膜の上に形成された第１及び第２のｎ型電界効果トランジスタと、
    前記半導体基板に形成された第３及び第４のｎ型電界効果トランジスタと、
    を含み、
    前記第１及び第２のｐ型電界効果トランジスタの各ソース領域と各基板電極とは電位が電源電圧に保たれた配線に接続され、且つ前記第１及び第２のｎ型電界効果トランジスタの各ソース領域と前記第３及び第４のｎ型電界効果トランジスタの各基板電極は電位が接地電位に保たれた配線に接続され、
    前記第１のｐ型電界効果トランジスタ及び前記第１のｎ型電界効果トランジスタの各ドレイン領域と前記第２のｐ型電界効果トランジスタ及び前記第２のｎ型電界効果トランジスタの各ゲート電極と前記第３のｎ型電界効果トランジスタのドレイン領域とは相互に接続され、
    前記第２のｐ型電界効果トランジスタ及び前記第２のｎ型電界効果トランジスタの各ドレイン領域と前記第１のｐ型電界効果トランジスタ及び前記第１のｎ型電界効果トランジスタの各ゲート電極と前記第４のｎ型電界効果トランジスタのドレイン領域とは相互に接続され、
    前記第３及び第４のｎ型電界効果トランジスタの各ゲート電極はワード線に接続され、前記第３のｎ型電界効果トランジスタのソース領域はビット線に接続され、前記第４のｎ型電界効果トランジスタのソース領域は反転ビット線に接続され、
    前記第１及び第２のｎ型電界効果トランジスタは平面構造を有し、
    前記第１のｎ型電界効果トランジスタのチャネル領域の少なくとも一部は、前記第１のｐ型電界効果トランジスタのゲート電極及び該ゲート電極に接続された配線の少なくとも一部に、前記半導体基板の法線方向から見て重なるように形成され、
    前記第２のｎ型電界効果トランジスタのチャネル領域の少なくとも一部は、前記第２のｐ型電界効果トランジスタのゲート電極及び該ゲート電極に接続された配線の少なくとも一部に、前記半導体基板の法線方向から見て重なるように形成されていることを特徴とする半導体記憶装置。
  3. 半導体基板と、
    前記半導体基板に形成された第１及び第２のｐ型電界効果トランジスタと、
    前記第１及び第２のｐ型電界効果トランジスタの上に形成された絶縁膜と、
    前記絶縁膜の上に形成された第１乃至第４のｎ型電界効果トランジスタと、
    を含み、
    前記第１及び第２のｐ型電界効果トランジスタの各ソース領域と各基板電極とは電位が電源電圧に保たれた配線に接続され、且つ前記第１及び第２のｎ型電界効果トランジスタの各ソース領域は電位が接地電位に保たれた配線に接続され、
    前記第１のｐ型電界効果トランジスタ及び前記第１のｎ型電界効果トランジスタの各ドレイン領域と前記第２のｐ型電界効果トランジスタ及び前記第２のｎ型電界効果トランジスタの各ゲート電極と前記第３のｎ型電界効果トランジスタのドレイン領域とは相互に接続され、
    前記第２のｐ型電界効果トランジスタ及び前記第２のｎ型電界効果トランジスタの各ドレイン領域と前記第１のｐ型電界効果トランジスタ及び前記第１のｎ型電界効果トランジスタの各ゲート電極と前記第４のｎ型電界効果トランジスタのドレイン領域とは相互に接続され、
    前記第３及び第４のｎ型電界効果トランジスタの各ゲート電極はワード線に接続され、前記第３のｎ型電界効果トランジスタのソース領域はビット線に接続され、前記第４のｎ型電界効果トランジスタのソース領域は反転ビット線に接続され、
    前記第１乃至第４のｎ型電界効果トランジスタは平面構造を有し、
    前記第１のｎ型電界効果トランジスタのチャネル領域の少なくとも一部は、前記第１のｐ型電界効果トランジスタのゲート電極及び該ゲート電極に接続された配線の少なくとも一部に、前記半導体基板の法線方向から見て重なるように形成され、
    前記第２のｎ型電界効果トランジスタのチャネル領域の少なくとも一部は、前記第２のｐ型電界効果トランジスタのゲート電極及び該ゲート電極に接続された配線の少なくとも一部に、前記半導体基板の法線方向から見て重なるように形成され、
    前記第３のｎ型電界効果トランジスタのチャネル領域の少なくとも一部は、前記第２のｐ型電界効果トランジスタのゲート電極及び該ゲート電極に接続された配線の少なくとも一部に、前記半導体基板の法線方向から見て重なるように形成され、
    前記第４のｎ型電界効果トランジスタのチャネル領域の少なくとも一部は、前記第１のｐ型電界効果トランジスタのゲート電極及び該ゲート電極に接続された配線の少なくとも一部に、前記半導体基板の法線方向から見て重なるように形成されていることを特徴とする半導体記憶装置。
  4. 半導体基板と、
    前記半導体基板に形成された第１及び第２のｐ型電界効果トランジスタと、
    前記第１及び第２のｐ型電界効果トランジスタの上に形成された絶縁膜と、
    前記絶縁膜の上に形成された第１乃至第４のｎ型電界効果トランジスタと、
    を含み、
    前記第１及び第２のｐ型電界効果トランジスタの各ソース領域と各基板電極とは電位が電源電圧に保たれた配線に接続され、且つ前記第１及び第２のｎ型電界効果トランジスタの各ソース領域は電位が接地電位に保たれた配線に接続され、
    前記第１のｐ型電界効果トランジスタ及び前記第１のｎ型電界効果トランジスタの各ドレイン領域と前記第２のｐ型電界効果トランジスタ及び前記第２のｎ型電界効果トランジスタの各ゲート電極と前記第３のｎ型電界効果トランジスタのドレイン領域とは相互に接続され、
    前記第２のｐ型電界効果トランジスタ及び前記第２のｎ型電界効果トランジスタの各ドレイン領域と前記第１のｐ型電界効果トランジスタ及び前記第１のｎ型電界効果トランジスタの各ゲート電極と前記第４のｎ型電界効果トランジスタのドレイン領域とは相互に接続され、
    前記第３及び第４のｎ型電界効果トランジスタの各ゲート電極はワード線に接続され、前記第３のｎ型電界効果トランジスタのソース領域はビット線に接続され、前記第４のｎ型電界効果トランジスタのソース領域は反転ビット線に接続され、
    前記第１及び第２のｎ型電界効果トランジスタは平面構造を有し、
    前記第１のｎ型電界効果トランジスタのチャネル領域の少なくとも一部は、前記第１のｐ型電界効果トランジスタのゲート電極及び該ゲート電極に接続された配線の少なくとも一部に、前記半導体基板の法線方向から見て重なるように形成され、
    前記第２のｎ型電界効果トランジスタのチャネル領域の少なくとも一部は、前記第２のｐ型電界効果トランジスタのゲート電極及び該ゲート電極に接続された配線の少なくとも一部に、前記半導体基板の法線方向から見て重なるように形成されていることを特徴とする半導体記憶装置。
  5. 半導体基板と、
    前記半導体基板に形成された第１及び第２のｐ型電界効果トランジスタと、
    前記第１及び第２のｐ型電界効果トランジスタの上に形成された絶縁膜と、
    前記絶縁膜の上に形成された第１乃至第４のｎ型電界効果トランジスタと、
    を含み、
    前記第１及び第２のｐ型電界効果トランジスタの各ソース領域と各基板電極とは電位が電源電圧に保たれた配線に接続され、且つ前記第１及び第２のｎ型電界効果トランジスタの各ソース領域は電位が接地電位に保たれた配線に接続され、
    前記第１のｐ型電界効果トランジスタ及び前記第１のｎ型電界効果トランジスタの各ドレイン領域と前記第２のｐ型電界効果トランジスタ及び前記第２のｎ型電界効果トランジスタの各ゲート電極と前記第３のｎ型電界効果トランジスタのドレイン領域とは相互に接続され、
    前記第２のｐ型電界効果トランジスタ及び前記第２のｎ型電界効果トランジスタの各ドレイン領域と前記第１のｐ型電界効果トランジスタ及び前記第１のｎ型電界効果トランジスタの各ゲート電極と前記第４のｎ型電界効果トランジスタのドレイン領域とは相互に接続され、
    前記第３及び第４のｎ型電界効果トランジスタの各ゲート電極はワード線に接続され、前記第３のｎ型電界効果トランジスタのソース領域はビット線に接続され、前記第４のｎ型電界効果トランジスタのソース領域は反転ビット線に接続され、
    前記第３及び第４のｎ型電界効果トランジスタは平面構造を有し、
    前記第３のｎ型電界効果トランジスタのチャネル領域の少なくとも一部は、前記第２のｐ型電界効果トランジスタのゲート電極及び該ゲート電極に接続された配線の少なくとも一部に、前記半導体基板の法線方向から見て重なるように形成され、
    前記第４のｎ型電界効果トランジスタのチャネル領域の少なくとも一部は、前記第１のｐ型電界効果トランジスタのゲート電極及び該ゲート電極に接続された配線の少なくとも一部に、前記半導体基板の法線方向から見て重なるように形成されていることを特徴とする半導体記憶装置。
  6. 半導体基板と、
    前記半導体基板に形成された第１乃至第４のｎ型電界効果トランジスタと、
    前記第１乃至第４のｎ型電界効果トランジスタの上に形成された絶縁膜と、
    前記絶縁膜の上に形成された第１及び第２のｐ型電界効果トランジスタと、
    を含み、
    前記第１及び第２のｐ型電界効果トランジスタのソース領域は電位が電源電圧に保たれた配線に接続され、且つ前記第１及び第２のｎ型電界効果トランジスタの各ソース領域と前記第１乃至第４のｎ型電界効果トランジスタの各基板電極とは電位が接地電位に保たれた配線に接続され、
    前記第１のｐ型電界効果トランジスタ及び前記第１のｎ型電界効果トランジスタの各ドレイン領域と前記第２のｐ型電界効果トランジスタ及び前記第２のｎ型電界効果トランジスタの各ゲート電極と前記第３のｎ型電界効果トランジスタのドレイン領域とは相互に接続され、
    前記第２のｐ型電界効果トランジスタ及び前記第２のｎ型電界効果トランジスタの各ドレイン領域と前記第１のｐ型電界効果トランジスタ及び前記第１のｎ型電界効果トランジスタの各ゲート電極と前記第４のｎ型電界効果トランジスタのドレイン領域とは相互に接続され、
    前記第３及び第４のｎ型電界効果トランジスタの各ゲート電極はワード線に接続され、前記第３のｎ型電界効果トランジスタのソース領域はビット線に接続され、前記第４のｎ型電界効果トランジスタのソース領域は反転ビット線に接続され、
    前記第１及び第２のｐ型電界効果トランジスタは平面構造を有し、
    前記第１のｐ型電界効果トランジスタのチャネル領域の少なくとも一部は、前記第１のｎ型電界効果トランジスタのゲート電極及び該ゲート電極に接続された配線の少なくとも一部に、前記半導体基板の法線方向から見て重なるように形成され、
    前記第２のｐ型電界効果トランジスタのチャネル領域の少なくとも一部は、前記第２のｎ型電界効果トランジスタのゲート電極及び該ゲート電極に接続された配線の少なくとも一部に、前記半導体基板の法線方向から見て重なるように形成されていることを特徴とする半導体記憶装置。
  7. 半導体基板と、
    前記半導体基板に形成された第１及び第２のｎ型電界効果トランジスタと、
    前記第１及び第２のｎ型電界効果トランジスタの上に形成された絶縁膜と、
    前記絶縁膜の上に形成された第１，第２のｐ型電界効果トランジスタ及び第３，第４のｎ型電界効果トランジスタと、
    を含み、
    前記第１及び第２のｐ型電界効果トランジスタの各ソース領域は電位が電源電圧に保たれた配線に接続され、且つ前記第１及び第２のｎ型電界効果トランジスタの各ソース領域と各基板電極とは電位が接地電位に保たれた配線に接続され、
    前記第１のｐ型電界効果トランジスタ及び前記第１のｎ型電界効果トランジスタの各ドレイン領域と前記第２のｐ型電界効果トランジスタ及び前記第２のｎ型電界効果トランジスタの各ゲート電極と前記第３のｎ型電界効果トランジスタのドレイン領域とは相互に接続され、
    前記第２のｐ型電界効果トランジスタ及び前記第２のｎ型電界効果トランジスタの各ドレイン領域と前記第１のｐ型電界効果トランジスタ及び前記第１のｎ型電界効果トランジスタの各ゲート電極と前記第４のｎ型電界効果トランジスタのドレイン領域とは相互に接続され、
    前記第３及び第４のｎ型電界効果トランジスタの各ゲート電極はワード線に接続され、前記第３のｎ型電界効果トランジスタのソース領域はビット線に接続され、前記第４のｎ型電界効果トランジスタのソース領域は反転ビット線に接続され、
    前記第１，第２のｐ型電界効果トランジスタ及び前記第３，第４のｎ型電界効果トランジスタは平面構造を有し、
    前記第１のｐ型電界効果トランジスタのチャネル領域の少なくとも一部は、前記第１のｎ型電界効果トランジスタのゲート電極及び該ゲート電極に接続された配線の少なくとも一部に、前記半導体基板の法線方向から見て重なるように形成され、
    前記第２のｐ型電界効果トランジスタのチャネル領域の少なくとも一部は、前記第２のｎ型電界効果トランジスタのゲート電極及び該ゲート電極に接続された配線の少なくとも一部に、前記半導体基板の法線方向から見て重なるように形成され、
    前記第３のｎ型電界効果トランジスタのチャネル領域の少なくとも一部は、前記第２のｎ型電界効果トランジスタのゲート電極及び該ゲート電極に接続された配線の少なくとも一部に、前記半導体基板の法線方向から見て重なるように形成され、
    前記第４のｎ型電界効果トランジスタのチャネル領域の少なくとも一部は、前記第１のｎ型電界効果トランジスタのゲート電極及び該ゲート電極に接続された配線の少なくとも一部に、前記半導体基板の法線方向から見て重なるように形成されていることを特徴とする半導体記憶装置。
  8. 半導体基板と、
    前記半導体基板に形成された第１及び第２のｎ型電界効果トランジスタと、
    前記第１及び第２のｎ型電界効果トランジスタの上に形成された絶縁膜と、
    前記絶縁膜の上に形成された第１，第２のｐ型電界効果トランジスタ及び第３，第４のｎ型電界効果トランジスタと、
    を含み、
    前記第１及び第２のｐ型電界効果トランジスタの各ソース領域は電位が電源電圧に保たれた配線に接続され、且つ前記第１及び第２のｎ型電界効果トランジスタの各ソース領域と各基板電極とは電位が接地電位に保たれた配線に接続され、
    前記第１のｐ型電界効果トランジスタ及び前記第１のｎ型電界効果トランジスタの各ドレイン領域と前記第２のｐ型電界効果トランジスタ及び前記第２のｎ型電界効果トランジスタの各ゲート電極と前記第３のｎ型電界効果トランジスタのドレイン領域とは相互に接続され、
    前記第２のｐ型電界効果トランジスタ及び前記第２のｎ型電界効果トランジスタの各ドレイン領域と前記第１のｐ型電界効果トランジスタ及び前記第１のｎ型電界効果トランジスタの各ゲート電極と前記第４のｎ型電界効果トランジスタのドレイン領域とは相互に接続され、
    前記第３及び第４のｎ型電界効果トランジスタの各ゲート電極はワード線に接続され、前記第３のｎ型電界効果トランジスタのソース領域はビット線に接続され、前記第４のｎ型電界効果トランジスタのソース領域は反転ビット線に接続され、
    前記第１及び第２のｐ型電界効果トランジスタは平面構造を有し、
    前記第１のｐ型電界効果トランジスタのチャネル領域の少なくとも一部は、前記第１のｎ型電界効果トランジスタのゲート電極及び該ゲート電極に接続された配線の少なくとも一部に、前記半導体基板の法線方向から見て重なるように形成され、
    前記第２のｐ型電界効果トランジスタのチャネル領域の少なくとも一部は、前記第２のｎ型電界効果トランジスタのゲート電極及び該ゲート電極に接続された配線の少なくとも一部に、前記半導体基板の法線方向から見て重なるように形成されていることを特徴とする半導体記憶装置。
  9. 半導体基板と、
    前記半導体基板に形成された第１及び第２のｎ型電界効果トランジスタと、
    前記第１及び第２のｎ型電界効果トランジスタの上に形成された絶縁膜と、
    前記絶縁膜の上に形成された第１，第２のｐ型電界効果トランジスタ及び第３，第４のｎ型電界効果トランジスタと、
    を含み、
    前記第１及び第２のｐ型電界効果トランジスタの各ソース領域は電位が電源電圧に保たれた配線に接続され、且つ前記第１及び第２のｎ型電界効果トランジスタの各ソース領域と各基板電極とは電位が接地電位に保たれた配線に接続され、
    前記第１のｐ型電界効果トランジスタ及び前記第１のｎ型電界効果トランジスタの各ドレイン領域と前記第２のｐ型電界効果トランジスタ及び前記第２のｎ型電界効果トランジスタの各ゲート電極と前記第３のｎ型電界効果トランジスタのドレイン領域とは相互に接続され、
    前記第２のｐ型電界効果トランジスタ及び前記第２のｎ型電界効果トランジスタの各ドレイン領域と前記第１のｐ型電界効果トランジスタ及び前記第１のｎ型電界効果トランジスタの各ゲート電極と前記第４のｎ型電界効果トランジスタのドレイン領域とは相互に接続され、
    前記第３及び第４のｎ型電界効果トランジスタの各ゲート電極はワード線に接続され、前記第３のｎ型電界効果トランジスタのソース領域はビット線に接続され、前記第４のｎ型電界効果トランジスタのソース領域は反転ビット線に接続され、
    前記第３及び第４のｎ型電界効果トランジスタは平面構造を有し、
    前記第３のｎ型電界効果トランジスタのチャネル領域の少なくとも一部は、前記第２のｎ型電界効果トランジスタのゲート電極及び該ゲート電極に接続された配線の少なくとも一部に、前記半導体基板の法線方向から見て重なるように形成され、
    前記第４のｎ型電界効果トランジスタのチャネル領域の少なくとも一部は、前記第１のｎ型電界効果トランジスタのゲート電極及び該ゲート電極に接続された配線の少なくとも一部に、前記半導体基板の法線方向から見て重なるように形成されていることを特徴とする半導体記憶装置。
  10. 前記絶縁膜上に形成された前記電界効果トランジスタのチャネル領域の下端と、前記半導体基板に形成された前記電界効果トランジスタのゲート電極及び該ゲート電極に接続された配線の内で前記絶縁膜上に形成された前記電界効果トランジスタのチャネル領域と前記半導体基板の表面に垂直方向から見て重なる領域の上端との、前記半導体基板の表面と垂直方向に測った間隔が７０ｎｍ以下であることを特徴とする、請求項１乃至９の何れかに記載の半導体記憶装置。
  11. 前記絶縁膜上に形成された前記電界効果トランジスタのチャネル領域の下端と、前記半導体基板に形成された前記電界効果トランジスタのゲート電極及び該ゲート電極に接続された配線の内で前記絶縁膜上に形成された前記電界効果トランジスタのチャネル領域と前記半導体基板の表面に垂直方向から見て重なる領域の上端との、前記半導体基板の表面と垂直方向に測った間隔が４０ｎｍ以下であることを特徴とする、請求項１乃至９の何れかに記載の半導体記憶装置。
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