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JP2014211767A - 情報処理システム、制御装置及び情報処理システムの制御方法 - Google Patents

情報処理システム、制御装置及び情報処理システムの制御方法 Download PDF

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JP2014211767A JP2013087851A JP2013087851A JP2014211767A JP 2014211767 A JP2014211767 A JP 2014211767A JP 2013087851 A JP2013087851 A JP 2013087851A JP 2013087851 A JP2013087851 A JP 2013087851A JP 2014211767 A JP2014211767 A JP 2014211767A
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博行 宮崎
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Abstract

【課題】消費電力を低減した情報処理システム、制御装置及び情報処理システムの制御方法を提供する。【解決手段】並列計算機1は、伝送路を介して接続された複数のプロセッサ11を備える。ジョブ管理サーバ2は、複数のプロセッサ11のうち、投入されるジョブに応じた所定数のプロセッサ11を接続する伝送路を経由する通信路を決定し、決定された通信経路で接続された所定数のプロセッサ11にジョブを投入する。リンク制御サーバ3は、複数のプロセッサ11に接続する伝送路のうち、通信経路が経由しない伝送路に接続されるプロセッサ11の送受信回路を制御する。【選択図】図1

Description

本発明は、情報処理システム、制御装置及び情報処理システムの制御方法に関する。
従来、複数の計算ノードを有する並列計算機が数値計算によるシミュレーションを実行する技術が知られている。このような技術の一例として、シミュレーションの対象となる計算空間を複数の領域に分割し、分割した各領域のシミュレーションをそれぞれ異なる計算ノードに実行させる並列計算機システムが知られている。
並列計算機システムは、計算空間を複数の領域に分割し、分割した各領域を複数の計算ノードに対して規則的にマッピングする。つまり、並列計算機システムは、分割した各領域を、各領域の位置関係と同様の位置関係を有する計算ノードに対してマッピングする。そして、並列計算機システムは、各計算ノードにマッピングした領域のシミュレーションを各計算ノードに実行させることで、計算空間全体のシミュレーションを実行する。
ここで、例えば、津波などの3次元空間における現象をシミュレートする場合、3次元区間を分割した各領域に対しては、隣接する領域による影響が大きい。そして、各領域の距離が近いほど領域間の相関が強くなるシミュレーションを実行する場合には、通信する計算ノード間の距離が近いほど通信量が増加する。そのため、各計算ノードは、3次元空間における現象のシミュレーションを実行する場合には、自己に隣接する計算ノードとの通信が他の計算ノードとの通信に比べて非常に多くなる。そこで、並列計算機システムは、例えば、多次元直交座標のトポロジによる直接結合網で結合した複数の計算ノードを用いることで、シミュレーションを効率的に実行する。
さらに、並列計算機システムには、計算ノードをトーラス状(円環状)のトポロジによる直接結合網で結合したネットワークを有するシステムがある。この例では、複数の計算ノードのうち、それぞれ隣接する計算ノード同士がリンクを介して直接結合され、さらに、ネットワークの両端に位置する各計算ノードがリンクで直接結合される。このように接続された各計算ノードは、両端の計算ノード間でもメッシュ状のトポロジによる直接結合網よりも高速の通信を行う事ができる。そのため、トーラス状にノードを接続した並列計算機システムは、周期境界条件を用いたシミュレーションのように、計算空間の両端の間に相関が存在する場合にも、効率的にシミュレーションを実行できる。また、各計算ノード間の通信経路が増えるため、バイセクションバンド幅(Bisection Band width)が増える結果、各計算ノード間のトラフィックが減少する。ここで、バイセクションバンド幅とは、ネットワークを介して接続される複数の計算ノードを有する並列計算機システムを任意に分割した場合、分割された計算ノード群間の通信バンド幅をいう。並列計算機においては、バイセクションバンド幅の値が所定値以下にならないように設計することが、並列計算機全体の性能を担保するために必要となる。
また、並列プロセッサの情報伝達経路を決定する技術として、伝送先の座標点を含む多角形に対応するノードのうち、伝送先の座標点との距離が最小となる辺を有する多角形に対応するノードに順次情報を伝送していく従来技術がある。
特開平01−156860号公報
しかしながら、並列計算機システムにおいて、物理的に接続されている各ノード間の経路における接続状態については、通信量が多い経路であっても通信量が少ない経路であっても同じような接続状態が確保されている。そのため、通信量が少なくバンド幅や転送速度が低くてもすむ経路において、無駄なバンド幅や転送速度が確保されていることになり、消費電力に無駄が生じてしまう。
また、伝送先の座標点を含む多角形の辺と座標点との距離から伝送先を決定する従来技術を用いても、消費電力を低減することは困難である。
開示の技術は、上記の課題に鑑みてなされたものであって、消費電力を低減した情報処理システム、制御装置及び情報処理システムの制御方法を提供することを目的とする。
本願の開示する情報処理システム、制御装置及び情報処理システムの制御方法は、一つの態様において、情報処理装置は、伝送路を介して接続された複数の演算処理部を備える。管理装置は、前記複数の演算処理部のうち、投入されるジョブに応じた所定数の演算処理部を接続する伝送路を経由する通信路を決定し、決定された通信経路で接続された前記所定数の演算処理部にジョブを投入する。制御装置は、前記複数の演算処理部に接続する伝送路のうち、前記通信経路が経由しない伝送路に接続される演算処理部の送受信回路を制御する。
本願の開示する情報処理システム、制御装置及び情報処理システムの制御方法の一つの態様によれば、消費電力を低減することができるという効果を奏する。
図1は、実施例に係る情報処理システムのブロック図である。 図2は、6次元の座標軸を表す図である。 図3は、プロセッサ同士のインタコネクト経路及びサービスプロセッサの接続を説明するための図である。 図4は、論理的な座標軸を示す図である。 図5は、プロセッサの故障がない場合の論理接続の一例の図である。 図6は、プロセッサの故障がある場合の論理接続の一例の図である。 図7は、実施例に係る並列計算機の詳細を表すブロック図である。 図8は、実施例に係る情報処理システムにおけるインタコネクト経路のレーンの縮退処理のフローチャートである。 図9は、論理座標の生成処理のフローチャートである。 図10は、変形例に係る並列計算機の詳細を表すブロック図である。 図11は、ジョブ管理サーバ及びリンク制御サーバのハードウェア構成の一例の図である。 図12は、並列計算機における各ノードのハードウェア構成の一例の図である。
以下に、本願の開示する情報処理システム、制御装置及び情報処理システムの制御方法の実施例を図面に基づいて詳細に説明する。なお、以下の実施例により本願の開示する情報処理システム、制御装置及び情報処理システムの制御方法が限定されるものではない。
図1は、実施例に係る情報処理システムのブロック図である。図1に示すように、本実施例に係る情報処理システムは、並列計算機1、ジョブ管理サーバ2、リンク制御サーバ3及び入力装置4を有する。
並列計算機1は、複数の演算処理装置としてのプロセッサ11及びシステム制御装置としてのサービスプロセッサ12を有する。
プロセッサ11は、複数の座標軸を有するように配置される。例えば、本実施例では、プロセッサ11は、図2に示すように、X,Y,Z,A,B及びCの各座標軸の位置を用いて6次元座標空間における位置が特定される。図2は、6次元の座標軸を表す図である。座標軸X,Y,Zは3次元空間を形成する。また、座標軸A,B,Cは、例えば、それぞれX軸方向,Y軸方向,Z方向に並ぶプロセッサ11の冗長性を確保するための座標軸である。座標軸X上のプロセッサ11と座標軸A上のプロセッサ11とは、3次元トーラスの接続トポロジにより接続される。座標軸Y上のプロセッサ11と座標軸B上のプロセッサ11とは、3次元トーラスの接続トポロジにより接続される。座標軸Z上のプロセッサ11と座標軸C上のプロセッサ11とは、3次元トーラスの接続トポロジにより接続される。すなわち、X−A平面上のプロセッサ同士は、3次元トーラスの接続トポロジによりそれぞれ接続される。また、Y−B平面上のプロセッサ同士は、3次元トーラスの接続トポロジによりそれぞれ接続される。さらに、Z−C平面上のプロセッサ同士は、3次元トーラスの接続トポロジによりそれぞれ接続される。例えば、Y軸とB軸とが3次元トーラスを形成することで、Y軸方向とB軸方向とが作るY−B平面上のプロセッサ11の中に壊れたものがある場合でも、壊れたプロセッサ11を迂回してY−B平面上のプロセッサ11間の接続を維持することができる。ここで、プロセッサ11は、6次元座標空間で位置を特定できるように配列されているが、各座標軸は固定されてはいない。すなわち、プロセッサ11における6方向は、X,Y,Z軸がそれぞれ直行している状態であり、且つA,B,CがそれぞれX軸、Y軸、Z軸の冗長方向となるように、実行するジョブに合わせてX,Y,Z,A,B,Cが動的に割り当てられる。
図3は、プロセッサ同士のインタコネクト経路及びサービスプロセッサの接続を説明するための図である。図3では、プロセッサ11の一例として、プロセッサ111〜114の4つのプロセッサを表示している。そして、プロセッサ111〜114の内、隣接するプロセッサ11同士はインタコネクト経路13で接続されている。各インタコネクト経路13は、それぞれ、複数のレーン(例えば、8レーン)を有している。インタコネクト経路13は、全てのレーンを使用してデータの転送を行う状態が最も転送レートが高い。また、インタコネクト経路13は、一部のレーンを使用しないように縮退した後で、残りのレーンでデータの転送を行うこともできる。本実施例では、通常、インタコネクト経路13は、全レーンを使用してデータの転送を行う。
図3では、プロセッサ111は、プロセッサ112及び113と接続され、さらに図には記載していない他の隣接するプロセッサ11にも接続している。また、プロセッサ112は、プロセッサ111及び114と接続され、さらに図には記載していない他の隣接するプロセッサ11にも接続している。プロセッサ113は、プロセッサ111及び114と接続され、さらに図には記載していない他の隣接するプロセッサ11にも接続している。また、プロセッサ114は、プロセッサ112及び113と接続している。インタコネクト経路13で接続されているプロセッサ同士は、インタコネクト経路13を使用して相互に通信可能である。
各プロセッサは、演算処理を行う。例えば、各プロセッサは、津波などといった大規模災害などの3次元シミュレーションを実行する場合に、大規模災害における物体の動きを再現するための演算を行う。3次元シミュレーションでは、3次元空間の領域の一部を各プロセッサに割り当て、各プロセッサは、割り当てられた領域における物体の動きを演算する。
各サービスプロセッサは、予め決められた複数のプロセッサに対して1つ搭載されている。例えば、各サービスプロセッサは、102個のプロセッサ毎に1つというように配置されている。各サービスプロセッサは、対応するプロセッサのそれぞれと接続されている。ここで、本実施例では、各サービスプロセッサが所定数のプロセッサ毎に1つ搭載される場合で説明するが、冗長性などを考え、所定数のプロセッサ毎に2つのサービスプロセッサが設けられてもよい。
さらに、各サービスプロセッサは、リンク制御サーバ3と接続されている。そして、各サービスプロセッサは、リンク制御サーバ3からプロセッサに対する制御命令を受けて、受信した制御命令に従い対応するプロセッサを制御する。各サービスプロセッサによる各プロセッサの制御は、後で詳細に説明する。
図1に戻って説明を続ける。ジョブ管理サーバ2は、ジョブマネージャ21、論理座標生成部22及び資源管理部23を有する。
ジョブマネージャ21は、実行するジョブで使用する座標軸X,Y,Zに対応するノード数を入力装置4から入力される。以下では、実行するジョブを「実行ジョブ」と言う。ここで、ジョブの実行は実際にはプロセッサ11が行うが、以下では、「ノード」がそれらジョブを実行するとして、ノードが割り当てられた各プロセッサ11がジョブを実行することを表す。
ジョブマネージャ21は、受信した実行ジョブのX軸方向、Y軸方向、Z軸方向のそれぞれのノード数を論理座標生成部22へ送信する。
その後、ジョブマネージャ21は、プロセッサ11に対するノードの割り当ての可否の判定結果を論理座標生成部22から受信する。投入されるジョブに応じたノードの割り当てができない場合、ジョブマネージャ21は、他のジョブが終了するなどしてプロセッサ11が開放され、必要なプロセッサ数に対してノードの割り当てが行うことができるまで待機する。所定期間待機した後、ジョブマネージャ21は、実行するジョブに対するノードの割り当てのために、投入されたジョブのX軸方向、Y軸方向、Z軸方向のそれぞれのノード数を論理座標生成部22に対して再度送信する。
プロセッサ11に対するノードの割り当てができた場合、ジョブマネージャ21は、ジョブを実行するノードとして割り当てられたプロセッサ11の論理的な接続を示す論理座標を論理座標生成部22から受信する。ここで、各プロセッサの論理座標は、予め各プロセッサに割り当てられているノード番号と論理座標生成部22が決定した論理座標との対応で表されている。
ジョブマネージャ21は、各プロセッサ11の論理座標及びノード数を資源管理部23へ通知する。そして、ジョブマネージャ21は、論理座標に従って実際の各プロセッサ11にジョブを割り当てた上で各プロセッサ11に当該ジョブを実行させるジョブ起動依頼を資源管理部23に通知する。
論理座標生成部22は、プロセッサ11の物理的な配置及びそれぞれの接続が格納されているプロセッサ間通信経路ライブラリ221を有している。また、論理座標生成部22は、並列計算機1のプロセッサ11のうち、既に使用されているプロセッサ11を記憶している。
論理座標生成部22は、実行ジョブのX軸方向、Y軸方向、Z軸方向のそれぞれの必要ノード数をジョブマネージャ21から受信する。論理座標生成部22は、各座標軸に対するノード数により、実行ジョブを実行するノードの接続後の形状を特定できる。そして、論理座標生成部22は、プロセッサ間通信経路ライブラリ221に格納されているプロセッサ11の物理的な配置から既に使用されているプロセッサ11以外のプロセッサ11を取得する。そして、論理座標生成部22は、実行ジョブを実行するノードが配置できる場所を検索する。すなわち、論理座標生成部22は、既に使用されているプロセッサ11以外のプロセッサを使用して実行ジョブを実行するノードの接続後の形状に対応する領域が確保できるか否かを判定する。実行ジョブを実行するノードが配置できる場所が確保できた場合、論理座標生成部22は、ノードの割り当て可能をジョブマネージャ21へ通知する。
ここで、本実施例に係る情報処理システムでは、後述するように、X−A座標平面などの6次元空間における各座標平面上に配置された各ノードを一筆書きで環状となるように順次を接続し、一筆書きのノード順を一つの座標軸として捉える。座標平面を1つの座標軸とすることで、1つの座標軸上のいずれかのノードに障害が発生した場合に、障害が発生したノードを回避して再度一筆書きの環状を作成し、座標軸の方向に向かう接続を維持するためである。以下では、X−A座標平面などの各座標平面を座標軸として捉えるものとして説明を続ける。
論理座標生成部22は、実行ジョブを配置したX軸とA軸とを有する論理的な座標軸であるX−A軸を生成する。また、論理座標生成部22は、実行ジョブを配置したY軸とB軸とを有する論理的な座標軸であるY−B軸を生成する。また、論理座標生成部22は、実行ジョブを配置したZ軸とC軸とを有する論理的な座標軸であるZ−C軸を生成する。上述したように、X−A軸、Y−B軸、Z−C軸はそれぞれ3次元トーラスを形成し、冗長性を確保している。図4は、論理的な座標軸を示す図である。すなわち、論理座標生成部22は、図2に示す6次元の座標軸の中のX軸及びA軸、Y軸及びB軸、Z軸及びC軸をそれぞれ組にして、図4に示す3次元の論理座標を生成する。
そして、論理座標生成部22は、論理的に隣り合うプロセッサ11には物理的に隣接しているプロセッサ11を用いる。すなわち、論理座標生成部22は、物理的に隣接しているプロセッサ11に対して順次連番となる論理座標を割り当てていくことで論理接続を生成する。つまり、論理接続とは、一連の論理座標で表される接続である。そして、論理座標生成部22は、論理的な座標軸上のプロセッサ11を繋いで環状の論理的接続を生成し、生成した論理接続により論理的な座標時軸における座標を表す。ここで環状とは、インタコネクト経路13で相互に接続されているプロセッサ11を繋げるように順番に論理座標の番号を振っていき、最初の番号のプロセッサ11と最後の番号のプロセッサ11とが、インタコネクト経路13で相互に接続されている状態を言う。論理座的な座標軸は2つの軸を用いて形成されているので、論理座標生成部22は、論理的な座標軸上のプロセッサ11を繋いで環状の論理接続を形成することができる。
ここで、図5及び図6を参照して、論理接続の生成について説明する。図5は、プロセッサの故障がない場合の論理接続の一例の図である。また、図6は、プロセッサの故障がある場合の論理接続の一例の図である。ここでは、Y−B軸を例に説明する。図5及び図6は、図4のY−B軸に相当する。図5及び図6ともに、左右方向がY軸方向であり、上下方向がB軸方向である。すなわち、左右に並ぶプロセッサ11は、Y軸方向に並んでおり、左右に並ぶプロセッサ11同士を繋ぐインタコネクト経路13はY軸方向に延びるインタコネクト経路である。また、上下に並ぶプロセッサ11は、B軸方向に並んでおり、上下に並ぶプロセッサ11同士を繋ぐインタコネクト経路13はB軸方向に延びるインタコネクト経路である。さらに、図5及び図6においてB軸方向に一列に並ぶプロセッサ11は、一番上のプロセッサ11と一番下のプロセッサ11も隣接しており、プロセッサ11の間がインタコネクト経路13で結ばれている。すなわち、図5及び図6においてプロセッサ11同士を繋ぐ線がインタコネクト経路13を表している。
図5に示すように、Y−B軸方向の平面上のプロセッサ11に故障したプロセッサが無ければ、論理座標生成部22は、インタコネクト経路13に沿って一筆書きで環状になるように全てのプロセッサ11を結ぶ。そして、論理座標生成部22は、プロセッサ11の中から原点となるプロセッサ11を選択して0番とし、続いて一筆書きで結んだ経路に沿って順番に各プロセッサ11に論理座標を振っていく。このようにして、論理座標生成部22は、図5のようにY−B軸の方向の面上にあるプロセッサ11に論理座標を振る。これにより、図5における太線で示された経路に沿った方向がY−B軸方向となり、各プロセッサ11に振られている番号が論理座標となる。
また、図6では、Y−B軸方向の平面上のプロセッサ11に故障したプロセッサ115がある。この場合、論理座標生成部22は、インタコネクト経路13に沿って一筆書きで環状になるようにプロセッサ115を除いた残りのプロセッサ11全てを結ぶ。そして、論理座標生成部22は、プロセッサ115以外のプロセッサ11の中から原点となるプロセッサ11を選択して0番とし、続いて一筆書きで結んだ経路に沿って順番に各プロセッサ11に論理座標を振っていく。このようにして、論理座標生成部22は、故障したプロセッサ115がある場合にも、図6のようにY−B軸の方向の面上にあるプロセッサ11に論理座標を振ることができる。これにより、図5における太線で示された経路に沿った方向がY−B軸方向となり、各プロセッサ11に振られている番号が論理座標となる。
そして、論理座標生成部22は、全てのプロセッサ11に割り当てられているノード番号と論理座標との対応を記憶する。
その後、論理座標生成部22は、ノード番号と論理座標の対応及びノード数をジョブマネージャ21に通知する。
資源管理部23は、操作者が入力装置4から入力したジョブ及びジョブの設定情報を予め受信しておく。ジョブの設定情報には、どの位置のノードにどのジョブを割り当てるかなどの情報が含まれている。
資源管理部23は、ノード番号と論理座標の対応及びノード数をジョブマネージャ21から取得する。それとともに、資源管理部23は、ジョブの実行依頼をジョブマネージャ21から受信する。
ジョブの実行依頼を受信すると、資源管理部23は、論理座標を用いて一筆書き状に接続された複数のプロセッサ11に含まれるどのプロセッサ群にどのジョブを割り当てるかを特定する。そして、資源管理部23は、並列計算機1の各プロセッサ11に割り当てたジョブを投入する。
次に、資源管理部23は、ノード番号と論理座標の対応をリンク制御サーバ3の座標変換部31へ送信する。
リンク制御サーバ3は、座標変換部31、副経路判定部32及び電力制御部33を有している。
座標変換部31は、6次元座標空間における座標(X,Y,Z,A,B,C)で表される6次元座標である物理座標とノード番号との対応を記憶する。
座標変換部31は、ノード番号と論理座標の対応を資源管理部23から受信する。そして、座標変換部31は、記憶しているノード番号と6次元の物理座標(X,Y,Z,A,B,C)の対応を用いて、受信したノード番号と3次元の論理座標(X−A,Y−B,Z−C)の対応から、各プロセッサ11の3次元の論理座標を6次元の物理座標に変換する。
そして、座標変換部31は、実行ジョブが割り当てられたノードである各プロセッサ11の論理座標と物理座標とを副経路判定部32へ通知する。
副経路判定部32は、実行ジョブを実行するノードが割り当てられた各プロセッサ11の論理座標と物理座標とを座標変換部31から取得する。
そして、副経路判定部32は、論理座標が連続する2つのプロセッサ11、すなわち論理座標が隣り合うプロセッサ11の物理座標を取得し、取得した物理座標間を結ぶインタコネクト経路13を主経路と判定する。さらに、副経路判定部32は、主経路以外のインタコネクト経路13を副経路と判定する。
副経路判定部32は、副経路の情報を電力制御部33へ通知する。ここで、副経路の情報とは、例えば、当該副経路で結ばれている2つのプロセッサ11の物理座標の組などでよい。
電力制御部33は、副経路の情報を副経路判定部32から取得する。そして、電力制御部33は、副経路であるインタコネクト経路13において、プロセッサ間を接続する複数のレーンを縮退させるように、縮退対象の副経路に接続されているプロセッサ11を管理するサービスプロセッサ12に指示する。具体的には、プロセッサ間がM本(Mは1以上の整数)のレーンで接続されている場合、X本(Xは1以上の整数)のレーンを縮退し、縮退後はN本(N=M−X)のレーンで当該プロセッサ間を接続する指示を、電力制御部33は行う。
ここで、並列計算機1に戻って、プロセッサ11及びサービスプロセッサ12の動作を説明する。
プロセッサ11は、自己に割り当てられたジョブの投入を資源管理部23から受ける。そして、プロセッサ11は、受信したジョブを実行する。ここで、本実施例では、投入されたジョブが3次元のシミュレーション等である場合、シミュレート対象の3次元において近い地点間の相互の影響が大きい。すなわち、プロセッサ11は、ジョブを実行する場合に、論理座標が隣あうノード間の通信が大きくなる。例えば、図5や図6のような論理座標の場合、プロセッサ11は、太線で示された主経路を用いたプロセッサ間の通信を多く実行する。
副経路に接続されているプロセッサ11を管理しているサービスプロセッサ12は、副経路の情報とともにレーンの縮退命令をリンク制御サーバ3から受信する。
そして、サービスプロセッサ12は、副経路であるインタコネクト経路13のレーンを縮退させるように、副経路に接続されているプロセッサ11に指示する。例えば、サービスプロセッサ12は、縮退対象の副経路に接続されているプロセッサ11の送受信回路(不図示)にレーンを半分にする指示を通知する。
プロセッサ11は、サービスプロセッサ12からの指示を受けて、指示されたインタコネクト経路13のレーンを縮退させる。
ここで、レーンの縮退について、図3及び図7を用いて説明する。図7は、実施例に係る並列計算機の詳細を表すブロック図である。ここでは、図3のプロセッサ112と114との間、プロセッサ111と113との間、プロセッサ112と114との間及びプロセッサ113と114との間のそれぞれのインタコネクト経路13のレーンを縮退する場合で説明する。
サービスプロセッサ121は、プロセッサ112と114との間のインタコネクト経路13、プロセッサ111と113との間のインタコネクト経路13のレーンの縮退の指示をリンク制御サーバ3から受信する。そして、サービスプロセッサ121は、プロセッサ113との間のインタコネクト経路13のレーンを半分にするようにプロセッサ111に指示する。また、サービスプロセッサ121は、プロセッサ114との間のインタコネクト経路13のレーンを半分にするようにプロセッサ112に指示する。
サービスプロセッサ122は、プロセッサ113と111との間のインタコネクト経路13、プロセッサ114と112との間のインタコネクト経路13及びプロセッサ113と114との間のレーンの縮退の指示をリンク制御サーバ3から受信する。そして、サービスプロセッサ122は、プロセッサ111との間のインタコネクト経路13のレーンを半分にするようにプロセッサ113に指示する。また、サービスプロセッサ122は、プロセッサ112との間のインタコネクト経路13のレーンを半分にするようにプロセッサ114に指示する。さらに、サービスプロセッサ122は、プロセッサ113と114との間を結ぶインタコネクト経路13のレーンを半分にするようにプロセッサ113及び114に指示する。
プロセッサ111は、サービスプロセッサ121からの指示を受けて、プロセッサ113との間のインタコネクト経路13のレーンを半分に縮退させる。図3の破線で表される矢印が縮退させられたレーンを表している。また、プロセッサ112は、サービスプロセッサ121からの指示を受けて、プロセッサ113との間のインタコネクト経路13のレーンを半分に縮退させる。
プロセッサ113は、サービスプロセッサ122からの指示を受けて、プロセッサ111との間のインタコネクト経路13及びプロセッサ114との間のインタコネクト経路13のレーンをそれぞれ半分に縮退させる。また、プロセッサ114は、サービスプロセッサ122からの指示を受けて、プロセッサ112との間のインタコネクト経路13及びプロセッサ113との間のインタコネクト経路13のレーンをそれぞれ半分に縮退させる。
ここで、図7を用いてプロセッサ11におけるレーン縮退の処理の一例を説明する。図7では、プロセッサ11の詳細を説明するため、並列計算機1における2つのプロセッサ11のみを記載している。実際には、並列計算機1は、図1や図3のように並列計算機1には多数のプロセッサ11を有する。
並列計算機1は、サービスプロセッサ12とプロセッサ11との間に、設定制御部140を有する。また、プロセッサ11は、送受信回路130を有する。そして、送受信回路130は、レーン縮退制御部131、受信部132及び送信部133を有している。
設定制御部140は、レーンの縮退の指示をサービスプロセッサ12から受信する。そして、設定制御部140は、縮退対象とするインタコネクト経路の情報及び縮退の程度の情報をレーン縮退制御部131へ通知する。
受信部132は、他のプロセッサ11との間を接続するインタコネクト経路に含まれる複数のレーンを用いてデータを受信する。また、送信部133は、他のプロセッサ11との間を接続するインタコネクト経路に含まれる複数のレーンを用いてデータを送信する。
レーン縮退制御部131は、縮退対象であるインタコネクト経路の情報及び縮退の程度の情報を設定制御部140から受信する。レーン縮退制御部131は、縮退対象であるインタコネクト経路の中で縮退させるレーンを決定する。そして、縮退制御部131は、縮退するレーンとして決定したレーンへの電力供給を遮断する。これにより、受信部132及び送信部133は、電力供給が遮断されたレーンを使用できなくなる。受信部132及び送信部133は、電力が供給されているレーンを用いて通信を行う。
ここで、図7では、説明の便宜上、送受信回路130が他の1つのプロセッサ11と通信を行うように記載しているが、送受信回路130は、複数のプロセッサ11と通信を行ってもよい。その場合、送受信回路130は、プロセッサ11毎に受信部132及び送信部133を有することが好ましい。その他にも、送受信回路130は、通信を行う他のプロセッサ11に対して1つずつ設けられてもよい。
図2に戻って説明を続ける。サービスプロセッサ12からの指示を受けたプロセッサ11によりインタコネクト経路13が縮退することで、副経路であるインタコネクト経路13が全て縮退させられる。例えば、図5又は図6では、太線で表されるインタコネクト経路13が主経路であり、主経路以外の細い線で表されるインタコネクト経路13が副経路である。この場合、プロセッサ11により、図5又は図6の細い線で表されるインタコネクト経路13が縮退させられる。縮退したインタコネクト経路のレーンは、経路を駆動する送受信回路の電源が遮断されるため、消費電力を削減することができる。
前述したように、3次元シミュレーションなどでは、隣接するノード間の通信は多いが、隣接しないノード間の通信はそれほど多くない。すなわち、論理的に隣り合うノードの接続を表す主経路以外の副経路のインタコネクト経路13では通信量は少ない。そこで、副経路にあたるインタコネクト経路13のレーンを縮退させても、シミュレーションの処理への影響は少なく問題が無い。そして、このように、インタコネクト経路13のレーンを縮退させることで、消費電力を削減することができる。
次に、図8を参照して、本実施例に係る情報処理システムにおけるインタコネクト経路13のレーンの縮退処理について説明する。図8は、実施例に係る情報処理システムにおけるインタコネクト経路13のレーンの縮退処理のフローチャートである。
ジョブ管理サーバ2は、入力装置4から入力されたジョブ投入の指示にしたがい、ジョブ投入判定を開始する(ステップS1)。具体的には、ジョブマネージャ21が、実行するジョブで使用する座標軸X,Y,Zに対応するノード数の入力を入力装置4から受ける。そして、ジョブマネージャ21は、論理座標生成部22に、ジョブで使用する座標軸X,Y,Zに対応するノード数を送信すると共に、論理座標の生成を指示する。
論理座標生成部22は、ジョブで使用する座標軸X,Y,Zに対応するノード数をジョブマネージャ21から受信する。そして、論理座標生成部22は、プロセッサ間通信経路ライブラリ221に格納されているプロセッサ11の物理的配置及び既に使用されているプロセッサ11の情報を用いて、ノード数及び論理座標の割り当てが可能か否かを判定する(ステップS2)。ノード数及び論理座標の割り当てが困難な場合(ステップS2:否定)、論理座標生成部22は、ステップS1に戻り、プロセッサ11が空くまで待機する。
これに対して、ノード数及び論理座標の割り当てが可能な場合(ステップS2:肯定)、論理座標生成部22は、論理座標を生成する(ステップS3)。そして、論理座標生成部22は、生成した論理座標の情報をジョブマネージャ21へ通知する。ここで、論理座標の情報には、ノード番号と論理座標との対応が含まれている。例えば、図5のような論理座標を生成した場合で説明する。ここでは、図5で論理座標0を有するプロセッサ11がノード0のノード番号が割り当てられており、B軸に沿ってノード番号が増えていく。そして、B軸方向の一番下のプロセッサ11の次のプロセッサ11は、Y軸方向の次の列のB軸方向の一番上のプロセッサ11となるように、ノード番号が割り当てられているものとする。この場合、論理座標生成部22は以下のような情報をジョブマネージャ21へ通知する。すなわち、ノード0は論理座標0を有する。ノード1は、論理座標19を有する。ノード2は、論理座標20を有する。ノード3は、論理座標1を有する。ノード4は、論理座標18を有する。このようにノード番号と論理座標とが対応していき、最後に、ノード20は、論理座標8を有するとなる。論理座標生成部22は、このような情報をジョブマネージャ21へ通知する。
そして、ジョブマネージャ21は、割り当てが可能な旨の通知を論理座標生成部22から受けるとともに、論理座標生成部22が生成した論理座標の情報を取得する。そして、ジョブマネージャ21は、論理座標の情報を資源管理部23へ通知するとともに、ジョブの起動依頼を行う(ステップS4)。
資源管理部23は、ジョブの起動依頼を受けて、論理座標が割り当てられたプロセッサ11に対して、そのプロセッサ11に対応する各ノードに割り当てられたジョブを投入し実行させる(ステップS5)。
また、資源管理部23は、ノード数及び論理座標の情報をリンク制御サーバ3の座標変換部31へ通知する(ステップS6)。
座標変換部31は、ノード数及び論理座標の情報を資源管理部23から受信する。そして、座標変換部31は、論理座標の情報から各論理座標を有するプロセッサ11の物理座標を取得し、論理座標を物理座標に変換する(ステップS7)。そして、座標変換部31は、論理座標の情報及びその論理座標に対応する物理座標の情報を副経路判定部32へ通知する。
具体的には、例えば、図5のようなプロセッサ11に対して、座標変換部31は、次のようなノード番号と物理座標との対応を記憶している。すなわち、ノード0=(0,0,0,0,0,0)(括弧内は座標(X,Y,Z,A,B,C)を表している)、ノード1=(0,0,0,0,1,0)、ノード2=(0,0,0,0,2,0)である。さらに、ノード3=(0,1,0,0,0,0)、ノード4=(0,1,0,0,1,0)、・・・、ノード20=(0,6,0,0,2,0)である。そして、座標変換部31は、以下のように論理座標を物理座標に変換する。すなわち、論理座標0は、物理座標(0,0,0,0,0,0)に変換される。論理座標1は、物理座標(0,1,0,0,0,0)に変換される。論理座標2は、物理座標(0,2,0,0,1,0)に変換される。論理座標3は、物理座標(0,2,0,0,1,0)に変換される。このように、論理座標は順番に変換されていき、最後に、論理座標20は、物理座標(0,0,0,0,2,0)に変換される。
副経路判定部32は、受信した論理座標及び物理座標の情報から、隣り合う論理座標を有するプロセッサ11間のインタコネクト経路13を主経路として特定する。そして、副経路判定部32は、特定した主経路を用いてどのインタコネクト経路13が副経路であるかを判定する(ステップS8)。具体的には、副経路判定部32は、主経路以外のインタコネクト経路13を副経路として特定する。そして、副経路判定部32は、副経路の情報を電力制御部33へ通知する。
例えば、副経路判定部32は、論理座標が連続するプロセッサ11同士の物理座標の差分で表されるインタコネクト経路13を主経路と判定する。例えば、図5の場合、論理座標0と論理座標1とは、物理座標で表せば、(0,0,0,0,0,0)と(0,1,0,0,0,0)である。すなわち、Y座標が0から1へ遷移している。そこで、副経路判定部32は、物理座標(0,0,0,0,0,0)のプロセッサ11からY座標が0から1へ向かうインタコネクト経路13を主経路とする。同様に、論理座標1と論理座標2とは、物理座標で表せば、(0,1,0,0,0,0)と(0,2,0,0,0,0)である。すなわち、Y座標が1から2へ遷移している。そこで、副経路判定部32は、物理座標(0,1,0,0,0,0)のプロセッサ11からY座標が1から2へ向かうインタコネクト経路13を主経路とする。このように、副経路判定部32は、主経路の特定を繰り返していく。そして、副経路判定部32は、特定した主経路以外の経路を副経路と判定する。
電力制御部33は、副経路の情報を副経路判定部32から取得する。そして、電力制御部33は、副経路のレーンの縮退をサービスプロセッサ12に指示する(ステップS9)。
サービスプロセッサ12は、副経路のレーンの縮退の指示を電力制御部33から受ける。そして、サービスプロセッサ12は、副経路であるインタコネクト経路13に接続されているプロセッサ11に、レーンの縮退を支持する(ステップS10)。
そして、プロセッサ11は、サービスプロセッサ12により指定されたインタコネクト経路13のレーンを縮退させる(ステップS11)。
次に、図9を参照して、論理座標の生成について説明する。図9は、論理座標の生成処理のフローチャートである。
論理座標生成部22は、6次元を表す6本の座標軸のうちの2本ずつを用いて論理軸を生成する。そして、論理座標生成部22は、生成した論理軸の中から1つの論理軸を選択する(ステップS101)。
論理座標生成部22は、選択した論理軸上のプロセッサ11の中で、隣接するプロセッサ11が論理座標の連番となるように、隣接するプロセッサ11の順番に論理座標を振り、ノードを割り当てていく(ステップS102)。
そして、論理座標生成部22は、論理座標を記憶することで、どのプロセッサ11が論理的に隣接しているかを記憶する(ステップS103)。
その後、論理座標生成部22は、ジョブサイズ分の全ノードについて論理座標の割り当てが終了したか否かを判定する(ステップS104)。ジョブサイズ分の全ノードについて終了していない場合(ステップS104:否定)、論理座標生成部22は、ステップS101へ戻る。
これに対して、ジョブサイズ分の全ノードについて終了した場合(ステップS104:肯定)、論理座標生成部22は、論理座標の生成を終了する。
以上に説明したように、本実施例に係る情報処理システムは、論理座標が隣り合うプロセッサ間以外のインタコネクト経路を縮退させる。これにより、本実施例に係る情報処理システムは、通信量が多いインタコネクト経路である主経路ではバンド幅を維持したまま、通信量が少ないインタコネクトのバンド幅を制限できる。そのため、本実施例に係る情報処理システムは、演算処理の性能は維持したまま、消費電力を削減することができる。特に、3次元シミュレーションなどでは、隣り合うノード間での通信が多くを占めるので、本実施例に係る情報処理システムを用いることで、シミュレーション処理の性能を確保しつつ消費電力を抑えることができる。
(変形例)
実施例では、電力制御部33は、インタコネクト経路13のレーンを縮退させることで、消費電力を低減させたがこれは他の方法でもよい。例えば、データ転送の周波数を下げることで消費電力を低減させてもよい。
この場合、電力制御部33は、副経路であるインタコネクト経路13に接続されているプロセッサ11間でのデータの送受信の周波数を下げるようにサービスプロセッサ12に指示する。
サービスプロセッサ12は、電力制御部33から指示された副経路に接続されているプロセッサ11間でのデータの送受信の周波数を下げるようにそれぞれのプロセッサ11に指示する。
プロセッサ11は、サービスプロセッサ12から副経路を介して繋がる他のプロセッサ11とのデータの送受信の周波数を下げる指示を受ける。そして、プロセッサ11は、主経路を介して通信を行う場合には最大速度を用いて通信を行い、副経路を介して接続する他のプロセッサ11との通信においては、主経路でのデータ送受信よりも周波数を下げて通信を行う。
図10は、変形例に係る並列計算機の詳細を表すブロック図である。送受信回路130は、周波数制御部134、受信部132及び送信部133を有している。
設定制御部140は、レーンの縮退の指示をサービスプロセッサ12から受信する。設定制御部140は、制御対象とするインタコネクトを特定する。そして、設定制御部140は、特定したインタコネクト経路の情報及びそのインタコネクト経路を用いた通信で使用する周波数を周波数制御部134へ通知する。ここで、設定制御部140が指定する周波数は、主系路でのデータ送受信よりも低い周波数である。
受信部132は、周波数制御部134により指定された周波数を用いて、インタコネクト経路を介して他のプロセッサ11からデータを受信する。また、送信部133は、周波数制御部134により指定された周波数を用いて、インタコネクト経路を介して他のプロセッサ11からデータを送信する。
周波数制御部134は、データ送受信の周波数を下げる対象となるインタコネクト経路の情報及び使用する周波数の情報を設定制御部140から受信する。周波数制御部134は、指定されたインタコネクト経路で通信を行っている受信部132及び送信部133に対してデータ送受信に用いる周波数を通知する。
このように、副経路において主経路路よりも周波数を下げてデータの送受信を行うことによっても、消費電力を削減することができる。
さらに、実施例では、初期状態としてインタコネクト経路のレーンは全て使用する状態としてその状態からレーンを減らしたが、逆に、初期状態で使用するレーンを少なくしておき、主経路におけるレーンを拡張させてもよい。
また、以上の説明では、並列計算機においてプロセッサが6次元に配置されている例について説明したが、冗長性を持たせた座標軸が設定され、その座標軸上に主経路が決定されれば、次数はこれに限らない。例えば、3次元のうちの1次元方向のみに冗長性を持たせるためプロセッサが4次元に配置されていてもよい。また、2次元のシミュレーションであれば、1次元方向のみに冗長性を持たせるためプロセッサが3次元に配置されていてもよい。
また、以上の説明では、図1のようにジョブ管理サーバ2とリンク制御サーバ3とを別個のサーバとして説明している。これにより、ジョブ管理用のネットワークと電力制御用のネットワークとを分離している。ただし、ジョブ管理サーバ2とリンク制御サーバ3とはこれらは1つのサーバに統合してもよい。
また、ジョブ管理サーバ2にリンク制御サーバ3の機能を搭載させ、ジョブ管理サーバ2内で副経路を判定し、管理用ネットワークを用いてプロセッサ11に縮退指示を行い、指示を受けたプロセッサ11がインタコネクト経路13のレーンの縮退を行ってもよい。
(ハードウェア構成)
図11は、ジョブ管理サーバ及びリンク制御サーバのハードウェア構成の一例の図である。ジョブ管理サーバ2及びリンク制御サーバ3はいずれも図11に示すようなハードウェア構成で実現されることができる。
ジョブ管理サーバ2及びリンク制御サーバ3は、例えば図9に示すように、CPU(Central Processing Unit)901、メモリ902及びハードディスク903を有する。
CPU901、メモリ902及びハードディスク903は、バス904でそれぞれ接続されている。
ジョブ管理サーバ2であれば、ハードディスク903は、図1に例示したジョブマネージャ21、論理座標生成部22及び資源管理部23の機能を実現するプログラムなど各種プログラムを格納している。また、ハードディスク903は、プロセッサ間通信経路ライブラリ221を格納している。
また、リンク制御サーバ3であれば、ハードディスク903は、図1に例示した座標変換部31、副経路判定部32及び電力制御部33の機能を実現するプログラムなど各種プログラムを格納している。
ジョブ管理サーバ2であれば、CPU901及びメモリ902は、ジョブマネージャ21、論理座標生成部22及び資源管理部23の機能を実現する。例えば、CPU901は、ハードディスク903に格納された各種プログラムを読み出して、メモリ902上にジョブマネージャ21、論理座標生成部22及び資源管理部23の機能を実現するプロセスを展開して実行する。
リンク制御サーバ3であれば、CPU901及びメモリ902は、座標変換部31、副経路判定部32及び電力制御部33の機能を実現する。例えば、CPU901は、ハードディスク903に格納された各種プログラムを読み出して、メモリ902上に座標変換部31、副経路判定部32及び電力制御部33の機能を実現するプロセスを展開して実行する。
さらに、図12は、並列計算機における各ノードのハードウェア構成の一例の図である。図12に示すように、ノード910は、CPU911、メモリ912及びトランシーバ913を有する。
メモリ912及びトランシーバ913は、CPU910とバスで接続されている。
トランシーバ913は、レシーバ931及びドライバ932を有する。トランシーバ913は、例えば図7及び図10に例示した送受信回路130の機能を実現する。
ドライバ932は、インタコネクト経路を介して他のノードに対してデータを送信する。ドライバ932は、例えば図7及び図10に例示した送信部133の機能を実現する。
レシーバ931は、インタコネクト経路を介して他のノードからデータを受信する。レシーバ931は、例えば図7及び図10に例示した受信部132の機能を実現する。
CPU911及びメモリ921は、割当てられたジョブに応じた演算処理を行う。
1 並列計算機
2 ジョブ管理サーバ
3 リンク制御サーバ
4 入力装置
11 プロセッサ
12 サービスプロセッサ
21 ジョブマネージャ
22 論理座標生成部
23 資源管理部
31 座標変換部
32 副経路判定部
33 電力制御部
221 プロセッサ間通信経路ライブラリ

Claims (9)

  1. 伝送路を介して接続された複数の演算処理部を備える情報処理装置と、
    前記複数の演算処理部のうち、投入されるジョブに応じた所定数の演算処理部を接続する伝送路を経由する通信路を決定し、決定された通信経路で接続された前記所定数の演算処理部にジョブを投入する管理装置と、
    前記複数の演算処理部に接続する伝送路のうち、前記通信経路が経由しない伝送路に接続される演算処理部の送受信回路を制御する制御装置と
    を有することを特徴とする情報処理システム。
  2. 前記管理装置は、
    前記所定数の演算処理部を接続する伝送路を経由する通信経路が環状になるように決定することを特徴とする請求項1記載の情報処理システム。
  3. 前記管理装置は、
    前記所定数の演算処理部を接続する伝送路を経由する通信経路が一筆書き状になるように決定することを特徴とする請求項1記載の情報処理システム。
  4. 前記演算処理部は、
    複数の座標軸における各座標値を用いて、物理的な位置が特定されるように配置され、
    前記管理装置は、
    前記複数の座標軸のうち、互いに異なる2つの座標軸にそれぞれ対応する論理座標の組を用いて、前記通信経路を決定することを特徴とする請求項1〜3のいずれか1項に記載の情報処理システム。
  5. 前記演算処理部は、
    6つの座標軸における各座標値を用いて、物理的な位置が特定されるように配置され、
    前記管理装置は、
    前記6つの座標軸のうち、互いに異なる2つの座標軸にそれぞれ対応する論理座標の組を用いて、前記通信経路を決定することを特徴とする請求項4記載の情報処理システム。
  6. 前記伝送路は、
    複数のレーンをそれぞれ有し、
    前記制御装置は、
    前記通信経路が経由しない伝送路がそれぞれ有する複数のレーンに接続される演算処理部の送受信回路に、前記複数のレーンのうち通信に用いられるレーンの本数を増減させることを特徴とする請求項1〜5のいずれか1項に記載の情報処理システム。
  7. 前記制御装置は、
    前記通信経路が経由しない伝送路に接続される演算処理部の送受信回路を制御して、前記通信経路が経由しない伝送路の周波数を増減させることを特徴とする請求項1〜5のいずれか1項に記載の情報処理システム。
  8. 伝送路を介して接続された複数の演算処理部を備える情報処理装置と、前記複数の演算処理部のうち、投入されるジョブに応じた所定数の演算処理部を接続する伝送路を経由する通信経路を決定し、決定された通信経路で接続された前記所定数の演算処理部にジョブを投入する管理装置とに接続される制御装置において、
    前記複数の演算処理部を接続する伝送路のうち、前記通信経路が経由しない伝送路に接続される演算処理部の送受信回路を制御することを特徴とする制御装置。
  9. 伝送路を介して接続された複数の演算処理部を備える情報処理装置を含む情報処理システムの制御方法において、
    前記情報処理システムが有する管理装置が、前記複数の演算処理部のうち、投入されるジョブに応じた所定数の演算処理部を接続する伝送路を経由する通信経路を決定し、決定された通信経路で接続された前記所定数の演算処理部にジョブを投入し、
    前記情報処理システムが有する制御装置が、前記複数の演算処理部を接続する伝送路のうち、前記通信経路が経由しない伝送路に接続される演算処理部の送受信回路を制御する
    ことを特徴とする情報処理システムの制御方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015088134A (ja) * 2013-11-01 2015-05-07 富士通株式会社 並列計算機システム、制御装置、並列計算機システムの制御方法及び制御装置の制御プログラム
JP2020520530A (ja) * 2017-05-17 2020-07-09 デリック ジョン ハムリン デジタル処理コネクティビティ
JP2022526929A (ja) * 2019-03-27 2022-05-27 グラフコアー リミテッド 複数の組み込みリングを有するネットワークコンピュータ

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6683046B2 (ja) * 2016-07-13 2020-04-15 富士通株式会社 並列処理装置、ジョブ管理方法、およびジョブ管理プログラム
US11704270B2 (en) 2019-03-27 2023-07-18 Graphcore Limited Networked computer with multiple embedded rings
US11983576B2 (en) * 2021-08-04 2024-05-14 International Business Machines Corporation Accessing topological mapping of cores

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007226494A (ja) * 2006-02-23 2007-09-06 Ricoh Co Ltd データ転送システム
WO2010064661A1 (ja) * 2008-12-04 2010-06-10 日本電気株式会社 並列計算システム、その方法及びそのプログラム
JP2012198820A (ja) * 2011-03-22 2012-10-18 Fujitsu Ltd 並列計算機システム、制御装置、並列計算機システムの制御方法および並列計算機システムの制御プログラム

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3661932B2 (ja) * 2001-02-07 2005-06-22 株式会社日立製作所 並列計算機システムおよびクロスバスイッチ
JP2003216565A (ja) * 2002-01-18 2003-07-31 Hitachi Ltd コンピュータシステムおよびコンフィグレーションアクセスルーティング方法
JP3848587B2 (ja) * 2002-03-15 2006-11-22 株式会社日立製作所 情報処理装置および通信路選択方法
JP4448719B2 (ja) * 2004-03-19 2010-04-14 株式会社日立製作所 ストレージシステム
US20060041715A1 (en) * 2004-05-28 2006-02-23 Chrysos George Z Multiprocessor chip having bidirectional ring interconnect
JP4708869B2 (ja) * 2005-06-08 2011-06-22 キヤノン株式会社 情報処理装置およびその制御方法
JP4581955B2 (ja) * 2005-10-04 2010-11-17 ソニー株式会社 コンテンツ伝送装置及びコンテンツ伝送方法、並びにコンピュータ・プログラム
EP2267983B1 (en) * 2009-06-22 2018-08-08 Citrix Systems, Inc. System and method for providing link management in a multi-core system
JP5769533B2 (ja) * 2011-07-27 2015-08-26 三菱重工業株式会社 フェーズドアレイアンテナ及びその位相制御方法
WO2013035451A1 (ja) * 2011-09-05 2013-03-14 日本電気通信システム株式会社 通信装置、通信状態検出方法、および通信状態検出プログラム
US20130091212A1 (en) * 2011-10-08 2013-04-11 Broadcom Corporation Social network device communication resource allocation
EP2735972B1 (en) * 2011-11-10 2017-11-22 Kabushiki Kaisha Square Enix (also trading as Square Enix Co., Ltd.) Data transmission and reception system
US8996652B2 (en) * 2012-06-15 2015-03-31 Citrix Systems, Inc. Systems and methods for cluster LAG
US9900379B2 (en) * 2013-04-06 2018-02-20 Citrix Systems, Inc. Systems and methods for startup round robin enhancement

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007226494A (ja) * 2006-02-23 2007-09-06 Ricoh Co Ltd データ転送システム
WO2010064661A1 (ja) * 2008-12-04 2010-06-10 日本電気株式会社 並列計算システム、その方法及びそのプログラム
JP2012198820A (ja) * 2011-03-22 2012-10-18 Fujitsu Ltd 並列計算機システム、制御装置、並列計算機システムの制御方法および並列計算機システムの制御プログラム

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015088134A (ja) * 2013-11-01 2015-05-07 富士通株式会社 並列計算機システム、制御装置、並列計算機システムの制御方法及び制御装置の制御プログラム
JP2020520530A (ja) * 2017-05-17 2020-07-09 デリック ジョン ハムリン デジタル処理コネクティビティ
JP2022526929A (ja) * 2019-03-27 2022-05-27 グラフコアー リミテッド 複数の組み込みリングを有するネットワークコンピュータ
JP2022527066A (ja) * 2019-03-27 2022-05-30 グラフコアー リミテッド 環状コンピュータネットワークにおけるリングの組み込み
JP7342143B2 (ja) 2019-03-27 2023-09-11 グラフコアー リミテッド 複数の組み込みリングを有するネットワークコンピュータ
JP7344981B2 (ja) 2019-03-27 2023-09-14 グラフコアー リミテッド 環状コンピュータネットワークにおけるリングの組み込み

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