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JP2014143326A - 半導体装置、半導体装置の製造方法、リード、及びリードの製造方法 - Google Patents

半導体装置、半導体装置の製造方法、リード、及びリードの製造方法 Download PDF

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JP2014143326A
JP2014143326A JP2013011458A JP2013011458A JP2014143326A JP 2014143326 A JP2014143326 A JP 2014143326A JP 2013011458 A JP2013011458 A JP 2013011458A JP 2013011458 A JP2013011458 A JP 2013011458A JP 2014143326 A JP2014143326 A JP 2014143326A
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JP
Japan
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semiconductor device
field effect
effect transistor
lead
transistor chip
Prior art date
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JP2013011458A
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English (en)
Inventor
Koichi Nakamura
公一 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Transphorm Japan Inc
Original Assignee
Transphorm Japan Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Transphorm Japan Inc filed Critical Transphorm Japan Inc
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Priority to US14/096,344 priority patent/US20140203291A1/en
Priority to CN201410034046.5A priority patent/CN103972197A/zh
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Abstract

【課題】半導体装置の信頼性を向上させること。
【解決手段】FETチップ10と、FETチップ10の上面11に設けられた複数のパッド12〜16と、複数のパッド12〜16の少なくとも1つのパッド上に複数設けられたバンプ40と、バンプ40によってFETチップ10が接続され、FETチップ10の上面11に沿って延在する第1部分44と、第1部分44のFETチップ10の上面11に沿った面41に接し、FETチップ10の側面13に沿って延在する第2部分46と、を有し、プレス加工又は切削加工により形成されたリード42a〜42cと、FETチップ10とリード42a〜42cとを封止すると共に、FETチップ10の下面15側からリード42a〜42cの第2部分46が露出する封止部48と、を備える半導体装置。
【選択図】図3

Description

本発明は、半導体装置、半導体装置の製造方法、リード、及びリードの製造方法に関する。
近年、半導体チップをバンプによってリードにフリップチップ接続することが行われている。例えば、折り曲げられたリードに、半導体チップをフリップチップ接続させる構成が知られている(例えば、特許文献1参照)。また、その他にも、様々な形状をしたリードに、半導体チップをフリップチップ接続させることが知られている(例えば、特許文献2から5参照)。
特開平11−340373号公報 特開平7−130918号公報 特開2003−258187号公報 特開2005−252018号公報 特開2005−311099号公報
FETチップ(電界効果トランジスタチップ)は、上面にソース、ドレイン、及びゲートそれぞれに電気的に接続されるパッドがある。このため、FETチップをリードにフリップチップ接続させる場合、端子間距離が短くなり、半導体装置に故障が生じてしまう場合がある。端子間距離を広げるために、例えば曲げ加工を施したリードを用いることが考えられる。しかしながら、この場合、高電流に耐えられなくなる場合があり、半導体装置の信頼性が低下してしまう。
また、FETチップをリードにフリップチップ接続させる場合、接続部分にボイドが発生する等の接合不良が生じる場合があり、半導体装置の信頼性が低下してしまう。
本半導体装置、半導体装置の製造方法、リード、及びリードの製造方法は、半導体装置の信頼性を向上させることを目的とする。
本明細書に記載の半導体装置は、電界効果トランジスタチップと、前記電界効果トランジスタチップの上面に設けられた複数のパッドと、前記複数のパッドの少なくとも1つのパッド上に複数設けられたバンプと、前記バンプによって前記電界効果トランジスタが接続され、前記電界効果トランジスタチップの前記上面に沿って延在する第1部分と、前記第1部分の前記電界効果トランジスタチップの前記上面に沿った面に接し、前記電界効果トランジスタチップの側面に沿って延在する第2部分と、を有し、プレス加工又は切削加工により形成されたリードと、前記電界効果トランジスタチップと前記リードとを封止すると共に、前記電界効果トランジスタチップの下面側から前記リードの前記第2部分が露出する封止部と、を備えている。
本明細書に記載の半導体装置の製造方法は、ストライプ状の凹部と凸部が形成された金属板を準備する工程と、前記凹部から前記凸部に延在するリードを画定する抜きパターンを、プレス加工又は切削加工によって前記金属板に形成する工程と、前記抜きパターンで画定された前記リードの前記凹部に、電界効果トランジスタチップ上面の複数のパッドに設けられると共に、前記複数のパッドの少なくとも1つのパッド上に複数設けられたバンプを接続する工程と、前記金属板を切断して前記電界効果トランジスタチップを個片化する工程と、個片化した後、前記リードの前記電界効果トランジスタチップの下面に沿った面を露出させるように、前記電界効果トランジスタチップと前記リードとを封止する工程と、を備えている。
本明細書に記載のリードの製造方法は、ストライプ状の凹部と凸部が形成された金属板を準備する工程と、前記凹部から前記凸部に延在するリードを画定する抜きパターンを、プレス加工又は切削加工によって前記金属板に形成する工程と、前記抜きパターンを形成した後、前記金属板を切断する工程と、を備えている。
本明細書に記載のリードは、電界効果トランジスタ上面のパッド上に設けられたバンプが接続される部分であって、前記電界効果トランジスタチップの前記上面に沿って延在する第1部分と、前記第1部分の前記電界効果トランジスタチップの前記上面に沿った面に接し、前記電界効果トランジスタチップの側面に沿って延在する第2部分と、前記第1部分の前記電界効果トランジスタチップの前記上面に沿った面とは反対の面に接し、前記反対の面から離れる方向に向かって延在する第3部分と、を備えている。
本明細書に記載の半導体装置、半導体装置の製造方法、リード、及びリードの製造方法によれば、半導体装置の信頼性を向上させることができる。
図1(a)から図1(d)は、比較例1から比較例4に係る半導体装置の断面図である。 図2は、比較例5に係る半導体装置の上面透視図である。 図3(a)は、実施例1に係る半導体装置の上面透視図、図3(b)は、図3(a)のA−A間の断面図である。 図4(a)は、FETチップの上面図、図4(b)は、図4(a)の点線で囲まれた領域の一部を拡大した上面図である。 図5(a)及び図5(b)は、リードフレームの製造方法を示す断面図、図5(c)及び図5(d)は、リードフレームの製造方法を示す上面図(その1)である。 図6は、リードフレームの製造方法を示す上面図(その2)である。 図7(a)から図7(d)は、半導体装置の製造方法を示す断面図である。 図8は、比較例6に係る半導体装置の断面図である。 図9(a)は、実施例1の変形例1に係る半導体装置の上面透視図、図9(b)は、図9(a)のA−A間の断面図である。 図10(a)は、実施例2に係る半導体装置の上面図、図10(b)は、実施例2に係る半導体装置の下面図、図10(c)は、図10(b)のA−A間の断面図である。 図11は、リードフレームの製造方法を示す断面図である。 図12(a)から図12(d)は、半導体装置の製造方法を示す断面図である。 図13は、実施例2に係る半導体装置を積層させた場合の断面図である。 図14(a)は、実施例2の変形例1に係る半導体装置の上面図、図14(b)は、実施例2の変形例1に係る半導体装置の下面図、図14(c)は、図14(b)のA−A間の断面図である。 図15は、実施例2の変形例1に係る半導体装置を積層させた場合の断面図である。 図16(a)は、実施例2の変形例2に係る半導体装置の上面図、図16(b)は、図16(a)のA−A間の断面図である。
まず、比較例について説明する。図1(a)は、比較例1に係る半導体装置の断面図である。図1(b)は、比較例2に係る半導体装置の断面図である。図1(a)及び図1(b)のように、金属製の放熱板101上に搭載されたFETチップ(電界効果トランジスタチップ)102が、ワイヤ104によって、リード106に電気的に接続されている。FETチップ102及びワイヤ104は、封止部108によって封止されている。
比較例1及び比較例2のように、FETチップ102をリード106にワイヤボンディング接続させる場合、ワイヤ104のインダクタンスが大きいことから、FETチップ102の高速動作に悪影響を及ぼす。例えば、FETチップ102が、HEMT(高電子移動度トランジスタ)チップのような高速動作デバイスの場合には、この悪影響が大きい。そこで、ワイヤを用いずに、FETチップ102をリード106にフリップチップ接続させることが考えられる。
図1(c)は、比較例3に係る半導体装置の断面図である。図1(c)のように、FETチップ102が、バンプ110によって、リード106にフリップチップ接続されている。比較例3では、FETチップ102を、ワイヤを用いず、バンプ110によってリード106に接続させているため、インダクタンスの増大は抑えられる。しかしながら、FETチップ102は、ソース電極、ドレイン電極、及びゲート電極それぞれに電気的に接続されるソースパッド、ドレインパッド、及びゲートパッドが同一面(例えば上面)にある。このため、ソースパッド及びドレインパッドに接続されるリード106の端子間距離Xが狭くなってしまう。例えば、端子間距離Xは、1〜2mm程度となってしまう。このため、FETチップ102に故障が発生する場合がある。例えば、FETチップ102が、GaN系半導体を用いたHEMTチップのような高電圧動作デバイスの場合には、故障が発生し易い。なお、GaN系半導体とは、GaNを含む半導体をいう。
図1(d)は、比較例4に係る半導体装置の断面図である。図1(d)のように、リード106に曲げ加工が施されており、これにより、リード106の端子間距離Xを広くすることができる。しかしながら、このようなリード106では、断面積が小さくなり、電流密度が高くなってしまう。その結果、高電流に耐えられなくなり、半導体装置の信頼性が低下してしまう。
また、FETチップ102は、ソースパッド、ドレインパッド、及びゲートパッドの面積が大きいため、フリップチップ接続の際に接合不良が生じる場合がある。図2は、比較例5に係る半導体装置の上面透視図である。図2のように、FETチップ102のソースパッド全体を、半田112によってソース用のリード106aに接続させる場合、ソースパッドの面積が大きいため、接続部分にボイド114が発生する場合がある。同様に、FETチップ102のドレインパッド全体を、半田112によってドレイン用のリード106bに接続させる場合、ドレインパッドの面積が大きいため、接続部分にボイド114が発生する場合がある。なお、FETチップ102のゲートパッドの面積が小さい場合には、ゲート用のリード106cとの接続部分にボイドが発生することが抑えられる。このように、FETチップ102のパッドとリードとの接続部分にボイドが発生する等の接合不良が生じてしまうと、半導体装置の信頼性が低下してしまう。
そこで、以下において、半導体装置の信頼性を向上させることができる実施例について説明する。
図3(a)は、実施例1に係る半導体装置の上面透視図、図3(b)は、図3(a)のA−A間の断面図である。図3(a)及び図3(b)のように、実施例1の半導体装置200は、FETチップ10が、バンプ40によって、リード42a〜42cにフリップチップ接続されている。FETチップ10は、例えばGaN系半導体を用いたHEMTチップである。バンプ40は、例えば半田バンプである。リード42a〜42cは、例えば銅等の金属で形成されている。
ここで、FETチップ10について説明する。図4(a)は、FETチップ10の上面図、図4(b)は、図4(a)の点線で囲まれた領域18の一部を拡大した上面図である。図4(a)及び図4(b)のように、FETチップ10は、上面11にソースパッド12、ドレインパッド14、及びゲートパッド16を有する。ソースパッド12とドレインパッド14との間の点線で囲まれた領域18は、FETチップ10のトランジスタ部分である。FETチップ10のトランジスタ部分は、ソース電極20とドレイン電極22との間にゲート電極24が設けられた櫛歯構造の集合体となっている。複数のソース電極20が接続されるソース配線26はソースパッド12に電気的に接続されている。同様に、複数のドレイン電極22が接続されるドレイン配線28はドレインパッド14に電気的に接続され、複数のゲート電極24が接続されるゲート配線30はゲートパッド16に電気的に接続されている。このように、FETチップ10は、1つのトランジスタ部分を有し、FETチップ10の上面11のパッドは、このトランジスタ部分に電気的に接続されている。ゲート配線30とドレイン電極22とが交差する部分は、ゲート配線30とドレイン電極22との間に絶縁体(不図示)が設けられた立体配線構造となっており、ゲート配線30とドレイン電極22とは電気的に分離している。
図3(a)及び図3(b)のように、FETチップ10の上面11のソースパッド12は、複数のバンプ40によって、リード42aに接続されている。FETチップ10の上面11のドレインパッド14及びゲートパッド16はそれぞれ、複数のバンプ40によって、リード42b及び42cに接続されている。このように、バンプ40は、FETチップ10の上面11のソースパッド12、ドレインパッド14、及びゲートパッド16それぞれに対して複数設けられている。複数のバンプ40は、例えば縦横に整列して設けられ、等間隔に配置されている。
リード42a〜42cは、FETチップ10の上面11に沿って延在する第1部分44と、第1部分44のFETチップ10の上面11に沿った面41に接し、FETチップ10の側面13に沿って延在する第2部分46と、を有する。つまり、リード42a〜42cは、断面がL字型形状となっている。バンプ40は、第1部分44に接続されている。第1部分44の側面44aと第2部分46の側面46aとは、例えば同一面を形成している。第1部分44と第2部分46とは、例えば直方体である。このため、リード42a〜42cの各角は直角になっている。第1部分44の厚さTは、例えば0.25mmであり、第2部分46の幅W1は、例えば0.5mmである。このように、第1部分44の厚さTと第2部分46の幅W1とは異なる大きさになっており、第2部分46の幅W1は、第1部分44の厚さTに比べて大きくなっている。FETチップ10は、リード42aとリード42b、42cとの間に、リード42a〜42cに囲まれるように配置されている。
FETチップ10及びリード42a〜42cは、封止部48によって封止されている。封止部48は、例えばエポキシ等の樹脂からなる。FETチップ10の下面15は、放熱性を向上させるために、封止部48から露出している。リード42a〜42cの第2部分46は、FETチップ10と外部とを電気的に接続させる端子として機能するように、FETチップ10の下面15側で封止部48から露出している。FETチップ10の下面15とリード42a〜42cの第2部分46の封止部48から露出する面43とは、同一面を形成している。FETチップ10のソースパッド12に電気的に接続されるリード42aの第2部分46と、ドレインパッド14に電気的に接続されるリード42bの第2部分46とは、FETチップ10を挟む位置で封止部48から露出している。リード42aと42bとの端子間距離X1は、例えば6mmである。
次に、図5(a)から図7(d)を用いて、実施例1に係る半導体装置の製造方法について説明する。まず、図5(a)から図6を用いて、リードフレームの製造方法を説明する。図5(a)及び図5(b)は、リードフレームの製造方法を示す断面図、図5(c)から図6は、リードフレームの製造方法を示す上面図である。なお、図5(a)は、図5(c)のA−A間の断面図、図5(b)は、図5(d)のA−A間の断面図である。
図5(a)及び図5(c)のように、凹部52と凸部54とがストライプ状に複数繰り返された、例えば銅板である金属板50を準備する。凹部52と凸部54とを有する金属板50は、例えば平坦な金属板にプレス加工又は切削加工を施すことで得られる。凹部52での金属板50の厚さは、例えば0.25mmである。凸部54での金属板50の厚さは、例えば0.5mmである。その後、金属板50に対して、めっき処理を施す。めっき処理は、金属板50全面に対して行ってもよいし、例えばストライプ状の凸部54等、めっき処理が必要な部分に対してのみ行ってもよい。
図5(b)及び図5(d)のように、例えば金型を用いたプレス加工を金属板50に施すことによって、リード42a〜42cを画定し、金属板50が除去された抜きパターン56を複数形成する。具体的には、矩形からリード42a〜42cそれぞれの第1部分44(図3(a)及び図3(b)参照)の形を取り除いたパターンを有する金型を用いて、金属板50にプレス加工を施して複数の抜きパターン56を形成する。例えば、複数の抜きパターン56を、金属板50に縦横に整列して形成する。この際、矩形から取り除かれた部分(即ち、リード42a〜42cに相当する部分)が、凹部52と凸部54とに跨るように金型をプレスする。これにより、抜きパターン56によって、凹部52から凸部54に延在するリード42a〜42cが画定される。抜きパターン56によって画定されたリード42a〜42cは、凹部52と凸部54との段差によって、平坦状の第1部分44と、第1部分44に接し、第1部分44に交差する方向に延在する第2部分46と、を有する。なお、抜きパターン56は、切削加工によって形成してもよい。
図6のように、金属板50を所定の位置で切断する。これにより、複数のリード42a〜42cが設けられた複数の領域に分割されて、リードフレーム58が形成される。したがって、リードフレーム58には、FETチップ10を搭載する領域が複数設けられている。
次に、図7(a)から図7(d)を用いて、図5(a)から図6によって製造されたリードフレーム58を用いた半導体装置の製造方法について説明する。図7(a)から図7(d)は、半導体装置の製造方法を示す断面図である。なお、図7(a)から図7(d)では1つの半導体装置について図示をしている。図7(a)のように、FETチップ10の上面11のソースパッド12、ドレインパッド14、及びゲートパッド16(不図示)それぞれに、複数のバンプ40を形成する。バンプ40は、例えば半田バンプである。
図7(b)のように、複数の抜きパターン56それぞれで画定されたリード42a〜42c(リード42cは不図示)に、FETチップ10の上面11のパッドに設けられたバンプ40を接続する。この際、リード42a〜42cの第1部分44(即ち、凹部52)にバンプ40を接続する。これにより、FETチップ10は、リード42aとリード42b、42cとの間に、リード42a〜42cに囲まれるように配置される。また、FETチップ10の下面15と凸部54とが同一面を形成するように、凹部52と凸部54との高さを予め調整しておくことが望ましい。
図7(c)のように、金属板50を切断して、FETチップ10を個片化する。この際、抜きパターン56が縦横に整列して形成されているため、金属板50を切断することで、複数のFETチップ10を一括して個片化することができる。個片化した後、FETチップ10の下面15及びリード42a〜42cのFETチップ10の下面15側の面43にリリースフィルム60を設けて、FETチップ10及びリード42a〜42cをモールドする。これにより、FETチップ10及びリード42a〜42cを封止する封止部48が形成される。封止部48は、例えばエポキシ等の樹脂からなる。
図7(d)のように、リリースフィルム60を取り除く。リリースフィルム60で覆われていたFETチップ10の下面15及びリード42a〜42cのFETチップ10の下面15側の面43は、封止部48が形成されずに、封止部48から露出する。その後、パッケージに個片化して、実施例1に係る半導体装置200が完成する。
実施例1によれば、図3(b)のように、リード42a〜42cは、FETチップ10の上面11に沿って延在する第1部分44と、第1部分44のFETチップ10の上面11に沿った面41に接し、FETチップ10の側面13に沿って延在する第2部分46と、を有する。そして、リード42a〜42cは、封止部48によって封止されると共に、リード42a〜42cの第2部分46は、外部端子として機能するように、FETチップ10の下面15側で封止部48から露出している。これにより、例えば、ソースパッド12に電気的に接続されるリード42aの第2部分46と、ドレインパッド14に電気的に接続されるリード42bの第2部分46とを、FETチップ10を挟む位置で封止部48から露出させることができる。よって、リード42aと42bとの端子間距離X1を広くすることができ、半導体装置の信頼性を向上させることができる。
図3(a)及び図3(b)のように、FETチップ10のソースパッド12、ドレインパッド14、及びゲートパッド16それぞれに複数のバンプ40が設けられている。そして、FETチップ10は、複数のバンプ40によって、リード42a〜42cに接続されている。これにより、1つのバンプ40の面積が小さいために、図2で説明したようなボイドの発生を抑制することができる。また、複数のバンプ40が設けられていることで、1つのバンプ40にかかる応力を緩和することができる。よって、FETチップ10とリード42a〜42cとの接合不良を抑制でき、半導体装置の信頼性を向上させることができる。
また、実施例1の製造方法によれば、図5(a)及び図5(c)のように、ストライプ状の凹部52と凸部54が形成された金属板50を準備する。図5(b)及び図5(d)のように、凹部52から凸部54に延在するリード42a〜42cを画定する抜きパターン56を、プレス加工又は切削加工によって金属板50に形成する。図7(b)のように、抜きパターン56で画定されたリード42a〜42cの凹部52に、FETチップ10の上面11のソースパッド12、ドレインパッド14、及びゲートパッド16上に複数設けられたバンプ40を接続する。図7(c)及び図7(d)のように、金属板50を切断してFETチップ10を個片化し、その後、リード42a〜42cのFETチップ10の下面15に沿った面43を露出させるように、FETチップ10とリード42a〜42cとを封止する。
これにより、FETチップ10の上面11に沿う第1部分44と側面13に沿う第2部分46とを有するリード42a〜42cに、FETチップ10が複数のバンプ40によって接続された半導体装置を容易に形成することができる。また、この製造方法によれば、リード42a〜42cは、プレス加工又は切削加工によって形成される。即ち、ストライプ状の凹部52と凸部54を有する金属板50に、凹部52から凸部54に延在するリード42a〜42cを画定する抜きパターン56をプレス加工又は切削加工によって形成した後、金属板50を切断する。これにより、リード42a〜42cが形成される。
図8は、比較例6に係る半導体装置の断面図である。図8のように、FETチップ102の上面103と側面105に沿うリード106を曲げ加工で形成すると、リード106の断面積を大きくするために、厚いリードを用いる場合、角部120での曲率半径が大きくなり、半導体装置が大型化してしまう。一方、角部120での曲率半径を小さくするために、薄いリードを用いると、断面積が小さくなり、電流密度が高くなってしまう。なお、リード106を曲げ加工で形成する場合、FETチップ102の上面103に沿う第1部分116の厚さと側面105に沿う第2部分118の幅とは、同じ大きさになる。
これに対し、実施例1によれば、リード42a〜42cは、プレス加工又は切削加工によって形成される。このため、角部での曲率半径が小さく且つ断面積が大きいリード42a〜42cを得ることができる。よって、半導体装置の大型化を抑制しつつ、電流密度を緩和することができ、半導体装置の信頼性を向上させることができる。また、リード42a〜42cをプレス加工又は切削加工で形成することで、第1部分44の厚さTと第2部分46の幅W1とを自由に設定することができ、第1部分44の厚さTと第2部分46の幅W1を異なる大きさにすることができる。これにより、リード42a〜42cの設計自由度を向上させることができる。
また、実施例1の製造方法によれば、ソースパッド12、ドレインパッド14、及びゲートパッド16それぞれに接続する、互いに電気的に分離されたリード42a〜42cを容易に形成することができる。
抜きパターン56は、金属板50に縦横に整列して複数形成されることが好ましい。FETチップ10は、複数の抜きパターン56それぞれで画定されたリード42a〜42cの凹部52に、バンプ40によって接続されることが好ましい。そして、抜きパターン56の外周部分で金属板50を切断することで、複数のFETチップ10を一括して個片化することが好ましい。これにより、半導体装置の製造を簡略化でき、製造コストを削減できる。
実施例1では、第1部分44の厚さTと第2部分46の幅W1とが異なる大きさである場合を例に示したが、第1部分44の厚さTと第2部分46の幅W1とが同じ大きさの場合でもよい。また、バンプ40にかかる応力の緩和の観点から、複数のバンプ40は、縦横に整列して設けられていることが好ましく、等間隔に配置されていることが好ましい。
図9(a)は、実施例1の変形例1に係る半導体装置の上面透視図、図9(b)は、図9(a)のA−A間の断面図である。図9(a)及び図9(b)の実施例1の変形例1の半導体装置250のように、ソースパッド12及びドレインパッド14上の複数のバンプ40として、分割された複数の半田層を用いてもよい。このようなバンプ40は、ソースパッド12及びドレインパッド14の全面に半田を形成した後、例えばエッチングによって半田を分割することで形成できる。なお、ゲートパッド16は面積が小さいことから、ゲートパッド16上には1つのバンプ40が設けられているが、複数のバンプ40が設けられていてもよい。その他の構成については、実施例1の半導体装置200と同じであるため説明を省略する。
実施例1の変形例1の場合でも、FETチップ10とパッドとの接続部分でのボイドの発生の抑制でき、1つのバンプ40にかかる応力を緩和させることができる。このため、半導体装置の信頼性を向上させることができる。
図10(a)は、実施例2に係る半導体装置の上面図、図10(b)は、実施例2に係る半導体装置の下面図、図10(c)は、図10(b)のA−A間の断面図である。図10(a)から図10(c)のように、実施例2の半導体装置300は、リード72a〜72cの形状が、実施例1の半導体装置200のリード42a〜42cの形状と異なる。即ち、リード72a〜72cは、FETチップ10の上面11に沿って延在する第1部分74と、第1部分74のFETチップ10の上面11に沿った面71に接し、FETチップ10の側面13に沿って延在する第2部分76とに加えて、第3部分78を有する。第3部分78は、第1部分74のFETチップ10の上面11に沿った面71と反対の面73に接し、反対の面73から離れる方向(上側)に向かって延在している。第2部分76と第3部分78とは、第1部分74を挟んで相対する位置に設けられている。第3部分78の幅W2と第1部分74の厚さTとは異なる大きさになっており、第3部分78の幅W2は、第1部分74の厚さTに比べて大きくなっている。第2部分76の幅W1に関しては、実施例1と同様に、第1部分74の厚さTと異なる大きさになっており、第1部分74の厚さTに比べて大きくなっている。第2部分76及び第3部分78は、封止部48から露出している。即ち、リード72a〜72cは、封止部48を貫通している。その他の構成については、実施例1の半導体装置200と同じであるため説明を省略する。
次に、図11から図12(d)を用いて、実施例2に係る半導体装置の製造方法について説明する。まず、図11を用いて、リードフレームの製造方法を説明する。図11は、リードフレームの製造方法を示す断面図である。図11のように、一方の面に凹部52と凸部54がストライプ状に複数繰り返され、凹部52と凸部54が形成された面とは反対の他方の面であって、凸部54の側端部に相対する部分に突起部66が形成された金属板70を準備する。一方の面に凹部52と凸部54を有し、他方の面に突起部66を有する金属板70は、例えば平坦な金属板にプレス加工又は切削加工を施すことで得られる。その後、実施例1の図5(a)から図6で説明した製造工程と同様の工程を実施する。これにより、複数のリード72a〜72cが設けられた複数の領域に分割されたリードフレームが形成される。
次に、図12(a)から図12(d)を用いて、リードフレームを用いた半導体装置の製造方法について説明する。図12(a)から図12(d)は、半導体装置の製造方法を示す断面図である。なお、図12(a)から図12(d)では1つの半導体装置について図示をしている。図12(a)のように、FETチップ10の上面11のソースパッド12、ドレインパッド14、及びゲートパッド16(不図示)それぞれに、複数のバンプ40を形成する。
図12(b)のように、複数の抜きパターンそれぞれで画定されたリード72a〜72c(リード72cは不図示)に、FETチップ10の上面11のパッドに設けられたバンプ40を接続する。この際、リード72a〜72cの第1部分74(即ち、凹部52)にバンプ40を接続する。これにより、FETチップ10は、リード72aとリード72b、72cとの間に、リード72a〜72cに囲まれるように配置される。
図12(c)のように、金属板70を切断して、複数のFETチップ10を一括して個片化する。個片化した後、FETチップ10の下面15及びリード72a〜72cのFETチップ10の下面15側の面75とそれに反対側の面77にリリーフフィルム60を設ける。その後、FETチップ10及びリード72a〜72cをモールドする。これにより、FETチップ10及びリード72a〜72cを封止する封止部48が形成される。
図12(d)のように、リリースフィルム60を取り除く。リリースフィルム60で覆われていたFETチップ10の下面15及びリード72a〜72cのFETチップ10の下面15側の面75とそれに反対側の面77は、封止部48が形成されずに、封止部48から露出する。その後、パッケージに個片化して、実施例2に係る半導体装置300が完成する。
実施例2の半導体装置300では、リード72a〜72cが、封止部48を貫通し、封止部48のFETチップ10の下面15側の面とそれに反対側の面から露出している。したがって、複数の半導体装置300を、互いに電気的に接続させつつ、積み重ねることができる。図13は、実施例2に係る半導体装置を積層させた場合の断面図である。図13のように、下側の半導体装置300aのリード72a〜72cの第3部分78が、上側の半導体装置300bのリード72a〜72cの第2部分76に、半田64によって接続されている。これにより、半導体装置300aと半導体装置300bとは、電気的に接続して積層されている。なお、図13では、2つの半導体装置が積層されている場合を例に示したが、3つ以上の複数の半導体装置が積層されている場合でもよい。
実施例2によれば、図10(c)のように、リード72a〜72cは、第1部分74と第2部分76と第3部分78とを有する。第1部分74は、FETチップ10の上面11のパッド上に設けられたバンプ40が接続される部分であって、FETチップ10の上面11に沿って延在する。第2部分76は、第1部分74のFETチップ10の上面11に沿った面71に接し、FETチップ10の側面13に沿って延在する。第3部分78は、第1部分74のFETチップ10の上面11に沿った面71と反対の面73に接し、反対の面73から離れる方向に向かって延在する。これにより、リード72a〜72cを、封止部48を貫通させて、封止部48のFETチップ10の下面15側の面とそれに反対側の面から露出させることができる。このため、図13のように、半導体装置300aのリード72a〜72cの第3部分78が、半導体装置300bのリード72a〜72cの第2部分76に接続して積層された半導体装置を得ることができる。このことから、実施例2のように、リード72a〜72cが、封止部48を貫通して露出することで、半導体装置のオン抵抗を低減させることができる。その結果、半導体装置の発熱を抑えることができ、半導体装置の信頼性をより向上させることができる。
図10(c)のように、第3部分78は、第1部分74を挟んで第2部分76に相対する位置に設けられ、第2部分76の延長戦上を延在している場合が好ましい。これにより、リード72aの第3部分78とリード72bの第3部分78との間の端子間距離X2を広くすることができ、半導体装置の信頼性を向上させることができる。
図14(a)は、実施例2の変形例1に係る半導体装置の上面図、図14(b)は、実施例2の変形例1に係る半導体装置の下面図、図14(c)は、図14(b)のA−A間の断面図である。図14(a)から図14(c)のように、実施例2の変形例1の半導体装置400は、リード72a〜72cそれぞれの第3部分78に、封止部48から突出した突起電極68が設けられている。図14(a)の左側の突起電極68は、リード72aの第3部分78に設けられ、右下の突起電極68は、リード72bの第3部分78に設けられ、右上の突起電極68は、リード72cの第3部分78に設けられている。その他の構成については、実施例2の半導体装置300と同じであるため説明を省略する。
図15は、実施例2の変形例1に係る半導体装置を積層させた場合の断面図である。図15のように、下側の半導体装置400aのリード72a〜72cの第3部分78に設けられた突起電極68が、上側の半導体装置400bのリード72a〜72cの第2部分76に、半田64によって接続されている。突起電極68によって、半導体装置400aと半導体装置400bとの間隔が、図13の半導体装置300aと半導体装置300bとの間隔に比べて、広がっている。なお、図15では、2つの半導体装置が積層されている場合を例に示したが、3つ以上の複数の半導体装置が積層されている場合でもよい。
実施例2の変形例1によれば、図14(c)のように、リード72a〜72cの第3部分78に、突起電極68が設けられている。これにより、半導体装置を積層させた場合に、図15のように、半導体装置400aと半導体装置400bとの間隔を、図13の半導体装置300aと半導体装置300bとの間隔に比べて、広くすることができる。よって、半導体装置400aと半導体装置400bとを接続させる際に用いる半田64の量が多くなることでセルフアライメント効果が得やすく、半導体装置400aと半導体装置400bとの位置決めが容易にできる。
積層された半導体装置の小型化の観点から、積層した半導体装置同士の位置決めが容易となるには、突起電極68の高さは、150μm以上の場合が好ましく、175μm以上の場合がより好ましく、200μm以上の場合がさらに好ましい。セルフアライメント効果が得られるには、突起電極68の高さは、300μm以下の場合が好ましく、250μm以下の場合がより好ましく、200μm以下の場合がさらに好ましい。
突起電極68は、リード72a〜72cの製造の際にリード72a〜72cと一体成型で形成してもよいし、リード72a〜72cの第3部分78に半田を形成することによって形成してもよい。突起電極68を半田で形成する場合、リード72a〜72cの第3部分78が封止部48から1つの矩形状で露出していることから、例えば半田印刷を用いることで、突起電極68を容易に形成することができる。
図16(a)は、実施例2の変形例2に係る半導体装置の上面図、図16(b)は、図16(a)のA−A間の断面図である。図16(a)及び図16(b)のように、実施例2の変形例2の半導体装置500は、リード82a〜82cの封止部48から露出した部分が円形状であり、各円形状部分に突起電極68が設けられている。図16(a)の左側の4つの突起電極68は、リード82aに設けられ、右下の3つの突起電極68は、リード82bに設けられ、右上の1つの突起電極68は、リード82cに設けられている。その他の構成については、実施例2の変形例1の半導体装置400と同じであるため説明を省略する。
実施例2の変形例2によれば、リード82a〜82cは、封止部48から円形状で露出し、各円形状部分に突起電極68が設けられている。突起電極68を半田で形成する場合、リード82a〜82cが封止部48から円形状で露出していることで、例えば半田ボールを搭載することによって、所望の位置に突起電極68を容易に形成することができる。
実施例1及び実施例2では、ソースパッド12、ドレインパッド14、及びゲートパッド16それぞれに複数のバンプ40が設けられる場合を例に示したが、この場合に限られない。パッドの大きさを考慮しながら、複数のパッドのうちの少なくとも1つのパッド上に複数のバンプが設けられている場合でもよい。例えば、ソースパッド、ドレインパッド、及びゲートパッドを有する場合には、ソースパッド及びドレインパッドの少なくとも一方に複数のバンプが設けられていることが好ましい。
また、FETチップ10として、GaN系半導体を用いたHEMTチップの場合を例に説明したが、これに限られる訳ではない。例えばGaAs系半導体を用いたHEMTチップや、MESFET、MOSFET等のHEMT以外のFETチップの場合でもよい。しかしながら、GaN系半導体を用いたHEMTチップは、高電圧動作デバイスであり、高耐圧が求められることから、FETチップ10がGaN系半導体を用いたHEMTチップである場合に本発明の効果が大きい。なお、GaAs系半導体とは、GaAsを含む半導体をいう。また、バンプ40は、半田バンプの場合に限られず、例えばAuバンプ、Cuバンプ等、その他の材料からなるバンプの場合でもよい。
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
なお、以上の説明に関して更に以下の付記を開示する。
(付記1)電界効果トランジスタチップと、前記電界効果トランジスタチップの上面に設けられた複数のパッドと、前記複数のパッドの少なくとも1つのパッド上に複数設けられたバンプと、前記バンプによって前記電界効果トランジスタチップが接続され、前記電界効果トランジスタチップの前記上面に沿って延在する第1部分と、前記第1部分の前記電界効果トランジスタチップの前記上面に沿った面に接し、前記電界効果トランジスタチップの側面に沿って延在する第2部分と、を有し、プレス加工又は切削加工により形成されたリードと、前記電界効果トランジスタチップと前記リードとを封止すると共に、前記電界効果トランジスタチップの下面側から前記リードの前記第2部分が露出する封止部と、を備えることを特徴とする半導体装置。
(付記2)前記リードは、前記第1部分の厚さと前記第2部分の幅とが異なる大きさであることを特徴とする付記1記載の半導体装置。
(付記3)前記電界効果トランジスタチップの前記複数のパッドのうちのソースパッドに接続される前記リードの前記第2部分と、ドレインパッドに接続される前記リードの前記第2部分とは、前記電界効果トランジスタチップを挟む位置で前記封止部から露出することを特徴とする付記1または2記載の半導体装置。
(付記4)前記電界効果トランジスタチップは、高電子移動度トランジスタチップであることを特徴とする付記1から3のいずれか一項記載の半導体装置。
(付記5)前記電界効果トランジスタチップは、GaN系半導体を用いた高電子移動度トランジスタチップであることを特徴とする付記1から4のいずれか一項記載の半導体装置。
(付記6)前記少なくとも1つのパッドに設けられた複数の前記バンプは、前記パッド上で縦横に整列して設けられ、等間隔に配置されていることを特徴とする付記1から5のいずれか一項記載の半導体装置。
(付記7)前記リードは、前記第1部分の前記電界効果トランジスタチップの前記上面に沿った面と反対の面に接し、前記反対の面から離れる方向に向かって延在する第3部分を有し、前記第3部分は前記封止部から露出していることを特徴とする付記1から6のいずれか一項記載の半導体装置。
(付記8)前記第3部分は、前記第2部分に相対する位置の前記第1部分の前記電界効果トランジスタチップの前記上面に沿った面と反対の面に接し、前記第2部分の延長線上を延在していることを特徴とする付記7記載の半導体装置。
(付記9)前記第3部分の幅と前記第1部分の厚さとは異なる大きさであることを特徴とする請求項7または8記載の半導体装置。
(付記10)前記封止部から露出する前記リードの前記第3部分に突起電極が設けられていることを特徴とする付記7から9のいずれか一項記載の半導体装置。
(付記11)前記突起電極の高さは150μm以上であることを特徴とする付記10記載の半導体装置。
(付記12)前記リードの前記第3部分の前記封止部から露出する部分の形状は、矩形状であることを特徴とする付記7から11のいずれか一項記載の半導体装置。
(付記13)前記リードの前記第3部分の前記封止部から露出する部分の形状は、円形状であることを特徴とする付記7から11のいずれか一項記載の半導体装置。
(付記14)付記7から13のいずれか一項記載の半導体装置である第1半導体装置と第2半導体装置とを具備し、前記第1半導体装置の前記リードの前記第3部分又は前記突起電極が、前記第2半導体装置の前記リードの前記第2部分と接続されて、前記第1半導体装置と前記第2半導体装置とが積層されていることを特徴とする半導体装置。
(付記15)ストライプ状の凹部と凸部が形成された金属板を準備する工程と、前記凹部から前記凸部に延在するリードを画定する抜きパターンを、プレス加工又は切削加工によって前記金属板に形成する工程と、前記抜きパターンで画定された前記リードの前記凹部に、電界効果トランジスタチップ上面の複数のパッドに設けられると共に、前記複数のパッドのうちの少なくとも1つのパッド上に複数設けられたバンプを接続する工程と、前記金属板を切断して前記電界効果トランジスタチップを個片化する工程と、個片化した後、前記リードの前記電界効果トランジスタチップ下面に沿った面を露出させるように、前記電界効果トランジスタチップと前記リードとを封止する工程と、を備えることを特徴とする半導体装置の製造方法。
(付記16)前記金属板に縦横に整列した複数の前記抜きパターンを形成し、前記複数の抜きパターンそれぞれで画定された前記リードの凹部に、前記電界効果トランジスタチップ上面の前記パッド上に設けられた前記バンプを接続させ、前記金属板を切断することで、複数の前記電界効果トランジスタチップを一括して個片化することを特徴とする付記15記載の半導体装置の製造方法。
(付記17)前記凹部と前記凸部とが形成された面とは反対の面であって、前記凸部の側端部に相対する部分に突起部が形成された前記金属板を準備することを特徴とする付記15または16記載の半導体装置の製造方法。
(付記18)ストライプ状の凹部と凸部が形成された金属板を準備する工程と、前記凹部から前記凸部に延在するリードを画定する抜きパターンを、プレス加工又は切削加工によって前記金属板に形成する工程と、前記抜きパターンを形成した後、前記金属板を切断する工程と、を供えることを特徴とするリードの製造方法。
(付記19)電界効果トランジスタチップ上面のパッド上に設けられたバンプが接続される部分であって、前記電界効果トランジスタチップの前記上面に沿って延在する第1部分と、前記第1部分の前記電界効果トランジスタチップの前記上面に沿った面に接し、前記電界効果トランジスタチップの側面に沿って延在する第2部分と、前記第1部分の電界効果トランジスタチップの前記上面に沿った面とは反対の面に接し、前記反対の面から離れる方向に向かって延在する第3部分と、を備えることを特徴とするリード。
10 FETチップ
12 ソースパッド
14 ドレインパッド
16 ゲートパッド
18 領域
20 ソース電極
22 ドレイン電極
24 ゲート電極
26 ソース配線
28 ドレイン配線
30 ゲート配線
40 バンプ
42a〜42c、72a〜72c、82a〜82c リード
44、74 第1部分
46、76 第2部分
48 封止部
50、70 金属板
52 凹部
54 凸部
56 抜きパターン
58 リードフレーム
60 リリースフィルム
64 半田
66 突起部
68 突起電極
78 第3部分
100、200、250、300、400、500 半導体装置

Claims (11)

  1. 電界効果トランジスタチップと、
    前記電界効果トランジスタチップの上面に設けられた複数のパッドと、
    前記複数のパッドの少なくとも1つのパッド上に複数設けられたバンプと、
    前記バンプによって前記電界効果トランジスタチップが接続され、前記電界効果トランジスタチップの前記上面に沿って延在する第1部分と、前記第1部分の前記電界効果トランジスタチップの前記上面に沿った面に接し、前記電界効果トランジスタチップの側面に沿って延在する第2部分と、を有し、プレス加工又は切削加工により形成されたリードと、
    前記電界効果トランジスタチップと前記リードとを封止すると共に、前記電界効果トランジスタチップの下面側から前記リードの前記第2部分が露出する封止部と、を備えることを特徴とする半導体装置。
  2. 前記リードは、前記第1部分の厚さと前記第2部分の幅とが異なる大きさであることを特徴とする請求項1記載の半導体装置。
  3. 前記電界効果トランジスタチップの前記複数のパッドのうちのソースパッドに接続される前記リードの前記第2部分と、ドレインパッドに接続される前記リードの前記第2部分とは、前記電界効果トランジスタチップを挟む位置で前記封止部から露出することを特徴とする請求項1または2記載の半導体装置。
  4. 前記電界効果トランジスタチップは、GaN系半導体を用いた高電子移動度トランジスタチップであることを特徴とする請求項1から3のいずれか一項記載の半導体装置。
  5. 前記リードは、前記第1部分の前記電界効果トランジスタチップの前記上面に沿った面と反対の面に接し、前記反対の面から離れる方向に向かって延在する第3部分を有し、前記第3部分は、前記封止部から露出していることを特徴とする請求項1から4のいずれか一項記載の半導体装置。
  6. 前記封止部から露出する前記リードの前記第3部分に突起電極が設けられていることを特徴とする請求項5記載の半導体装置。
  7. 請求項5または6記載の半導体装置である第1半導体装置と第2半導体装置とを具備し、前記第1半導体装置の前記リードの前記第3部分又は前記突起電極が、前記第2半導体装置の前記リードの前記第2部分と接続されて、前記第1半導体装置と前記第2半導体装置とが積層されていることを特徴とする半導体装置。
  8. ストライプ状の凹部と凸部が形成された金属板を準備する工程と、
    前記凹部から前記凸部に延在するリードを画定する抜きパターンを、プレス加工又は切削加工によって前記金属板に形成する工程と、
    前記抜きパターンで画定された前記リードの前記凹部に、電界効果トランジスタチップ上面の複数のパッドに設けられると共に、前記複数のパッドの少なくとも1つのパッド上に複数設けられたバンプを接続する工程と、
    前記金属板を切断して前記電界効果トランジスタチップを個片化する工程と、
    個片化した後、前記リードの前記電界効果トランジスタチップの下面に沿った面を露出させるように、前記電界効果トランジスタチップと前記リードとを封止する工程と、を備えることを特徴とする半導体装置の製造方法。
  9. 前記金属板に縦横に整列した複数の前記抜きパターンを形成し、
    前記複数の抜きパターンそれぞれで画定された前記リードの凹部に、前記電界効果トランジスタチップ上面の前記パッド上に設けられた前記バンプを接続させ、
    前記金属板を切断することで、複数の前記電界効果トランジスタチップを一括して個片化することを特徴とする請求項8記載の半導体装置の製造方法。
  10. ストライプ状の凹部と凸部が形成された金属板を準備する工程と、
    前記凹部から前記凸部に延在するリードを画定する抜きパターンを、プレス加工又は切削加工によって前記金属板に形成する工程と、
    前記抜きパターンを形成した後、前記金属板を切断する工程と、を備えることを特徴とするリードの製造方法。
  11. 電界効果トランジスタ上面のパッド上に設けられたバンプが接続される部分であって、前記電界効果トランジスタチップの前記上面に沿って延在する第1部分と、
    前記第1部分の前記電界効果トランジスタチップの前記上面に沿った面に接し、前記電界効果トランジスタチップの側面に沿って延在する第2部分と、
    前記第1部分の前記電界効果トランジスタチップの前記上面に沿った面とは反対の面に接し、前記反対の面から離れる方向に向かって延在する第3部分と、を備えることを特徴とするリード。
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