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JP2014045069A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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JP2014045069A JP2012186458A JP2012186458A JP2014045069A JP 2014045069 A JP2014045069 A JP 2014045069A JP 2012186458 A JP2012186458 A JP 2012186458A JP 2012186458 A JP2012186458 A JP 2012186458A JP 2014045069 A JP2014045069 A JP 2014045069A
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Abstract

【課題】電流コラプスを抑制し、リーク電流を抑制することができる半導体装置を提供する。
【解決手段】半導体装置１０は、窒化物半導体層１３、１４、ドレイン電極１６およびソース電極１７、キャップ層１８、およびゲート電極１９、を具備する。窒化物半導体層１３、１４は、半導体基板１１上に設けられ、チャネル層１３を含む。ドレイン電極１６およびソース電極１７は、窒化物半導体層１３、１４上に設けられる。キャップ層１８は、ドレイン電極１６とソース電極１７との間の窒化物半導体層１３、１４上に設けられ、ドレイン電極１６およびソース電極１７から離間した位置に開口部１８ａを有する。ゲート電極１９は、キャップ層１８の開口部１８ａから露出する窒化物半導体層１４に接して配置され、キャップ層１８の開口部１８ａの側壁から絶縁されている。開口部１８ａ内において、ゲート電極１９と開口部１８ａの側壁との距離は、下方に向かうほど長い。
【選択図】図１

Description

本発明の実施形態は、半導体装置および半導体装置の製造方法に関する。
例えばＧａＮからなるチャネル層上にＡｌＧａＮからなるバリア層が設けられたＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）等のような、ＧａＮ／ＡｌＧａＮヘテロ構造を有する窒化物半導体を用いた半導体装置において、ゲート電極に電圧を印加して半導体装置を動作させると、ドレイン電流が大きく減少してしまう現象（電流コラプス）が発生することが知られている。この電流コラプスを抑制するために、通常は、バリア層上に、ＧａＮまたはＡｌＧａＮからなるキャップ層が設けられている。ゲート電極は、キャップ層にもうけられた開口部の側面に接し、開口部を埋めるように設けられている。
電流コラプスは、窒化物半導体の表面に形成されるトラップ準位によって生じ、電流コラプスを抑制するためには、キャップ層を厚く設ける必要がある。
しかし、ゲート電極はキャップ層に接しているため、キャップ層にリーク電流が流れるが、電流コラプスを抑制するためにキャップ層を厚くすると、リーク電流が増えるという問題がある。
なお、電流コラプスの発生、およびキャップ層を設けることによるリーク電流の発生、という問題は、上記のようなＧａＮ系の半導体装置において特に顕著に生じるが、Ｓｉ系、ＧａＡｓ系の半導体装置においても、同様に生じる。
特開２０１２−１１４２４２号公報
本実施形態は、電流コラプスを抑制しつつ、リーク電流を抑制することができる半導体装置および半導体装置の製造方法を提供することを目的とする。
実施形態に係る半導体装置は、半導体層、ドレイン電極およびソース電極、キャップ層およびゲート電極、を具備する。前記半導体層は、半導体基板上に設けられており、チャネル層を含んでいる。前記ドレイン電極および前記ソース電極は、前記半導体層上に設けられている。前記キャップ層は、前記ドレイン電極と前記ソース電極との間の前記半導体層上に設けられており、前記ドレイン電極および前記ソース電極から離間した位置に開口部を有する。前記ゲート電極は、前記キャップ層の前記開口部から露出する前記半導体層に接するように配置されており、前記キャップ層の前記開口部の側壁と絶縁するように設けられている。前記開口部内において、前記ゲート電極と前記開口部の側壁との距離は、下方に向かうほど長い。
実施形態に係る半導体装置の製造方法は、半導体層を形成し、ドレイン電極およびソース電極を形成し、キャップ層を形成し、前記キャップ層に開口部を形成し、第１の絶縁膜を形成し、サイドウォールを形成し、ゲート電極を形成する方法である。前記半導体層は、チャネル層を含んでおり、半導体基板上に形成される。前記ドレイン電極および前記ソース電極は、前記半導体層上に形成される。前記キャップ層は、前記ドレイン電極と前記ソース電極との間の前記半導体層上に形成される。前記開口部は、前記キャップ層のうち、前記ドレイン電極および前記ソース電極から離間した位置に形成される。前記第１の絶縁膜は、前記開口部を含む前記キャップ層上に形成される。前記サイドウォールは、前記第１の絶縁膜に対して異方性エッチングを行うことにより、前記開口部内に形成される。前記ゲート電極は、少なくとも前記サイドウォールが設けられた前記開口部を埋めるように形成される。
実施形態に係る半導体装置の製造方法は、半導体層を形成し、ドレイン電極およびソース電極を形成し、キャップ層を形成し、第２の絶縁膜を形成し、前記キャップ層および前記第２の絶縁膜に開口部を形成し、第１の絶縁膜を形成し、サイドウォールを形成し、ゲート電極を形成する方法である。前記半導体層は、チャネル層を含んでおり、半導体基板上に形成される。前記ドレイン電極および前記ソース電極は、前記半導体層上に形成される。前記キャップ層は、前記ドレイン電極と前記ソース電極との間の前記半導体層上に形成される。前記第２の絶縁膜は、前記キャップ層の表面上に形成される。前記開口部は、前記キャップ層および前記第２の絶縁膜のうち、前記ドレイン電極および前記ソース電極から離間した位置に形成される。前記第１の絶縁膜は、前記開口部を含む前記第２の絶縁膜上に形成される。前記サイドウォールは、前記第１の絶縁膜に対して異方性エッチングを行うことにより、前記開口部内に形成される。前記ゲート電極は、少なくとも前記サイドウォールが設けられた前記開口部を埋めるように形成される。
第１の実施形態に係る半導体装置を示す断面図である。 第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 第２の実施形態に係る半導体装置を示す断面図である。 第３の実施形態に係る半導体装置を示す断面図である。 第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。 第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。 第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。 第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。 第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。 第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。 第４の実施形態に係る半導体装置を示す断面図である。
以下に、本実施形態について図面を参照して説明する。
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置を示す断面図である。図１に示す半導体装置１０において、例えばＳｉＣからなる半絶縁性半導体基板１１の表面には、ＧａＮからなるバッファ層１２、ＧａＮからなるチャネル層１３、ＡｌＧａＮからなるバリア層１４がこの順に積層されている。チャネル層１３のバリア層側には、２次元電子ガス層１５が発生する。なお、以下に、半導体層として、特に窒化物半導体層と称した場合、ＧａＮからなるチャネル層１３およびＡｌＧａＮからなるバリア層１４を意味する。
半絶縁性半導体基板１１は、ＳｉＣの他に、例えばＳｉ、サファイア、ＧａＮ、ＡｌＮ等からなる基板であってもよい。なお、ＧａＮからなる半絶縁性半導体基板を適用した場合、バッファ層１２は必ずしも必要な層ではない。
バリア層１４の表面上の所定位置には、ドレイン電極１６およびソース電極１７が、互いに離間して設けられている。これらの電極１６、１７はそれぞれ、例えばＴｉ層、Ｎｂ層、Ｐｔ層がこの順に積層されたものであり、Ｔｉ層がバリア層１４の表面にオーミック接触するように設けられている。
バリア層１４の表面上において、ドレイン電極１６とソース電極１７との間には、例えばＧａＮからなるキャップ層１８が設けられている。このキャップ層１８は、ドレイン電極１６およびソース電極１７と離間した位置に、開口部１８ａを有している。開口部１８ａの側壁は、半絶縁性半導体基板１１の表面に対して実質的に垂直となっている。
キャップ層１８の開口部１８ａから露出するバリア層１４の表面上には、ゲート電極１９が設けられている。ゲート電極１９は、例えばＮｉ層およびＡｕ層がこの順に積層されたものであり、Ｎｉ層がバリア層１４の表面にショットキ接合するように設けられている。
ゲート電極１９は、上方に向かうほど幅が広くなる脚部１９ａ、および脚部１９ａの上端と実質的に等しい幅を有する庇部１９ｂ、からなり、脚部１９ａ上に庇部１９ｂが設けられたＴ字形状である。なお、上記ゲート電極１９の幅とは、ドレイン−ソース間電流が流れる方向に平行な方向における長さを意味する。
このゲート電極１９は、脚部１９ａの全体がキャップ層１８の開口部１８ａ内に配置されるとともに、脚部１９ａの側面が開口部１８ａの側面と離間するように配置されることによって、キャップ層１８と絶縁されるように設けられている。上方に向かうほど幅が広くなる脚部１９ａを有するＴ字形状のゲート電極１９がこのように配置されることにより、脚部１９ａの側面とキャップ層１８の開口部１８ａの側面との距離は、下方に向かうほど長くなっている。
ゲート電極１９の脚部１９ａの側面とキャップ層１８の開口部１８ａの側壁との間は、第１の絶縁膜からなるサイドウォール２０で埋められている。第１の絶縁膜は、例えばＳｉＮ、ＳｉＯ２等からなる。
次に、以上に説明した半導体装置１０の製造方法について、図２〜７を参照して説明する。図２〜図７はそれぞれ、第１の実施形態に係る半導体装置１０の製造方法を説明するための、図１に相当する断面図である。
まず、図２に示すように、半絶縁性半導体基板１１上に、バッファ層１２、チャネル層１３、バリア層１４、およびキャップ層１８を、この順に積層する。各層１２、１３、１４、１８は、例えばＭＯＣＶＤ法やＭＢＥ法などを適用してエピタキシャル成長させることにより形成する。
この後、ドレイン電極１６およびソース電極１７が形成される箇所において、バリア層１４が露出するようにキャップ層１８の一部を除去し、キャップ層１８が除去されることによって露出したバリア層１４にオーミック接触するように、ドレイン電極１６およびソース電極１７を形成する。ドレイン電極１６およびソース電極１７は、蒸着法あるいはスパッタ法などを適用して例えばＴｉ膜、Ｎｂ膜、Ｐｔ膜をこの順に堆積し、リフトオフ法等によって不要な各膜を除去することによって設ければよい。
次に、図３に示すように、ドレイン電極１６およびソース電極１７を含むキャップ層１８上に、ドレイン電極１６とソース電極１７との間の一部に開口部２１ａを有するレジスト膜２１を形成する。
続いて、図４に示すように、レジスト膜２１の開口部２１ａから露出するキャップ層１８を、例えばドライエッチング法により除去し、キャップ層１８に開口部１８ａを形成する。
次に、図５に示すように、レジスト膜２１を除去し、プラズマＣＶＤ法などを用いて、ドレイン電極１６とソース電極１７との間のキャップ層１８上に、開口部１８ａが埋められるように第１の絶縁膜２０´を形成する。
次に、第１の絶縁膜２０´に対してＲＩＥ法等の異方性のドライエッチングを行い、図６に示すように、キャップ層１８の開口部１８ａの側壁に接する一部の第１の絶縁膜２０´が残存するように第１の絶縁膜２０´を除去する。この工程において残存した第１の絶縁膜２０´がサイドウォール２０となる。形成されたサイドウォール２０はそれぞれ傾斜面２０ａを有している。それぞれの傾斜面２０ａは、これらの間の距離が下方に向かうほど短くなるように傾斜している。
次に、図７に示すように、サイドウォール２０の間を埋め、さらにキャップ層１８の開口部１８ａから上方に突出するように、ゲート電極１９を形成する。ゲート電極１９は、蒸着法あるいはスパッタ法などを適用して例えばＮｉ膜、Ａｕ膜をこの順に積層し、リフトオフ法等によって不要な各膜を除去することによって設ければよい。
この工程において形成されたゲート電極１９は、サイドウォール２０間を埋めるとともに、サイドウォール２０間から露出するバリア層１４とショットキ接合する、キャップ層１８の層厚と実質的に等しい高さの脚部１９ａ、および脚部１９ａから上方に突出する庇部１９ｂ、からなるＴ字形状となる。
上述したように、サイドウォール２０は、これらの間の距離が下方に向かうほど短くなるように傾斜した傾斜面２０ａを有しており、ゲート電極１９の脚部１９ａは、このようなサイドウォール２０間を埋めるように設けられている。従って、形成されるゲート電極１９の脚部１９ａは、サイドウォール２０によってキャップ層１８と絶縁されるとともに、下方に向かうほど短くなる幅を有する。これにより、ゲート電極１９の脚部１９ａの側面とキャップ層１８の開口部１８ａの側面との距離は、下方に向かうほど長くなる。
なお、上述のようなゲート電極１９を、サイドウォール２０を利用して設けているため、キャップ層１８と絶縁され、キャップ層１８の開口部１８ａの側面との距離が下方に向かうほど長くなる形状のゲート電極１９は、容易に製造される。
以上に説明した各工程を経て、第１の実施形態に係る半導体装置１０が製造される。
以上に説明したように、第１の実施形態に係る半導体装置１０および第１の実施形態に係る半導体装置１０の製造方法によれば、バリア層１４上にキャップ層１８が設けられているため、電流コラプスを抑制することができる。さらに、この電流コラプスをより効率的に抑制するためにバリア層１４を厚く設けても、ゲート電極１９がキャップ層１８と絶縁されるように設けられているため、リーク電流を抑制することができる。
さらに、ゲート電極１９のうち、ドレイン側のエッジ部分１９ｃ（図１）には高電界がかかるため、リーク電流は通常、キャップ層１８の下方ほど多く流れるが、第１の実施形態に係る半導体装置１０によれば、ゲート電極１９の脚部１９ａの側面と、キャップ層１８の開口部１８ａの側壁と、の距離は、下方に向かうほど長くなっている。このように、高電界がかかる箇所である、リーク電流が多く流れる箇所ほど、ゲート電極１９の脚部１９ａの側面と、キャップ層１８の開口部１８ａの側壁と、の距離が長くなっているため、より効率的にリーク電流を抑制することができる。
（第２の実施形態）
図８は、第２の実施形態に係る半導体装置を示す断面図である。以下、図８を参照して、第２の実施形態に係る半導体装置について説明する。なお、以下の説明において、第１の実施形態に係る半導体装置１０と同様の構成については第１の実施形態と同一の符号を付すとともに、説明を省略する。
図８に示す半導体装置３０は、第１の実施形態に係る半導体装置１０と比較して、サイドウォールが除去されている点が異なっている。すなわち、第２の実施形態に係る半導体装置３０においても、ゲート電極１９は、キャップ層１８と絶縁されるように設けられているが、ゲート電極１９の脚部１９ａの側面とキャップ層１８の開口部１８ａの側壁との間は、空間となっている。空間は、真空であってもよいし空気で満たされていてもよい。
この半導体装置３０は、図７に示すように半導体装置を形成した後、例えばウェットエッチングによってサイドウォール２０を除去することにより製造される。
以上に説明した第２の実施形態に係る半導体装置３０および第２の実施形態に係る半導体装置３０の製造方法においても、バリア層１４上にキャップ層１８が設けられているため、電流コラプスを抑制することができる。さらに、ゲート電極１９がキャップ層１８と絶縁されるように設けられているため、リーク電流を抑制することができる。
また、リーク電流が多く流れるキャップ層１８の下方ほど、ゲート電極１９の脚部１９ａの側面と、キャップ層１８の開口部１８ａの側壁と、の距離が長くなっているため、より効率的にリーク電流を抑制することができる。
さらに、第２の実施形態に係る半導体装置３０および第２の実施形態に係る半導体装置３０の製造方法によれば、ゲート電極１９の脚部１９ａの側面とキャップ層１８の開口部１８ａの側壁との間は、空間となっている。この空間の誘電率は、ＳｉＮやＳｉＯ２等の第１の絶縁膜からなるサイドウォールの誘電率より低いため、より効果的にゲート電極１９とキャップ層１８とを絶縁することができる。従って、リーク電流をさらに効率的に抑制することができる。
（第３の実施形態）
図９は、第３の実施形態に係る半導体装置を示す断面図である。以下、図９を参照して、第３の実施形態に係る半導体装置について説明する。なお、以下の説明において、第１の実施形態に係る半導体装置１０と同様の構成については第１の実施形態と同一の符号を付すとともに、説明を省略する。
図９に示すように、第３の実施形態に係る半導体装置４０において、キャップ層１８の表面上には、キャップ層１８の開口部１８ａに上方において連通する開口部４１ａを有する第２の絶縁膜４１が設けられている。第２の絶縁膜４１は、例えばＳｉＮ、ＳｉＯ２等からなる。
キャップ層１８の開口部１８ａ、および第２の絶縁膜４１の開口部４１ａから露出するバリア層１４の表面上には、ゲート電極４２が設けられている。ゲート電極４２は、例えばＮｉ層およびＡｕ層がこの順に積層されたものであり、Ｎｉ層がバリア層１４の表面にショットキ接合するように設けられている。
ゲート電極４２は、上方に向かうほど幅が広くなる脚部４２ａ、および脚部４２ａの上端より長い幅を有する庇部４２ｂ、からなり、脚部４２ａ上に庇部４２ｂが設けられたＴ字形状である。
このゲート電極４２は、脚部４２ａの全体がキャップ層１８の開口部１８ａおよび第２の絶縁膜４１の開口部４１ａの内部に配置されるとともに、脚部４２ａの側面がキャップ層１８の開口部１８ａの側面と離間するように配置される。
さらに、ゲート電極４２は、庇部４２ｂの端部下面が第２の絶縁膜４１の表面に接するように配置される。
ゲート電極４２がこのように配置されることによって、ゲート電極４２は、キャップ層１８と絶縁されるように設けられている。上方に向かうほど幅が広くなる脚部４２ａを有するＴ字形状のゲート電極４２がこのように配置されることにより、脚部４２ａの側面とキャップ層１８の開口部１８ａの側面との距離は、下方に向かうほど長くなっている。
ゲート電極４２の脚部４２ａの側面と、キャップ層１８の開口部１８ａおよび第２の絶縁膜４１の開口部４１ａの側壁と、の間は、第１の絶縁膜からなるサイドウォール４３で埋められている。
すなわち、ゲート電極４２の脚部４２ａの側面および庇部４２ｂの下面と、キャップ層１８との間は、絶縁膜（第２の絶縁膜４１およびサイドウォール４３）で埋められている。
次に、以上に説明した半導体装置４０の製造方法について、図１０〜１５を参照して説明する。図１０〜図１５はそれぞれ、第１の実施形態に係る半導体装置４０の製造方法を説明するための、図９に相当する断面図である。
まず、図１０に示すように、半絶縁性半導体基板１１上に、バッファ層１２、チャネル層１３、バリア層１４、キャップ層１８、および第２の絶縁膜４１を、この順に積層する。各層１２、１３、１４、１８は、例えばＭＯＣＶＤ法やＭＢＥ法などを適用してエピタキシャル成長させることにより形成し、第２の絶縁膜４１は、例えばプラズマＣＶＤ法などを適用して形成する。
この後、ドレイン電極１６およびソース電極１７が形成される箇所において、バリア層１４が露出するように第２の絶縁膜４１およびキャップ層１８の一部を除去し、第２の絶縁膜４１およびキャップ層１８が除去されることによって露出したバリア層１４にオーミック接触するように、ドレイン電極１６およびソース電極１７を形成する。
次に、図１１に示すように、ドレイン電極１６およびソース電極１７を含む第２の絶縁膜４１上に、ドレイン電極１６とソース電極１７との間の一部に開口部４４ａを有するレジスト膜４４を形成する。
続いて、図１２に示すように、レジスト膜４４の開口部４４ａから露出する第２の絶縁膜４１およびその下方のキャップ層１８を、例えばドライエッチング法により除去し、第２の絶縁膜４１に開口部４１ａを形成するとともに、キャップ層１８に開口部１８ａを形成する。
次に、図１３に示すように、レジスト膜４４を除去し、ドレイン電極１６とソース電極１７との間の第２の絶縁膜４１に、キャップ層１８の開口部１８ａおよび第２の絶縁膜４１の開口部４１ａが埋められるように第１の絶縁膜４３´を形成する。
次に、第１の絶縁膜４３´に対してＲＩＥ法等の異方性のドライエッチングを行い、図１４に示すように、キャップ層１８の開口部１８ａの側壁および第２の絶縁膜４１の開口部４１ａの側壁に接する一部の第１の絶縁膜４３´が残存するように第１の絶縁膜４３´を除去する。この工程において残存した第１の絶縁膜４３´がサイドウォール４３となる。形成されたサイドウォール４３はそれぞれ傾斜面４３ａを有している。それぞれの傾斜面４３ａは、これらの間の距離が下方に向かうほど短くなるように傾斜している。
次に、図１５に示すように、サイドウォール４３の間を埋め、さらに第２の絶縁膜４１の開口部４１ａから上方に突出するように、ゲート電極４２を形成する。
この工程において形成されたゲート電極４２は、サイドウォール４３間を埋めるとともに、サイドウォール４３間から露出するバリア層１４とショットキ接合する、キャップ層１８の層厚より高い脚部４２ａ、および脚部４２ａから上方に突出する庇部４２ｂ、からなるＴ字形状となる。
上述したように、サイドウォール４３は、これらの間の距離が下方に向かうほど短くなるように傾斜した傾斜面４３ａを有しており、ゲート電極４２の脚部４２ａは、このようなサイドウォール４３間を埋めるように設けられている。従って、形成されるゲート電極４２の脚部４２ａは、サイドウォール４３によってキャップ層１８と絶縁されるとともに、下方に向かうほど短くなる幅を有する。これにより、ゲート電極１９の脚部１９ａの側面とキャップ層１８の開口部１８ａの側面との距離は、下方に向かうほど長くなる。
さらに、ゲート電極４２の庇部４２ｂは、この下面が第２の絶縁膜４１の表面に接するように設けられている。従って、形成されるゲート電極４２の脚部４２ｂは、第２の絶縁膜４１によってキャップ層１８と絶縁されている。
なお、上述のようなゲート電極４２を、サイドウォール４３を利用して設けているため、キャップ層１８と絶縁され、キャップ層１８の開口部１８ａの側面との距離が下方に向かうほど長くなる形状のゲート電極４２は、容易に製造される。
以上に説明した各工程を経て、第３の実施形態に係る半導体装置４０が製造される。
以上に説明した第３の実施形態に係る半導体装置４０および第３の実施形態に係る半導体装置４０の製造方法においても、バリア層１４上にキャップ層１８が設けられているため、電流コラプスを抑制することができる。さらに、ゲート電極４２がキャップ層１８と絶縁されるように設けられているため、リーク電流を抑制することができる。
さらに、リーク電流が多く流れるキャップ層１８の下方ほど、ゲート電極４２の脚部４２ａの側面と、キャップ層１８の開口部１８ａの側壁と、の距離が長くなっているため、より効率的にリーク電流を抑制することができる。
また、第３の実施形態に係る半導体装置４０および第３の実施形態に係る半導体装置４０の製造方法においては、図９に示すように、脚部４２ａのドレイン側端部以外に、庇部４２ｂの端部にも、高電界がかかるエッジ部４２ｃを有している。仮にこの部分４２ｃがキャップ層１８に接していれば、エッジ部４２ｃからキャップ層１８にリーク電流が流れるが、本実施形態に係る半導体装置４０によれば、庇部４２ｂの下面とキャップ層１８と間に第２の絶縁膜４１が設けられているため、エッジ部４２ｃからキャップ層１８に流れるリーク電流も抑制することができる。
（第４の実施形態）
図１６は、第４の実施形態に係る半導体装置を示す断面図である。以下、図１６を参照して、第４の実施形態に係る半導体装置について説明する。なお、以下の説明において、第３の実施形態に係る半導体装置４０と同様の構成については第３の実施形態と同一の符号を付すとともに、説明を省略する。
図１６に示す半導体装置５０は、第３の実施形態に係る半導体装置４０と比較して、サイドウォールが除去されている点が異なっている。すなわち、第４の実施形態に係る半導体装置５０においても、ゲート電極４２は、キャップ層１８と絶縁されるように設けられているが、ゲート電極４２の脚部４２ａの側面とキャップ層１８の開口部１８ａの側壁との間、およびゲート電極４２の庇部４２ｂの下面とキャップ層１８の表面との間、は、それぞれ空間となっている。空間は、真空であってもよいし空気で満たされていてもよい。
この半導体装置５０は、図１５に示すように半導体装置を形成した後、例えば例えばウェットエッチングによってサイドウォール４３を除去することにより製造される。
以上に説明した第４の実施形態に係る半導体装置５０および第４の実施形態に係る半導体装置５０の製造方法においても、バリア層１４上にキャップ層１８が設けられているため、電流コラプスを抑制することができる。さらに、ゲート電極４２がキャップ層１８と絶縁されるように設けられているため、リーク電流を抑制することができる。
さらに、リーク電流が多く流れるキャップ層１８の下方ほど、ゲート電極４２の脚部４２ａの側面と、キャップ層１８の開口部１８ａの側壁と、の距離が長くなっているため、より効率的にリーク電流を抑制することができる。
さらに、庇部４２ｂの下面とキャップ層１８とが絶縁されているため、エッジ部４２ｃからキャップ層１８に流れるリーク電流も抑制することができる。
これらに加えて、第４の実施形態に係る半導体装置５０および第４の実施形態に係る半導体装置５０の製造方法によれば、ゲート電極４２の脚部４２ａの側面とキャップ層１８の開口部１８ａの側壁との間、およびゲート電極４２の庇部４２ｂの下面とキャップ層１８の表面との間、は、それぞれ空間となっている。これらの空間の誘電率は、ＳｉＮやＳｉＯ２等の第１の絶縁膜からなるサイドウォールおよび第２の絶縁膜の誘電率より低いため、より効果的にゲート電極４２とキャップ層１８とを絶縁することができる。従って、リーク電流をさらに効率的に抑制することができる。
以上に、本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の趣旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
例えば、上記各実施形態においては、ＧａＮ系半導体装置について説明したが、上記のゲート電極１９、４２とキャップ層１８との関係を、Ｓｉ系半導体装置、またはＧａＡｓ系半導体装置に対して適用してもよい。すなわち、Ｓｉ等の半導体基板上に、チャネル層を含む半導体層が設けられたＳｉ系半導体装置においては、半導体層上に、上記のゲート電極１９、４２およびキャップ層１８を設けてもよいし、半絶縁性半導体基板上に、半導体層として、ＧａＡｓからなるチャネル層およびＡｌＧａＡｓからなるバリア層を有する化合物半導体層が設けられたＧａＡｓ系半導体装置においては、化合物半導体層上に、上記のゲート電極１９、４２およびキャップ層１８を設けてもよい。
１０、３０、４０、５０・・・半導体装置
１１・・・半絶縁性半導体基板
１２・・・バッファ層
１３・・・チャネル層
１４・・・バリア層
１５・・・２次元電子ガス層
１６・・・ドレイン電極
１７・・・ソース電極
１８・・・キャップ層
１８ａ・・・開口部
１９、４２・・・ゲート電極
１９ａ、４２ａ・・・脚部
１９ｂ、４２ｂ・・・庇部
１９ｃ、４２ｃ・・・エッジ部分
２０、４３・・・サイドウォール
２０ａ、４３ａ・・・傾斜面
２０´、４３´・・・第１の絶縁膜
２１、４４・・・レジスト膜
２１ａ、４４ａ・・・開口部
４１・・・第２の絶縁膜
４１ａ・・・開口部

Claims (14)

  1. 半導体基板上に設けられた、チャネル層を含む半導体層と、
    この半導体層上に設けられたドレイン電極およびソース電極と、
    前記ドレイン電極と前記ソース電極との間の前記半導体層上に設けられ、前記ドレイン電極および前記ソース電極から離間した位置に開口部を有するキャップ層と、
    前記キャップ層の前記開口部から露出する前記半導体層に接するように配置され、前記キャップ層の前記開口部の側壁と絶縁するように設けられたゲート電極と、
    を具備し、
    前記開口部内において、前記ゲート電極と前記開口部の側壁との距離は、下方に向かうほど長いことを特徴とする半導体装置。
  2. 前記開口部内の前記ゲート電極の幅は、上方に向かうほど広いことを特徴とする請求項１に記載の半導体装置。
  3. 前記ゲート電極は、前記開口部内に設けられ、前記キャップ層の層厚と実質的に同一の高さを有する脚部と、
    前記脚部上に設けられ、前記脚部の上端と同一の幅を有する庇部と、
    によって構成されたＴ字形状であることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記開口部内において、前記開口部の側壁と前記ゲート電極の前記脚部との間には、絶縁膜が設けられていることを特徴とする請求項３に記載の半導体装置。
  5. 前記開口部内において、前記開口部の側壁と前記ゲート電極の前記脚部との間は、空間であることを特徴とする請求項３に記載の半導体装置。
  6. 前記ゲート電極は、前記開口部内に一部が設けられ、前記キャップ層の層厚より高い高さを有する脚部と、
    前記脚部上に設けられ、前記脚部より幅が広い庇部と、
    によって構成されたＴ字形状であり、
    前記ゲート電極の前記庇部は、前記庇部の下面が、前記キャップ層の表面の上方において前記キャップ層の表面と離間するように設けられていることを特徴とする請求項１または２に記載の半導体装置。
  7. 前記開口部の側壁および前記キャップ層の表面と前記ゲート電極の間には、絶縁膜が設けられていることを特徴とする請求項６に記載の半導体装置。
  8. 前記開口部の側壁および前記キャップ層の表面と前記ゲート電極の間は、空間であることを特徴とする請求項６に記載の半導体装置。
  9. 前記半導体層は、窒化物半導体層であることを特徴とする請求項１乃至８のいずれかに記載の半導体装置。
  10. 半導体基板上にチャネル層を含む半導体層を形成し、
    前記半導体層上にドレイン電極およびソース電極を形成し、
    前記ドレイン電極と前記ソース電極との間の前記半導体層上にキャップ層を形成し、
    前記キャップ層のうち、前記ドレイン電極および前記ソース電極から離間した位置に開口部を形成し、
    前記開口部を含む前記キャップ層上に第１の絶縁膜を形成し、
    この第１の絶縁膜に対して異方性エッチングを行うことにより、前記開口部内にサイドウォールを形成し、
    少なくとも前記サイドウォールが設けられた前記開口部を埋めるようにゲート電極を形成することを特徴とする半導体装置の製造方法。
  11. 前記ゲート電極を形成した後、さらに前記サイドウォールを除去することを特徴とする請求項１０に記載の半導体装置の製造方法。
  12. 半導体基板上にチャネル層を含む半導体層を形成し、
    前記半導体層上にドレイン電極およびソース電極を形成し、
    前記ドレイン電極と前記ソース電極との間の前記半導体層上にキャップ層を形成し、
    前記キャップ層の表面上に第２の絶縁膜を形成し、
    前記キャップ層および前記第２の絶縁膜のうち、前記ドレイン電極および前記ソース電極から離間した位置に開口部を形成し、
    前記開口部を含む前記第２の絶縁膜上に第１の絶縁膜を形成し、
    この第１の絶縁膜に対して異方性エッチングを行うことにより、前記開口部内にサイドウォールを形成し、
    少なくとも前記サイドウォールが設けられた前記開口部を埋めるようにゲート電極を形成することを特徴とする半導体装置の製造方法。
  13. 前記ゲート電極を形成した後、さらに前記サイドウォールおよび前記第２の絶縁膜を除去することを特徴とする請求項１２に記載の半導体装置の製造方法。
  14. 前記半導体層は、窒化物半導体層であることを特徴とする請求項１０乃至１３のいずれかに記載の半導体装置の製造方法。
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