JP2014026997A

JP2014026997A - 半導体装置

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Publication number: JP2014026997A
Application number: JP2012163593A
Authority: JP
Inventors: Mitsuhisa Watabe; 光久渡部
Original assignee: PS4 Luxco SARL
Current assignee: PS4 Luxco SARL
Priority date: 2012-07-24
Filing date: 2012-07-24
Publication date: 2014-02-06

Abstract

【課題】配線基板の配線と半導体チップとの間の負荷容量を低減する構造体を提供する。
【解決手段】半導体装置１ａは、配線基板２０ａと、配線基板２０ａに搭載されたチップ積層体３０と、を備えている。配線基板２０ａは、基材２１と、基材２１の表面に形成された所定の厚みの配線２４と、配線２４上に形成された導電部４０と、を有する。チップ積層体３０は、互いに積層された複数の半導体チップ１０ａ，１０ｂ，１０ｃと、複数の半導体チップ１０ａ，１０ｂ，１０ｃのうちの配線基板２０ａと対向する第１の半導体チップ１０ａに形成されたバンプ電極１７ａと、を有する。バンプ電極１７ａは導電部４０と電気的に接続されている。
【選択図】図１

Description

本発明は、配線基板に搭載された半導体チップを含む半導体装置に関する。

近年、電子機器の小型化や高機能化に伴って、複数の半導体チップが互いに積層されて成るチップオンチップ（ＣｏＣ）型の半導体装置が開発されている。特許文献１は、ＣｏＣ型の半導体装置の製造方法を開示している。この製造方法は、複数の半導体チップを積層してチップ積層体を形成するステップと、チップ積層体を構成するチップどうしの間にアンダーフィルを充填するステップと、チップ積層体を配線基板に実装するステップと、を含む。

特開２０１０−２５１３４７号

上記のようなＣｏＣ型の半導体装置においては、チップ積層体の最上段の半導体チップ、つまりインターフェース（ＩＦ）チップの表面と、配線基板の電極（表面配線）との距離が短くなる。その結果、ＩＦチップと配線基板との間の負荷容量（寄生容量または浮遊容量）が大きくなってしまうという問題がある。

特許文献１に記載されたＣｏＣ型の半導体装置では、チップ積層体がワイヤバンプを介して配線基板に接続されている。しかしながら、この場合でも、配線基板の電極とＩＦチップの表面との距離を十分に確保するには限界がある。

したがって、半導体チップと配線基板との間の負荷容量を低減できる半導体装置が望まれる。

一実施形態における半導体装置は、配線基板と、配線基板に搭載されたチップ積層体と、を備えている。配線基板は、基材と、基材の表面に形成された所定の厚みの配線と、配線上に形成された導電部と、を有する。チップ積層体は、互いに積層された複数の半導体チップと、複数の半導体チップのうちの配線基板と対向する第１の半導体チップに形成されたバンプ電極と、を有する。バンプ電極は導電部と電気的に接続されている。

別の実施形態における半導体装置は、基材と、基材の表面に形成された所定の厚みの配線と、配線上に形成された導電部と、を有する配線基板と、配線基板に搭載された第１の半導体チップと、第１の半導体チップに形成され、導電部と電気的に接続されたバンプ電極と、を有する。

上記の半導体装置では、導電部によって、配線基板の配線と第１の半導体チップとの間の距離を十分に確保できる。その結果、配線基板の配線と第１の半導体チップとの間の負荷容量を低減することができる。

本発明によれば、配線基板の配線と第１の半導体チップとの間の負荷容量を低減することができる。

本発明の第１の実施例におけるＣｏＣ型の半導体装置の概略断面図である。（ａ）〜（ｄ）は、半導体チップが互いに積層されたチップ積層体を製造する方法の一例を示す概略工程図である。（ａ）〜（ｅ）は、チップ積層体を配線基板に搭載する方法の一例を示す概略工程図である。本発明の第２の実施例におけるＣｏＣ型の半導体装置の概略断面図である。本発明の第３の実施例におけるＣｏＣ型の半導体装置の概略断面図である。

以下、本発明の実施形態について図面を参照して説明する。

図１は、本発明の第１の実施例におけるＣｏＣ型の半導体装置の概略断面図である。半導体装置１ａは、配線基板２０ａと、配線基板２０ａに搭載されたチップ積層体３０と、を備えている。チップ積層体３０は、互いに積層された複数の半導体チップ１０ａ，１０ｂ，１０ｃを有する。

チップ積層体３０を構成する複数の半導体チップ１０ａ，１０ｂ，１０ｃのうちの配線基板２０ａに対向する第１の半導体チップ１０ａ（以下、最上段の半導体チップと称することがある。）には、配線基板２０ａと接続されるバンプ電極１７ａが設けられている。

配線基板２０ａは、絶縁基材２１と、絶縁基材２１に形成された所定の厚みを有する配線パターン２４，２５と、を有する。配線パターン２４，２５は、絶縁基材２１の両面に形成されていて良い。配線パターン２４，２５は、例えばＣｕ等の導体から形成することができる。絶縁基材２１は、例えばガラスエポキシ基材であって良い。絶縁基材２１の両面にはそれぞれ絶縁膜２２，２３が形成されていて良い。絶縁膜２２，２３は、例えばソルダーレジストから形成することができる。

絶縁基材２１の、チップ積層体３０と対向する面に形成された第１の配線パターン２４上に、柱状の導電部４０が形成されている。つまり、導電部４０は、第１の配線パターン２４のうちの肉厚部分であるとも言える。導電部４０は、チップ積層体３０の第１の半導体チップ１０ａに形成されたバンプ電極１７ａに対応して設けられている。導電部４０は配線パターン２４と同じ材料から形成されていても良いが、配線パターン２４と異なる材料から形成されていても良い。

絶縁膜２２は、配線基板２０ａの第１の配線パターン２４を覆っており、導電部４０の側面を取り囲んでいることが好ましい。導電部４０の側面を取り囲む絶縁膜２２により、導電部４０は安定的に置かれている。このとき、導電部４０の頂面は絶縁膜２２から露出しており、導電部４０の頂面にワイヤバンプ３６が設けられている。導電部４０の頂部にはＮｉ／Ａｕ等のメッキ層が形成されていて良い。導電部４０の頂面は、絶縁膜２２の表面と実質的に同一の平面を構成していることが好ましい。

絶縁基材２１の、チップ積層体３０とは反対側に向いた面に形成された第２の配線パターン２５の一部は、絶縁膜２３の開口部から露出しており、第２の配線パターン２５の露出部分がランド２７を構成している。ランド２７には外部端子３５が設けられる。外部端子３５は、例えば半田ボールのような金属ボールであって良い。

チップ積層体３０を構成する半導体チップ１０ａ，１０ｂ，１０ｃは、メモリ回路を有するメモリチップや、インターフェースチップ等であって良い。本実施例では、第１の半導体チップ１０ａがインターフェースチップであり、第２の半導体チップ１０ｂおよび第３の半導体チップ１０ｃがメモリチップである。ここでは、第３の半導体チップ１０ｃは、配線基板２０ａから最も遠くに位置する半導体チップを意味する。

チップ積層体３０を構成する半導体チップ１０ａ，１０ｂ，１０ｃ間の隙間には、アンダーフィル材３２が充填されていて良い。また、アンダーフィル材３２が充填されたチップ積層体の周りに、封止樹脂３４が形成されていて良い。

半導体チップ１０ａ，１０ｂ，１０ｃは、半導体基板１３と、半導体基板上に形成された回路１４と、を有する。回路１４は、チップの機能及び用途に応じた所定の回路である。半導体チップがメモリチップの場合、回路１４はメモリ回路であり、半導体チップがインターフェースチップの場合、回路１４はインターフェース回路である。本実施例では、配線基板側に向けられた半導体基板１３の一面に回路１４が形成されている。

第１の半導体チップ１０ａおよび第１の半導体チップ１０ｂは、その第１の面に形成された第１のバンプ電極１７ａ，１７ｂと、貫通配線１９ａ，１９ｂと、第１の面と反対側の第２の面に形成された第２のバンプ電極１８ａ，１８ｂと、を有していて良い。貫通配線１９ａ，１９ｂは、第１のバンプ電極１７ａ，１７ｂと第２のバンプ電極１８ａ，１８ｂとを電気的に接続している。

第１の半導体チップ１０ａの第２のバンプ電極１８ａは、第２の半導体チップ１０ｂの第１のバンプ電極１７ｂと接続されている。第３の半導体チップ１０ａの第１のバンプ電極１７ｃは、第２の半導体チップ１０ｂの第２のバンプ電極１８ｂと接続されている。互いに隣接する第２の半導体チップ１０ｂは、バンプ電極１７ｂ，１８ｂによって互いに接続されている。

第３の半導体チップ１０ｃは貫通配線を有していなくて良い。また、第３の半導体チップ１０ｃは、配線基板２０ａと反対側に向けられた面にバンプ電極を有していなくて良い。さらに、第３の半導体チップ１０ｃは半導体チップよりも厚いことが好ましい。これにより、チップ積層体３０の、配線基板２０ａから遠い部分の強度を増すことができる。

第２及び第３の半導体チップ１０ｂ，１０ｃの周辺位置には、電気的な接続に寄与しないダミーバンプ４２が形成されていて良い。互いに隣接する半導体チップ１０ｂ，１０ｃのダミーバンプ４２どうしを接続することで、半導体チップ１０ｂ，１０ｃの接合を補強できる。

第１の半導体チップ１０ａの第１のバンプ電極１７ａは、Ａｕ等からなるワイヤバンプ３６を介して、配線基板２０ａの導電部４０に接合されていて良い。これにより、第１の半導体チップ１０ａの回路１４が形成された方の面が配線基板２０ａに向けられている。

本実施例では、配線パターン２４上の導電部４０が、チップ積層体３０の第１の半導体チップ１０ａのバンプ電極１７ａとワイヤバンプ３６を介して接続されている。つまり、導電部４０及びワイヤバンプ３６が第１の半導体チップ１０ａと配線基板２０ａの配線２４との間の距離を規定している。

図１に示す例では、導電部４０が第１の半導体チップ１０ａのバンプ電極１７ａとワイヤバンプ３６を介して接続されているが、可能であれば、導電部４０は第１の半導体チップ１０ａのバンプ電極１７ａと直接接続されていても良い。この場合、導電部４０が第１の半導体チップ１０ａと配線基板２０ａの配線２４との間の距離を規定することになる。

導電部４０によって、配線基板２０ａの配線２４と第１の半導体チップ１０ａとの間の距離を十分に確保できる。その結果、配線基板２０ａの配線２４と第１の半導体チップ１０ａとの間の負荷容量（寄生容量または浮遊容量）を低減することができる。

また、絶縁膜２２が導電部４０の側面を取り囲んでいるため、導電部は安定に保持される。導電部４０は、配線パターン２４の一部として配線パターン２４と一体に形成されていても良い。

厚膜部４０の厚さは、チップ積層体３０と配線基板２０ａとの間の確保したい距離に応じて、適宜選定される。導電部４０によって、寄生容量または浮遊容量を低減することができるため、チップ積層体３０と配線基板２０ａとの間に複数のワイヤバンプを重ねて形成する必要がなくなる。これにより、チップ積層体３０を配線基板２０ａにフリップチップ実装する際の荷重により、ワイヤバンプ３６が倒れることを防止することができる。その結果、チップ積層体３０と配線基板２０ａとのを安定的に接合することができる。

チップ積層体３０と配線基板２０ａとの間には、非導電性ペースト（ＮＣＰ）３７が設けられていて良い。配線基板２０ａの表面には熱硬化性樹脂、例えばエポキシ樹脂等からなる封止樹脂３４が設けられており、チップ積層体３０は封止樹脂３４で覆われる。

配線パターン２４は、導電部４０を除き、絶縁膜２２によって覆われていることが好ましい。これにより、絶縁膜２２から露出する金属部分、例えば金メッキ層の領域を低減できる。これにより、ＮＣＰ３７と配線基板２０ａとの密着性を向上することができる。

図２（ａ）〜図２（ｄ）は、半導体チップが互いに積層されたチップ積層体を製造する方法の一例を示す概略断面図である。

まず、第３の半導体チップ１０ｃが吸着ステージ１１４上に載置される（図２（ａ）参照）。第３の半導体チップ１０ｃの回路１４が形成された面（回路形成面）が上に向けられている。第３の半導体チップ１０ｃの回路形成面にはバンプ電極１７ｃが設けられている。図示しない真空装置によって吸引孔１１６を介して吸引することで、第３の半導体チップ１０ｃが保持固定される。

次に、第３の半導体チップ１０ｃの上に第２の半導体チップ１０ｂを搭載する。ボンディングツール１１０の吸着孔１１２から真空吸引することで、ボンディングツール１１０によって２段目の半導体チップ１０ｂを保持する。そして、図２（ｂ）に示すように、１段目の半導体チップ１０ｃ上に、２段目の半導体チップ１０ｂを積層する。このとき、ボンディングツール１１０を用いて、例えば３００℃程度の高温で、２段目の半導体チップ１０ｂに荷重を加えながら２段目の半導体チップ１０ｂを積層する。このとき、１段目のメモリチップ１０ｃの一面のバンプ電極１７ｃと、２段目の半導体チップ１０ｂの対応するバンプ電極１８ｂとが、熱圧着によって電気的に接続される。同様に、２段目の半導体チップ１０ｂの上に、３段目、４段目の半導体チップ１０ｂがそれぞれ積層される。さらに、同様に、４段目の半導体チップ１０ｂ上に、５段目の半導体チップ１０ａを搭載する（図２（ｂ）参照）。

最上段の第１の半導体チップ１０ａには、第２の半導体チップ１０ｂのバンプ電極１７ｂに対応してバンプ電極１８ａが配置されている。第１の半導体チップ１０ａでは、配線基板側に向けられる面に形成されたバンプ電極１７ａは、配線基板２０ａの導電部４０に接合するため、２００μｍ以上の広いピッチで配置されている。

チップ積層体３０は、図２（ｃ）に示すように、ステージ上に貼り渡された塗布用シート１２１上に載置される。塗布用シート１２１としては、例えばフッ素系シート、またはシリコーン系接着材が付けられたシート等の、アンダーフィル材３２との濡れ性が乏しい材料によって形成されていることが好ましい。

塗布用シート１２１に載置されたチップ積層体３０に対し、チップ積層体３０の端部近傍位置に、ディスペンサ１３０からアンダーフィル材３２を供給する。アンダーフィル材３２は、毛細管現象によって、半導体チップ１０ａ，１０ｂ，１０ｃ間の隙間に充填される。チップ積層体３０はアンダーフィル材３２によって覆われるが、第１の半導体装置１０ａのバンプ電極１７ａが形成された面はアンダーフィル材３２から露出している。

アンダーフィル材３２の充填が完了した後、塗布用シート１２１と共にチップ積層体３０を所定温度、例えば１５０℃程度でキュア処理することで、アンダーフィル材３２を硬化する。これにより、図２（ｄ）に示すように、チップ積層体３０にアンダーフィル材３２が形成される。ここで、塗布用シート１２１を用いることで、ステージ２３へアンダーフィル材３２が付着することが防止される。

図３（ａ）〜図３（ｅ）は、チップ積層体を配線基板に搭載する方法の一例を示す概略断面図である。まず、図３（ａ）に示すような配線基板２０を準備する。配線基板２０は、例えば厚さ０．１４ｍｍのガラスエポキシ配線基板であり、複数の製品形成部２０ａがマトリックス状に配置されている。各製品形成部２０ａは、各半導体装置１ａの配線基板となる部分である。配線基板２０には、各製品形成部２０ａの間に沿ってダイシングライン２８が設けられている。配線基板２０の各々の製品形成部２０ａの両面には、所定の配線パターン２４，２５が形成されている。配線パターン２４，２５は、部分的に絶縁膜２２，２３で覆われている。

第１の配線パターン２４上には絶縁膜２２を貫通する導電部４０が形成されており、導電部４０の頂面が絶縁膜２２から露出している。製品形成部２０ａの第２の配線パターン２５の、絶縁膜２３から露出した部位は、ランド２７を形成している。導電部４０と、この導電部４０に対応するランド３０とは、配線基板２０ａ中の配線によって互いに電気的に接続されている。

図３（ａ）に示すように、それぞれの製品形成部２０ａの導電部４０上に、ワイヤバンプ３６を形成する。ワイヤバンプ３６は、例えばＡｕまたはＣｕ等からなり、図示しないワイヤボンディング装置によって、溶融された先端にボールが形成されたワイヤを導電部４０上に超音波熱圧着し、その後、ワイヤの後端を引き切ることで形成される。

ワイヤバンプ３６は、導電部４０上に凸状に形成される。そのため、ワイヤバンプ３６を介してチップ積層体３０を実装することで、チップ積層体３０の半導体チップ１０ａのバンプ電極１７ａ及び貫通配線１９ａを小径化できる。

次に、図３（ａ）に示すように、配線基板２０の製品形成部２０ａに、例えばＮＣＰ等の絶縁性の接着部材３７を塗布する。

続いて、図３（ｂ）に示すように、それぞれの製品形成部２０ａに、チップ積層体３０が実装する。チップ積層体３０は、例えば熱圧着により配線基板２０の製品形成部２０ａに搭載することができる。具体的には、チップ積層体３０の最上位の第１の半導体チップ１０ａに配置されたバンプ電極１７ａが、対応するワイヤバンプ３６に、所定温度、例えば３００℃程度で熱圧着される。このとき、接着部材３７は広がり、チップ積層体３０と配線基板２０との間に充填される。

なお、チップサイズが比較的小さいインターフェースチップ１０ａと配線基板２０とが電気的に接続される場合、半導体チップ１０ａの反りに起因した配線基板２０と半導体チップ１０ａとの接続不良が生じ難いという利点がある。

次に、チップ積層体３０が実装された配線基板２０は、モールド工程に移行される（図３（ｃ）参照）。モールド工程では、配線基板２０は、図示しないトランスファモールド装置の上型と下型からなる成型金型にセットされる。成型金型の上型には、配線基板２０における複数のチップ搭載部を一括的に覆うキャビティが形成されており、キャビティ内に、配線基板２０上のチップ積層体３０が配置される。

そして、ゲート部からキャビティ内に加熱溶融された封止樹脂３４を注入し、封止樹脂３４によって、配線基板２０のチップ積層体３０の搭載面側を封止する。配線基板２０の一面側のキャビティ内が封止樹脂３４で充填された状態で、所定の温度、例えば１８０℃程度でキュアすることで、封止樹脂３４が熱硬化される。これにより、配線基板２０の複数の製品形成部２０ａを一括的に覆う封止樹脂３４が形成される。その後、所定の温度でベーク処理することで、封止樹脂３４が完全に硬化される。

チップ積層体３０の半導体チップ間にアンダーフィル材３２を充填した後、配線基板２０上を一括的に覆う封止樹脂３４を形成することにより、モールド時の半導体チップ間へのボイドの発生を抑制できる。

次に、ボールマウント工程を行う（図３（ｄ）参照）。配線基板２０の一面に形成されたランド２７に、導電性の金属ボール、例えば半田ボール３５を搭載する。これにより、外部端子が形成される。

次に、基板ダイシング工程を行う（図３（ｅ）参照）。配線基板２０および封止樹脂３４は、ダイシングライン２８に沿って切断され、個々の製品形成部２０ａに分離される。この基板ダイシング工程では、配線基板２０の封止樹脂側をダイシングテープ上に貼り付けた状態で行われることが好ましい。配線基板２０の切断後、個片化された半導体装置１ａをダイシングテープからピックアップする。これにより、図１に示したＣｏＣ型の半導体装置１ａが得られる。

図４は、第２の実施例における半導体装置の概略構成を示す断面図である。第２の実施例の半導体装置１ｂは、実施例１と同様に、配線基板２０ｂと、配線基板２０ｂに搭載されたチップ積層体３０と、を有する。なお、第１の実施例の半導体装置１ａと同一の構成要素には、同一の符号が付されている。第２の実施例における半導体装置１ｂでは、配線基板２０ｂの構成が、実施例１の半導体装置１ａと異なっている。以下では、主に、第１の実施例の半導体装置１ａと異なる構成について説明する。

配線基板２０ｂは、絶縁基材２１と、絶縁基材２１の表面に形成された所定の厚みを有する配線パターン２４と、を有する。配線パターン２４上に導電部４０が形成されている。この導電部４０の上にさらに半田層４４、例えばＳｎＡｇ層が形成されている。そして、ワイヤバンプ３６は、チップ積層体３０の第１の半導体装置１０ａのバンプ電極１７ａ上に形成されている。

導電部４０の周りには第１の絶縁膜２２ａが形成されており、半田層４４の周りには第２の絶縁膜２２ｂが形成されている。第２の絶縁膜２２ｂは、第１の絶縁膜２２ａ上に形成されている。なお、第２の絶縁膜２２ｂは第１の絶縁膜２２ａと同一の材料から形成されていて良い。第２の絶縁膜２２ｂは第１の絶縁膜２２ａと一体的に形成されていて良い。

配線基板２０ｂにチップ積層体３０を搭載する際、第１の半導体装置１０ａのバンプ電極１７ａ上に形成されたワイヤバンプ３６を、半田層４４を介して、導電部４０に接合する。ワイヤパンプ３６が金からなる金バンプの場合、半田層４４と金バンプとの間の金−半田接合により、金バンプ３６と半田層４４との接合力が向上する。その結果、チップ積層体３０と配線基板２０ｂとの接合の信頼性が向上する。

第２の実施例における半導体装置１ｂでは、第１の半導体装置１０ａのバンプ電極１７ａと導電部４０とが、導電部４０上に形成された半田層４４及びワイヤバンプ３６を介して接続されており、導電部４０、ワイヤバンプ３６及び半田層４４が第１の半導体チップ１０ａと配線基板２０ｃの配線２４との間の距離を規定している。したがって、第１の実施例と同様に、導電部４０によって、配線基板２０ｂの配線２４と第１の半導体チップ１０ａとの間の距離を十分に確保できるという利点がある。

導電部４０および半田層４４は、第１および第２の絶縁膜２２ａ，２２ｂの開口部内に設けられていることが好ましい。この場合、
チップ積層体３０の第１の半導体チップ１０ａに形成されたバンプ電極１７ａ上のワイヤバンプ３６が、第１および第２の絶縁膜２２ａ，２２ｂの開口部に配置されるため、チップ積層体３０の位置ズレが抑制される。

図５は、第３の実施例における半導体装置の概略構成を示す断面図である。第３の実施例の半導体装置１ｃは、実施例１と同様に、配線基板２０ｃと、配線基板２０ｃに搭載されたチップ積層体３０と、を有する。なお、第１の実施例の半導体装置１ａと同一の構成要素には、同一の符号が付されている。第３の実施例における半導体装置１ｃでは、配線基板２０ｃの構成が、実施例１の半導体装置１ａと異なっている。以下では、主に、第１の実施例の半導体装置１ａと異なる構成について説明する。

配線基板２０ｃは、絶縁基材２１と、絶縁基材２１の表面に形成された所定の厚みを有する配線パターン２４と、を有する。配線パターン２４上に導電部４０が形成されている。本実施例では、導電部４０は先細り形状となっている。この場合でも、導電部４０によって、配線基板２０ｃの配線２４と第１の半導体チップ１０ａとの間の距離を十分に確保できるという利点がある。

以上、本発明者によってなされた発明を実施例に基づき説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

例えば、上記実施例では、４つのメモリチップと１つのインターフェースチップを有するチップ積層体３０が配線基板２０ａ，２０ｂ，２０ｃに搭載された場合について説明した。しかしながら、チップ積層体３０を構成する半導体チップの種類や数は任意であり、目的や用途等に応じて適宜選択される。また、半導体チップの大きさも任意である。

また、上記実施例では、配線基板２０ａ，２０ｂ，２０ｃにチップ積層体３０が搭載される場合について説明したが、配線基板２０ａ，２０ｂ，２０ｃに１つの半導体チップが搭載されていても良い。

１ａ，１ｂ，１ｃ半導体装置
１０ａ第１の半導体チップ
１０ｂ第２の半導体チップ
１０ｃ第３の半導体チップ
１３半導体基板
１４回路
１７ａ，１７ｂ，１７ｃ第１のバンプ電極
１８ａ，１８ｂ第２のバンプ電極
１９ａ，１９ｂ貫通配線
２０ａ，２０ｂ，２０ｃ配線基板
２１絶縁基材
２２，２２ａ，２２ｂ，２３絶縁膜
２４，２５配線パターン
２７ランド
２８ダイシングライン
３０チップ積層体
３２アンダーフィル材
３４封止樹脂
３６ワイヤバンプ
３７非導電性ペースト
４０導電部
４２ダミーバンプ
４４半田層

Claims

基材と、前記基材の表面に形成された所定の厚みの配線と、前記配線上に形成された導電部と、を有する配線基板と、
前記配線基板に搭載されたチップ積層体であって、互いに積層された複数の半導体チップと、前記複数の半導体チップのうちの前記配線基板と対向する第１の半導体チップに形成され、前記導電部と電気的に接続されたバンプ電極と、を有するチップ積層体と、を備えた半導体装置。
基材と、前記基材の表面に形成された所定の厚みの配線と、前記配線上に形成された導電部と、を有する配線基板と、
前記配線基板に搭載された第１の半導体チップと、
前記第１の半導体チップに形成され、前記導電部と電気的に接続されたバンプ電極と、を備えた半導体装置。
前記配線基板は、前記配線を覆い前記導電部の側面を取り囲む絶縁膜を有し、
前記導電部の頂面は前記絶縁膜から露出している、請求項１または２に記載の半導体装置。
前記導電部の頂面は前記絶縁膜の表面と実質的に同一の平面を形成している、請求項３に記載の半導体装置。
前記絶縁膜と前記第１の半導体チップとの間を埋める非導電性の接着部材が設けられている、請求項３または４に記載の半導体装置。
前記第１の半導体チップの前記配線基板側に向いた一面に所定の回路が形成されている、請求項１から４のいずれか１項に記載の半導体装置。
前記バンプ電極と前記導電部とが直接接続されており、前記導電部が前記第１の半導体チップと前記配線基板の前記配線との間の距離を規定している、請求項１から６のいずれか１項に記載の半導体装置。
前記バンプ電極と前記導電部とが導電性のワイヤバンプを介して接続されており、前記導電部及び前記ワイヤバンプが前記第１の半導体チップと前記配線基板の前記配線との間の距離を規定している、請求項１から６のいずれか１項に記載の半導体装置。
前記バンプ電極と前記導電部とが、前記導電部上に形成された半田層及び金バンプを介して接続されており、前記導電部、前記半田層及び前記金バンプが前記第１の半導体チップと前記配線基板の前記配線との間の距離を規定している、請求項１から６のいずれか１項に記載の半導体装置。
前記第１の半導体チップはインターフェースチップである、請求項１から９のいずれか１項に記載の半導体装置。