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JP2014022580A - パワーモジュール半導体装置 - Google Patents

パワーモジュール半導体装置 Download PDF

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JP2014022580A JP2012160170A JP2012160170A JP2014022580A JP 2014022580 A JP2014022580 A JP 2014022580A JP 2012160170 A JP2012160170 A JP 2012160170A JP 2012160170 A JP2012160170 A JP 2012160170A JP 2014022580 A JP2014022580 A JP 2014022580A
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Abstract

【課題】薄型で作ったＳｉＣパワーモジュールの配線柱レス化、小型、軽量化可能なパワーモジュール半導体装置を提供する。
【解決手段】セラミック基板１０と、セラミック基板１０の表面上に配置された第１銅プレート層１０ａの第１パターンＤ（Ｋ４）と、第１パターンＤ（Ｋ４）上に配置された第１半導体デバイスＱ４と、第１半導体デバイスＱ４上に配置された第１ソースパッド電極ＳＰと、第１半導体デバイスＱ４上に第１ソースパッド電極ＳＰの周囲に配置され、第１ソースパッド電極ＳＰよりも厚い膜厚を有する第１絶縁膜６０と、第１絶縁膜６０および第１ソースパッド電極ＳＰ上に配置された第１上面板電極２２とを備える。
【選択図】図２

Description

本発明は、パワーモジュール半導体装置に関し、特に、配線柱レス化、小型、軽量化可能なパワーモジュール半導体装置に関する。
現在多くの研究機関において、シリコンカーバイド（ＳｉＣ：Silicon Carbide）デバイスの研究開発が行われている。ＳｉＣパワーデバイスの特徴として、従来のＳｉパワーデバイスよりも優れた低オン抵抗、高速スイッチングおよび高温動作などを挙げることができる。
絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ:Insulated Gate Bipolar Transistor）などの従来のＳｉパワーデバイスでは、動作可能な温度範囲が１５０℃程度までである。
しかしながら、ＳｉＣパワーデバイスでは、理論的に、約６００℃まで動作可能である。
従来のＳｉパワーモジュールでは、Ｓｉパワーデバイスのロスが相対的に大きく、発熱の問題から大きなパワーを出力することができない。大きなパワーを出力することができない分、パワーモジュールの熱抵抗は大きくても許容できるため、反りの影響を考慮してパワーモジュールを厚く形成しているが、そのためにパワーモジュールの小型化に限界があった。
ＳｉＣパワーモジュールでは、ＳｉＣデバイスのロスが相対的に小さいため、大電流を導通可能であり、かつ高温動作が容易となったが、それを許容するための薄型パワーモジュールの設計は必須である。
これらのＳｉＣパワーデバイスのパッケージには、ケース型が採用されている。
一方、トランスファモールドによって樹脂封止された半導体装置についても開示されている（例えば、特許文献１参照。）。
また、ソース電極に対してワイヤボンディング技術を適用するＳｉＣパワーデバイスの構造も開示されている（例えば、特許文献２参照。）。
特開２００５−１８３４６３号公報 特開２００７−３０５９６２号公報
従来のＳｉパワーモジュールでは、Ｓｉデバイスの規格化オン抵抗が大きいため、抵抗低減のためにチップサイズを大きくしなくてはならず、モジュール全体の面積も大きかった。そのため、モジュールの反りが起こりやすく、この反りを抑えるために、内蔵する基板が厚くなり、モジュール全体の厚さも設計上厚くなっていた。また、高温時にＳｉデバイスが熱暴走する性質から、高温動作は不可能であった。
ＳｉＣパワーモジュールでは、小型化の点で薄型パワーモジュールが求められている。ＳｉＣパワーモジュールでは、ＳｉＣデバイスのチップ面積が小さくなるために、熱抵抗が下がりにくく、また、高温動作も求められるため、薄型パワーモジュールの部材の反りが問題となる。
また、従来の半導体モジュールでは、内蔵する部材が多く、サイズ縮小が不十分であった。また、システムに実装するときに端子の配置が最適化されていないため、省スペース化できなかった。また、ボンディングワイヤと内蔵する部材間のショートを回避するために、上面板電極と基板間の厚みを大きくする必要があり、サイズ縮小が不十分であった。
本発明の目的は、薄型ＳｉＣパワーモジュールの配線柱レス化、小型、軽量化可能なパワーモジュール半導体装置を提供することにある。
上記目的を達成するための本発明の一態様によれば、セラミック基板と、前記セラミック基板の表面上に配置された第１銅プレート層の第１パターンと、前記第１パターン上に配置された第１半導体デバイスと、前記第１半導体デバイス上に配置された第１ソースパッド電極と、前記第１半導体デバイス上に前記第１ソースパッド電極の周囲に配置され、前記第１ソースパッド電極よりも厚い膜厚を有する第１絶縁膜と、前記第１絶縁膜および前記第１ソースパッド電極上に配置された第１上面板電極とを備えるパワーモジュール半導体装置が提供される。
本発明によれば、薄型ＳｉＣパワーモジュールの配線柱レス化、小型、軽量化可能なパワーモジュール半導体装置を提供することができる。
第１の実施の形態に係るパワーモジュール半導体装置の模式的平面パターン構成図。 図１のＩ−Ｉ線に沿う模式的断面構造図。 比較例に係るパワーモジュール半導体装置の模式的断面構造図。 比較例に係るパワーモジュール半導体装置の模式的平面パターン構成図。 図４のＩＩ−ＩＩ線に沿う模式的断面構造図。 第１の実施の形態に係るパワーモジュール半導体装置の製造方法の一工程を説明する模式的平面パターン構成図。 図６のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図（その１）。 第１の実施の形態に係るパワーモジュール半導体装置の製造方法の一工程を説明する模式的断面構造図（その２）。 第１の実施の形態に係るパワーモジュール半導体装置であって、ツーインワンモジュールの模式的鳥瞰構成図。 第１の実施の形態に係るパワーモジュール半導体装置であって、ツーインワンモジュールにおいて、樹脂層を形成前の模式的鳥瞰構成図。 第１の実施の形態に係るパワーモジュール半導体装置に適用する上面板電極の模式的平面パターン構成図。 第１の実施の形態に係るパワーモジュール半導体装置であって、ツーインワンモジュールにおいて、上面板電極を形成前の模式的鳥瞰構成図。 第１の実施の形態に係るパワーモジュール半導体装置であって、ツーインワンモジュールの模式的平面パターン構成図。 図１３のＩＶ−ＩＶ線に沿う模式的断面構造図。 第１の実施の形態に係るパワーモジュール半導体装置であって、ツーインワンモジュールの模式的裏面外観構成図。 第１の実施の形態に係るパワーモジュール半導体装置であって、ツーインワンモジュールの模式的回路表現図。 第１の実施の形態に係るパワーモジュール半導体装置に適用する半導体デバイスの例であって、ＳｉＣ ＭＯＳＦＥＴの模式的断面構造図。 第１の実施の形態に係るパワーモジュール半導体装置に適用する半導体デバイスの例であって、ソースパッド電極ＳＰ、ゲートパッド電極ＧＰを含むＳｉＣ ＭＯＳＦＥＴの模式的断面構造図。 第１の実施の形態に係るパワーモジュール半導体装置を用いて構成した３相交流インバータの模式的回路構成図。 ３相交流インバータを駆動するために第１の実施の形態に係るパワーモジュール半導体装置を３個並列に配置した模式的平面構成図。 第１の実施の形態に係るパワーモジュール半導体装置において、信号端子を折り曲げた模式的鳥瞰構成図。 第１の実施の形態に係るパワーモジュール半導体装置を３個並列に配置し、３相交流インバータを駆動する模式的平面構成図。 第２の実施の形態に係るパワーモジュール半導体装置であって、ワンインワンモジュールの模式的回路表現図。 第２の実施の形態に係るパワーモジュール半導体装置であって、ワンインワンモジュールの詳細回路表現図。 第２の実施の形態に係るパワーモジュール半導体装置であって、ワンインワンモジュールの模式的鳥瞰構成図。 第２の実施の形態に係るパワーモジュール半導体装置であって、ワンインワンモジュールの模式的平面パターン構成図。 第２の実施の形態に係るパワーモジュール半導体装置であって、ワンインワンモジュールの模式的裏面外観構成図。 図２６のＶ−Ｖ線に沿う模式的断面構造図。 図２８のＡ部分の拡大された模式的断面構造図。 図２９のＢ部分の模式的平面パターン構成図。 図３０のＶＩ−ＶＩ線に沿う模式的断面構造図。
次に、図面を参照して、実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
又、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
[第１の実施の形態]
（半導体装置の構成）
第１の実施の形態に係るパワーモジュール半導体装置の模式的平面パターン構成は、図１に示すように表され、図１のＩ−Ｉ線に沿う模式的断面構造は、図２に示すように表される。図１〜図２において、半導体デバイス１００のソースパッド電極ＳＰ、ゲートパッド電極ＧＰが表面上に配置されている。半導体デバイス１００の構造は、後述する（図１７〜図１８）。
第１の実施の形態に係るパワーモジュール半導体装置は、図１〜図２に示すように、第１半導体デバイスＱと、第１半導体デバイスＱ上に配置された第１ソースパッド電極ＳＰと、第１半導体デバイスＱ上に第１ソースパッド電極ＳＰの周囲に配置され、第１ソースパッド電極ＳＰよりも厚い膜厚を有する第１絶縁膜６０と、第１絶縁膜６０および第１ソースパッド電極ＳＰ上に配置された第１上面板電極２２とを備える。ここで、第１半導体デバイスＱは、後述する図１４に示すように、セラミック基板１０の表面上に配置された第１銅プレート層１０ａの第１パターンＤ（Ｋ４）上に配置されていても良い。
また、第１上面板電極２２と第１ソースパッド電極ＳＰは、図１〜図２に示すように、第１半田層８０を介して接続されていても良い。
また、第１絶縁膜６０は、ポリイミド膜で形成されていても良い。厚さは、例えば、５０μｍ以上であることが、絶縁性を容易に確保することができ、かつ低背化が可能であるという点で望ましい。あるいは、また、第１絶縁膜６０は、セラミックス若しくはその積層で形成されていても良い。この場合も厚さは、例えば、５０μｍ以上であることが、絶縁性を容易に確保することができ、かつ低背化が可能であるという点で望ましい。
（比較例）
一方、比較例に係るパワーモジュール半導体装置の模式的断面構造は、図３に示すように、柱状電極２０1を半導体デバイスＱ1のソースパッド電極ＳＰ上に配置し、セラミック基板１０と上面板電極２２との間の距離を稼ぐことで、上面板電極２２と半導体デバイスＱ1に接続されるボンディングワイヤとの接触を回避させている。
また、比較例に係るパワーモジュール半導体装置の模式的平面パターン構成は、図４に示すように表され、図４のＩＩ−ＩＩ線に沿う模式的断面構造は、図５に示すように表される。
比較例に係るパワーモジュール半導体装置においては、柱状電極２０1を用いて、半導体デバイスＱのソースパッド電極ＳＰと上面板電極２２とを半田層３ｂを介して接続することで、半田流れ（はみ出し）等を防止し、半導体デバイスの上面と側面・裏面との絶縁性を確保している。
なお、配線構造として、柱電極構造を用いることによって、半田流れ（はみ出し）等を防止し、半導体デバイスの上面と側面・裏面との絶縁性を確保している構造に対して、単純に柱電極構造をなくし、上面電極と半導体デバイスの上面とを接触させた構造を形成したのでは、流れ出した半田により、半導体デバイスの上面と側面・裏面との絶縁性が損なわれる可能性があった。
（製造方法）
第１の実施の形態に係るパワーモジュール半導体装置の製造方法の一工程を説明する模式的平面パターン構成は、図６に示すように表される。図６において、ＳＳ・ＣＳは、ソースセンスパッド電極・カレントセンスパッド電極を表す。
また、図６のＩＩＩ−ＩＩＩ線に沿う模式的断面構造（その１）は、図７に示すように表される。
また、第１の実施の形態に係るパワーモジュール半導体装置の製造方法の一工程を説明する模式的断面構造（その２）は、図８に示すように表される。
（ａ）まず、第１半導体デバイスＱ上に配置された第１ソースパッド電極ＳＰの周囲に、第１ソースパッド電極ＳＰの膜厚Ｄ１よりも厚い膜厚（Ｄ１＋Ｄ２）を有する第１絶縁膜６０を形成する。
（ｂ）次に、第１ソースパッド電極ＳＰ上に、厚さＤ２よりも厚い膜厚の半田層８０を配置する。すなわち、第１絶縁膜６０の上面６０ａよりも半田層８０の上面８０ａの高さが高くなるように、半田層８０を配置する。この場合、図６に示すように、半田層８０は、第１絶縁膜６０との間に隙間ΔＷを有するように、第１ソースパッド電極ＳＰ上に配置する。図６において、第１ソースパッド電極ＳＰの幅Ｗ１に対して、半田層８０の幅Ｗ２であり、Ｗ２−Ｗ１＝２ΔＷが成立している。
（ｃ）次に、第１絶縁膜６０および第１ソースパッド電極ＳＰ上に第１上面板電極２２を配置し、半田層８０を介して、第１上面板電極２２と第１ソースパッド電極ＳＰとを接続する。この場合、図６〜図７の隙間ΔＷが、溶融された半田層８０で隙間なく充填されるようにすることが望ましい。すなわち、図７において、第１絶縁膜６０の上面６０ａよりも半田層８０の上面８０ａの高さが高くなるように設定されており、第１絶縁膜６０の上面６０ａよりも高い部分の半田層８０の体積が、図６〜図７に示される隙間部分の体積と同等か、若しくは大きいことが溶融された半田層８０で隙間を充填するという点で望ましい。
（ツーインワンモジュール：2 in 1 Module）
第１の実施の形態に係るパワーモジュール半導体装置１であって、ツーインワンモジュール（2 in 1 Module）の模式的鳥瞰構成は、図９に示すように表される。
また、樹脂層１２を形成前の模式的鳥瞰構成は、図１０に示すように表される。
第１の実施の形態に係るパワーモジュール半導体装置１は、図９および図１０に示すように、樹脂層１２に被覆されたセラミック基板１０の第１の辺に配置された正側電源入力端子Ｐおよび負側電源入力端子Ｎと、第１の辺に隣接する第２の辺に配置された信号端子群Ｓ１・Ｇ１・Ｔ１と、第１の辺に対向する第３の辺に配置された出力端子Ｏおよびサーミスタ接続端子Ｂ１・Ｂ２と、第２の辺に対向する第４の辺に配置された信号端子群Ｓ２・Ｇ２・Ｔ２とを備える。ここで、信号端子群Ｓ１・Ｇ１・Ｔ１は、図１６に示す半導体デバイスＱ１のソースセンス端子・ゲート信号端子・電流センス端子に対応し、信号端子群Ｓ２・Ｇ２・Ｔ２は、図１６に示す半導体デバイスＱ４のソースセンス端子・ゲート信号端子・電流センス端子に対応する。また、負側電源入力端子Ｎは、第１電源入力端子に対応し、正側電源入力端子Ｐは、第２電源入力端子に対応する。
また、第１の実施の形態に係るパワーモジュール半導体装置１に適用する上面板電極２２1・２２4の模式的平面パターン構成は、図１１に示すように表される。
さらに、上面板電極２２1・２２4を形成前の模式的鳥瞰構成は、図１２に示すように表される。
また、第１の実施の形態に係るパワーモジュール半導体装置１であって、ツーインワンモジュールの模式的平面パターン構成は、図１３に示すように表され、図１３のＩＶ−ＩＶ線に沿う模式的断面構造は、図１４に示すように表される。
第１の実施の形態に係るパワーモジュール半導体装置１は、図１０〜図１４に示すように、第１半導体デバイスＱ４と、第１半導体デバイスＱ４上に配置された第１ソースパッド電極ＳＰと、第１半導体デバイスＱ４上に第１ソースパッド電極ＳＰの周囲に配置され、第１ソースパッド電極ＳＰよりも厚い膜厚を有する第１絶縁膜６０（図示省略）と、第１絶縁膜６０および第１ソースパッド電極ＳＰ上に配置された第１上面板電極２２1とを備える。
第１上面板電極２２1と第１ソースパッド電極ＳＰは、第１半田層８０を介して接続される。
第１絶縁膜６０は、ポリイミド膜で形成可能である。また、第１絶縁膜６０は、セラミックス若しくはその積層で形成可能である。
また、第１パターンＤ（Ｋ４）上に配置された第１接続電極１８Oと、第１接続電極１８Oに接続された出力端子Ｏとを備える。
また、第１銅プレート層１０ａの第２パターンＥＰと、第２パターンＥＰ上に配置された第２接続電極１８nと、第２接続電極１８nに接続された第１電源入力端子Ｎと備える。
また、第１接続電極１８Oは、第１パターンＤ（Ｋ４）上に配置された延長電極２５を備えていても良い。特に、第１接続電極１８Oが配置される第１パターンＤ（Ｋ４）部分は、幅が狭く形成されるため、抵抗値が上昇しやすい。この抵抗値は、半導体デバイスＱ４のドレインと出力端子Ｏとの間に配置されるため、半導体デバイスＱ４のドレインに接続される寄生直列抵抗および寄生直列インダクタンスとなる。第１パターンＤ（Ｋ４）上に延長電極２５を配置することにより、このような寄生直列抵抗および寄生直列インダクタンスを低減化することができる。
また、第１パターンＤ（Ｋ４）上に第１半導体デバイスＱ４に隣接して配置された第１ダイオードＤＩ４を備えていても良い。
第１上面板電極２２1は、第１ダイオードＤＩ４のアノード電極Ａ４に接続されている。
また、第１銅プレート層１０ａの第３パターンＤ（Ｋ１）上に配置された第２半導体デバイスＱ１を備えていても良い。
また、第３パターンＤ（Ｋ１）上に第２半導体デバイスＱ１に隣接して配置された第２ダイオードＤＩ１を備えていても良い。
また、第２半導体デバイスＱ１上に配置された第２ソースパッド電極ＳＰと、第２半導体デバイスＱ１上に第２ソースパッド電極ＳＰの周囲に配置され、第２ソースパッド電極ＳＰよりも厚い膜厚を有する第２絶縁膜６０（図示省略）と、第２絶縁膜６０および第２ソースパッド電極ＳＰ上に配置された第２上面板電極２２4とを備えていても良い。
ここで、第２上面板電極２２4と第２ソースパッド電極ＳＰは、第２半田層８０を介して接続される。
第２絶縁膜６０は、ポリイミド膜で形成可能である。また、セラミックス若しくはその積層で形成可能である。
第２上面板電極２２4は、前記第２ダイオードＤＩ１のアノード電極Ａ１に接続される。
第１の実施の形態に係るパワーモジュール半導体装置１は、図１０〜図１４に示すように、薄型ＳｉＣパワーモジュールを配線柱レス化で形成することができるため、小型、軽量化可能なパワーモジュール半導体装置を提供することができる。
また、第１上面板電極２２4および第２上面板電極２２1は、図１０および図１１に示すように、平面視で内側の角部に湾曲凹状のＬ字構造を有していても良い。平面視で内側の角部に湾曲凹状のＬ字構造を有することが望ましい。ボンディングワイヤとの接触を回避しつつ、かつ電気的な抵抗を低減するためである。特に、図１１に示すように、Ｌ字構造の角部と湾曲部との最小距離は、Ｗ１に設定されている。
また、第３パターンＤ（Ｋ１）に接続された第２電源入力端子Ｐを備える。
また、第１の実施の形態に係るパワーモジュール半導体装置1であって、ツーインワンモジュールの模式的回路表現は、図１６に示すように表される。
第１の実施の形態に係るパワーモジュール半導体装置１は、ツーインワンモジュールの構成を備える。すなわち、２個のＭＯＳＦＥＴＱ１・Ｑ４が１つのモジュールに内蔵されている。
ツーインワンモジュールの片側には、一例として４チップ（ＭＯＳトランジスタ×３、ダイオード×１）搭載可能であり、それぞれのＭＯＳＦＥＴＱ１・Ｑ４は、３個まで並列接続可能である。ここで、ＭＯＳＦＥＴＱ１・Ｑ４は例えば、約５ｍｍ×約５ｍｍのサイズを有する。
第１の実施の形態に係るパワーモジュール半導体装置１は、図９〜図１４に示すように、ＳｉＣ ＴＰＭ（Transfer mold Power Module）において、上面板電極２２1・２２4とセラミック基板１０上の電極パターン（ＥＰ・Ｄ（Ｋ４））とを電気的に接続する接続電極１８O・１８nの役割を兼用する負側電源入力端子Ｎ・出力端子Ｏを備える。負側電源入力端子Ｎ・出力端子Ｏはパワー端子として作用する。接続電極１８Oには、図１０に示すように、延長電極２５が接続されていても良い。
第１の実施の形態に係るパワーモジュール半導体装置１は、図９〜図１４に示すように、信号端子群（Ｇ１・Ｓ１・Ｔ１）・（Ｇ４・Ｓ４・Ｔ４）若しくは正側電源入力端子Ｐ・負側電源入力端子Ｎ・出力端子Ｏのいずれかがパッケージモジュールの４辺の全辺（全側面）から出ている構造において、対向する辺の信号端子群（Ｇ１・Ｓ１・Ｔ１）・（Ｇ４・Ｓ４・Ｔ４）が互い違いに配置される。
また、第１信号端子群（Ｓ４・Ｇ４・Ｔ４）および第２信号端子群（Ｓ１・Ｇ１・Ｔ１）は、図９〜図１４に示すように、Ｌ字構造を備えていても良い。
さらに、図９〜図１４に示すように、セラミック基板１０の厚み方向から見た平面視で、第１上面板電極２２1は、半導体デバイスＱ４から延伸した第１ボンディングワイヤ群の直上には覆い被さらないように配置され、第２上面板電極２２4は、半導体デバイスＱ１から延伸した第２ボンディングワイヤ群の直上には覆い被さらないように配置されている。
信号端子群（Ｇ１・Ｓ１・Ｔ１）・（Ｇ４・Ｓ４・Ｔ４）をＬ字に形成することによって、３チップのＭＯＳトランジスタからのボンディングワイヤの配線を短距離でかつクロス配置無しで配置することが可能となり、さらに、上面板電極２２1・２２4は、半導体デバイスＱ１・Ｑ４のチップ上から延伸したボンディングワイヤの直上には覆い被さらないように配置可能となる。
また、図２、図５および図６に示すように、半導体デバイスＱ４、第１ダイオードＤ４、第１上面板電極２２4および第１信号端子群（Ｓ４・Ｇ４・Ｔ４）と、半導体デバイスＱ１、第２ダイオードＤ１、第２上面板電極２２4および第２信号端子群（Ｓ１・Ｇ１・Ｔ１）は、セラミック基板１０の厚み方向から見た平面視で、セラミック基板１０の中心に対して点対称に配置されていても良い。
第１の実施の形態に係るパワーモジュール半導体装置１においては、上面板電極２２1・２２4とセラミック基板１０上の電極パターン（ＥＰ・Ｄ（Ｋ４））とを電気的に接続する接続電極１８O・１８nの役割を兼用する負側電源入力端子Ｎ・出力端子Ｏを備えることにより、部材点数を削減することができ、パワーモジュールサイズの縮小化し、パワーモジュールのパワー密度の向上化を図ることができる。その結果、製造コストの削減を図ることができる。
また、第１の実施の形態に係るパワーモジュール半導体装置１においては、対向する辺の信号端子群（Ｇ１・Ｓ１・Ｔ１）・（Ｇ４・Ｓ４・Ｔ４）が互い違いに配置されることにより、３相インバータを組む場合など、パワーモジュールを並列に並べた際、信号端子群（Ｇ１・Ｓ１・Ｔ１）・（Ｇ４・Ｓ４・Ｔ４）同士が当たらないため、パワーモジュールサイズの省スペース化を図ることができる。
各部材の接合構造の形成には、半田接合、金属粒子接合、固相拡散接合、液相拡散（ＴＬＰ：Transient Liquid Phase）接合などの技術を適用可能である。
例えば、金属粒子接合は、導電性粒子を含むペースト材料を焼成して形成される。ペースト材料の焼成温度は、例えば、約２００〜４００℃である。導電性粒子は、金属微粒子であり、例えば、銀粒子、金粒子またはニッケルや銅粒子などである。例えば、金属微粒子として銀粒子を適用する場合、銀粒子の濃度は、例えば、約８０質量％〜約９５質量％である。また、銀ナノ粒子の場合の平均粒径は、約１０ｎｍ〜約１００ｎｍ程度である。
出力端子Ｏは、ＭＯＳＦＥＴＱ１を介して正側電源入力端子Ｐに接続され、ＭＯＳＦＥＴＱ４を介して負側電源入力端子Ｎに接続される。ここで、出力端子Ｏは、接続電極１８O・延長電極２５を兼用しており、負側電源入力端子Ｎは、接続電極１８nを兼用している。
正側電源入力端子Ｐは、接続電極構造を備えず、直接第３パターンＤ（Ｋ１）に接続されている。ここで、正側電源入力端子Ｐも負側電源入力端子Ｎと同様に、接続電極構造を兼用していても良い。
また、図１４に示すように、出力端子Ｏ、負側電源入力端子Ｎ、第１上面板電極２２1および第２上面板電極２２4は、面一に配置可能である。
第１の実施の形態に係るパワーモジュール半導体装置１であって、ツーインワンモジュールの模式的裏面外観構成は、図１５に示すように表される。セラミック基板１０の裏面上に配置される第２銅プレート層１０ｂは、ヒートスプレッダとして機能する。
第１の実施の形態に係るパワーモジュール半導体装置１においては、負側電源入力端子Ｎ、出力端子Ｏ、正側電源入力端子Ｐの内、少なくともいずれか１つは折り曲げた構造を備えていても良い。
第１銅プレート層１０ａの第１パターンＤ（Ｋ４）は、セラミック基板１０の表面上に配置されている。半導体デバイスＱ４は、第１パターンＤ（Ｋ４）上に配置されている。第２銅プレート層１０ｂは、セラミック基板１０の裏面上に配置されている。第１ソースパッド電極ＳＰは、半導体デバイスＱ４上に配置されている。樹脂層１２は、セラミック基板１０の表面上に、第１銅プレート層１０ａ、半導体デバイスＱ１・Ｑ４、ダイオードＤ１・Ｄ４、上面板電極２２1・２２4、ソースパッド電極ＳＰ、接続電極１８O・１８n、延長電極２５などを被覆し、セラミック基板１０の裏面上に、第２銅プレート層１０ｂを被覆して配置されている。
第１の実施の形態に係るパワーモジュール半導体装置１において、半導体デバイスＱ１・Ｑ４は、例えば、ＳｉＣ ＭＯＳＦＥＴで形成され、ダイオードＤ１・４は、例えば、ＳｉＣショットキーバリアダイオード（ＳＢＤ：Schottky Barrier Diode）で形成されている。また、セラミック基板１０上のサーミスタ接続端子Ｂ１・Ｂ２間には、サーミスタが接続され、第１の実施の形態に係るパワーモジュール半導体装置１の温度検出に利用される。
例えば、セラミック基板１０は、Ａｌ2Ｏ3、ＡｌＮ、ＳｉＮ、ＡｌＳｉＣ、若しくは少なくとも表面が絶縁性のＳｉＣなどで形成されていても良い。
また、樹脂層１２は、トランスファモールド樹脂で形成されていても良い。樹脂層１２は、エポキシ系樹脂若しくはシリコーン系樹脂で形成されていても良い。
半導体デバイスＱ１・Ｑ４の複数のチップは、セラミック基板１０の表面上に、セラミック基板１０の厚み方向から見た平面視で離間した位置に配置され、樹脂層１２により樹脂モールドされている。
また、接続電極１８O・１８nは、ＣＴＥの値が相対的に小さい電極材料、例えば、ＣｕＭｏ、Ｃｕなどで形成されていても良い。
上面板電極２２1・２２4分は、ＣＴＥの値が相対的に小さい電極材料、例えば、ＣｕＭｏ、Ｃｕなどで形成されていても良い。
ソースパッド電極ＳＰ部分は、ＣＴＥの値が相対的に小さい電極材料、例えば、ＣｕＭｏ、Ｃｕなどで形成されていても良い。
線熱膨張係数（ＣＴＥ：Coefficient of Thermal Expansion）の値が同等である同じ大きさの材料を比較すると、発生応力は、ヤング率の値が大きい材料の方が大きくなる。このため、ヤング率×ＣＴＥの数値が、より小さい材料を選定することによって、発生応力の値の小さな部材を達成することができる。
ＣｕＭｏは、このような利点を有している。また、ＣｕＭｏは、Ｃｕには劣るが、電気抵抗率も相対的に低い。
ここで、上面板電極２２1２２4間の表面に沿った離隔距離は、沿面距離と呼ばれる。沿面距離の値は、例えば、約６ｍｍである。
パワーモジュール半導体装置１の小型・軽量化のための第１の手段として、ＳｉＣ ＭＯＳＦＥＴを使用して、チップを小型化することができる。ＳｉＣ ＭＯＳＦＥＴでは、規格化オン抵抗がＳｉ ＭＯＳＦＥＴの約１／１０である。このため、同じオン抵抗を有するデバイスを比較すると、ＳｉＣ ＭＯＳＦＥＴのチップ面積は、Ｓｉ ＭＯＳＦＥＴの約１／１０となる。
パワーモジュール半導体装置１の小型・軽量化のための第２の手段として、セラミック基板の薄型化を図ることができる。一般に使用されているセラミック基板としてＡｌＮでは、曲げ強度が小さく、薄くすると割れてしまう。したがって、セラミック基板としてＳｉＮを使用することが望ましい。ＳｉＮのメリットとして、曲げ強度が大きく、薄くしても割れにくいという特徴がある。一方、ディメリットとして、ＳｉＮは熱伝導率がＡｌＮよりも悪く、ＣＴＥがＡｌＮよりも大きい。ここで、具体的な数値例をあげると、ＡｌＮの曲げ強度は、約４００ＧＰａであるのに対して、ＳｉＮの曲げ強度は、約８５０ＧＰａである。一方、ＳｉＮの熱伝導率は、約３５Ｗ／ｍＫであるのに対して、ＡｌＮの熱伝導率は、約１７０Ｗ／ｍＫである。また、ＳｉＮのＣＴＥは、約８５０ｐｐｍ／℃であるのに対して、ＡｌＮのＣＴＥは、約５．７ｐｐｍ／℃である。
（半導体デバイスの構成例）
第１の実施の形態に係るパワーモジュール半導体装置１に適用する半導体デバイス１００（Ｑ１・Ｑ４）の例として、ＳｉＣ ＭＯＳＦＥＴの模式的断面構造は、図１７に示すように、ｎ-高抵抗層からなる半導体基板２６と、半導体基板２６の表面側に形成されたｐベース領域２８と、ｐベース領域２８の表面に形成されたソース領域３０と、ｐベース領域２８間の半導体基板２６の表面上に配置されたゲート絶縁膜３２と、ゲート絶縁膜３２上に配置されたゲート電極３８と、ソース領域３０およびｐベース領域２８に接続されたソース電極３４と、半導体基板２６の表面と反対側の裏面に配置されたｎ+ドレイン領域２４と、ｎ+ドレイン領域２４に接続されたドレインパッド電極３６とを備える。
図１７では、半導体デバイス１００は、プレーナゲート型ｎチャネル縦型ＳｉＣ ＭＯＳＦＥＴで構成されているが、トレンチゲート型ｎチャネル縦型ＳｉＣ ＭＯＳＦＥＴなどで構成されていても良い。
また、第１の実施の形態に係るパワーモジュール半導体装置１に適用する半導体デバイス１００（Ｑ１・Ｑ４）には、ＳｉＣ ＭＯＳＦＥＴの代わりに、ＧａＮ系ＦＥＴなどを適用することもできる。
第１の実施の形態に係るパワーモジュール半導体装置１に適用する半導体デバイス１００には、ＳｉＣ系、ＧａＮ系、若しくはＡｌＮ系のいずれかのパワーデバイスを適用可能である。
更には、第１の実施の形態に係るパワーモジュール半導体装置１に適用する半導体デバイス１００には、バンドギャップエネルギーが、例えば、１．１ｅＶ〜８ｅＶの半導体を用いることができる。
第１の実施の形態に係るパワーモジュール半導体装置１に適用する半導体デバイス１００の例であって、ソースパッド電極ＳＰ、ゲートパッド電極ＧＰを含むＳｉＣ ＭＯＳＦＥＴの模式的断面構造は、図１８に示すように表される。ゲートパッド電極ＧＰは、ゲート絶縁膜３２上に配置されたゲート電極３８に接続され、ソースパッド電極ＳＰは、ソース領域３０およびｐベース領域２８に接続されたソース電極３４に接続される。
また、ゲートパッド電極ＧＰおよびソースパッド電極ＳＰは、図１８に示すように、半導体デバイス１００の表面を覆うパッシベーション用の層間絶縁膜４４上に配置される。尚、ゲートパッド電極ＧＰおよびソースパッド電極ＳＰの下方の半導体基板２６内には、図１６の構成例では、図示を省略しているが、図１７或いは、図１８の中央部と同様に、微細構造のトランジスタ構造が形成されていても良い。
さらに、図１８に示すように、中央部のトランジスタ構造においても、パッシベーション用の層間絶縁膜４４上にソースパッド電極ＳＰが延在して配置されていても良い。
（半導体装置を適用した応用例）
次に、図１９を参照して、第１の実施の形態に係るパワーモジュール半導体装置１を用いて構成した３相交流インバータについて説明する。
図１９に示すように、３相交流インバータは、ゲートドライブ部５０と、ゲートドライブ部５０に接続されたパワーモジュール部５２と、３相交流モータ部５４とを備える。パワーモジュール部５２は、３相交流モータ部５４のＵ相、Ｖ相、Ｗ相に対応して、Ｕ相、Ｖ相、Ｗ相のインバータが接続されている。ここで、ゲートドライブ部５０は、図１９では、ＳｉＣ ＭＯＳＦＥＴＱ１・Ｑ４に接続されているが、図示は省略するが、同様に、ＳｉＣ ＭＯＳＦＥＴＱ２・Ｑ５、およびＱ３・Ｑ６にも接続されている。
パワーモジュール部５２は、蓄電池（Ｅ）４６の接続されたコンバータ４８が接続されたプラス端子（＋）とマイナス端子（−）間に、インバータ構成のＳｉＣ ＭＯＳＦＥＴＱ１・Ｑ４、Ｑ２・Ｑ５、およびＱ３・Ｑ６が接続されている。さらに、ＳｉＣ ＭＯＳＦＥＴＱ１〜Ｑ６のソース・ドレイン間には、ダイオードＤ１〜Ｄ６がそれぞれ逆並列に接続されている。
第１の実施の形態に係るパワーモジュール半導体装置１では、図１９のＵ相部分に対応する単相インバータの構造について説明されていたが、Ｖ相、Ｗ相に対応しても同様に形成して、３相パワーモジュール部５２を形成することもできる。
第１の実施の形態に係るパワーモジュール半導体装置１では、第１信号端子群（Ｇ４・Ｓ４・Ｔ４）および第２信号端子群（Ｇ１・Ｓ１・Ｔ１）は、セラミック基板１０の厚み方向に折り曲げた構成を備えていても良い。
また、第１の実施の形態に係るパワーモジュール半導体装置１では、パワーモジュール半導体装置は、複数個並列に配置されていても良い。
３相交流インバータを駆動するために第１の実施の形態に係るパワーモジュール半導体装置１を３個並列に配置した模式的平面構成は、図２０に示すように表される。
また、第１の実施の形態に係るパワーモジュール半導体装置１において、信号端子を折り曲げた模式的鳥瞰構成は、図２１に示すように表される。また、第１の実施の形態に係るパワーモジュール半導体装置１を３個並列に配置し、３相交流インバータを駆動する模式的回路構成は、図２２に示すように表される。図２０〜図２２においては、サーミスタ接続端子Ｂ１・Ｂ２等は図示を省略している。
第１の実施の形態に係るパワーモジュール半導体装置１においては、信号端子（Ｇ１・Ｓ１・Ｔ１）・（Ｇ４・Ｓ４・Ｔ４）若しくは正側電源入力端子Ｐ・負側電源入力端子Ｎ・出力端子Ｏのいずれかがパッケージモジュールの４辺の全辺（全側面）から出ている構造において、対向する辺の信号端子（Ｇ１・Ｓ１・Ｔ１）・（Ｇ４・Ｓ４・Ｔ４）が互い違いに配置されているため、図２０に示すように、パワーモジュール半導体装置１を並列配置した場合の占有面積を縮小化可能となる。さらに、図２１に示すように、信号端子（Ｇ１・Ｓ１・Ｔ１）・（Ｇ４・Ｓ４・Ｔ４）を折り曲げることによって、図２０および図２２に示すように、パワーモジュール半導体装置１を並列配置した場の占有面積を縮小化可能となる。このため、装置全体の省スペース化、小型化を図ることができる。
第１の実施の形態によれば、ツーインワン薄型ＳｉＣパワーモジュールの配線柱レス化、小型、軽量化可能なパワーモジュール半導体装置を提供することができる。
[第２の実施の形態]
（ワンインワンモジュール：1 in 1 Module）
第２の実施の形態に係るパワーモジュール半導体装置２であって、ワンインワンモジュール（1 in 1 Module）の模式的回路表現は、図２３に示すように表される。また、第２の実施の形態に係るパワーモジュール半導体装置２であって、ワンインワンモジュールの詳細回路表現は、図２４に示すように表される。
第２の実施の形態に係るパワーモジュール半導体装置２は、ワンインワンモジュールの構成を備える。すなわち、１個のＭＯＳＦＥＴＱが１つのモジュールに内蔵されている。一例として６チップ（ＭＯＳトランジスタ×６）搭載可能であり、それぞれのＭＯＳＦＥＴＱは、６個まで並列接続可能である。尚、６チップの内、一部をダイオードＤＩ用として搭載することも可能である。
図２３には、ＭＯＳＦＥＴＱに逆並列接続されるダイオードＤＩが示されている。ＭＯＳＦＥＴＱの主電極は、ドレイン端子ＤＴおよびソース端子ＳＴで表される。
さらに詳細には、図２４に示すように、ＭＯＳＦＥＴＱに並列にセンス用ＭＯＳＦＥＴＱｓが接続される。センス用ＭＯＳＦＥＴＱｓは、ＭＯＳＦＥＴＱと同一チップ内に、微細トランジスタとして形成されている。なお、第１の実施の形態においても半導体デバイスＱ１・Ｑ４には、センス用ＭＯＳＦＥＴＱｓが同一チップ内に、微細トランジスタとして形成されている。
第２の実施の形態に係るパワーモジュール半導体装置２は、図２５に示すように、樹脂層１２に被覆されたセラミック基板１０の第１の辺に配置されたドレイン端子ＤＴおよびソース端子ＳＴと、第１の辺に対向の辺に配置された信号端子ＳＳ・Ｇ・ＣＳとを備える。ここで、信号端子ＳＳ・Ｇ・ＣＳは、半導体デバイスＱのソースセンス端子・ゲート信号端子・電流センス端子に接続される。なお、図示は省略されているが、サーミスタ接続端子Ｂ１・Ｂ２をさらに備えていても良い。ここで、ソース端子ＳＴは、第１電源入力端子に対応し、ドレイン端子ＤＴは、第２電源入力端子に対応する。
また、第２の実施の形態に係るパワーモジュール半導体装置２であって、ワンインワンモジュールの模式的平面パターン構成は、図２６に示すように表され、図２６のＶ−Ｖ線に沿う模式的断面構造は、図２８に示すように表される。
また、第２の実施の形態に係るパワーモジュール半導体装置２であって、ワンインワンモジュールの模式的裏面外観構成は、図２７に示すように表される。セラミック基板１０の裏面上に配置される第２銅プレート層１０ｂは、ヒートスプレッダとして機能する。
図２８のＡ部分の拡大された模式的断面構造は、図２９に示すように表される。また、図２９のＢ部分の模式的平面パターン構成は、図３０に示すように表され、図３０のＶＩ−ＶＩ線に沿う模式的断面構造は、図３１に示すように表される。
第２の実施の形態に係るパワーモジュール半導体装置２は、図２６〜図３１に示すように、第１半導体デバイスＱ（１００）と、第１半導体デバイスＱ上に配置された第１ソースパッド電極ＳＰ・ＳＰと、第１半導体デバイスＱ上に第１ソースパッド電極ＳＰ・ＳＰの周囲に配置され、第１ソースパッド電極ＳＰ・ＳＰよりも厚い膜厚を有する第１絶縁膜６０と、第１絶縁膜６０および第１ソースパッド電極ＳＰ上に配置された第１上面板電極２２とを備える。ここで、第１半導体デバイスＱ（１００）は、図２８に示すように、セラミック基板１０の表面上に配置された第１銅プレート層１０ａの第１パターンＤ上に配置されていても良い。
また、第１上面板電極２２と第１ソースパッド電極ＳＰは、図３１に示すように、第１半田層８０を介して接続されていても良い。
また、第１絶縁膜６０は、ポリイミド膜で形成されていても良い。厚さは、例えば、５０μｍ以上であることが、絶縁性を容易に確保することができ、かつ低背化が可能であるという点で望ましい。あるいは、また、第１絶縁膜６０は、セラミックス若しくはその積層で形成されていても良い。この場合も厚さは、例えば、５０μｍ以上であることが、絶縁性を容易に確保することができ、かつ低背化が可能であるという点で望ましい。
第２の実施の形態に係るパワーモジュール半導体装置２は、図２５〜図３１に示ように、薄型ＳｉＣパワーモジュールを配線柱レス化で形成することができるため、小型、軽量化可能なパワーモジュール半導体装置を提供することができる。
また、第２の実施の形態に係るパワーモジュール半導体装置２は、図２６に示すように、半導体デバイスＱが、セラミック基板１０の中央部に２列に３チップずつ配置される。また、セラミック基板１０の周辺部には、２系統の信号端子群（ＧＳＰ・ＣＳＰ・ＳＳＰ）が、Ｌ字構造に配置される。２系統の信号端子群（ＧＳＰ・ＣＳＰ・ＳＳＰ）は、図２６に示すように、互いに共通に接続されて、半導体デバイスＱのソースセンス端子・ゲート信号端子・電流センス端子に接続される。
各チップのＧＰ端子・ＳＰ端子・ＣＳ端子は、周辺部に配置されたＬ字構造の信号端子群（ＧＳＰ・ＣＳＰ・ＳＳＰ）に向けて、ボンディングワイヤによって接続される。
さらに、図２６に示すように、セラミック基板１０の厚み方向から見た平面視で、上面板電極２２・２２Ｓは、半導体デバイスＱから延伸したボンディングワイヤ群の直上には覆い被さらないように配置されている。
信号端子群（ＧＳＰ・ＣＳＰ・ＳＳＰ）をＬ字に形成することによって、３チップのＭＯＳトランジスタからのボンディングワイヤの配線を短距離でかつクロス配置無しで配置することが可能となり、さらに、上面板電極２２・２２Ｓは、半導体デバイスＱのチップ上から延伸したボンディングワイヤの直上には覆い被さらないように配置可能となる。
第２の実施の形態に係るパワーモジュール半導体装置２は、図２５〜図３１に示すように、ＳｉＣ ＴＰＭにおいて、上面板電極２２とセラミック基板１０上の電極パターンＥＰとを電気的に接続する接続電極１８n（図示省略）の役割を兼用する負側電源入力端子Ｎを備える。また、ドレイン端子ＤＴとセラミック基板１０上の電極パターンＤとを電気的に接続する接続電極１８p（図示省略）の役割を兼用するドレイン端子ＤＴを備える。ソース端子ＳＴ・ドレイン端子ＤＴはパワー端子として作用する。
第２の実施の形態に係るパワーモジュール半導体装置２においては、上面板電極２２とセラミック基板１０上の電極パターンＥＰとを電気的に接続する接続電極１８nの役割を兼用するソース端子ＳＴと、ドレイン端子ＤＴとセラミック基板１０上の電極パターンＤとを電気的に接続する接続電極１８pの役割を兼用するドレイン端子ＤＴとを備えることにより、部材点数を削減することができ、パワーモジュールサイズの縮小化し、パワーモジュールのパワー密度の向上化を図ることができる。その結果、製造コストの削減を図ることができる。
第２の実施の形態に係るパワーモジュール半導体装置２においては、構成部材が低減化され、その結果としてチップ数を増加することができる。
各部材の接合構造の形成には、半田接合、金属粒子接合、固相拡散接合、液相拡散接合などの技術を適用可能である。
また、ここで、図示は省略されているが、第１パターンＤ上に半導体デバイスＱに隣接して配置された第１ダイオードＤＩを備えていても良い。さらに、場合によっては、第１パターンＤ上には、すべてのチップにダイオードＤＩが配置されていても良い。
また、ソースパッド電極ＳＰ・ＳＰ上に配置された上面板電極２２・２２Ｓを備えていても良い。
また、図示は省略されているが、ソースパッド電極ＳＰ・ＳＰ上に配置され、かつダイオードＤＩのアノード電極Ａに接続された上面板電極２２を備えていても良い。
上面板電極２２・２２Ｓは、図２６に示すように、平面視で内側の角部に湾曲凹状のＬ字構造を有することが望ましい。電気的な抵抗を低減するためである。
第２の実施の形態に係るパワーモジュール半導体装置２においても、半導体デバイスＱは、例えば、ＳｉＣ ＭＯＳＦＥＴで形成され、ダイオードＤＩは、例えば、ＳｉＣショットキーバリアダイオード（ＳＢＤ）で形成される。また、セラミック基板１０上のサーミスタ接続端子Ｂ１・Ｂ２間には、サーミスタが接続され、第２の実施の形態に係るパワーモジュール半導体装置２の温度検出に利用される。
その他の構成は、第１の実施の形態に係るパワーモジュール半導体装置１と同様であるため、重複説明は省略する。
第２の実施の形態に係るパワーモジュール半導体装置２に適用する半導体デバイス１００（Ｑ）の例として、ＳｉＣ ＭＯＳＦＥＴの模式的断面構造は、図１７と同様に表される。図１７では、半導体デバイス１００は、プレーナゲート型ｎチャネル縦型ＳｉＣ ＭＯＳＦＥＴで構成されているが、トレンチゲート型ｎチャネル縦型ＳｉＣ ＭＯＳＦＥＴなどで構成されていても良い。
また、第２の実施の形態に係るパワーモジュール半導体装置２に適用する半導体デバイス１００（Ｑ）には、ＳｉＣ ＭＯＳＦＥＴの代わりに、ＧａＮ系ＦＥＴなどを適用することもできる。
第２の実施の形態に係るパワーモジュール半導体装置２に適用する半導体デバイス１００には、ＳｉＣ系、ＧａＮ系、若しくはＡｌＮ系のいずれかのパワーデバイスを適用可能である。
第２の実施の形態に係るパワーモジュール半導体装置２に適用する半導体デバイス１００の例であって、ソースパッド電極ＳＰ、ゲートパッド電極ＧＰを含むＳｉＣ ＭＯＳＦＥＴの模式的断面構造は、図１８と同様に表される。
第２の実施の形態によれば、ワンインワン薄型ＳｉＣパワーモジュールの配線柱レス化、小型、軽量化可能なパワーモジュール半導体装置を提供することができる。
以上説明したように、本発明によれば、薄型ＳｉＣパワーモジュールの配線柱レス化、小型、軽量化可能なパワーモジュール半導体装置を提供することができる。
[その他の実施の形態]
上記のように、第１〜第２の実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
このように、本発明はここでは記載していない様々な実施の形態などを含む。
本発明のパワーモジュール半導体装置は、ＳｉＣパワー半導体モジュール、インテリジェントパワーモジュールなどパワーデバイス全般に利用可能であり、特に、小型・軽量化が求められている分野、車載・太陽電池・産業機器・民生機器向けのインバータ、コンバータなど幅広い応用分野に適用可能である。
１、２…パワーモジュール半導体装置
３ｂ、８０…半田層
１０…セラミック基板
１０ａ、１０ｂ…銅プレート層
１２…樹脂層
１８O、１８p、１８n…接続電極
２２、２２1、２２4、２２Ｓ…上面板電極
２４…ｎ+ドレイン領域
２５…延長電極
２６…半導体基板
２８…ｐベース領域
３０…ソース領域
３２…ゲート絶縁膜
３４…ソース電極
３６…ドレイン電極
３８…ゲート電極
４４…層間絶縁膜
４６…蓄電池（Ｅ）
４８…コンバータ
５０…ゲートドライブ部
５２…パワーモジュール部
５４…三相モータ部
６０…絶縁膜
１００、Ｑ、Ｑ１〜Ｑ６…半導体デバイス（ＳｉＣ ＭＯＳＦＥＴ、半導体チップ）
Ｄ１〜Ｄ６、ＤＩ…ダイオード
ＧＰ…ゲートパッド電極
ＳＰ…ソースパッド電極
Ｐ…正側電源入力端子（第２電源入力端子）
Ｎ…負側電源入力端子（第１電源入力端子）
ＤＴ…ドレイン端子（第２電源入力端子）
ＳＴ…ソース端子（第１電源入力端子）
Ｏ、Ｕ、Ｖ、Ｗ…出力端子
Ｇ、Ｇ１、Ｇ４…ゲート信号端子
ＳＳ、Ｓ１、Ｓ４…ソースセンス端子
ＣＳ、Ｔ１、Ｔ４…電流センス端子
Ｂ１、Ｂ２…サーミスタ接続端子
Ａ１、Ａ４…アノード電極
Ｋ１、Ｋ４…カソード電極
Ｄ、Ｄ（Ｋ１）、Ｄ（Ｋ４）…ドレイン電極パターン
ＥＰ…接地パターン
ＳＳＰ、ＣＳＰ、ＧＳＰ…信号端子群

Claims (27)

  1. セラミック基板と、
    前記セラミック基板の表面上に配置された第１銅プレート層の第１パターンと、
    前記第１パターン上に配置された第１半導体デバイスと、
    前記第１半導体デバイス上に配置された第１ソースパッド電極と、
    前記第１半導体デバイス上に前記第１ソースパッド電極の周囲に配置され、前記第１ソースパッド電極よりも厚い膜厚を有する第１絶縁膜と、
    前記第１絶縁膜および前記第１ソースパッド電極上に配置された第１上面板電極と
    を備えることを特徴とするパワーモジュール半導体装置。
  2. 前記第１上面板電極と前記第１ソースパッド電極は、第１半田層を介して接続されたことを特徴とする請求項１に記載のパワーモジュール半導体装置。
  3. 前記第１絶縁膜は、ポリイミド膜で形成されたことを特徴とする請求項１に記載のパワーモジュール半導体装置。
  4. 前記第１絶縁膜は、セラミックス若しくはその積層で形成されたことを特徴とする請求項１に記載のパワーモジュール半導体装置。
  5. 前記第１パターン上に配置された第１接続電極と、
    前記第１接続電極に接続された出力端子と
    を備えることを特徴とする請求項１に記載のパワーモジュール半導体装置。
  6. 前記第１銅プレート層の第２パターンと、
    前記第２パターン上に配置された第２接続電極と、
    前記第２接続電極に接続された第１電源入力端子と
    を備えることを特徴とする請求項１に記載のパワーモジュール半導体装置。
  7. 前記第１接続電極は、前記第１パターン上に配置された延長電極を備えることを特徴とする請求項１に記載のパワーモジュール半導体装置。
  8. 前記第１パターン上に前記第１半導体デバイスに隣接して配置された第１ダイオードを備えることを特徴とする請求項１に記載のパワーモジュール半導体装置。
  9. 前記第１上面板電極は、前記第１ダイオードのアノード電極に接続されたことを特徴とする請求項８に記載のパワーモジュール半導体装置。
  10. 前記第１銅プレート層の第３パターン上に配置された第２半導体デバイスを備えることを特徴とする請求項１に記載のパワーモジュール半導体装置。
  11. 前記第３パターン上に前記第２半導体デバイスに隣接して配置された第２ダイオードを備えることを特徴とする請求項１０に記載のパワーモジュール半導体装置。
  12. 前記第２半導体デバイス上に配置された第２ソースパッド電極と、
    前記第２半導体デバイス上に前記第２ソースパッド電極の周囲に配置され、前記第２ソースパッド電極よりも厚い膜厚を有する第２絶縁膜と、
    前記第２絶縁膜および前記第２ソースパッド電極上に配置された第２上面板電極と
    を備えることを特徴とする請求項１０に記載のパワーモジュール半導体装置。
  13. 前記第２上面板電極と前記第２ソースパッド電極は、第２半田層を介して接続されたことを特徴とする請求項１２に記載のパワーモジュール半導体装置。
  14. 前記第２絶縁膜は、ポリイミド膜で形成されたことを特徴とする請求項１２に記載のパワーモジュール半導体装置。
  15. 前記第２絶縁膜は、セラミックス若しくはその積層で形成されたことを特徴とする請求項１２に記載のパワーモジュール半導体装置。
  16. 前記第２上面板電極は、前記第２ダイオードのアノード電極に接続されたことを特徴とする請求項１２に記載のパワーモジュール半導体装置。
  17. 前記第１上面板電極および前記第２上面板電極は、平面視で内側の角部に湾曲凹状のＬ字構造を有することを特徴とする請求項９または１６に記載のパワーモジュール半導体装置。
  18. 前記第３パターンに接続された第２電源入力端子を備えることを特徴とする請求項１１に記載のパワーモジュール半導体装置。
  19. 前記セラミック基板の第１辺に配置され、前記第１半導体デバイスに第１ボンディングワイヤ群を介して接続された第１信号端子群と、
    前記セラミック基板の第１辺に対向する第２辺に配置され、前記第２半導体デバイスに第２ボンディングワイヤ群を介して接続された第２信号端子群と
    を備え、前記第１信号端子群と前記第２信号端子群は、互い違いに配置されることを特徴とする請求項１２に記載のパワーモジュール半導体装置。
  20. 前記第１信号端子群および前記第２信号端子群は、Ｌ字構造を備えることを特徴とする請求項１９に記載のパワーモジュール半導体装置。
  21. 前記セラミック基板の厚み方向から見た平面視で、前記第１上面板電極は、前記第１半導体デバイスから延伸した前記第１ボンディングワイヤ群の直上には覆い被さらないように配置され、前記第２上面板電極は、前記第２半導体デバイスから延伸した前記第２ボンディングワイヤ群の直上には覆い被さらないように配置されることを特徴とする請求項１９または２０に記載のパワーモジュール半導体装置。
  22. 前記第１半導体デバイス、前記第１ダイオード、前記第１上面板電極および前記第１信号端子群と、前記第２半導体デバイス、前記第２ダイオード、前記第２上面板電極および前記第２信号端子群は、前記セラミック基板の厚み方向から見た平面視で、前記セラミック基板の中心に対して点対称に配置することを特徴とする請求項２１に記載のパワーモジュール半導体装置。
  23. 前記セラミック基板は、Ａｌ2Ｏ3、ＡｌＮ、ＳｉＮ、ＡｌＳｉＣ、若しくは少なくとも表面が絶縁性のＳｉＣあることを特徴とする請求項１〜２２のいずれか１項に記載のパワーモジュール半導体装置。
  24. 前記第１ソースパッド電極および前記第２ソースパッド電極は、ＣｕＭｏ若しくはＣｕであることを特徴とする請求項１〜２３のいずれか１項に記載のパワーモジュール半導体装置。
  25. 前記第１上面板電極および前記第２上面板電極は、ＣｕＭｏ若しくはＣｕであることを特徴とする請求項１〜２４のいずれか１項に記載のパワーモジュール半導体装置。
  26. 前記パワーモジュール半導体装置は、トランスファモールド樹脂により被覆されることを特徴とする請求項１〜２５のいずれか１項に記載のパワーモジュール半導体装置。
  27. 前記半導体デバイスは、ＳｉＣ系、ＧａＮ系、若しくはＡｌＮ系のいずれかのパワーデバイスであることを特徴とする請求項１〜２６のいずれか１項に記載のパワーモジュール半導体装置。
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