JP2014002803A - 半導体装置 - Google Patents

Abstract

【課題】１つのロウアドレスにより複数のワード線が一度に選択されるタイプの半導体装置において、ワード線の救済効率を向上する。
【解決手段】半導体装置１０は、不良ワード線である第１のワード線ＷＬ１及び不良でない通常のワード線である第２のワード線ＷＬ１を含む複数のワード線ＷＬ、及び、少なくとも１本の冗長ワード線ＲＷＬを有し、ロウアドレスＸＡに応答して第１及び第２のワード線ＷＬ１が一度に選択されるように構成されたバンク２０−１と、上記少なくとも１本の冗長ワード線ＲＷＬの中の１本に対応付けて、第１のワード線ＷＬ１を特定する不良ワード線情報ＤＷＡ_１を記憶する不良ワード線アドレスレジスタ３６_１と、上記ロウアドレスＸＡが供給されたことに応じて、第１のワード線ＷＬ１に代えて不良ワード線情報ＤＷＡ_１に対応する冗長ワード線ＲＷＬを選択するとともに、第２のワード線ＷＬ１を選択するアレイ制御回路３７とを備える。
【選択図】図２

Description

本発明は半導体装置に関し、特に、１つのロウアドレスにより複数のワード線が一度に選択されるタイプの半導体装置に関する。

ＤＲＡＭ(Dynamic Random Access Memory)に代表される半導体装置では、不良メモリセルなどを救済するための手段の１つとして、不良メモリセルに接続されるワード線（不良ワード線）を冗長ワード線に置換する処理が行われる。この処理のために半導体装置には、冗長ワード線ごとにロウアドレスを記憶する不良ロウアドレス記憶回路が設けられる。ロウアクセスの際には、供給されたロウアドレスがこの不良ロウアドレス記憶回路に記憶されているか否かが判定され、記憶されていた場合には、そのロウアドレスによって示されるワード線（不良ワード線）に代え、対応する冗長ワード線が選択される。

ところで、近年の半導体装置には、メモリセルアレイに含まれる多数のワード線を複数のブロックに分けて用いるように構成されたものがある。この種の半導体装置では、各ブロックに同じロウアドレス空間が割り当てられており、ロウアクセスの際には、供給されたロウアドレスに対応するワード線が各ブロック内で活性化される。これにより、ブロック数分のワード線が一度に活性化されるので、一度のロウアクセスでブロック数分のビットのリード／ライトを行えるようになる。この場合、各ブロックには所定本数の冗長ワード線が設けられ、不良ワード線が発生した場合のワード線の置換は、ブロック内で完結するように構成される。つまり、不良ワード線の置換先は、同一ブロック内の冗長ワード線となる。

特許文献１〜３には、ブロック単位で置換を行う構成が開示されている。

特開２００４−３９６８０号公報 特開２００７−１７２８３２号公報 特開２００９−１１７０１６号公報

しかしながら、上述したブロック構成を有する半導体装置においては、１つのブロックで不良ワード線が発生し、その不良ワード線を冗長ワード線に置換することになった場合、他のブロックでも、その不良ワード線と同じロウアドレスを有するワード線が冗長ワード線に置換されることになる。つまり、１本のワード線を救済するのにブロック数分の冗長ワード線を使用することとなるため、救済効率がよくないという問題がある。

これは、不良ロウアドレス記憶回路が、ロウアドレスにより不良ワード線を記憶していることによるものである。上述したように、ブロック構成を有する半導体装置では、各ブロックに同じロウアドレス空間が割り当てられる。したがって、あるブロックで不良ワード線が発生し、そのロウアドレスが不良ロウアドレス記憶回路に記憶されると、他のブロック内の同じロウアドレスを有するワード線までもが不良ワード線として取り扱われることになってしまう。

この問題は、ブロック構成の有無に関わらず、１つのロウアドレスにより複数のワード線が一度に選択される（１つのロウアドレスが複数のワード線に割り当てられる）タイプの半導体装置に共通に生ずる問題である。したがって、この種の半導体装置において、ワード線の救済効率を向上させることのできる技術が望まれている。

本発明の一側面による半導体装置は、第１及び第２の通常ワード線を含む複数の通常ワード線、及び、少なくとも１本の冗長ワード線を有し、アドレス情報に応答して前記第１及び第２の通常ワード線が一度に選択されるように構成されたメモリセルアレイと、前記少なくとも１本の冗長ワード線の中の１本に対応付けて、前記第１の通常ワード線を特定する不良情報を記憶する不良情報記憶回路と、前記アドレス情報が供給されたことに応じて、前記第１の通常ワード線に代えて前記不良情報に対応する前記冗長ワード線を選択するとともに、前記第２の通常ワード線を選択する制御回路とを備えることを特徴とする。

本発明の他の一側面による半導体装置は、それぞれ複数の通常ワード線を含む複数のブロックと、少なくとも１本の冗長ワード線とを含むメモリセルアレイと、前記少なくとも１本の冗長ワード線それぞれに対応して設けられ、それぞれ前記複数の通常ワード線のうちの不良ワード線に割り当てられたロウアドレスと該不良ワード線の属する前記ブロックを示すブロックアドレスとを対応付けて記憶する少なくとも１つの不良情報記憶回路と、ロウアドレスが供給されたことに応じて、該ロウアドレスを記憶している前記不良情報記憶回路を特定することにより置換先となる前記冗長ワード線を特定するとともに、特定した前記不良情報記憶回路が記憶している前記ブロックアドレスから置換処理の対象となる前記ブロックを特定し、置換処理の対象として特定した前記ブロックに関して、置換先として特定した前記冗長ワード線を選択するとともに、置換処理の対象として特定した前記ブロック以外の前記ブロックに関して、供給された前記ロウアドレスにより示される前記通常ワード線を選択する制御回路とを備えることを特徴とする。

本発明によれば、不良ワード線であるワード線（通常ワード線）が不良情報によって特定されるので、１本のワード線を救済する際に、同じロウアドレスを有する他のワード線まで冗長ワード線に置換しなくて済む。したがって、ワード線の救済効率が向上する。

本発明の第１の実施の形態による半導体装置１０の全体構成を示す図である。 図１に示した半導体装置１０の各構成のうち、本発明に特徴的な部分を抜き出して示す図である。 図１及び図２に示すアレイ制御回路３７の内部回路を示す図である。 本発明の第２の実施の形態による半導体装置１０の全体構成を示す図である。 図４に示した半導体装置１０の各構成のうち、本発明に特徴的な部分を抜き出して示す図である。 図４及び図５に示すＩＯ線スイッチ３８の内部回路を示す図である。 本発明の第３の実施の形態によるコンピュータ７０のシステム構成例を示す図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の第１の実施の形態による半導体装置１０の全体構成を示す図である。同図に示すように、半導体装置１０は、外部との間で信号を送受信するための入出力端子として、クロック端子１１，１２、クロックイネーブル端子１３、コマンド端子１４、アドレス端子１５、及びデータ入出力端子１６を備えている。また、半導体装置１０は、４つのバンク２０−１〜２０−４（バンク１〜４）を備え、バンクごとに、ロウデコーダ２１、カラムデコーダ２５、及びアレイ制御回路３７（制御回路）を有している。さらに、半導体装置１０は、リードライト（ＲＷ）アンプ２６、ラッチ回路２７、データ入出力バッファ２８、コマンドデコーダ３０、チップ制御回路３１、モードレジスタ３２、ロウアドレスバッファ３３、カラムアドレスバッファ３４、リフレッシュアドレスカウンタ３５、不良ワード線アドレスレジスタ３６（不良情報記憶回路）、及びクロック発生回路４０を備えている。

バンク２０−１〜２０−４はそれぞれ、一方向に延伸する複数のビット線ＢＬと、これらビット線ＢＬと直交する方向に延伸する複数のワード線ＷＬと、ビット線ＢＬとワード線ＷＬの交点ごとに設けられるメモリセルＭＣとを有するメモリセルアレイである。なお、図１には、ビット線ＢＬ、ワード線ＷＬ、及びメモリセルＭＣをそれぞれ１つだけ例示している。各ビット線ＢＬは、図示しないセンスアンプ及びカラムスイッチを介して、第１のＩＯ線ＩＯＬに接続される。なお、ビット線ＢＬの具体的な構成方法としてオープンビット線方式、フォールデッド方式などが知られており、本発明はいずれの方式にも適用可能であるが、本実施の形態ではフォールデッド方式を前提として説明する。

クロック端子１１，１２はそれぞれ、外部クロック信号ＣＫ及びその反転信号／ＣＫが供給される端子であり、クロックイネーブル端子１３はクロックイネーブル信号ＣＫＥが入力される端子である。なお、本明細書において、信号名の先頭に付した記号「／」は、その信号が対応する信号の反転信号であるか、又はローアクティブな信号であることを示している。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック発生回路４０は、外部クロック信号ＣＫ，／ＣＫに基づいて内部クロック信号ＬＣＬＫを生成する回路であり、生成された内部クロック信号ＬＣＬＫは半導体装置１０内の各部に供給される。

コマンド端子１４は、それぞれチップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、及びライトイネーブル信号／ＷＥが供給される複数の端子からなる。外部のコントローラは、これらのコマンド信号の論理レベルの組み合わせにより、アクトコマンドＡＣＴ、ライトコマンドＷＲＴ、リードコマンドＲＥＤ、オートリフレッシュコマンドＲＥＦなどの各種コマンドを半導体装置１０に供給する。供給されたコマンド信号は、コマンド信号の保持、デコード、及びカウントなどを行うコマンドデコーダ３０を介して、チップ制御回路３１に供給される。チップ制御回路３１は、コマンドデコーダ３０の出力に基づいて各種の内部コマンドを生成し、これにより、リードライトアンプ２６、ラッチ回路２７、バンクごとのアレイ制御回路３７、ロウアドレスバッファ３３、カラムアドレスバッファ３４、リフレッシュアドレスカウンタ３５、及び不良ワード線アドレスレジスタ３６の動作を制御する。なお、コマンドデコーダ３０及びチップ制御回路３１の処理は、内部クロックＬＣＬＫに同期して行われる。

アドレス端子１５は、アドレス信号ＡＤＤが供給される端子である。アドレス信号ＡＤＤは、コマンド信号と同期して半導体装置１０に入力される。アドレス信号ＡＤＤは通常、２ビットのアドレス信号ＢＡ_０，ＢＡ_１と、ｉ＋１ビットのアドレス信号Ａ_０〜Ａ_ｉとによって構成される。アドレス信号ＢＡ_０，ＢＡ_１は、リード／ライト等の動作の対象となるバンクを示すバンクアドレスであり、ロウアドレスバッファ３３及びカラムアドレスバッファ３４の両方に供給される。アドレス信号Ａ_０〜Ａ_ｉは、アクトコマンドＡＣＴと同期して入力された場合には後述するロウアドレスＸＡ（Ｘ_０〜Ｘ_ｉ）を示し、ロウアドレスバッファ３３に供給される。一方、ライトコマンドＷＲＴ又はリードコマンドＲＥＤと同期して入力された場合には後述するカラムアドレスＹＡを示し、カラムアドレスバッファ３４に供給される。半導体装置１０がモードレジスタセットにエントリーしている場合には、アドレス信号ＡＤＤは半導体装置１０のモードを示す情報であり、モードレジスタ３２に供給される。

ロウアドレスバッファ３３にバッファリングされたアドレス信号はアレイ制御回路３７に、カラムアドレスバッファ３４にバッファリングされたアドレス信号はカラムデコーダ２５に、それぞれ供給される。アレイ制御回路３７は、供給されたロウアドレスＸＡ（アドレス情報）に基づき、対応するバンク内のワード線ＷＬを選択（活性化）する回路である。アレイ制御回路３７の機能については、後ほどより詳しく説明する。カラムデコーダ２５は、供給されたカラムアドレスＹＡに基づいて図示しないカラムスイッチの接続状態を制御することにより、アクセス対象のメモリセルに接続されたビット線ＢＬを、図１に示す第１のＩＯ線ＩＯＬを通じて、リードライトアンプ２６に接続する回路である。

アレイ制御回路３７には、ロウアドレスＸＡの他、リフレッシュアドレスカウンタ３５からリフレッシュアドレスＲＡが供給され、不良ワード線アドレスレジスタ３６から不良ワード線情報ＤＷＡ（不良情報）が供給される。リフレッシュアドレスＲＡは、リフレッシュ対象のロウアドレスを示すアドレス情報である。リフレッシュアドレスカウンタ３５は、オートリフレッシュコマンドＲＥＦの入力を受けたチップ制御回路３１の制御を受けて、リフレッシュアドレスＲＡを生成するよう構成される。リフレッシュアドレスカウンタ３５は図示しないインクリメント回路を有しており、すべてのロウアドレスが順次リフレッシュ処理の対象となるよう、リフレッシュアドレスＲＡの生成を行う。アレイ制御回路３７は、こうして生成されたリフレッシュアドレスＲＡにより示されるワード線ＷＬを活性化することにより、メモリセルのリフレッシュを実行する。不良ワード線情報ＤＷＡについては後述する。

データ入出力端子１６は、リードデータＤＱ又はライトデータＤＱの入出力を行うための端子であり、半導体装置１０に複数個設けられる。これら複数個のデータ入出力端子１６は、それぞれデータ入出力バッファ２８及びラッチ回路２７を介してリードライトアンプ２６に接続される。データ入出力バッファ２８は、図示しない入力バッファ及び出力バッファを有しており、これらのバッファにより、内部クロック信号ＬＣＬＫに同期して、リードデータＤＱ又はライトデータＤＱの入出力を行う。ラッチ回路２７は、いわゆるＤＤＲ(Double Data Rate)機能を実現する回路であり、ＦＩＦＯ(First-In First-Out)回路とマルチプレクサ回路とを含んで構成される。ＦＩＦＯ回路のデータの入出力は、内部クロック信号ＬＣＬＫに同期して行われる。リードライトアンプ２６は、データアンプ回路とマルチプレクサ回路とを含んで構成される。これらの回路により、メモリセルアレイから供給されるパラレルなリードデータは、差動形式からシングルエンド形式に変換された後、シリアルなリードデータに変換されてデータ入出力端子１６から外部に出力される。一方、データ入出力端子１６から供給されるシリアルなライトデータは、パラレルなライトデータに変換され、かつシングルエンド形式から差動形式に変換されたうえで、メモリセルアレイに供給される。ラッチ回路２７内のマルチプレクサ回路並びにリードライトアンプ２６内のマルチプレクサ回路の切り替えは、チップ制御回路３１によって行われる。

図２は、図１に示した半導体装置１０の各構成のうち、本発明に特徴的な部分を抜き出して示す図である。同図にはバンク２０−１に関する構成を示しているが、他のバンクについても同様である。以下、同図を参照しながら、半導体装置１０の構成についてさらに詳しく説明する。

図２に示すように、バンク２０−１の内部は、ワード線ＷＬを共有しない複数のブロック２０−１Ａ〜２０−１Ｄに分割されている。各ブロック２０−１Ａ〜２０−１Ｄはそれぞれ２つのマットＭ０，Ｍ１により構成され、各マットＭ０，Ｍ１のビット線方向（図面横方向）の両側にはセンスアンプ領域２２が配置される。センスアンプ領域２２には、多数のセンスアンプＳＡが配置されており、各センスアンプＳＡはそれぞれ、図２に例示するように、同一方向に向かって延伸する相補のビット線ＢＬ，／ＢＬの両方に接続される（フォールデッド方式）。ブロック２０−１Ａに属するセンスアンプＳＡは、図示しないカラムスイッチを介して、図１に示した第１のＩＯ線ＩＯＬの一部である第１のＩＯ線ＩＯ＿Ａに接続される。同様に、ブロック２０−１Ｂ〜２０−１Ｄに属するセンスアンプＳＡは、それぞれカラムスイッチを介して第１のＩＯ線ＩＯ＿Ｂ〜ＩＯ＿Ｄに接続される。カラムスイッチの接続状態は、上述したように、カラムアドレスＹＡを受けたカラムデコーダ２５によって制御される。

各マットＭ０，Ｍ１のワード線方向の一端には、ロウデコーダ（ＸＤＥＣ）２１が配置される。各ロウデコーダ２１は、アレイ制御回路３７から供給されるマット制御信号ＭＡＣに従って、対応するマット内にある複数のワード線ＷＬそれぞれの電位を制御する。具体的には、マット制御信号ＭＡＣにより選択対象であることが示されるワード線については、その電位をセルトランジスタのしきい値電圧より高くする。これにより、対応する複数のセルトランジスタがそれぞれオン状態となる。一方、マット制御信号ＭＡＣにより選択対象であることが示されないワード線については、その電位をセルトランジスタのしきい値電圧より低くする。これにより、対応する複数のセルトランジスタがそれぞれオフ状態となる。マット制御信号ＭＡＣの詳細については後述する。

ブロック２０−１Ａ〜２０−１Ｄはそれぞれ、第１の所定数のワード線ＷＬと、第２の所定数の冗長ワード線ＲＷＬとを有している。また、各ブロック２０−１Ａ〜２０−１Ｄには、共通のロウアドレス空間が割り当てられる。これにより、各ブロック２０−１Ａ〜２０−１Ｄには、互いに同じロウアドレスを有するワード線ＷＬが必ず１本ずつ存在することになる。例えば、図２に示した４本のワード線ＷＬ１は共通のロウアドレスを有しており、各ブロック２０−１Ａ〜２０−１Ｄに１本ずつ配置されている。同じロウアドレスを割り当てられたバンク２０−１内の複数のワード線ＷＬは、ロウアドレスが同じであることから、ロウアクセスの際には一度に選択される。

不良ワード線アドレスレジスタ３６は、冗長ワード線ＲＷＬごとの部分回路である不良ワード線アドレスレジスタ３６_１〜３６_Ｎによって構成される。Ｎは、バンク２０−１内に設けられる冗長ワード線ＲＷＬの総数（＝上記第２の所定数の４倍）である。不良ワード線アドレスレジスタ３６_１〜３６_Ｎはそれぞれ、不良ワード線情報ＤＷＡを１つ記憶できるように構成される。以下では、不良ワード線アドレスレジスタ３６_１〜３６_Ｎがそれぞれ記憶する不良ワード線情報ＤＷＡを、不良ワード線情報ＤＷＡ_１〜ＤＷＡ_Ｎと表記する場合がある。具体的な記憶手段としては、ヒューズ回路やアンチヒューズ回路を用いることが好適である。

不良ワード線情報ＤＷＡは、ロウアドレスＸＡと、ブロックアドレスとからなる情報である。ブロックアドレスは、１ビットが１ブロックに対応する計４ビットのデータであり、この４ビットのうちいずれか１ビットのみが１、他の３ビットが０となるよう構成される。したがって、ブロックアドレスにより、ブロック２０−１Ａ〜２０−１Ｄのうちの１つが特定される。不良ワード線情報ＤＷＡにより、１本のワード線ＷＬ（ロウアドレスＸＡが割り当てられた４本のワード線のうち、ブロックアドレスにより示されるブロックに属するもの）が特定される。

不良ワード線情報ＤＷＡによって特定されるワード線ＷＬは、製造時の試験によって検出された不良ワード線である。不良ワード線情報ＤＷＡの不良ワード線アドレスレジスタ３６への書き込みは、外部の試験装置等によって実行される。なお、不良ワード線情報ＤＷＡを書き込む際には、不良ワード線アドレスレジスタ３６_１〜３６_Ｎの中から、検出された不良ワード線ＷＬと同じブロックに属する冗長ワード線ＲＷＬに対応するものを選択して、不良ワード線情報ＤＷＡを書き込むようにする必要がある。また図２に示すように１個のブロックが２個のマットに分割され、センスアンプＳＡが隣接する異なるブロック間で共有される場合は、同じブロックに属し、かつ同じマットに属する冗長ワード線ＲＷＬに対応するものを選択する必要がある。これは、センスアンプＳＡの競合を避けるためである。すなわち、半導体装置１０では、各ブロックから１本ずつのワード線ＷＬが一度に選択されるので、あるブロック内のワード線ＷＬを他のブロックの冗長ワード線ＲＷＬに置換すると、該他のブロックでは同時に２本のワード線ＷＬが選択されることになってしまい、センスアンプＳＡの競合が発生する。これを避けるため、不良ワード線ＷＬと、その置換先である冗長ワード線ＲＷＬとが同一ブロック内（図２の例では同一マット内）に存在するように、不良ワード線情報ＤＷＡの書き込み先を選択する必要がある。

アレイ制御回路３７は、基本的な機能としては、上述したように、ロウアドレスバッファ３３等から供給されたロウアドレスＸＡ（リフレッシュアドレスＲＡを含む）に基づき、対応するバンク内のワード線ＷＬを選択（活性化）するよう構成される。この選択は、具体的には、選択対象のワード線ＷＬのロウアドレスＸＡを示すマット制御信号ＭＡＣを、各ブロックのロウデコーダ２１に供給することによって行う。

本実施の形態によるアレイ制御回路３７は、このような基本的な機能に加えて、不良ワード線ＷＬを冗長ワード線ＲＷＬに置換する（救済する）機能を有している。アレイ制御回路３７は、この置換を不良ワード線ＷＬの属するブロックについてのみ行い、その他のブロックについては、上述した基本的な機能のとおりの動作を行う。以下、救済時の処理について詳しく説明する。

アレイ制御回路３７は、ロウアドレスＸＡ（リフレッシュアドレスＲＡを含む）の供給を受けるとまず、該ロウアドレスＸＡを含む不良ワード線情報ＤＷＡを記憶している不良ワード線アドレスレジスタ３６を特定し、その結果に基づいて置換先となる冗長ワード線ＲＷＬを特定する。そしてさらに、その不良ワード線情報ＤＷＡに含まれるブロックアドレスから、置換処理の対象となるブロック（不良ワード線であるワード線ＷＬの属するブロック）を特定する。

図３は、以上の特定処理を行うためのアレイ制御回路３７の内部回路の一部を示す図である。同図には、不良ワード線アドレスレジスタ３６_１〜３６_Ｎも記載している。図３に示すように、アレイ制御回路３７は、不良ワード線アドレスレジスタ３６_１〜３６_Ｎと一対一に対応して設けられるヒット信号生成部５０_１〜５０_Ｎと、ブロックヒット信号生成部５１とを有している。同図に示すアドレスＦＡ_０〜ＦＡ_ｉは、不良ワード線情報ＤＷＡに含まれるロウアドレスＸＡ（Ｘ_０〜Ｘ_ｉ）を表している。また、ブロックデータＢＡ〜ＢＤは上述したブロックアドレスを構成するデータであり、それぞれブロック２０−１Ａ〜２０−１Ｄに対応している。

ヒット信号生成部５０_ｋ（ｋ＝１〜Ｎ）は、対応する不良ワード線アドレスレジスタ３６_ｋがアレイ制御回路３７に供給されたロウアドレスＸＡを記憶している場合に活性化するヒット信号ＨＩＴ_ｋと、ヒット信号ＨＩＴ_ｋが活性化している場合に限り、対応する不良ワード線アドレスレジスタ３６_ｋが記憶しているブロックアドレスに応じて活性化する複数の中間ブロックヒット信号／ＨＩＴ＿Ａ_ｋ〜／ＨＩＴ＿Ｄ_ｋとを生成する回路である。

具体的に説明すると、ヒット信号生成部５０_ｋはまず、ロウアドレスバッファ３３等から供給されるロウアドレスＸＡ（Ｘ_０〜Ｘ_ｉ）と、対応する不良ワード線アドレスレジスタ３６_ｋから供給されるロウアドレスＦＡ_０〜ＦＡ_ｉとをビットごとに比較する。そして、すべてのビットが等しい場合にヒット信号ＨＩＴ_ｋの論理値をハイ（活性状態）、それ以外の場合にヒット信号ＨＩＴ_ｋの論理値をロー（非活性状態）とする。したがって、ハイとなっているヒット信号ＨＩＴ_ｋを出力した不良ワード線アドレスレジスタ３６_ｋが、ロウアドレスＸＡを含む不良ワード線情報ＤＷＡを記憶している不良ワード線アドレスレジスタ３６として特定される。そして、アレイ制御回路３７は、こうして特定された不良ワード線アドレスレジスタ３６に対応する冗長ワード線ＲＷＬを、置換先の冗長ワード線ＲＷＬとして特定する。

次に、ヒット信号生成部５０_ｋは、こうして生成したヒット信号ＨＩＴ_ｋと、対応する不良ワード線アドレスレジスタ３６_ｋから供給されるブロックデータＢＡ〜ＢＤのそれぞれとを比較し、その結果に応じて中間ブロックヒット信号／ＨＩＴ＿Ａ_ｋ〜／ＨＩＴ＿Ｄ_ｋの論理値を制御する。具体的には、例えば中間ブロックヒット信号／ＨＩＴ＿Ａ_ｋに関しては、ヒット信号ＨＩＴ_ｋがハイであり、かつブロックデータＢＡが１（ハイ）である場合に論理値をロー（活性状態）とし、それ以外の場合に論理値をハイ（非活性状態）とする。中間ブロックヒット信号／ＨＩＴ＿Ｂ_ｋ〜／ＨＩＴ＿Ｄ_ｋについても同様である。このように、中間ブロックヒット信号／ＨＩＴ＿Ａ_ｋ〜／ＨＩＴ＿Ｄ_ｋの論理値には、ヒット信号ＨＩＴ_ｋが活性化している場合に限り、対応する不良ワード線情報ＤＷＡに含まれるブロックアドレスが反映される。したがって、中間ブロックヒット信号／ＨＩＴ＿Ａ_ｋ〜／ＨＩＴ＿Ｄ_ｋの論理値により、置換処理の対象となるブロックが特定される。

ブロックヒット信号生成部５１は、ヒット信号生成部５０_１〜５０_Ｎが生成した中間ブロックヒット信号／ＨＩＴ＿Ａ_１〜／ＨＩＴ＿Ｄ_Ｎに基づき、ブロックヒット信号ＨＩＴ＿Ａ〜ＨＩＴ＿Ｄを生成する回路である。具体的には、例えばブロックヒット信号ＨＩＴ＿Ａに関しては、対応する中間ブロックヒット信号／ＨＩＴ＿Ａ_１〜／ＨＩＴ＿Ａ_Ｎがすべてハイである場合に論理値をロー（非活性状態）とし、それ以外の場合に論理値をハイ（活性状態）とする。ブロックヒット信号ＨＩＴ＿Ｂ〜ＨＩＴ＿Ｄについても同様である。

アレイ制御回路３７が行う特定処理について、図２を再度参照しながら、具体的な例を挙げてより詳しく説明する。上述したように、図２には共通のロウアドレスが割り当てられた４本のワード線ＷＬ１を示しており、このうちブロック２０−１Ｂに配置されたワード線ＷＬ１（第１のワード線）が不良ワード線である。その他のワード線ＷＬ１（第２のワード線）は、不良でない通常のワード線である。ここでは、不良ワード線アドレスレジスタ３６_１がこの不良ワード線ＷＬ１にかかる不良ワード線情報ＤＷＡを記憶するものと仮定すると、不良ワード線アドレスレジスタ３６_１からロウアドレスＸＡ１が出力されることになるので、ヒット信号生成部５０_１から出力されるヒット信号ＨＩＴ_１がハイとなる。他の不良ワード線アドレスレジスタ３６_２〜３６_ＮからはロウアドレスＸＡ１が出力されないので、それぞれヒット信号生成部５０_２〜５０_Ｎから出力されるヒット信号ＨＩＴ_２〜ＨＩＴ_Ｎは、いずれもローとなる。ヒット信号ＨＩＴ_１がハイとなっていることから、ロウアドレスＸＡ１を含む不良ワード線情報ＤＷＡを記憶している不良ワード線アドレスレジスタ３６として不良ワード線アドレスレジスタ３６_１が特定される。したがって、不良ワード線アドレスレジスタ３６_１に対応する冗長ワード線ＲＷＬが、置換先の冗長ワード線ＲＷＬとして特定される。

不良ワード線アドレスレジスタ３６_１から出力されるブロックデータＢＡ〜ＢＤに関しては、ブロックデータＢＢのみが１、他が０となるので、ヒット信号生成部５０_１から出力される中間ブロックヒット信号／ＨＩＴ＿Ａ_１〜／ＨＩＴ＿Ｄ_１のうち中間ブロックヒット信号／ＨＩＴ＿Ｂ_１のみがローとなり、他はハイとなる。他のヒット信号生成部５０_２〜５０_Ｎから出力される中間ブロックヒット信号／ＨＩＴ＿Ａ_２〜／ＨＩＴ＿Ｄ_Ｎについては、そもそもヒット信号ＨＩＴ_２〜ＨＩＴ_Ｎがローであることから、いずれもハイとなる。中間ブロックヒット信号／ＨＩＴ＿Ａ_１〜／ＨＩＴ＿Ｄ_Ｎが以上の論理値を有する結果、ブロックヒット信号ＨＩＴ＿Ｂがハイとなり、ブロックヒット信号ＨＩＴ＿Ａ，ＨＩＴ＿Ｃ，ＨＩＴ＿Ｄがローとなる。つまり、置換処理の対象となるブロックとしてブロック２０−１Ｂが特定される。

さて、アレイ制御回路３７は、以上のようにして特定した冗長ワード線ＲＷＬ及びブロックに基づいて上述したマット制御信号ＭＡＣを生成し、各ブロックのロウデコーダ２１に供給する。具体的には、まず第一に、置換先として特定した冗長ワード線ＲＷＬを示すマット制御信号ＭＡＣを生成し、置換処理の対象として特定したブロックに対して供給する。これにより、置換処理の対象として特定されたブロックにおいて、ロウアドレスバッファ３３等から供給されたロウアドレスＸＡにより示されるワード線ＷＬから、置換先として特定された冗長ワード線ＲＷＬへの置換が実行される。第二に、アレイ制御回路３７は、ロウアドレスバッファ３３等から供給されたロウアドレスＸＡを示すマット制御信号ＭＡＣを生成し、その他のブロックに対して供給する。これにより、置換処理の対象として特定されたブロック以外のブロックにおいて、ロウアドレスバッファ３３等から供給されたロウアドレスＸＡにより示されるワード線ＷＬの選択が実行される。

以上説明したように、本実施の形態による半導体装置１０によれば、置換先の冗長ワード線ＲＷＬに加え、置換処理の対象となるブロック（不良ワード線であるワード線ＷＬが属するブロック）も特定される。これにより、１本のワード線ＷＬを救済する際に、同じロウアドレスＸＡを有する他のワード線ＷＬまで冗長ワード線ＲＷＬに置換しなくて済むので、１本のワード線ＷＬを救済するのにブロック数分の冗長ワード線ＲＷＬを使用する従来の半導体装置に比べ、救済効率が向上している。

なお、以上の説明では、ロウアドレスバッファ３３からアレイ制御回路３７に供給されたロウアドレスによって示される４本のワード線ＷＬのうちの１本のみが不良ワード線ＷＬである場合を取り上げたが、本実施の形態による半導体装置１０は、複数本が不良ワード線ＷＬである場合にも対応できる。例えば共通のロウアドレスＸＡが割り当てられた４本のワード線ＷＬ１のうち２本のワード線が不良ワード線である場合は、それぞれの不良ワード線が属するブロックに対応した２個の不良ワード線アドレスレジスタ３６に不良ワード線情報ＤＷＡを記憶する。この時ロウアドレスＸＡは共通となりブロックデータＢＡ〜ＢＤが異なることになる。このようにすれば、不良ワード線が存在するブロックに対応した２個のヒット信号ＨＩＴ_ｋがハイとなるとともにブロックヒット信号ＨＩＴ＿Ａ〜ＨＩＴ＿Ｄのうち不良ワード線が存在するブロックに対応する２本のブロックヒット信号がハイとなり、上述したように２本の不良ワード線が、対応する２本の冗長ワード線ＲＷＬに置換される。さらに別の方法として、アレイ制御回路３７は、ブロックヒット信号ＨＩＴ＿Ａ〜ＨＩＴ＿Ｄを用いず、中間ブロックヒット信号／ＨＩＴ＿Ａ_１〜／ＨＩＴ＿Ｄ_Ｎから直接、置換先として特定した冗長ワード線ＲＷＬごとに、置換処理の対象となるブロックを特定してもよい。これにより、置換処理の対象となるブロックと、置換先として特定した冗長ワード線ＲＷＬとが対応付けられるので、アレイ制御回路３７は、特定した冗長ワード線ＲＷＬごとに、該冗長ワード線ＲＷＬを示すマット制御信号ＭＡＣを生成し、対応するブロックに対して供給する。こうして複数のブロックにおいて冗長ワード線ＲＷＬへの置換が実行されるので、アレイ制御回路３７は、１つのロウアドレスに対して複数本の不良ワード線ＷＬが存在する場合にも、適切な置換処理を行えることになる。

図４は、本発明の第２の実施の形態による半導体装置１０の全体構成を示す図である。また、図５は、図４に示した半導体装置１０の各構成のうち、本発明に特徴的な部分を抜き出して示す図である。なお、図５にはバンク２０−１に関する構成を示しているが、他のバンクについても同様である。

本実施の形態による半導体装置１０は、図５に示すように、バンク２０−１の内部に冗長ブロック２０−１Ｒが設けられている点で、第１の実施の形態による半導体装置１０と相違している。冗長ブロック２０−１Ｒは、少なくとも１本の冗長ワード線ＲＷＬを含み、通常のワード線ＷＬを含まないブロックである。本実施の形態では、冗長ワード線ＲＷＬは冗長ブロック２０−１Ｒに集約されており、各ブロック２０−１Ａ〜２０−１Ｄは冗長ワード線ＲＷＬを含まない。また、図４及び図５に示すように本実施の形態による半導体装置１０は、各バンク２０−１〜２０−４とリードライトアンプ２６との間に、ブロックを切り替えるためのＩＯ線スイッチ３８を有している点でも、第１の実施の形態による半導体装置１０と相違している。以下、これらの相違点を中心に詳しく説明する。

冗長ブロック２０−１Ｒのビット線方向（図面横方向）の両側には、各ブロックのマットＭ０，Ｍ１と同じように、センスアンプ領域２２が配置される。センスアンプ領域２２には多数のセンスアンプＳＡが配置されており、各センスアンプＳＡはそれぞれ、フォールデッド方式で構成された相補のビット線ＢＬ，／ＢＬの両方に接続される。ここで冗長ブロック２０−１Ｒとブロック２０−１Ａが隣接する部分に配置されるセンスアンプＳＡは隣接するブロック間で共有されていない。これは、センスアンプＳＡの競合を避けるためである。ブロック２０−１Ｒに属するセンスアンプＳＡは、図示しないカラムスイッチを介して、冗長ＩＯ線ＩＯ＿Ｒ（冗長入出力線）に接続される。

冗長ブロック２０−１Ｒのワード線方向の一端には、ロウデコーダ（ＸＤＥＣ）２１が配置される。このロウデコーダ２１は、アレイ制御回路３７から供給されるマット制御信号ＭＡＣに従って、冗長ブロック２０−１Ｒ内の冗長ワード線ＲＷＬを選択するよう構成される。

ＩＯ線スイッチ３８の一端は、第１の実施の形態で説明した第１のＩＯ線ＩＯ＿Ａ〜ＩＯ＿Ｄ（第１の入出力線）によりそれぞれブロック２０−１Ａ〜２０−１Ｄと接続されるとともに、上述した冗長ＩＯ線ＩＯ＿Ｒ（冗長入出力線）により冗長ブロック２０−１Ｒと接続される。一方、ＩＯ線スイッチ３８の他端は、それぞれブロック２０−１Ａ〜２０−１Ｄに対応する第２のＩＯ線ｉｏ＿Ａ〜ｉｏ＿Ｄ（第２の入出力線。図４に示した第２のＩＯ線ｉｏＬ）によりリードライトアンプ２６と接続される。ＩＯ線スイッチ３８は、第２のＩＯ線ｉｏ＿Ａ〜ｉｏ＿Ｄのそれぞれを、アレイ制御回路３７から供給されるＩＯ切り換え信号ＩＯＣＳに基づき、第１のＩＯ線ＩＯ＿Ａ〜ＩＯ＿Ｄ及び冗長ＩＯ線ＩＯ＿Ｒのいずれかに接続する機能を有している。通常状態（ＩＯ切り換え信号ＩＯＣＳが活性化されていない状態）においては、ＩＯ線スイッチ３８は、第２のＩＯ線ｉｏ＿Ａ〜ｉｏ＿Ｄをそれぞれ第１のＩＯ線ＩＯ＿Ａ〜ＩＯ＿Ｄに接続する。ＩＯ線スイッチ３８の詳しい構成については、後述する。

本実施の形態によるアレイ制御回路３７は、置換先の冗長ワード線ＲＷＬと置換処理の対象となるブロックとを特定する点では第１の実施の形態によるアレイ制御回路３７と同じであり、図３に示した内部回路を有している。ただし、本実施の形態では冗長ワード線ＲＷＬが冗長ブロック２０−１Ｒに集約されているので、置換先として特定した冗長ワード線ＲＷＬを示すマット制御信号ＭＡＣの供給先は、置換処理の対象として特定したブロックではなく、冗長ブロック２０−１Ｒに属するロウデコーダ２１となる。置換処理の対象として特定したブロック以外のブロックに関しては、通常通り、ロウアドレスバッファ３３等から供給されたロウアドレスＸＡを示すマット制御信号ＭＡＣを供給する。これらの処理により、置換処理の対象として特定されたブロックに関してのみ、冗長ブロック２０−１Ｒ内の冗長ワード線ＲＷＬへの置換が実行される。

アレイ制御回路３７はさらに、上述したＩＯ切り換え信号ＩＯＣＳを生成する機能を有している。ＩＯ切り換え信号ＩＯＣＳは、置換処理の対象として特定したブロックを示す信号であり、冗長ワード線ＲＷＬへの置換を実行するときにのみ活性化される。冗長ワード線ＲＷＬへの置換を実行しないときには、非活性の状態とされる。具体的なＩＯ切り換え信号ＩＯＣＳとしては、上述したブロックヒット信号ＨＩＴ＿Ａ〜ＨＩＴ＿Ｄをそのまま使用することが好適であるが、他の方法を用いてもよい。

図６は、ＩＯ線スイッチ３８の内部構成を示す図である。同図には、ＩＯ切り換え信号ＩＯＣＳをブロックヒット信号ＨＩＴ＿Ａ〜ＨＩＴ＿Ｄにより構成した場合の例を示している。

同図に示すように、ＩＯ線スイッチ３８は、第１のＩＯ線ＩＯ＿Ａと第２のＩＯ線ｉｏ＿Ａとの間に接続されたトランスファーゲート３８ａと、第１のＩＯ線ＩＯ＿Ｂと第２のＩＯ線ｉｏ＿Ｂとの間に接続されたトランスファーゲート３８ｂと、第１のＩＯ線ＩＯ＿Ｃと第２のＩＯ線ｉｏ＿Ｃとの間に接続されたトランスファーゲート３８ｃと、第１のＩＯ線ＩＯ＿Ｄと第２のＩＯ線ｉｏ＿Ｄとの間に接続されたトランスファーゲート３８ｄと、それぞれ冗長ＩＯ線ＩＯ＿Ｒと第２のＩＯ線ｉｏ＿Ａ〜ｉｏ＿Ｄとの間に接続されたトランスファーゲート３８ａｒ〜３８ｄｒとを有している。

トランスファーゲート３８ａ〜３８ｄは、ブロックヒット信号ＨＩＴ＿Ａ〜ＨＩＴ＿Ｄのうちの対応するものがローとなっている場合に導通し、それ以外の場合に切断するよう構成される。したがって、冗長ワード線ＲＷＬへの置換の対象となっていないブロックについては、第１のＩＯ線と第２のＩＯ線とが接続される。

一方、トランスファーゲート３８ａｒ〜３８ｄｒは、ブロックヒット信号ＨＩＴ＿Ａ〜ＨＩＴ＿Ｄのうちの対応するものがハイとなっている場合に導通し、それ以外の場合に切断するよう構成される。したがって、冗長ワード線ＲＷＬへの置換の対象となっているブロックについては、第２のＩＯ線と冗長ＩＯ線ＩＯ＿Ｒとが接続される。

このように、ＩＯ線スイッチ３８は、８つのトランスファーゲート３８ａ〜３８ｄ，３８ａｒ〜３８ｄｒの動作により、冗長ワード線ＲＷＬへの置換の対象となっているブロックの第２のＩＯ線を冗長ＩＯ線ＩＯ＿Ｒにつなぎ変える処理を行っている。したがって、冗長ワード線ＷＬに接続されたメモリセルに対し、カラムアクセスを行うことが可能になる。

以上説明したように、本実施の形態による半導体装置１０によれば、冗長ワード線ＲＷＬを冗長ブロック２０−１Ｒに集約することが可能になる。そしてもちろん、本実施の形態による半導体装置１０によっても、１本のワード線ＷＬを救済する際に、同じロウアドレスＸＡを有する他のワード線ＷＬまで冗長ワード線ＲＷＬに置換しなくて済むので、１本のワード線ＷＬを救済するのにブロック数分の冗長ワード線ＲＷＬを使用する従来の半導体装置に比べ、救済効率が向上している。

なお、本実施の形態では、第１の実施の形態とは異なり、一度のロウアクセスに関して冗長ワード線ＲＷＬに置換することができるワード線ＷＬの本数が、１本のみに限定される。これは、冗長ワード線ＲＷＬを１つの冗長ブロック２０−１Ｒに集約していることから、複数本のワード線ＷＬを置換しようとすると、冗長ブロック２０−１Ｒ内でセンスアンプＳＡが競合してしまうためである。

図７は、本発明の第３の実施の形態によるコンピュータ７０のシステム構成例を示す図である。同図に示すように、コンピュータ７０は、半導体装置１０と、マルチコアプロセッサ７１とを有して構成される。半導体装置１０は、第１又は第２の実施の形態で説明した半導体装置１０であり、本実施の形態ではいわゆるメインメモリとしてコンピュータ７０に組み込まれている。

マルチコアプロセッサ７１は、４個のコア７２−１〜７２−４と、入出力装置（Ｉ／Ｏ）７３と、外部記憶装置制御ブロック７４と、オンチップメモリ７５と、内部バス７６とを有して構成される。４個のコア７２−１〜７２−４はそれぞれ半導体装置１０のバンク２０−１〜２０−４に対応付けられており、それぞれ外部記憶装置制御ブロック７４を介し、互いに独立して半導体装置１０のリード又はライトを行う。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記各実施の形態では４ブロック構成の半導体装置１０を取り上げたが、本発明はブロックの数によらず適用可能である。また、バンクの数についても同様であり、本発明はバンクの数によらず適用可能である。

また、本発明は、ブロック構成を採用しない半導体装置にも適用できる。すなわち、１つのロウアドレスにより複数のワード線が一度に選択される（１つのロウアドレスが複数のワード線に割り当てられる）タイプの半導体装置であれば、本発明を適用することにより、ワード線の救済効率を向上することが可能になる。

１０ 半導体装置
１１，１２ クロック端子
１３ クロックイネーブル端子
１４ コマンド端子
１５ アドレス端子
１６ データ入出力端子
２０−１〜２０−４ バンク
２０−１Ａ〜２０−１Ｄ ブロック
２０−１Ｒ 冗長ブロック
２１ ロウデコーダ
２２ センスアンプ領域
２５ カラムデコーダ
２６ リードライトアンプ
２７ ラッチ回路
２８ データ入出力バッファ
３０ コマンドデコーダ
３１ チップ制御回路
３２ モードレジスタ
３３ ロウアドレスバッファ
３４ カラムアドレスバッファ
３５ リフレッシュアドレスカウンタ
３６，３６_１-３６_Ｎ 不良ワード線アドレスレジスタ
３７ アレイ制御回路
３８ ＩＯ線スイッチ
３８ａ-３８ｄ，３８ａｒ-３８ｄｒ トランスファーゲート
４０ クロック発生回路
５０_１-５０_Ｎ ヒット信号生成部
５１ ブロックヒット信号生成部
７０ コンピュータ
７１ マルチコアプロセッサ
７２−１〜７２−４ コア
７３ 入出力装置
７４ 外部記憶装置制御ブロック
７５ オンチップメモリ
７６ 内部バス
ＢＬ，／ＢＬ ビット線
ＩＯＬ，ＩＯ＿Ａ〜ＩＯ＿Ｄ 第１のＩＯ線
ＩＯ＿Ｒ 冗長ＩＯ線
ｉｏＬ，ｉｏ＿Ａ〜ｉｏ＿Ｄ 第２のＩＯ線
ＷＬ ワード線
ＲＷＬ 冗長ワード線

Claims (18)

1. 第１及び第２の通常ワード線を含む複数の通常ワード線、及び、冗長ワード線を有し、アドレス情報に応答して前記第１及び第２の通常ワード線が一度に選択されるように構成されたメモリセルアレイと、
   前記冗長ワード線に対応付けて、前記第１の通常ワード線を特定する不良情報を記憶する不良情報記憶回路と、
   前記アドレス情報が供給されたことに応じて、前記第１の通常ワード線に代えて前記不良情報に対応する前記冗長ワード線を選択するとともに、前記第２の通常ワード線を選択する制御回路と
   を備えることを特徴とする半導体装置。
2. 複数の前記冗長ワード線を備え、
   前記不良情報記憶回路は、前記冗長ワード線ごとに、前記複数の通常ワード線の中の１本を特定する不良情報を記憶する
   ことを特徴とする請求項１に記載の半導体装置。
3. 前記制御回路は、前記アドレス情報が供給されたことに応じて、前記不良情報記憶回路に記憶される前記冗長ワード線ごとの前記不良情報のうち前記第１の通常ワード線を特定するものを特定し、前記第１の通常ワード線に代え、特定した前記不良情報に対応する前記冗長ワード線を選択する
   ことを特徴とする請求項２に記載の半導体装置。
4. 前記メモリセルアレイは、それぞれ複数の前記通常ワード線を含む複数のブロックを有し、
   前記第１及び第２の通常ワード線は、互いに異なる前記ブロックに含まれる
   ことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
5. 前記複数のブロックはそれぞれ所定数の前記冗長ワード線を含む
   ことを特徴とする請求項４に記載の半導体装置。
6. 前記第１の通常ワード線を特定する不良情報が対応する前記冗長ワード線は、該第１の通常ワード線と同一のブロックに含まれる
   ことを特徴とする請求項５に記載の半導体装置。
7. 前記メモリセルアレイは、前記冗長ワード線を含む冗長ブロックをさらに有し、前記複数のブロックは前記冗長ワード線を含まない
   ことを特徴とする請求項４に記載の半導体装置。
8. それぞれ複数の通常ワード線を含む複数のブロックと、少なくとも１本の冗長ワード線とを含むメモリセルアレイと、
   前記少なくとも１本の冗長ワード線それぞれに対応して設けられ、それぞれ前記複数の通常ワード線のうちの不良ワード線に割り当てられたロウアドレスと該不良ワード線の属する前記ブロックを示すブロックアドレスとを対応付けて記憶する少なくとも１つの不良情報記憶回路と、
   ロウアドレスが供給されたことに応じて、該ロウアドレスを記憶している前記不良情報記憶回路を特定することにより置換先となる前記冗長ワード線を特定するとともに、特定した前記不良情報記憶回路が記憶している前記ブロックアドレスから置換処理の対象となる前記ブロックを特定し、置換処理の対象として特定した前記ブロックに関して、置換先として特定した前記冗長ワード線を選択するとともに、置換処理の対象として特定した前記ブロック以外の前記ブロックに関して、供給された前記ロウアドレスにより示される前記通常ワード線を選択する制御回路と
   を備えることを特徴とする半導体装置。
9. 前記制御回路は、前記少なくとも１つの不良情報記憶回路それぞれに対応して設けられ、供給された前記ロウアドレスと、対応する前記不良情報記憶回路に記憶される前記ロウアドレスとに基づいて、対応する前記不良情報記憶回路が供給された前記ロウアドレスを記憶している場合に活性化するヒット信号を生成する少なくとも１つのヒット信号生成部を有し、
   前記制御回路は、前記少なくとも１つのヒット信号生成部がそれぞれ生成した前記ヒット信号に基づき、供給された前記ロウアドレスを記憶している前記不良情報記憶回路を特定する
   ことを特徴とする請求項８に記載の半導体装置。
10. 前記少なくとも１つのヒット信号生成部はそれぞれ、生成した前記ヒット信号が活性化している場合に限り、対応する前記不良情報記憶回路に記憶される前記ブロックアドレスに応じて活性化する複数の中間ブロックヒット信号を生成し、
    前記制御回路は、前記少なくとも１つのヒット信号生成部がそれぞれ生成した前記複数の中間ブロックヒット信号に基づき、置換処理の対象となる前記ブロックを特定する
    ことを特徴とする請求項８又は９に記載の半導体装置。
11. 前記制御回路は、前記少なくとも１つのヒット信号生成部がそれぞれ生成した前記複数の中間ブロックヒット信号に基づき、それぞれ前記複数のブロックに対応する複数のブロックヒット信号を生成するブロックヒット信号生成部をさらに有し、
    前記制御回路は、前記複数のブロックヒット信号に基づき、置換処理の対象となる前記ブロックを特定する
    ことを特徴とする請求項１０に記載の半導体装置。
12. 前記制御回路は、置換先として特定した前記冗長ワード線ごとに、置換処理の対象となる前記ブロックを特定する
    ことを特徴とする請求項１０に記載の半導体装置。
13. 前記複数のブロックはそれぞれ所定数の前記冗長ワード線を含む
    ことを特徴とする請求項８乃至１２のいずれか一項に記載の半導体装置。
14. 前記ブロックアドレスは、該ブロックアドレスを記憶する前記不良情報記憶回路に対応する前記冗長ワード線が属する前記ブロックを示す
    ことを特徴とする請求項１３に記載の半導体装置。
15. 前記制御回路は、置換処理の対象として特定した前記ブロックに対し、置換先として特定した前記冗長ワード線を示す制御信号を供給することにより、該冗長ワード線を選択する
    ことを特徴とする請求項１３又は１４に記載の半導体装置。
16. 前記メモリセルアレイは、前記少なくとも１本の冗長ワード線を含む冗長ブロックをさらに有し、前記複数のブロックは前記冗長ワード線を含まない
    ことを特徴とする請求項８乃至１２のいずれか一項に記載の半導体装置。
17. 前記制御回路は、前記冗長ブロックに対し、置換先として特定した前記冗長ワード線を示す制御信号を供給することにより、該冗長ワード線を選択する
    ことを特徴とする請求項１６に記載の半導体装置。
18. リードライトアンプと、
    前記複数のブロックそれぞれに対応して設けられ、対応する前記ブロックに接続された複数の第１の入出力線と、
    前記冗長ブロックに接続された冗長入出力線と、
    前記複数のブロックそれぞれに対応して設けられ、前記リードライトアンプに接続された複数の第２の入出力線と、
    一端に前記複数の第１の入出力線及び前記冗長入出力線が接続され、他端に前記複数の第２の入出力線が接続された入出力線スイッチとをさらに備え、
    前記入出力線スイッチは、前記制御回路が置換処理の対象として特定した前記ブロックに対応する前記第２の入出力線を前記冗長入出力線に接続するとともに、他の前記第２の入出力線を対応する前記第１の入出力線に接続する
    ことを特徴とする請求項１６又は１７に記載の半導体装置。

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