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JP2013524507A - 半導体デバイスおよび方法 - Google Patents

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JP2013524507A JP2013502573A JP2013502573A JP2013524507A JP 2013524507 A JP2013524507 A JP 2013524507A JP 2013502573 A JP2013502573 A JP 2013502573A JP 2013502573 A JP2013502573 A JP 2013502573A JP 2013524507 A JP2013524507 A JP 2013524507A
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  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Thin Film Transistor (AREA)

Abstract

浮遊埋め込み層を利用するトランジスタ（２１、４１）は、浮遊埋め込み層に結合する雑音の影響を受けやすい場合がある。ＩＧＦＥＴにおいて、これは、埋め込み層（１０２、１４２、１７２、２０２）とＩＧＦＥＴソース（２２、４２）またはドレイン（２４、４４）とを結合するノーマリーオンスイッチ（８０、８０’）を設けることによって低減あるいは排除される。トランジスタ（７１、９１）がオフであるとき、これは、埋め込み層電圧をクランプしてそれに結合する雑音を実質的に防止する。ドレイン−ソース電圧ＶＤＳがスイッチ（８０、８０’）のしきい値電圧Ｖｔを越えるとき、これはオフになり、埋め込み層（１０２、１４２、１７２、２０２）が浮遊フローティングになることが可能となり、それによって絶縁破壊電圧またはオン抵抗を劣化させることなく通常のトランジスタ動作が再開される。好ましい実施形態において、ノーマリーオン横型ＪＦＥＴ（８０１、８０１’、８０１−１、８０１−２、８０１−３）がこのスイッチング機能を都合良く提供する。横型ＪＦＥＴ（８０１−３）は、プロセス工程を何ら追加またはカスタマイズすることなくマスク変更によってデバイス（７０、７０’、９０、９０’）内に含められることができ、それによって、製造コストを著しく増大させることなく改善された雑音耐性が提供される。この改善は、Ｐ（９０−１）およびＮチャネル（７０−１、７０−２、７０−３）トランジスタの両方に適用され、ＬＤＭＯＳデバイスに特に有益である。

Description

本発明の分野は、概して半導体デバイスおよび半導体デバイスを製造する方法に関し、より詳細には、絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）デバイスに関する。
絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）デバイスは、最新の電子用途において広く使用されている。金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスおよび横方向（二重）拡散金属酸化物半導体（ＬＤＭＯＳ）デバイスが、このようなＩＧＦＥＴデバイスの既知の例である。本明細書において使用される場合、金属酸化物半導体という用語および略称ＭＯＳは広範に解釈されるべきであり、特に、それらは「金属」および「酸化物」を使用する構造のみに限定されず、「金属」を含む任意の種類の導体および「酸化物」を含む任意の種類の誘電体を採用することができることが理解されるべきである。電界効果トランジスタという用語は「ＦＥＴ」と略される。ＬＤＭＯＳデバイスの向上した性能は、表面電界緩和（リサーフ；ＲＥＳＵＲＦ）構造を使用することによって得ることができることが既知である。
一態様において、雑音耐性を向上し得る埋め込み層を備えた電子デバイスが提供される。
一実施形態において、電子デバイスは、ソース、ドレインおよびゲートを有するＭＯＳトランジスタと、前記ＭＯＳトランジスタの下に位置する条件付き浮遊埋め込み層と、ターンオフしきい値電圧Ｖｔを有し、ＯＮ状態にあるときに前記条件付き浮遊埋め込み層を前記ソースおよび前記ドレインのうちの一方に結合し、ＯＦＦ状態にあるときは、前記埋め込み層を前記ソースおよび前記ドレインのうちの前記一方に対して実質的にフローティングのままにするように適応されたノーマリーオンスイッチとを備える。
以下、以下の図面とともに実施形態を説明する。同様の参照符号は同様の要素を示す。
従来技術による、ＭＯＳＦＥＴおよびそれに付随する寄生バイポーラトランジスタを含むＮチャネルＬＤＭＯＳ ＲＥＳＵＲＦトランジスタの簡略化された概略電気回路図である。 ＭＯＳＦＥＴおよびそれに付随する寄生バイポーラトランジスタを含む、ＰチャネルＬＤＭＯＳ ＲＥＳＵＲＦトランジスタの簡略化された概略電気回路図である。 本発明の一実施形態による、ＭＯＳＦＥＴ、それに付随する寄生バイポーラトランジスタ、および埋め込み層雑音排除クランプを含むＮチャネルＬＤＭＯＳ ＲＥＳＵＲＦトランジスタの簡略化された概略電気回路図である。 本発明の別の実施形態による、ＭＯＳＦＥＴ、それに付随する寄生バイポーラトランジスタ、および埋め込み層雑音排除クランプを含むＰチャネルＬＤＭＯＳ ＲＥＳＵＲＦトランジスタの簡略化された概略電気回路図である。 本発明のまた別の実施形態による、ＭＯＳＦＥＴ、それに付随する寄生バイポーラトランジスタ、およびＪＦＥＴ埋め込み層雑音排除クランプを含むＮチャネルＬＤＭＯＳ ＲＥＳＵＲＦトランジスタの簡略化された概略電気回路図である。 本発明のなお別の実施形態による、ＭＯＳＦＥＴ、それに付随する寄生バイポーラトランジスタ、およびＪＦＥＴ埋め込み層雑音排除クランプを含むＰチャネルＬＤＭＯＳ ＲＥＳＵＲＦトランジスタの簡略化された概略電気回路図である。 図５のデバイスに関する、埋め込み層電圧ＶＢＬ対ドレイン−ソース電圧ＶＤＳのボルト単位の簡略化されたグラフ描画である。 本発明のさらなる実施形態による、図５のデバイスが、横型ＪＦＥＴ埋め込み層雑音排除クランプを使用してモノリシック基板内でいかに簡便に実装され得るかを示す、図５において示される種類のトランジスタを通る、簡略化された断面図である。 本発明のまたさらなる実施形態による、図６のデバイスが、横型ＪＦＥＴ埋め込み層雑音排除クランプを使用してモノリシック基板内でいかに簡便に実装され得るかを示す、図６において示される種類のトランジスタを通る、図８に類似の簡略化された断面図である。 本発明のなおさらなる実施形態による、図５のデバイスが、別のＪＦＥＴ埋め込み層雑音排除クランプを使用してモノリシック基板内でいかに簡便に実装され得るかを示す、図５において示される種類のトランジスタを通る、図８に類似の簡略化された断面図である。 本発明のまたなおさらなる実施形態による、図５のデバイスが、横型ＪＦＥＴ埋め込み層雑音排除クランプを使用してモノリシック基板内でいかに簡便に実装され得るかを示す、図５において示される種類のトランジスタの一部の簡略化された平面図である。 本発明のなおまたさらなる実施形態による、図１１のトランジスタの、さらなる詳細を示す簡略化された断面図である。 本発明の追加のさらなる実施形態による、１つの製造段階における図１１〜１２のデバイスを通る簡略化された断面図である。 本発明の追加のさらなる実施形態による、１つの製造段階における図１１〜１２のデバイスを通る簡略化された断面図である。 本発明の追加のさらなる実施形態による、１つの製造段階における図１１〜１２のデバイスを通る簡略化された断面図である。 本発明の追加のさらなる実施形態による、１つの製造段階における図１１〜１２のデバイスを通る簡略化された断面図である。 本発明の追加のさらなる実施形態による、１つの製造段階における図１１〜１２のデバイスを通る簡略化された断面図である。 本発明の追加のさらなる実施形態による、１つの製造段階における図１１〜１２のデバイスを通る簡略化された断面図である。 本発明の追加のさらなる実施形態による、１つの製造段階における図１１〜１２のデバイスを通る簡略化された断面図である。 本発明の追加のさらなる実施形態による、１つの製造段階における図１１〜１２のデバイスを通る簡略化された断面図である。 本発明の追加のさらなる実施形態による、１つの製造段階における図１１〜１２のデバイスを通る簡略化された断面図である。
下記の詳細な記載は本質的に例示に過ぎず、本発明または本出願および本発明の使用を限定することは意図されていない。さらに、上記技術分野、背景技術、または以下の詳細な説明で提示される、いかなる表示または暗示された理論によっても束縛されることは意図されていない。
簡潔かつ明瞭な説明のために、図面は一般的な構築様式を示し、既知の特徴および技法の説明および詳細は、本発明を不必要に曖昧にすることを回避するために省略される場合がある。加えて、図面内の要素は必ずしも原寸に比例して描かれてはいない。例えば、本発明の実施形態の理解の向上を助けるために、図面内の要素または領域のうちのいくつかの寸法は他の要素または領域に対して誇張されている場合がある。
本記載および特許請求の範囲における「第１」、「第２」、「第３」、「第４」などの用語がある場合、これらは、同様の要素間で区別するために使用されることができ、必ずしも特定の連続する、または経時的な順序を説明するためのものではない。このように使用される用語は、本明細書に記載されている本発明の実施形態が例えば、本明細書において例示または他の様態で記載されている以外の順序で動作することが可能であるように、適切な状況下で置き換え可能であることが理解されるべきである。さらに、「備える（ｃｏｍｐｒｉｓｅ）」、「含む（ｉｎｃｌｕｄｅ）」、「有する（ｈａｖｅ）」といった用語およびそれらの任意の変化形は非排他的な包含をカバーするように意図され、それによって、要素のリストを含むプロセス、方法、製品、または装置が必ずしもそれらの要素に限定されず、このようなプロセス、方法、製品、または装置に明示的に列挙されまたは内在していない他の要素を含むことができる。本明細書において使用される場合、「結合される（ｃｏｕｐｌｅｄ）」という用語は、電気的または非電気的な様式で直接的または間接的に接続されるものとして定義される。本明細書において使用される場合、「実質的な（ｓｕｂｓｔａｎｔｉａｌ）」および「実質的に（ｓｕｂｓｔａｎｔｉａｌｌｙ）」という用語は、記述されている目的を実際的な様式で達成するのに十分であること、および、軽度の不備がある場合、それらは記述されている目的にとっては重大でないことを意味する。
本明細書において使用される場合、「半導体（ｓｅｍｉｃｏｎｄｕｃｔｏｒ）」（「ＳＣ」と略される）という用語は、単結晶、多結晶または非結晶質のいずれであるかにかかわらず任意の半導体を含むとともに、ＩＶ族半導体、非ＩＶ族半導体、化合物半導体ならびに有機および無機半導体を含むように意図される。さらに、「基板（ｓｕｂｓｔｒａｔｅ）」および「半導体基板（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｓｕｂｓｔｒａｔｅ）」という用語は、単結晶構造、多結晶構造、非結晶構造、薄膜構造、非限定的な例としてセミコンダクタ・オン・インシュレータ（ＳＯＩ）構造のような積層構造、およびそれらの組み合わせを含むように意図されている。「半導体」という用語は「ＳＣ」と略される。説明を簡潔にするために、かつ限定であるようには意図されず、半導体デバイスおよび製造方法は、本明細書においてはシリコン半導体について記載されているが、他の半導体材料も使用してもよいことを当業者は理解しよう。さらに、さまざまなデバイスの型および／またはドープされたＳＣ領域がＮ型またはＰ型であるとして識別されている場合があるが、これは説明を簡潔にするためのものに過ぎず、かつ限定であるようには意図されず、このような識別は「第１の導電型」または「第２の反対の導電型」であるものとしてより一般的な記載に置き換えることができ、ここで、第１の型はＮまたはＰ型のいずれかであり得、その場合、第２の型はＰまたはＮ型のいずれかであり得る。
図１は、従来技術による、ＭＯＳＦＥＴ２１およびそれに付随する寄生バイポーラトランジスタ３０を含むＮチャネルＬＤＭＯＳ ＲＥＳＵＲＦトランジスタ２０の簡略化された概略電気回路図である。ＭＯＳＦＥＴ２１は、Ｎ型ソース２２およびドレイン２４、ならびに、Ｐ型ボディ領域２６から絶縁されるとともに当該Ｐ型ボディ領域の上層にある導電性ゲート２５を備える。ソース２２はソース端子２７に結合され、ドレイン２４はドレイン端子２８に結合される。寄生バイポーラトランジスタ３０はソース２２（およびソース端子２７）とドレイン２４（およびドレイン端子２８）との間に存在する。寄生バイポーラトランジスタ３０は、（例えば、ソース２２に関連付けられる）Ｎ型エミッタ３２、（例えば、ドレイン２４に関連付けられる）Ｎ型コレクタ３４、（例えば、ボディ領域２６に関連付けられる）Ｐ型ベース領域３６および内部ボディ抵抗３７を備える。抵抗３７およびエミッタ３２はソース端子２７に結合される。コレクタ３４はドレイン端子２８に結合される。米国特許第６，８８２，０２３号は、その下に図１においてはラベル「フローティング」３９によって識別されるフローティング（浮遊）埋め込み層（例えば、Ｎ型）（これは外部接続を有しない）を備えるＮおよびＰ型ＲＥＳＵＲＦ領域（概略図には図示されていない）を含む図１の簡略化された概略電気回路図によって表されることができる物理ＲＥＳＵＲＦ ＬＤＭＯＳ構造を記載している。
図２は、ＭＯＳＦＥＴ４１、それに付随する寄生バイポーラトランジスタ５０、およびさらなる寄生バイポーラデバイス６０を含む、ＰチャネルＬＤＭＯＳ ＲＥＳＵＲＦトランジスタ４０の簡略化された概略電気回路図である。さらなる寄生バイポーラデバイス６０は、ＬＤＭＯＳトランジスタ４０内でＭＯＳＦＥＴ４１および寄生バイポーラトランジスタ５０の下層にＮ型浮遊埋め込み層（図２の概略図には図示されていない）が存在するために現れる。この点において、図２のＬＤＭＯＳトランジスタ４０は、図１のＬＤＭＯＳトランジスタ２０のＮおよびＰ領域を単純に交換することから得られるであろうものとは異なっている。ＭＯＳＦＥＴ４１は、Ｐ型ソース４２およびドレイン４４、ならびに、Ｎ型ボディ領域４６から絶縁されるとともに当該Ｎ型ボディ領域の上層にある導電性ゲート４５を備える。ソース４２はソース端子４７に結合され、ドレイン４４はドレイン端子４８に結合される。寄生バイポーラトランジスタ５０はソース４２（およびソース端子４７）とドレイン４４（およびドレイン端子４８）との間に存在する。寄生バイポーラトランジスタ５０は、（例えば、ソース４２に関連付けられる）Ｐ型エミッタ５２、（例えば、ドレイン４４に関連付けられる）Ｐ型コレクタ５４、（例えば、ボディ領域４６に関連付けられる）Ｎ型ベース領域５６、および内部ボディ抵抗５７を備える。抵抗５７およびエミッタ５２はソース端子４７に結合される。コレクタ領域５４はドレイン端子４８に結合される。ＰおよびＮ型ＲＥＳＵＲＦ領域および下層にあるＮ型浮遊埋め込み層（概略図には図示されていない）がトランジスタ４０内に含まれており、これによって、さらなる寄生バイポーラトランジスタ６０が生じる。さらなる寄生バイポーラトランジスタ６０は、寄生バイポーラトランジスタ５０のＰ型コレクタ領域５４およびＰ型ドレイン４４に結合されるＰ型ベース６６、寄生バイポーラトランジスタ５０のＮ型ベースに結合されるＮ型コレクタ６４、ならびに、図２においてラベル「フローティング」５９によって識別された、外部接続を有しない端子５９に結合されるＮ型エミッタ６２を有する。
図１および２の概略電気回路図によって表される浮遊埋め込み層ＲＥＳＵＲＦデバイスは、実質的に改善された絶縁破壊電圧ＢＶｄｓｓおよび相対的に低いＯＮ抵抗Ｒｄｓｏｎを提供することができる。しかしながら、このようなデバイスにおいて、ＬＤＭＯＳデバイスと基板との間にある比較的面積の広い浮遊埋め込み層は、特にＬＤＭＯＳデバイスがＯＦＦ状態にあるときに、このようなＬＤＭＯＳデバイスを、当該ＬＤＭＯＳデバイスがその一部であり得る集積回路（ＩＣ）の他のロケーションからの偽信号（例えば、雑音）のピックアップの影響を受けやすくする場合がある。従って、このような浮遊埋め込み層ＲＥＳＵＲＦ ＬＤＭＯＳデバイスの、基板によって誘発される雑音および高速で印加される過渡信号に対する感度を低減することが継続して必要とされている。これは、本発明のさまざまな実施形態による、図３〜６に示される回路および以下に示される構造によって達成されることが発見された。
図３は、本発明の一実施形態による、ＭＯＳＦＥＴ７１、それに付随する寄生バイポーラトランジスタ３０、および埋め込み層雑音排除クランプ８０を含むＮチャネルＬＤＭＯＳ ＲＥＳＵＲＦトランジスタ７０の簡略化された概略電気回路図である。説明を簡潔にするために、かつ限定であるようには意図されず、類似の要素または領域を識別するために図１および２と同じ参照符号が図３および４において使用されている。ＭＯＳＦＥＴ７１は、Ｎ型ソース２２およびドレイン２４、ならびに、Ｐ型ボディ領域２６から絶縁されるとともに当該Ｐ型ボディ領域の上層にある導電性ゲート２５を備える。ソース２２はソース端子２７に結合され、ドレイン２４はドレイン端子２８に結合される。寄生バイポーラトランジスタ３０はソース２２（およびソース端子２７）とドレイン２４（およびドレイン端子２８）との間に存在する。寄生バイポーラトランジスタ３０は、（例えば、ソース２２に関連付けられる）Ｎ型エミッタ３２、（例えば、ドレイン２４に関連付けられる）Ｎ型コレクタ３４、（例えば、ボディ領域２６に関連付けられる）Ｐ型ベース領域３６および内部ボディ抵抗３７を備える。抵抗３７およびエミッタ３２はソース端子２７に結合される。コレクタ３４はドレイン端子２８に結合される。図３のＬＤＭＯＳデバイス７０は、寄生バイポーラトランジスタ３０をドレイン端子２８に結合する、埋め込み層雑音排除クランプとしての役割を果たすトランジスタまたは他のスイッチング素子８０が加わることによって、図１の従来技術のＬＤＭＯＳデバイス２０と異なっている。スイッチング素子８０は、任意の種類のノーマリーＯＮ（ノーマリーオン）デバイス、すなわち、印加される電圧が０であるときには導電状態にあり、しきい値電圧と称される電圧｜Ｖｔ｜＞０でターンＯＦＦ（ターンオフ）するデバイスとし得る。スイッチング素子８０は、デバイス７０の内部にあってもよいし、デバイス７０の外部にあってもよい。いずれの配置も有用である。説明を簡便にするために、スイッチング素子８０は埋め込み層雑音排除クランプ８０とも称される。スイッチング素子８０のリード８３はドレイン端子２８に結合され、スイッチング素子８０のリード８１は、図１のフローティング端子３９のリード３８（図１を参照されたい）であったものに結合される。スイッチング素子８０は図３において“ノーマリーＯＮデバイス”として識別されている。何故なら、説明されたように、ノーマリーＯＮデバイスは、ＬＤＭＯＳデバイス７０の端子２８、２７間の低ドレイン−ソース電圧において（例えば、｜ＶＤＳ｜＜｜Ｖｔ｜）望ましいことに導電性であり、それによって、さもなければフローティングであるデバイス７０の埋め込み層が実質的に電気的にピンニングされ、それゆえ、デバイス７０がその一部であり得る回路またはＩＣ内の他のロケーションから埋め込み層内で誘発される雑音のピックアップに対して保護されるためである。｜ＶＤＳ｜が｜Ｖｔ｜以上であるとき、デバイスまたは素子８０はＯＦＦになり、その後すぐにデバイス７０の関連付けられる埋め込み層がフローティングになることができ、通常のフローティングＲＥＳＵＲＦ動作がその後得られる。従って、デバイス７０の下層にある埋め込み層は条件付きでフローティングになり、すなわち、デバイス８０がノーマリーＯＮであるときは低電圧において電気的にピンニングされ、デバイス８０がオフになった後にフローティングになる。これは、ＢＶｄｓｓまたはＲｄｓｓを劣化させることなくデバイス７０の、埋め込み層内に結合する望ましくない基板雑音に対する感受性を低減するかまたはなくし、絶縁破壊電圧ＢＶｄｓｓに対する高速過渡信号の悪影響も低減する。従って、スイッチング素子８０は、ＬＤＭＯＳトランジスタ７０およびそれがその一部であり得るＩＣのための有効な雑音排除クランプとしての役割を果たす。これは、望ましい結果であり、当該技術分野における重大な進展である。デバイス８０のデバイス７１および３０に対する物理的な関係が、図５および以下とともに例としてより十分に説明され、ここで、そのさまざまな実施形態が説明される。
図４は、本発明の別の実施形態による、ＭＯＳＦＥＴトランジスタ９１、それに付随する寄生バイポーラトランジスタ５０、および埋め込み層雑音排除クランプとして動作するさらなるスイッチング素子８０’を含むＰチャネルＬＤＭＯＳ ＲＥＳＵＲＦトランジスタ９０の簡略化された概略電気回路図である。説明を簡潔にするために、かつ限定であるようには意図されず、類似の要素または領域を識別するために図１および２と同じ参照符号が図３および４において使用されている。ＭＯＳＦＥＴ９１は、Ｐ型ソース４２およびドレイン４４、ならびに、Ｎ型ボディ領域４６から絶縁されるとともに当該Ｎ型ボディ領域の上層にある導電性ゲート４５を備える。ソース４２はソース端子４７に結合され、ドレイン４４はドレイン端子４８に結合される。寄生バイポーラトランジスタ５０はソース４２（およびソース端子４７）とドレイン４４（およびドレイン端子４８）との間に存在する。寄生バイポーラトランジスタ５０は、（例えば、ソース４２に関連付けられる）Ｐ型エミッタ５２、（例えば、ドレイン４４に関連付けられる）Ｐ型コレクタ領域５４、（例えば、ボディ領域４６に関連付けられる）Ｎ型ベース領域５６、および内部ボディ抵抗５７を備える。抵抗５７およびエミッタ５２はソース端子４７に結合される。コレクタ領域５４はドレイン端子４８に結合される。ＰおよびＮ型ＲＥＳＵＲＦ領域およびＮ型埋め込み層（概略図には図示されていない）がトランジスタ９０内に含まれており、これによって、さらなる寄生バイポーラトランジスタ６０が生じる。さらなる寄生バイポーラトランジスタ６０は、寄生バイポーラトランジスタ５０のＰ型コレクタ領域５４およびＰ型ドレイン４４に結合されるＰ型ベース６６を有し、寄生バイポーラトランジスタ５０のＮ型ベース領域５６に結合されるＮ型コレクタ６４を有し、デバイス８０’のスイッチングリード８１’に結合されるＮ型エミッタ６２を有する。図４のＬＤＭＯＳデバイス９０は、さらなる寄生デバイス６０をソース端子４７に結合するノーマリーＯＮスイッチング素子またはデバイス８０’が加わることによって、図２のＬＤＭＯＳデバイス４０と異なっている。適切なターンＯＦＦしきい値電圧Ｖｔを有する任意の種類のノーマリーＯＮスイッチング素子が使用されることができる。スイッチング素子８０’のリード８３’はソース端子４７に結合され、スイッチング素子８０’のリード８１’は図２のフローティング端子５９であったもの、およびさらなる寄生トランジスタ６０のエミッタ６２に結合される。スイッチング素子８０’は図４において“ノーマリーＯＮデバイス”として識別されている。何故なら、説明されたように、ノーマリーＯＮデバイスは、ＬＤＭＯＳデバイス９０の端子４７、４８間の低ドレイン−ソース電圧において（例えば、｜ＶＤＳ｜＜｜Ｖｔ｜）導電性であり、それによって、さもなければフローティングであるデバイス９０の埋め込み層が条件付きでフローティングになり、すなわち、デバイス８０’がＯＦＦになるしきい値電圧Ｖｔまでソース電圧に実質的に電気的にピンニングされ、その後すぐに、デバイス９０の関連付けられる埋め込み層がフローティングになることができ、フローティングＲＥＳＵＲＦ動作が再開するためである。説明されたように、これは、ＢＶｄｓｓまたはＲｄｓｓを劣化させることなくデバイス９０の、埋め込み層内に結合する望ましくない基板雑音に対する感受性を低減するかまたはなくし、ＢＶｄｓｓに対する高速過渡信号の悪影響も低減する。これは、望ましい結果であり、当該技術分野における重大な進展である。デバイス８０’のデバイス９１および３０に対する物理的な関係が、図９とともに例としてより十分に説明される。
図５は、本発明のまた別の実施形態による、ＭＯＳＦＥＴ７１、およびそれに付随する寄生バイポーラトランジスタ３０を含むＮチャネルＬＤＭＯＳ ＲＥＳＵＲＦトランジスタ７０’の簡略化された概略電気回路図であり、埋め込み層雑音排除クランプまたはスイッチング素子８０がしきい値（ターンＯＦＦ）電圧Ｖｔを有するノーマリーＯＮ ＪＦＥＴ８０１として実装される。ＪＦＥＴ８０１のドレイン８４は図３のスイッチング素子８０のリード８１に結合され、ＪＦＥＴ８０１のソース８２は図３のスイッチング素子８０のリード８３に結合され、ＪＦＥＴ８０１のボディ領域８６は、端子２７、ＦＥＴ７１のソース２２、および寄生バイポーラトランジスタ３０のエミッタ３２に結合される。図５のＬＤＭＯＳトランジスタ７０’を構成する他のデバイス領域に関しては図３の説明が参照されるべきである。
図６は、本発明のなお別の実施形態による、ＭＯＳＦＥＴ９１、およびそれに付随する寄生バイポーラトランジスタ５０を含むＰチャネルＬＤＭＯＳ ＲＥＳＵＲＦトランジスタ９０’の簡略化された概略電気回路図であり、埋め込み層雑音排除クランプ（例えば、スイッチング素子）８０’がしきい値（ターンＯＦＦ）電圧Ｖｔを有するノーマリーＯＮ ＪＦＥＴ８０１’として実装される。ＪＦＥＴ８０１’のドレイン８４’は図４のスイッチング素子８０’のリード８１’に結合され、ＪＦＥＴ８０１’のソース８２’は図４のスイッチング素子８０’のリード８３’に結合され、ＪＦＥＴ８０１’のボディ領域８６’は、さらなる寄生バイポーラトランジスタ６０のエミッタ６２に結合される。図６のＬＤＭＯＳ９０’を構成する他のデバイス領域に関しては図４の説明が参照されるべきである。
図７は、例えば、２つの実施形態による図５のデバイスに関する埋め込み層電圧ＶＢＬ対ドレイン−ソース電圧ＶＤＳのボルト単位の簡略化されたグラフ描画９２を示し、線９２−１はターンＯＦＦしきい値（Ｖｔ）１≒１ボルトを有するＪＦＥＴに対応し、線９２−２は、ターンＯＦＦしきい値（Ｖｔ）２≒６ボルトを有するＪＦＥＴに対応する。線９２−１の場合、フローティングＲＥＳＵＲＦ動作は電圧ＶＤＳ＝ＶＲＳ１≒３５ボルトにおいて開始し、線９２−２の場合、フローティングＲＥＳＵＦ動作はＶＤＳ＝ＶＲＳ２≒２０ボルトにおいて開始する。（Ｖｔ）１および（Ｖｔ）２よりも上では、図８〜１２の埋め込み層１０２、１４２、１７２、２０２はフローティングであり、それらの電圧ＶＢＬは、パンチスルーが起こったとき、印加されるドレイン−ソース電圧ＶＤＳに比例してＶＲＳ１およびＶＲＳ２を超えて上昇することができ、それによって、ＬＤＭＯＳデバイス７０、９０におけるフローティングＲＥＳＵＲＦ動作が促進される。この挙動は特に望ましく、ＬＤＭＯＳデバイス７０、９０およびＬＤＭＯＳデバイス７０、９０が関連付けられ得るＩＣの他のデバイスを、ＬＤＭＯＳデバイス７０、９０の埋め込み層１０２、１４２、１７２、２０２による雑音ピックアップから保護する。これは重要であり、当該技術分野における望ましい進展である。
図８は、横型ＪＦＥＴ８０１−１を使用する本発明のさらなる実施形態による、図５のトランジスタ７０’がモノリシック基板においていかに簡便に実装され得るかを示す、トランジスタ７０−１を通る簡略化された断面図である。適切な場合、図５と図８との間の相関を容易にするために図５のものと同じ参照符号が図８に使用されている。説明を簡便にするために、かつ限定であるようには意図されず、好ましいＮおよびＰの導電型が、例として、かつ限定ではなくさまざまな参照符号とともに説明および図面に含まれている。このような導電型は他の実施形態においては置き換え可能であり得、または、ＮもしくはＰのいずれかであり得る第１の導電型のもの、および、その場合ＰもしくはＮである第２の反対の導電型のものとして参照される場合があることを当業者は理解しよう。トランジスタ７０−１を構成するさまざまな領域の厚さおよびドーピングが、図１３〜２１に関連してより十分に説明される。
図８のトランジスタ７０−１は、厚さ１０３の埋め込み層１０２（例えばＮ型、「ＮＢＬ１０２」と略される）が上層にある半導体（ＳＣ）含有基板１００（例えば、Ｐ型）を備える。埋め込み層１０２の上には表面１０７まで延在する厚さ１０５のさらに上層の（例えば、Ｐ型ｅｐｉ）ＳＣ領域１０４がある。上層の領域１０４内には厚さ１０９のボディ領域１０８（例えば、Ｐ型）が位置している。ボディ領域１０８は一般的に、上層の領域１０４よりもいくらかドーピング濃度が高い。ボディ領域１０８内には、図５のソース２２に対応する（例えば、Ｎ＋）ソース領域１１０、および（例えば、Ｐ＋）ボディコンタクト領域１１２がある。上層のＳＣ領域１０４の部分１０６は、ボディ領域１０８と、上述あるいは後述のその他のドープ領域によって占有されない上層のＳＣ領域１０４の他の部分と、の下に位置する。上層のＳＣ領域１０４内には、厚さ１１５の（例えば、Ｎ型）キャリアドリフト領域１１４、および、概してキャリアドリフト領域１１４の下層にある厚さ１１７の（例えば、Ｐ型）ＲＥＳＵＲＦ領域１１６も位置している。当該技術分野においては既知であるように、ＲＥＳＵＲＦ動作を得るために、領域１１４と１１６との間で電荷平衡が提供されるべきであり、以下ではそのように仮定する。図５のドレイン２４に対応するドープされたコンタクト（例えば、Ｎ＋）領域１１８が、表面１０７まで延在してキャリアドリフト領域１１４内に設けられる。ソース端子２７、ドレイン端子２８およびゲート端子２９が適切にバイアスされると、導電性チャネル２３４がソース領域１１０とドレイン領域１１８との間に生じる。望ましくは、指示されているロケーションにおいて表面１０７からＳＣ領域１０４内に延在する深さ１２１のシャロー・トレンチ・アイソレーション（ＳＴＩ）領域１２０が設けられる。ＳＴＩ領域１２０は他の実施形態においては省かれてもよい。埋め込み層１０２に対する非整流性電気接触を成すために、シンカ領域１２２（例えば、Ｎ型）がＳＴＩ領域１２０（存在する場合）の下からさらにＳＣ領域１０４を貫通して延在する。ＪＦＥＴスイッチングデバイス８０１−１がシンカ領域１２２とキャリアドリフト領域１１４との間に都合よく形成され、ＪＦＥＴチャネル領域１２４（例えば、Ｎ型）はＳＴＩ領域１２０（存在する場合）の下に厚さ１２５を有する。
ＪＦＥＴチャネル領域１２４が、同じ導電型のキャリアドリフト領域１１４およびシンカ領域１２２に対して非整流性電気接触を成し、それによってＪＦＥＴトランジスタ８０を形成することが望ましい。ＭＯＳＦＥＴ７１のドレイン領域１１８（例えば、Ｎ＋）およびキャリアドリフト領域１１４（例えば、Ｎ）はＪＦＥＴ８０１−１のソースとして動作し、シンカ領域１２２（例えば、Ｎ）はドレインとして動作する。ＪＦＥＴ８０１−１が電圧の上昇によってＯＦＦになるまでは、ノーマリーＯＮ ＪＦＥＴ８０１−１は、ドープ領域１１８とシンカ領域１２２との間に延在する導電性チャネル２３５を有する。なお、ＭＯＳＦＥＴ３０、７１のチャネル２３４およびＪＦＥＴ８０１−１のチャネル２３５は離間され、実質的に同様の方向、すなわち、図８内で垂直ではなく側方に向けられることになる。ＪＦＥＴ８０１−１は望ましくは、有益には約０．５〜１０マイクロメートルの範囲内、より好都合には約１．０〜２．０マイクロメートルの範囲内、好ましくは約１．０マイクロメートルである、キャリアドリフト領域１１４とシンカ領域１２２との間のチャネル長１２９を有するが、より大きいまたはより小さい値も使用されてもよい。ＪＦＥＴチャネル領域の厚さ１２５は有益にはキャリアドリフト領域の厚さ１１５の約１０〜９０パーセント、より好都合には約２０〜７０パーセント、好ましくは約５０パーセントであることが望ましいが、より大きいまたはより小さい値も使用されることができる。厚さ１２７の（例えば、Ｐ型）ゲート領域１２６がＪＦＥＴチャネル領域１２４の下に設けられることが望ましい。ＪＦＥＴゲート領域の厚さ１２７は有益にはＲＥＳＵＲＦ領域の厚さ１１７の約１０〜９０パーセント、より好都合には約２０〜７０パーセント、好ましくは約５０パーセントであることが望ましいが、より大きいまたはより小さい値も使用されることができる。
ＪＦＥＴトランジスタ８０１−１のドーピングおよび寸法は望ましくは、ドレイン−ソース電圧ＶＤＳが実質的に０であるときにＪＦＥＴトランジスタ８０１−１がノーマリーＯＮ状態にあるように選択されるとともに、しきい値電圧｜Ｖｔ｜＞０を有し、それによって、ＶＤＳが増大するとＪＦＥＴ８０１−１はオフになる。ＪＦＥＴ８０１−１のしきい値電圧Ｖｔを制御することによって、デバイス挙動の、｜ＶＤＳ｜＜｜Ｖｔ｜のときの低雑音結合領域から、通常のフローティングＲＥＳＵＲＦ動作領域への遷移が制御されることができ、これは記載されている実施形態のさらなる利点である。これは図７に関連して示されている。好ましい実施形態において、｜Ｖｔ｜は、有益には約０．１〜１０ボルトの範囲内、より好都合には約０．５〜５．０ボルト、好ましくは約１．０〜２．０ボルトの範囲内にあるが、より大きいまたはより小さい値も使用されてもよい。ＪＦＥＴ８０１−１のしきい値電圧Ｖｔは、チャネル領域１２４のドーピングおよび厚さ、及び／又は下層にある領域１２６のドーピングおよび厚さを変更することによって調整されることができる。（これは、ＪＦＥＴチャネル領域の差を考慮に入れて図９〜１２に示される実施形態にも適用される。）ＪＦＥＴ８０１−１が実質的に導電性である（Ｖｔよりも小さい電圧を有する）限り、埋め込み層１０２の電圧ＶＢＬは有効に電気的にクランプされて有意に上昇することはできず、それに結合する雑音は重大でなく、それによって、ＬＤＭＯＳデバイス７０−１および当該デバイスがその一部であるＩＣまたは他の回路の雑音排除性が実質的に改善される。これは当該技術分野における重大な進展である。
図９は、本発明のまたさらなる実施形態による、図６のデバイス９０’が、横型ＪＦＥＴ８０１−１’を、ＭＯＳＦＥＴ９１および寄生バイポーラトランジスタ５０と組み合わせて使用してモノリシック基板内でいかに簡便に実装され得るかを示す、図６において示される種類のトランジスタ９０−１を通る、図８に類似の簡略化された断面図である。適切な場合、図６と図９との間の相関を容易にするために図６のものと同じ参照符号が図９に使用されている。説明を簡便にするために、かつ限定であるようには意図されず、好ましいＮおよびＰの導電型が、例として、かつ限定ではなくさまざまな参照符号とともに説明および図面に含まれている。このような導電型は他の実施形態においては置き換え可能であり得、または、ＮもしくはＰのいずれかであり得る第１の導電型のもの、および、その場合ＰもしくはＮである第２の反対の導電型のものとして参照される場合があることを当業者は理解しよう。トランジスタ９０−１を構成するさまざまな領域の厚さおよびドーピングが、図１３〜２１に関連してより十分に説明される。
図９のトランジスタ９０−１は、厚さ１４３の埋め込み層１４２（例えばＮ型、「ＮＢＬ１４２」と略される）が上層にある半導体（ＳＣ）含有基板１４０（例えば、Ｐ型）を備える。埋め込み層１４２の上には表面１４７まで延在する厚さ１４５のさらに上層の（例えば、Ｐ型ｅｐｉ）ＳＣ領域１４４がある。上層のＳＣ領域１４４の部分１４６は、上層のＳＣ領域１４４内の、以下に記載される他のドープ領域によって占められていない領域を参照する。上層の領域１４４内には厚さ１５５のボディ領域１５４（例えば、Ｎ型）が位置している。ボディ領域１５４は一般的に、上層の領域１４４よりもいくらかドーピング濃度が高い。ボディ領域１５４内には、図６のソース４２に対応する（例えば、Ｐ＋）ソース領域１５０、および（例えば、Ｎ＋）ボディコンタクト領域１５２がある。厚さ１５７のＲＥＳＵＲＦ領域１５６（例えば、Ｐ型）がボディ領域１５４の下に設けられる。上層のＳＣ領域１４４内には、厚さ１４９の（例えば、Ｐ型）キャリアドリフト領域１４８も位置している。図６のドレイン４４に対応するドープされたコンタクト（例えば、Ｐ＋）領域１５８が、表面１４７まで延在してキャリアドリフト領域１４８内に設けられる。ソース端子４７、ドレイン端子４８およびゲート端子４９が適切にバイアスされると、導電性チャネル２３６がソース領域１５０とドレイン領域１５８との間に生じる。好都合には、指示されているロケーションにおいて表面１４７からＳＣ領域１４４内に延在する深さ１２１のシャロー・トレンチ・アイソレーション（ＳＴＩ）領域１２０が設けられる。ＳＴＩ領域１２０は他の実施形態においては省かれてもよい。
埋め込み層１４２に対する非整流性電気接触を成すために、シンカ領域１６２（例えば、Ｎ型）がＳＴＩ領域１２０（存在する場合）の下からさらにＳＣ領域１４４を貫通して延在する。ＪＦＥＴスイッチングデバイス８０１−１’がシンカ領域１６２とボディ領域１５４との間に都合よく形成され、ＪＦＥＴチャネル領域１６４（例えば、Ｎ型）はＳＴＩ領域１２０（存在する場合）の下に厚さ１６５を有する。ＪＦＥＴチャネル領域１６４が、同じ導電型のボディ領域１５４およびシンカ領域１６２に対して非整流性電気接触を成し、それによってＪＦＥＴトランジスタ８０１−１’を形成することが望ましい。ＪＦＥＴ８０１−１’が電圧の上昇によってＯＦＦになるまでは、ノーマリーＯＮ ＪＦＥＴ８０１−１’は、ドープ領域１５２とシンカ領域１６２との間に延在する導電性チャネル２３７を有する。なお、ＭＯＳＦＥＴ３０、９１のチャネル２３６およびＪＦＥＴ８０１−１’のチャネル２３７は離間され、実質的に同様の方向、すなわち、図９内で垂直ではなく側方に向けられることになる。
ＪＦＥＴ８０１−１’は望ましくは、有益には約０．５〜１０マイクロメートルの範囲内、好都合には約１．０〜２．０マイクロメートルの範囲内、好ましくは約１．０マイクロメートルである、ボディ領域１５４とシンカ領域１６２との間のチャネル長１６９を有するが、より大きいまたはより小さい値も使用されてもよい。ＪＦＥＴチャネル領域の厚さ１６５は有益にはボディ領域の厚さ１５５の約１０〜９０パーセント、より好都合には約２０〜７０パーセント、好ましくは約５０パーセントであることが望ましいが、より大きいまたはより小さい値も使用されることができる。厚さ１６７の（例えば、Ｐ型）ゲート領域１６６がＪＦＥＴチャネル領域１６４の下に設けられることが望ましい。ＪＦＥＴゲート領域の厚さ１６７は有益にはＲＥＳＵＲＦ領域の厚さ１５７の約１０〜９０パーセント、より好都合には約２０〜７０パーセント、好ましくは約５０パーセントであることが望ましいが、より大きいまたはより小さい値も使用されることができる。
ＪＦＥＴトランジスタ８０１−１’のドーピングおよび寸法は望ましくは、ドレイン−ソース電圧ＶＤＳが実質的に０であるときにＪＦＥＴトランジスタ８０１−１’がノーマリーＯＮ状態にあるように選択されるとともに、しきい値電圧｜Ｖｔ｜＞０を有し、それによって、ＶＤＳが増大するとＪＦＥＴ８０１−１’はオフになる。ＪＦＥＴ８０１−１’のしきい値電圧Ｖｔを制御することによって、デバイス挙動の、｜ＶＤＳ｜＜｜Ｖｔ｜のときの低雑音結合領域から、通常のフローティングＲＥＳＵＲＦ動作領域への遷移が制御されることができ、これは記載されている実施形態のさらなる利点である。好ましい実施形態において、｜Ｖｔ｜は、有益には約０．１〜１０ボルトの範囲内、より好都合には約０．５〜５．０ボルト、好ましくは約１．０〜２．０ボルトの範囲内にあるが、より大きいまたはより小さい値も使用されてもよい。ＪＦＥＴ８０１−１’が実質的に導電性である（｜Ｖｔ｜よりも小さい電圧を有する）限り、埋め込み層１４２の電圧ＶＢＬは実質的にクランプされて有意に上昇することはできず、それに結合する雑音は重大でなく、それによって、ＬＤＭＯＳデバイス９０−１および当該デバイスがその一部であるＩＣまたは他の回路の雑音排除性が実質的に改善される。これは当該技術分野における重大な進展である。
図１０は、本発明のなおさらなる実施形態による、図５のデバイス７０’が、ＪＦＥＴ８０１−２を使用してモノリシック基板内でいかに簡便に実装され得るかを示す、図５において示される種類のトランジスタ７０−２を通る、図８に類似の簡略化された断面図である。適切な場合、図５と図１０との間の相関を容易にするために図５のものと同じ参照符号が図１０に使用されている。説明を簡便にするために、かつ限定であるようには意図されず、好ましいＮおよびＰの導電型が、例として、かつ限定ではなくさまざまな参照符号とともに説明および図面に含まれている。このような導電型は他の実施形態においては置き換え可能であり得、または、ＮもしくはＰのいずれかであり得る第１の導電型のもの、および、その場合ＰもしくはＮである第２の反対の導電型のものとして参照される場合があることを当業者は理解しよう。トランジスタ７０−２を構成するさまざまな領域の厚さおよびドーピングが、図１３〜２１に関連してより十分に説明される。
図１０のトランジスタ７０−２は、厚さ１７３の埋め込み層（例えばＮ型、「ＮＢＬ１７２」と略される）が上層にある半導体（ＳＣ）含有基板１７０（例えば、Ｐ型）を備える。埋め込み層１７２の上には表面１７７まで延在する厚さ１７５のさらに上層の（例えば、Ｐ型ｅｐｉ）ＳＣ領域１７４がある。上層のＳＣ領域１７４内には、厚さ１８５の（例えば、Ｎ型）キャリアドリフト領域１８４、および厚さ１８７の、（例えば、Ｐ型）下層ＲＥＳＵＲＦ領域１８６が位置している。キャリアドリフト領域１８４内には厚さ１７９のボディ領域１７８（例えば、Ｐ型）が位置している。ボディ領域１７８内には、図５のソース２２に対応する（例えば、Ｎ＋）ソース領域１８０、および（例えば、Ｐ＋）ボディコンタクト領域１８２がある。ドレイン２４に対応するドープされたコンタクト（例えば、Ｎ＋）領域１８８が、表面１７７まで延在してキャリアドリフト領域１８４内に設けられる。ソース端子２７、ドレイン端子２８およびゲート端子２９が適切にバイアスされると、導電性チャネル２３８がソース領域１８０とドレイン領域１８８との間に生じる。指示されているロケーションにおいて表面１７７からＳＣ領域１７４内に延在する深さ１２１のシャロー・トレンチ・アイソレーション（ＳＴＩ）領域１２０が設けられる。ＳＴＩ領域１２０は他の実施形態においては省かれてもよい。
埋め込み層１７２に対する非整流性電気接触を成すために、シンカ領域１９２（例えば、Ｎ型）がＳＴＩ領域１２０（存在する場合）の下からさらにＳＣ領域１７４を貫通して延在する。キャリアドリフト領域１８４の厚さ１９１を有する部分１９０（例えば、Ｎ型）がボディ領域１７８の下層にある。ＪＦＥＴスイッチングデバイス８０１−２が、ボディ領域１７８と下層（例えば、Ｐ型）領域１８６との間の部分１９０を使用して好都合に形成され、それゆえ、部分１９０の厚さ１９１に対応するチャネル厚さを有する。｜Ｖｔ｜未満の電圧においては、ノーマリーＯＮ ＪＦＥＴ８０１−２は、ＪＦＥＴ８０１−２のゲートとして動作する（例えば、Ｐ型）領域１７８と１８６との間を通る導電性チャネル２３９を提供するようになっている。チャネル２３９は、（（例えば、Ｎ＋）ドレインコンタクト１８８を有する）左の（例えば、Ｎ型）ドープ領域１８４から右の（例えば、Ｎ型）ドープ領域１８４まで延在し、これは（例えば、Ｎ型）ドープされたシンカ１９２との非整流性電気接触を成し、当該シンカは、（例えば、Ｎ型）ドープされた埋め込み層１７２に対する非整流性電気接触を成す。ノーマリーＯＮ ＪＦＥＴ８０１−２が存在することによって、｜Ｖｔ｜を超えるまで、埋め込み層１７２の電圧は電気的にピンニングされ、その後すぐにＪＦＥＴ８０１−２はオフになり、通常のフローティングＲＥＳＵＲＦ動作が再開する。従って、ＪＦＥＴ８０１−２も所望の雑音クランピングを提供する。
なお、図１０のＭＯＳＦＥＴ３０、７１の導電性チャネル２３８は実質的に横方向であり、ＪＦＥＴ８０１−２の導電性チャネル２３９も実質的に横方向であることになる。しかしながら、ＪＦＥＴチャネル２３５、２３７が同じ全体的な方向にありながらＭＯＳＦＥＴ２３４、２３６から側方にずれていた図８〜９の実施形態とは異なり、図１０のＪＦＥＴチャネル２３９は、やはりＭＯＳＦＥＴチャネル２３８と同じ全体的な横方向にありながら、少なくとも部分的にＭＯＳＦＥＴチャネル２３８の下に位置する。ＪＦＥＴチャネル領域１９０は上層ボディ領域１７８および下層領域１８６のドーピング密度よりも、有益には０．０１〜１倍の範囲内、より好都合には約０．１〜０．５倍の範囲内、好ましくは約０．１倍の低いドーピング密度を有することが望ましいが、より大きいまたはより小さい値も使用されてもよい。チャネル厚さ１９１は、有益には約０．１〜２．０マイクロメートルの範囲内、好都合には約０．２〜１．０マイクロメートルの範囲内、好ましくは約０．４マイクロメートルであるが、より大きいまたはより小さい値も使用されてもよい。
ゲート１７８および１８６に隣接された領域１９０によって提供される横型ＪＦＥＴ８０１−２のしきい値電圧Ｖｔは、例えば、当該技術分野において既知であるように、領域１９０の厚さおよびドーピングを変更することによって調整されることができる。Ｖｔは望ましくは、ＪＦＥＴトランジスタ８０１−２がドレイン−ソース電圧ＶＤＳが実質的に０であるときにノーマリーＯＮ状態にあるように選択されるとともに、しきい値電圧｜Ｖｔ｜＞０を有し、それによって、ＶＤＳが増大するとＪＦＥＴ８０−２はオフになる。ＪＦＥＴ８０１−２のしきい値電圧Ｖｔを制御することによって、デバイス挙動の、｜ＶＤＳ｜＜｜Ｖｔ｜のときの低雑音結合領域から、通常のＲＥＳＵＲＦ動作領域への遷移が制御されることができ、これは記載されている実施形態のさらなる利点である。好ましい実施形態において、｜Ｖｔ｜は、有益には約０．１〜１０ボルトの範囲内、より好都合には約０．５〜５．０ボルト、好ましくは約１．０〜２．０ボルトの範囲内にあるが、より大きいまたはより小さい値も使用されてもよい。ＪＦＥＴ８０１−２が実質的に導電性である（｜Ｖｔ｜よりも小さい電圧を有する）限り、埋め込み層１７２の電圧｜ＶＢＬ｜は実質的にクランプされて有意に上昇することはできず、それに結合する雑音は重大でなく、それによって、ＬＤＭＯＳデバイス７０−２および当該デバイスがその一部であるＩＣまたは他の回路の雑音排除性が実質的に改善される。これは重要な利点であり、当該技術分野における重大な進展である。
図１１は、本発明のまたなおさらなる実施形態による、図５のデバイス７０’が、横型ＪＦＥＴ埋め込み層雑音排除クランプ８０１−３を使用してモノリシック基板内でいかに簡便に実装され得るかを示す、図５において示される種類のトランジスタ７０−３の簡略化された平面図であり、図１２は図１１において指示されているロケーションにおける簡略化された断面図である。図１２内の破断線（Ｃ）の左の部分（Ａ）は、図１１のロケーション（Ａ）における断面に対応し、図１２内の破断線（Ｃ）の右の部分（Ｂ）は図１１の断面（Ｂ）に対応する。両方の図面におけるさまざまな領域間の、および適切な場合には図５に対する相関を容易にするために、図１１および図１２において同じ参照符号が使用されている。本発明を曖昧にすることを回避するために、導電性（例えば、金属および／またはシリサイド）コンタクトおよび相互接続ならびにシャロー・トレンチ・アイソレーション（ＳＴＩ）領域は図１１では省かれており、図１１に含まれているさまざまな領域は、下層および上層の領域の相対的なロケーションが容易に見えるように透明であるように仮定されている。ＳＴＩ領域１２０は図１２において図示されている。図１１および１２がともに説明される。トランジスタ７０−３を構成するさまざまな領域の厚さおよびドーピングが、図１３〜２１に関連してより十分に説明される。上記のように、デバイス７０−３内のさまざまな領域の導電型（例えば、ＮまたはＰ）は、理解を促進するために例として示されており限定であるようには意図されず、「第１の導電型」（ＮまたはＰのいずれか）という表記および「第２の反対の導電型」（その場合ＰまたはＮのにずれか）という表記が以下および添付の特許請求の範囲においてより一般的に使用される場合がある。トランジスタ７０−３の、図５のＬＤＭＯＳトランジスタ７１（および寄生バイポーラトランジスタ３０）ならびに横型ＪＦＥＴ８０１に対応する部分は、図１１〜１２においては「ＬＤＭＯＳ７１、３０」および「ＪＦＥＴ８０１−３」として指示されている。
図１１〜１２のトランジスタ７０−３は、埋め込み層２０２（例えばＮ型、「ＮＢＬ２０２」と略される）が上層にある半導体（ＳＣ）含有基板２００（例えば、Ｐ型）を備える。埋め込み層２０２の上には表面２０７まで延在する厚さ２０５のさらに上層の（例えば、Ｐ型ｅｐｉ）ＳＣ領域２０４がある。上層のＳＣ領域２０４の、以下に記載される他のドープ領域によって占められていない部分を識別するために、参照符号２０６が使用される。上層の領域２０４内には厚さ２０９のボディ領域２０８（例えば、Ｐ型）が位置している。ボディ領域２０８は一般的に、上層の領域２０４、２０６よりもいくらかドーピング濃度が高い。ボディ領域２０８内には、図５のソース２２に対応する（例えば、Ｎ＋）ソース領域２１０、および（例えば、Ｐ＋）ボディコンタクト領域２１２がある。上層のＳＣ領域２０４内には、厚さ２１５の（例えば、Ｎ型）キャリアドリフト領域２１４、および、概してキャリアドリフト領域２１４の下層にある厚さ２１７の（例えば、Ｐ型）ＲＥＳＵＲＦ領域２１６も位置している。領域２１４、２１６のＬＤＭＯＳ３０、７１を備える部分はそれぞれ２１４−１、２１６−１として識別され、領域２１４、２１６のＪＦＥＴ８０１−３を含む部分はそれぞれ２１４−２、２１６−２として識別される。当該技術分野においては既知であるように、ＲＥＳＵＲＦ動作を得るために、領域２１４−１と２１６−１との間で電荷平衡が提供されるべきであり、以下ではそのように仮定する。図５のドレイン２４に対応するドープされたコンタクト（例えば、Ｎ＋）領域２１８が、表面２０７まで延在してキャリアドリフト領域２１４内に設けられる。ソース端子２７、ドレイン端子２８およびゲート端子２９が適切にバイアスされると、導電性チャネル２４０がソース領域２１０とドレイン領域２１８との間に生じる。指示されているロケーションにおいて表面２０７からＳＣ領域２０４内に延在する深さ１２１のシャロー・トレンチ・アイソレーション（ＳＴＩ）領域１２０が設けられる。ＳＴＩ領域１２０は他の実施形態においては省かれてもよい。埋め込み層２０２に対する非整流性電気接触を成すために、シンカ領域２２２（例えば、Ｎ型）がＳＴＩ領域１２０（存在する場合）の下からさらにＳＣ領域１０４を貫通し延在する。チャネル領域２１４−２を有するＪＦＥＴスイッチングデバイス８０１−３は、好都合にはシンカ領域２２２とキャリアドリフト領域２１４−１との間に形成される。領域２１４−１および２１４−２は、好都合には厚さ２１５の共通の領域２１４の部分である。（例えば、Ｐ型）ゲート領域２１６−２がＪＦＥＴチャネル領域２１４−２の下に設けられることが望ましい。領域２１６−１および２１６−２は、好都合には厚さ２１７の共通の領域２１６の部分である。ＬＤＭＯＳドレイン領域２１８（例えば、Ｎ＋）はＪＦＥＴ８０１−３のソースとしても動作し、シンカ領域２２２（例えば、Ｎ）はＪＦＥＴ８０１−３のドレインとして動作する。ノーマリーＯＮ ＪＦＥＴ８０１−３は、ＪＦＥＴ８０１−３が電圧の上昇によってＯＦＦになるまでは、ドープ領域２１８とシンカ領域２２２との間に延在するノーマリーＯＮ導電性チャネル２４１を有するようになっている。なお、図１１〜１２のＭＯＳＦＥＴ７１、３０のチャネル２４０および図１１〜１２のＪＦＥＴ８０１−３のチャネル２４１は、両方とも垂直ではなく実質的に横方向でありながら、図１１〜１２の実施形態においては種々の平面図方向（例えば、図１１を参照されたい）に向けられることになる。換言すれば、チャネル２４０、２４１は図１１〜１２の実施形態における平面図においては実質的に直交するが、他の実施形態においては平面図において実質的に平行であってもよい。いずれの配置も有用である。ＪＦＥＴ８０１−３は望ましくは、有益には約１．０〜１０．０マイクロメートルの範囲内、より好都合には約２．０〜５．０マイクロメートルの範囲内、好ましくは約２．０マイクロメートルであるドレイン領域２１８とシンカ領域２２２との間のチャネル長２１９（図１１を参照されたい）を有するが、より大きいまたはより小さい値も使用されてもよい。ＪＦＥＴ８０１−３は望ましくは、有益には約０．１〜２．０マイクロメートルの範囲内、より好都合には約０．５〜２．０マイクロメートルの範囲内、好ましくは約１．０マイクロメートルである横方向のチャネル幅２１５−２（図１１を参照されたい）を有するが、より大きいまたはより小さい値も使用されてもよい。換言すれば、ＪＦＥＴ８０１−３の部分２１４−２、２１６−２の横方向の幅２１５−２、２１７−２はＬＤＭＯＳ７１、３０の領域２１４−１、２１６−１の幅２１５−１、２１７−１の約Ｘ％に過ぎず、ここで、Ｘは有益には約１０〜８０％の範囲内、より好都合には約２０〜５０％の範囲内、好ましくは約３５％の値を有する。
ＪＦＥＴトランジスタ８０１−３のドーピングおよび寸法は望ましくは、ドレイン−ソース電圧ＶＤＳが実質的に０であるときにＪＦＥＴトランジスタ８０１−３がノーマリーＯＮ状態にあるように選択されるとともに、しきい値電圧｜Ｖｔ｜＞０を有し、それによって、ＶＤＳが増大するとＪＦＥＴ８０１−３はオフになる。ＪＦＥＴ８０１−３のしきい値電圧Ｖｔを制御することによって、デバイス挙動の、｜ＶＤＳ｜＜｜Ｖｔ｜のときの低雑音結合領域から、通常のフローティングＲＥＳＵＲＦ動作領域への遷移が制御されることができ、これは記載されている実施形態のさらなる利点である。これは図７に関連して示されている。好ましい実施形態において、Ｖｔは、有益には約０．１〜１０．０ボルトの範囲内、より好都合には約０．５〜５．０ボルト、好ましくは約１．０〜２．０ボルトの範囲内にあるが、より大きいまたはより小さい値も使用されてもよい。ＪＦＥＴトランジスタ８０１−３が実質的に導電性である（例えば、｜Ｖｔ｜よりも小さい電圧である場合）限り、埋め込み層２０２の電圧ＶＢＬは実質的にクランプされて有意に上昇することはできず、それに結合する雑音は重大でなく、それによって、ＬＤＭＯＳデバイス７０−３および当該デバイスがその一部であるＩＣまたは他の回路の雑音排除性が実質的に改善される。図１１〜１２の配置は、特にコンパクトであり、ドーピングレシピを変更するなどの追加のコストなしにマスク変更および利用可能なプロセス手順のみを使用して成すことができるため望ましく、ただし、このような変更は除外されない。これは当該技術分野における重大な進展であり、多大な実用的価値がある。
図３〜６他のノーマリーＯＮスイッチングデバイス８０、８０’および好ましい実施形態においてはＪＦＥＴ８０１、８０１’を含むことによって、図８〜１２の埋め込み層１０２、１４２、１７２、２０２は条件次第でフローティングになる埋め込み層であり、すなわち、ノーマリーＯＮスイッチングデバイスまたはＪＦＥＴ（８０、８０’、８０１、８０１’、８０１−１、８０１−１’、８０１−２、８０１−３など）のしきい値電圧｜Ｖｔ｜未満の電圧の場合、ソース端子２７、４７またはドレイン端子２８の一方または他方にピンニングされ、｜Ｖｔ｜を超える電圧の場合、ノーマリーＯＮスイッチングデバイスまたはＪＦＥＴ（８０、８０’、８０１、８０１’、８０１−１、８０１−１’、８０１−２、８０１−３など）がＯＦＦになった後に浮遊フローティングになる。
図１３〜２１は、本発明のまたなおさらなる実施形態による、結果として生じる構造４１３〜４２１を示す種々の製造段階３１３〜３２１における図１１〜１２のデバイスを通る簡略化された断面図である。本明細書において示される製造シーケンスは一般的に、図８〜１０における断面図において示されるデバイスを形成するために使用されることもできることを当業者は理解しよう。必要とされる場合に横方向の広がり、厚さおよび／またはドーピングのいくらか異なる領域を提供するために必要とされる改変は、当業者の能力の範疇にある。
ここで、図１３の製造段階３１３を参照すると、半導体（ＳＣ）含有基板２００が用意され、その中に、厚さ２０３の埋め込み層２０２が、例えば、イオン注入５１３によって形成されるが、当該技術分野において既知の他のドーピング手段も使用されてもよい。基板２００は図８〜１０の基板１００、１４０、１７０と類似であり、埋め込み層２０２は埋め込み層１０２、１４２、１７２と類似であり、下記に提供されるさまざまなドーピングおよび厚さ範囲が一般的にそれらに適用されるが、他の値も使用されてもよい。好ましい実施形態においては、基板２００の少なくとも上側部分は、有益には約１Ｅ１５〜１Ｅ１８ｃｍ−３の範囲内、より好都合には約１Ｅ１５〜１Ｅ１６ｃｍ−３の範囲内、好ましくは約２Ｅ１５ｃｍ−３のドーピング密度によるＰ型であり、ただし、より高いおよびより低い値ならびに他のドーピング型が使用されることもできる。注入５１３に適切なドーパントはアンチモンである。埋め込み層２０２は望ましくは、有益には約５Ｅ１８〜１Ｅ２０ｃｍ−３の範囲内、より好都合には約１Ｅ１９〜１Ｅ２０ｃｍ−３の範囲内、好ましくは約２Ｅ１９ｃｍ−３のドーピング密度によるＮ型であり、ただし、より高いおよびより低い値ならびに他のドーピング型が使用されることもできる。厚さ２０３は、有益には約０．５〜３．０マイクロメートルの範囲内、より好都合には約１．０〜２．５マイクロメートルの範囲内、好ましくは約１．５マイクロメートルであるが、より大きいおよびより小さい値も使用されてもよい。構造４１３が結果として生じる。
ここで、図１４の製造段階３１４を参照すると、上面２０７まで延在する厚さ２０５の上層のＳＣ領域または層２０４が、埋め込み層２０２の上に、例えばエピタキシャル成長によって形成され、ただし、製造段階３１４の結果生じる構造４１４を形成するために他の既知の技法も使用されてもよい。導電型について別途言及されない限り、層または領域２０４は図８〜１０の層または領域１０４、１４４、１７４と類似であり、下記に提供されるドーピングおよび厚さ範囲が一般的にそれらにも適用され、ただし、他の値も使用されてもよい。層または領域２０４は望ましくは、有益には約５Ｅ１４〜５Ｅ１６ｃｍ−３の範囲内、より好都合には約１Ｅ１５〜１Ｅ１６ｃｍ−３の範囲内、好ましくは約２Ｅ１５ｃｍ−３のドーピング密度によるＰ型であり、ただし、より高いおよびより低い値ならびに他のドーピング型が使用されることもできる。厚さ２０５は、有益には約０．５〜１０マイクロメートルの範囲内、より好都合には約２〜５マイクロメートルの範囲内、好ましくは約４マイクロメートルであるが、より大きいおよびより小さい値も使用されてもよい。構造４１４が結果として生じる。
ここで、図１５の製造段階３１５を参照すると、閉部（ｃｌｏｓｅｄ ｐｏｒｔｉｏｎ）６１５−２および開口６１５−１を有するマスク６１５が表面２０７の上に被着される。イオン注入５１５が望ましくは、重ね合わされた厚さまたは深さ２１５のドープ領域２１４および厚さまたは深さ２１７のドープ領域２１６を開口６１５−１を通じて形成するのに使用される。導電型について別途言及されない限り、領域２１４、２１６は図８〜１０の領域１１４、１１５および１５４、１５６ならびに１８４、１８６と類似であり、下記に提供されるドーピングおよび厚さ範囲が一般的にそれらにも適用されるが、他の値も使用されてもよい。他の実施形態においては別個の複数回の注入も使用されてもよいが、チェーン注入が好ましい。領域２１４は好都合にはＮ型であり、領域２１６は好都合にはＰ型であるが、他の実施形態においては他のドーピング型が使用されてもよい。領域２１４の形成にはリンが適切なドーパントであり、領域２１６の形成にはホウ素が適切なドーパントであり、ここで、注入エネルギーはそれぞれ深さ２１５、２１７を提供するように選択されている。領域２１４は、有益には約１Ｅ１６〜１Ｅ１７ｃｍ−３の範囲内、より好都合には約２Ｅ１６〜５Ｅ１６ｃｍ−３の範囲内、好ましくは約４Ｅ１６ｃｍ−３のピークドーピング密度を有し、ただし、より高いおよびより低い値ならびに他のドーピング型が使用されることもできる。深さ２１５は、有益には約０．５〜２．０マイクロメートルの範囲内、より好都合には約０．５〜１．５マイクロメートルの範囲内、好ましくは約１．０マイクロメートルであるが、より大きいおよびより小さい値も使用されてもよい。領域２１６は、有益には約１Ｅ１６〜５Ｅ１６ｃｍ−３の範囲内、より好都合には約２Ｅ１６〜４Ｅ１６ｃｍ−３の範囲内、好ましくは約２Ｅ１６ｃｍ−３のピークドーピング密度を有し、ただし、より高いおよびより低い値ならびに他のドーピング型が使用されることもできる。深さ２１７は、有益には約０．５〜３．０マイクロメートルの範囲内、より好都合には約１．０〜２．５マイクロメートルの範囲内、好ましくは約１．０マイクロメートルであるが、より大きいおよびより小さい値も使用されてもよい。構造４１５が結果として生じる。同様のドーパント、ドーピング密度および厚さがそれぞれ、図８〜１０の領域１１４、１１６、領域１５４、１５６および領域１８４、１８６に使用されてもよい。
ここで、図１６の製造段階３１６を参照すると、マスク６１５が除去され、深さ１２１のシャロー・トレンチ・アイソレーション（ＳＴＩ）領域１２０が望ましくは、当該技術分野において既知の教示を使用して、指示されるロケーションにおいて形成される。ＳＴＩ領域１２０は他の実施形態においては省かれてもよい。図１６〜２１のＳＴＩ領域１２０は、図８〜１２のＳＴＩ領域１２０と類似である。ＳＴＩ領域１２０に適切な誘電体の非限定的な例は二酸化シリコンであるが、他の既知の絶縁体も使用されてもよい。厚さまたは深さ１２１は、有益には約０．２〜０．６マイクロメートルの範囲内、より好都合には約０．３〜０．５マイクロメートルの範囲内、好ましくは約０．３５マイクロメートルであるが、より大きいおよびより小さい値も使用されてもよい。構造４１６が結果として生じる。
ここで、図１７の製造段階３１７を参照すると、開口６１７−１および閉部６１７−２、６１７−３を有するマスク６１７が被着される。イオン注入５１７が望ましくは、距離２２１をおいてキャリアドリフト領域２１４−１から横方向に離隔される深さまたは厚さ２０９の（例えば、Ｐ型）ボディ領域２０８を形成するために提供される。別途言及されない限り、領域２０８は図８〜１０の領域１０８、１４８、１７８と類似である。適切なドーパントの非限定的な例はホウ素である。領域２０８は、有益には約１Ｅ１７〜５Ｅ１８ｃｍ−３の範囲内、より好都合には約２Ｅ１７〜１Ｅ１８ｃｍ−３の範囲内、好ましくは約１Ｅ１８ｃｍ−３のピークドーピング密度を有し、ただし、より高いおよびより低い値ならびに他のドーピング型が使用されることもできる。深さ２０９は、有益には約０．５〜２．０マイクロメートルの範囲内、より好都合には約１．０〜１．５マイクロメートルの範囲内、好ましくは約１．０マイクロメートルであるが、より大きいおよびより小さい値も使用されてもよい。構造４１７が結果として生じる。
ここで、図１８の製造段階３１８を参照すると、マスク６１７が除去され、開口６１８−１、６１８−２、および閉部６１８−３を有するマスク６１８が被着される。イオン注入５１８が望ましくは、埋め込み層２０２に対する非整流性電気接触を提供するのに十分な深さの（例えば、Ｎ型）シンカ領域２２２を形成するのに使用される。他の実施形態においては当該技術分野において既知の他のドーピング手段も使用されてもよい。別途言及されない限り、領域２２２は図８〜１０の領域１２２、１６２、１９２に類似であり、下記に提供されるドーピングおよび他の情報が一般的にそれらにも適用される。適切なドーパントの非限定的な例はリンである。領域２２２は、有益には約１Ｅ１７〜１Ｅ１９ｃｍ−３の範囲内、より好都合には約２Ｅ１７〜５Ｅ１８ｃｍ−３の範囲内、好ましくは約１Ｅ１８ｃｍ−３のピークドーピング密度を有し、ただし、より高いおよびより低い値ならびに他のドーピング型が使用されることもできる。構造４１８が結果として生じる。ここで、図１９の製造段階３１９を参照すると、マスク６１８が除去され、当該技術分野において既知の手段を使用して、指示されるロケーションにおいて、表面２０７上の適切なゲート絶縁体の上に位置するゲート４５が設けられる。図１９〜２１のゲート４５は図８〜１２のゲート２５、４５に類似である。構造４１９が結果として生じる。
ここで、図２０の製造段階３２０を参照すると、表面２０７上に、開口６２０−１、６２０−２および閉部６２０−３、６２０−４、６２０−５を有するマスク６２０が設けられる。ボディ領域２０８内に（例えば、Ｎ＋）領域２１０、およびキャリアドリフト領域２１４内に（例えば、Ｎ＋）領域２１８を形成するために、開口６２０−１、６２０−２を通じて注入５２０が提供される。領域２１０、２１８に適切なドーパントの非限定的な例はリンであり、有益には約１Ｅ１９〜１Ｅ２１ｃｍ−３の範囲内、より好都合には約２Ｅ１９〜５Ｅ２０ｃｍ−３の範囲内、好ましくは約１Ｅ２０ｃｍ−３のドーピング密度を有し、ただし、より高いおよびより低い値ならびに他のドーピング型が使用されることもできる。領域２１０、２１８は相対的に浅いものであり得、有益には約０．１〜０．５マイクロメートルの範囲内、より好都合には約０．１〜０．３マイクロメートルの範囲内、好ましくは約０．２マイクロメートルの深さを有するが、より大きいおよびより小さい値も使用されてもよい。構造４２０が結果として生じる。図８〜１０の領域１１０、１１８および領域１５２ならびに領域１８０、１８８が、領域２１０、２１８について本明細書において記載されているものと実質的に同じ様式で形成されてもよい。
ここで、図２１の製造段階３２１を参照すると、マスク６２０が除去され、開口６２１−１および閉部６２１−２、６２１−３を有するマスク６２１が表面２０７上に設けられる。ボディ領域２０８内に（例えば、Ｐ＋）領域２１２を形成するために、開口６２１−１を通じて注入５２１が提供される。領域２１２に適切なドーパントの非限定的な例はホウ素であり、有益には約１Ｅ１９〜１Ｅ２１ｃｍ−３の範囲内、より好都合には約２Ｅ１９〜５Ｅ２０ｃｍ−３の範囲内、好ましくは約１Ｅ２０ｃｍ−３のドーピング密度を有し、ただし、より高いおよびより低い値ならびに他のドーピング型が使用されることもできる。深さ２１３は、有益には約０．１〜０．５マイクロメートルの範囲内、より好都合には約０．１〜０．３マイクロメートルの範囲内、好ましくは約０．２マイクロメートルであるが、より大きいおよびより小さい値も使用されてもよい。構造４２１が結果として生じる。図８〜１０の領域１１２および領域１５０、１５８ならびに領域１８２は、領域２１２について本明細書に記載されているものと実質的に同じ様式によって形成されてもよい。製造段階３２１に続いて、マスク６２１が除去され、当該技術分野において既知の教示を使用して、領域２１０、２１２、２１８に対する導電性コンタクトが作成され、このような領域をソース、ドレインおよびゲート端子に結合するのに必要とされる相互接続が形成され、それによって、例えば、図１１〜１２に示される実質的に完成した構造が提供される。
第１の実施形態によると、電子デバイス（７０、７０’、９０、９０’）であって、ソース（２２、４２）、ドレイン（２４、４４）およびゲート（２５、４５）を有するＭＯＳトランジスタ（７１、９１）と、該ＭＯＳトランジスタ（７１、９１）の下層にある条件付き浮遊埋め込み層（１０２、１４２、１７２、２０２）と、ターンＯＦＦしきい値電圧Ｖｔを有し、ＯＮ状態にあるときに条件付き浮遊埋め込み層（１０２、１４２、１７２、２０２）をソース（２２、４２）およびドレイン（２４、４４）のうちの一方に結合し、ＯＦＦ状態にあるときは、埋め込み層（１０２、１４２、１７２、２０２）をソース（２２、４２）およびドレイン（２４、４４）のうちの上記一方に対して実質的にフローティングのままにするようになっている、ノーマリーオンスイッチ（８０、８０’）と、を備える電子デバイスが提供される。さらなる実施形態によると、ノーマリーオンスイッチ（８０、８０’）は接合型電界効果トランジスタ（８０１、８０１’、８０１−１、８０１−２、８０１−１’）である。またさらなる実施形態によると、適切にバイアスされるとき、ＭＯＳトランジスタ（７１、９１）は第１の導電性チャネル（２３４、２３６）を有するようになっており、接合型電界効果トランジスタ（８０１、８０１’、８０１−１、８０１−２、８０１−１’）は、第１の導電性チャネルから横方向に離隔された第２の導電性チャネル（２３９）を有するようになっている。なおさらなる実施形態によると、適切にバイアスされるとき、ＭＯＳトランジスタ（７１、９１）は第１の導電性チャネル（２３８）を有するようになっており、接合型電界効果トランジスタ（８０１−２）は、少なくとも部分的に第１の導電性チャネルの下に位置する第２の導電性チャネル（２３９）を有するようになっている。またなおさらなる実施形態によると、ＭＯＳトランジスタ（７１、９１）はＮチャネルトランジスタ（７１）であり、埋め込み層（１０２、１７２、２０２）はＮ型である。なおまたさらなる実施形態によると、ＭＯＳトランジスタ（７１、９１）はＰチャネルトランジスタ（９１）であり、埋め込み層（１４２）はＮ型である。別の実施形態によると、ＭＯＳトランジスタ（７１、９１）はＬＤＭＯＳトランジスタ（７１、９１）である。また別の実施形態によると、ＭＯＳトランジスタ（７１、９１）は、第１の導電性チャネル（２４０）を有するようになっているＬＤＭＯＳトランジスタ（７１、９１）であり、ノーマリーオンスイッチ（８０、８０’）は、第２の導電性チャネル（２４１）を有するようになっている接合型電界効果トランジスタ（８０１、８０１’）であり、第１の導電性チャネルと第２の導電性チャネルとは実質的に直交している。なお別の実施形態によると、ＭＯＳトランジスタ（７１、９１）は、第１の導電性チャネル（２３４、２３６、２３８）を有するようになっているＬＤＭＯＳトランジスタ（７１、９１）であり、ノーマリーオンスイッチ（８０、８０’）は、第２の導電性チャネル（２３５、２３７、２３９）を有するようになっている接合型電界効果トランジスタ（８０１、８０１’）であり、第１の導電性チャネルと第２の導電性チャネルとは実質的に平行である。
第２の実施形態によると、ソース領域（２２、４２、１１０、１５０、１８０、２１０）およびドレイン領域（２４、４４、１１８、１５８、１８８、２１８）を有するＬＤＭＯＳトランジスタ（７０、７０’、９０、９０’）であって、埋め込みＳＣ層領域（１０２、１４２、１７２、２０２）と、該埋め込み層領域（１０２、１４２、１７２、２０２）の上層にあるとともに、上側表面（１０７、１４７、１７７、２０７）を有するさらなるＳＣ領域（１０４、１４４、１７４、２０４）と、該さらなるＳＣ領域（１０４、１４４、１７４、２０４）内に形成されるＭＯＳＦＥＴ（７１、９１）であって、ＬＤＭＯＳトランジスタ（７０、７０’、９０、９０’）のソース領域（２２、４２、１１０、１５０、１８０、２１０）を含むボディ領域（１０８、１５４、１７８、２０８）と、ボディ領域（１０８、１５４、１７８、２０８）から横方向に離隔されるとともにＬＤＭＯＳトランジスタ（７０、７０’、９０、９０’）のドレイン領域（２４、４４、１１８、１５８、１８８、２１８）を含むキャリアドリフト領域（１１４、１４８、１８４、２１４）とを備えるＭＯＳＦＥＴと、しきい値電圧｜Ｖｔ｜＞０を有するようになっており、埋め込み層（１０２、１４２、１７２、２０２）と、ソース領域（２２、４２、１１０、１５０、１８０、２１０）およびドレイン領域（２４、４４、１１８、１５８、１８８、２１８）のうちの一方との間に結合されるノーマリーオン接合型電界効果トランジスタ（８０１、８０１’）と、を備えるＬＤＭＯＳトランジスタが提供される。さらなる実施形態によると、ＭＯＳＦＥＴ（７１、９１）はＮチャネルＭＯＳＦＥＴであり、埋め込み層（１０２、１４２、１７２、２０２）はＮ型である。またさらなる実施形態によると、ＭＯＳＦＥＴ（７１、９１）はＰチャネルＭＯＳＦＥＴであり、埋め込み層（１４２）はＮ型である。またさらなる実施形態によると、０．１≦｜Ｖｔ｜≦１０ボルトである。なおさらなる実施形態によると、０．５≦｜Ｖｔ｜≦５ボルトである。なおさらなる実施形態によると、接合型電界効果トランジスタ（８０１、８０１’）のチャネル領域（１２４、１６４、１９０、２１４−２）はドリフト領域（１１４、１４８、１８４、２１４）と同じ導電型を有する。
第３の実施形態によると、ＬＤＭＯＳトランジスタ（７０、７０’、９０、９０’）を提供するための方法であって、第１の導電型の埋め込み層領域（１０２、１４２、１７２、２０２）を形成することと、埋め込み層領域（１０２、１４２、１７２、２０２）の上に、上側表面（１０７、１４７、１７７、２０７）を有する、第２の反対の導電型のさらなるＳＣ領域（１０４、１４４、１７４、２０４）を形成することと、該さらなるＳＣ領域（１０４、１４４、１７４、２０４）の第１の部分内に、少なくとも部分的に上側表面（１０７、１４７、１７７、２０７）まで延在する第１の導電型の第１のドープ領域（１１４、１２４、１５４、１６４、１９０、２１４）を形成することであって、第１のドープ領域（１１４、１２４、１５４、１６４、１９０、２１４）の第１の部分（１１４、１５４、２１４−１）はＬＤＭＯＳトランジスタ（７１、９１）の一部としての役割を果たすようになっており、第１のドープ領域（１１４、１２４、１５４、１６４、１９０、２１４）の第２の部分（１２４、１６４、１９０、２１４−２）はノーマリーオン接合型電界効果トランジスタ（７１、９１）のチャネルとしての役割を果たすようになっている、形成することと、実質的に第１のドープ領域（１１４、１５４、１８４、２１４）の下層にあり埋め込みＳＣ層領域（１０２、１４２、１７２、２０２）までは延在していない、上記さらなるＳＣ領域（１０４、１４４、１７４、２０４）内の第２の反対の導電型の第２のドープ領域（１１６、１５６、１８６、２１６）を形成することと、少なくとも部分的に上側表面（１０７、１４７、１７７、２０７）まで延在するとともに第１の距離（２２１）だけ第１のドープ領域（１１４、１５４、１８４、２１４）から横方向に離隔される、第２の反対の導電型の第３のドープ領域（１０８、１４８、２０８）を形成することと、第１のドープ領域（１１４、１２４、１５４、１６４、１９０、２１４）の第２の部分（１２４、１６４、１９０、２１４−２）および埋め込み層領域（１０２、１４２、１７２、２０２）の両方に対する非整流性電気接触を成すシンカ領域（１２２、１６２、１９２、２２２）を形成することと、少なくとも第３のドープ領域（１０８、１４８、２０８）と第１のドープ領域（１１４、１５４、１８４、２１４）との間で、上側表面（１０７、１４７、１７７、２０７）の上に導電性ゲート（４５）を形成することと、を含む方法が提供される。さらなる実施形態によると、本方法は、第３のドープ領域（１０８、１４８、２０８）内にＬＤＭＯＳトランジスタ（７０、７０’、９０、９０’）の第１の導電型のソース領域（１１０、２１０）、および、第１のドープ領域（１１４、２１４）内にＬＤＭＯＳトランジスタ（７０、７０’、９０、９０’）の第１の導電型のドレイン領域（１１８、２１８）を形成することをさらに含み、ドレイン領域（１１８、２１８）は、そのチャネルが第１のドープ領域（１１４、１２４、１５４、１６４、１９０、２１４）の第２の部分（１２４、１６４、１９０、２１４−２）によって形成されるノーマリーオン接合型電界効果トランジスタのソース領域およびドレイン領域のうちの一方としての役割も果たすようになっている。またさらなる実施形態によると、ＬＤＭＯＳトランジスタ（７０、７０’、９０、９０’）はＮチャネルＬＤＭＯＳトランジスタ（７０、７０’）であり、第１の導電型はＮ型である。なおさらなる実施形態によると、ＬＤＭＯＳトランジスタ（７０、７０’、９０、９０’）はＰチャネルＬＤＭＯＳトランジスタ（９０、９０’）であり、第１の導電型はＮ型である。またなおさらなる実施形態によると、第１のドープ領域（１１４、１２４、１５４、１６４、１９０、２１４）の第１の部分（１１４、１５４）は上側表面（１０７、１４７、１７７、２０７）に近接する上層の誘電体領域（１２０）から第１の深さ（１１５、１５５）を有し、第１のドープ領域（１１４、１２４、１５４、１６４、１９０、２１４）の第２の部分（１２４、１６４）は上層の誘電体領域（１２０）から、第１の深さ（１１５、１５５）よりも小さい第２の深さ（１１７、１５７）を有する。
前述の詳細な説明の中で少なくとも１つの例示的な実施形態および製造方法を提示してきたが、膨大な数の変形形態が存在することを理解されたい。１つまたは複数の例示的な実施形態は例に過ぎず、本発明の範囲、適用性または構成を限定することは決して意図されていないことも理解されるべきである。そうではなく、前述の詳細な説明は当業者に、本発明の例示的な実施形態を実施するための簡便な指針を提供することになり、添付の特許請求の範囲およびその法的均等物において明記されているような本発明の範囲から逸脱することなく、例示的な実施形態に記載されている要素の機能および構成にさまざまな変更を成すことができることが理解される。

Claims (20)

  1. ソース、ドレインおよびゲートを有するＭＯＳトランジスタと、
    前記ＭＯＳトランジスタの下に位置する条件付き浮遊埋め込み層と、
    ターンオフしきい値電圧Ｖｔを有し、ＯＮ状態にあるときに前記条件付き浮遊埋め込み層を前記ソースおよび前記ドレインのうちの一方に結合し、ＯＦＦ状態にあるときは、前記埋め込み層を前記ソースおよび前記ドレインのうちの前記一方に対して実質的にフローティングのままにするように適応されたノーマリーオンスイッチと
    を備える電子デバイス。
  2. 前記ノーマリーオンスイッチは接合型電界効果トランジスタである、請求項１に記載の電子デバイス。
  3. 適切にバイアスされるとき、前記ＭＯＳトランジスタは第１の導電性チャネルを有するようになっており、前記接合型電界効果トランジスタは、前記第１の導電性チャネルから横方向に離隔された第２の導電性チャネルを有するようになっている、請求項２に記載の電子デバイス。
  4. 適切にバイアスされるとき、前記ＭＯＳトランジスタは第１の導電性チャネルを有するようになっており、前記接合型電界効果トランジスタは、少なくとも部分的に前記第１の導電性チャネルの下に位置する第２の導電性チャネルを有するようになっている、請求項２に記載の電子デバイス。
  5. 前記ＭＯＳトランジスタはＮチャネルトランジスタであり、前記埋め込み層はＮ型である、請求項１に記載の電子デバイス。
  6. 前記ＭＯＳトランジスタはＰチャネルトランジスタであり、前記埋め込み層はＮ型である、請求項１に記載の電子デバイス。
  7. 前記ＭＯＳトランジスタはＬＤＭＯＳトランジスタである、請求項１に記載の電子デバイス。
  8. 前記ＭＯＳトランジスタは、第１の導電性チャネルを有するようになっているＬＤＭＯＳトランジスタであり、前記ノーマリーオンスイッチは、第２の導電性チャネルを有するようになっている接合型電界効果トランジスタであり、前記第１の導電性チャネルと前記第２の導電性チャネルとは実質的に直交している、請求項１に記載の電子デバイス。
  9. 前記ＭＯＳトランジスタは、第１の導電性チャネルを有するようになっているＬＤＭＯＳトランジスタであり、前記ノーマリーオンスイッチは、第２の導電性チャネルを有するようになっている接合型電界効果トランジスタであり、前記第１の導電性チャネルと前記第２の導電性チャネルとは実質的に平行である、請求項１に記載の電子デバイス。
  10. ソース領域およびドレイン領域を有するＬＤＭＯＳトランジスタであって、
    埋め込みＳＣ層領域と、
    前記埋め込み層領域の上に位置するとともに、上側表面を有するさらなるＳＣ領域と、
    前記さらなるＳＣ領域内に形成されるＭＯＳＦＥＴであって、
    当該ＬＤＭＯＳトランジスタの前記ソース領域を収容したボディ領域と、
    前記ボディ領域から横方向に離隔されるとともに当該ＬＤＭＯＳトランジスタの前記ドレイン領域を収容したキャリアドリフト領域と
    を備えるＭＯＳＦＥＴと、
    しきい値電圧｜Ｖｔ｜＞０を有するように適応され、前記埋め込み層と、前記ソース領域および前記ドレイン領域のうちの一方との間に結合されるノーマリーオン接合型電界効果トランジスタと
    を備えるＬＤＭＯＳトランジスタ。
  11. 前記ＭＯＳＦＥＴはＮチャネルＭＯＳＦＥＴであり、前記埋め込み層はＮ型である、請求項１０に記載のＬＤＭＯＳトランジスタ。
  12. 前記ＭＯＳＦＥＴはＰチャネルＭＯＳＦＥＴであり、前記埋め込み層はＮ型である、請求項１０に記載のＬＤＭＯＳトランジスタ。
  13. ０．１≦｜Ｖｔ｜≦１０ボルトである、請求項１０に記載のＬＤＭＯＳトランジスタ。
  14. ０．５≦｜Ｖｔ｜≦５ボルトである、請求項１３に記載のＬＤＭＯＳトランジスタ。
  15. 前記接合型電界効果トランジスタのチャネル領域は前記ドリフト領域と同じ導電型を有する、請求項１０に記載のＬＤＭＯＳトランジスタ。
  16. ＬＤＭＯＳトランジスタを製造する方法であって、
    第１の導電型の埋め込みＳＣ層領域を形成することと、
    前記埋め込み層領域の上に、上側表面を有する、第２の反対導電型のさらなるＳＣ領域を形成することと、
    前記さらなるＳＣ領域の第１の部分内に、少なくとも部分的に前記上側表面まで延在する前記第１の導電型の第１のドープ領域を形成することであって、該第１のドープ領域の第１の部分は前記ＬＤＭＯＳトランジスタの一部としての役割を果たすように適応され、前記第１のドープ領域の第２の部分はノーマリーオン接合型電界効果トランジスタのチャネルとしての役割を果たすように適応される、形成することと、
    前記さらなるＳＣ領域内に、実質的に前記第１のドープ領域の下に位置し且つ前記埋め込みＳＣ層領域までは延在しない前記第２の反対導電型の第２のドープ領域を形成することと、
    少なくとも部分的に前記上側表面まで延在し且つ第１の距離だけ前記第１のドープ領域から横方向に離隔される、前記第２の反対導電型の第３のドープ領域を形成することと、
    前記第１のドープ領域の前記第２の部分および前記埋め込みＳＣ層領域の双方に対する非整流性電気接触を成すシンカ領域を形成することと、
    少なくとも前記第３のドープ領域と前記第１のドープ領域との間で、前記上側表面の上に導電性ゲートを形成することと
    を含む方法。
  17. 前記第３のドープ領域内に前記ＬＤＭＯＳトランジスタの前記第１の導電型のソース領域、および、前記第１のドープ領域内に前記ＬＤＭＯＳトランジスタの前記第１の導電型のドレイン領域を形成することをさらに含み、該ドレイン領域は、前記ノーマリーオン接合型電界効果トランジスタのソース領域およびドレイン領域のうちの一方としての役割も果たすように適応され、前記ノーマリーオン接合型電界効果トランジスタのチャネルは前記第１のドープ領域の前記第２の部分によって形成される、請求項１６に記載の方法。
  18. 前記ＬＤＭＯＳトランジスタはＮチャネルＬＤＭＯＳトランジスタであり、前記第１の導電型はＮ型である、請求項１６に記載の方法。
  19. 前記ＬＤＭＯＳトランジスタはＰチャネルＬＤＭＯＳトランジスタであり、前記第１の導電型はＮ型である、請求項１６に記載の方法。
  20. 前記第１のドープ領域の前記第１の部分は、前記上側表面に近接する上層の誘電体領域から第１の深さを有し、前記第１のドープ領域の前記第２の部分は前記上層の誘電体領域から、前記第１の深さよりも小さい第２の深さを有する、請求項１６に記載の方法。
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