[go: up one dir, main page]

CN103489912B - 一种高压结型场效应晶体管 - Google Patents

一种高压结型场效应晶体管 Download PDF

Info

Publication number
CN103489912B
CN103489912B CN201210192221.4A CN201210192221A CN103489912B CN 103489912 B CN103489912 B CN 103489912B CN 201210192221 A CN201210192221 A CN 201210192221A CN 103489912 B CN103489912 B CN 103489912B
Authority
CN
China
Prior art keywords
conductivity type
region
heavily doped
drain
effect transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201210192221.4A
Other languages
English (en)
Other versions
CN103489912A (zh
Inventor
韩广涛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CSMC Technologies Fab2 Co Ltd
Original Assignee
Wuxi CSMC Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wuxi CSMC Semiconductor Co Ltd filed Critical Wuxi CSMC Semiconductor Co Ltd
Priority to CN201210192221.4A priority Critical patent/CN103489912B/zh
Priority to EP13804198.3A priority patent/EP2860762B1/en
Priority to US14/407,599 priority patent/US9543451B2/en
Priority to JP2015516426A priority patent/JP6109931B2/ja
Priority to PCT/CN2013/077119 priority patent/WO2013185604A1/zh
Publication of CN103489912A publication Critical patent/CN103489912A/zh
Application granted granted Critical
Publication of CN103489912B publication Critical patent/CN103489912B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/80—FETs having rectifying junction gate electrodes
    • H10D30/83—FETs having PN junction gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/213—Channel regions of field-effect devices
    • H10D62/221—Channel regions of field-effect devices of FETs
    • H10D62/328—Channel regions of field-effect devices of FETs having PN junction gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/343—Gate regions of field-effect devices having PN junction gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

本发明公开了一种高压结型场效应晶体管，包括：第一导电类型外延层上的第二导电类型漂移区；第二导电类型漂移区中的第二导电类型漏极重掺杂区；第二导电类型漏极重掺杂区一侧、第二导电类型漂移区上的漏端场氧区；第二导电类型漂移区一侧的第一导电类型阱区；第一导电类型阱区上的第二导电类型源极重掺杂区和第一导电类型栅极重掺杂区及栅源端场氧区；第二导电类型源极重掺杂区与第二导电类型漂移区之间的第二导电类型沟道层；第二导电类型沟道层之上的介电层和场极板；其漏极由第二导电类型漏极重掺杂区引出，源极由场极板与第二导电类型源极重掺杂区连接后引出，栅极由第一导电类型栅极重掺杂区引出。该晶体管具有高的崩溃电压，且易于集成。

Description

一种高压结型场效应晶体管
技术领域
本发明涉及一种场效应晶体管的器件结构，尤其涉及一种应用于高压下的结型场效应晶体管（JFET，JunctionFieldEffectTransistor），属于半导体器件制造领域。
背景技术
场效应晶体管（FieldEffectTransistor）广泛应用于各类模拟电路的设计，例如：放大器电路、偏压或降压电路、启动电路、可变电阻……等等。随着高压器件需求的日益增加，如何提高各种场效应晶体管的崩溃电压，已成为高压场效应晶体管器件设计的目标。
对于金属氧化物半导体场效应管（MOSFET，Metal-Oxide-SemiconductorFieldEffectTransistor），一种利用平面扩散技术的DMOS（Double-diffusedMOS）结构，具有高电流驱动能力、低导通电阻和高击穿电压等特点，在功率器件中有广泛应用。其中，横向双扩散金属氧化物半导体场效应管（LDMOSFET，LateralDouble-diffusedMOSFET）由于更容易与CMOS工艺兼容而被广泛采用。通常LDMOS的器件结构在有源区和漏区之间设有漂移区，并且漂移区的杂质浓度比较低，当LDMOS接高压时，漂移区由于是高阻，能够承受较高的电压。另外，LDMOS的多晶层或金属层扩展到漂移区的场氧区上面，充当场极板，可以弱化漂移区的表面电场，有利于提高提高崩溃电压。
对于结型场效应晶体管（JFET，JunctionFieldEffectTransistor），与LDMOSFET不同，其漏极电压加在漏极与栅极的PN结上，且击穿点一般在体内，不是在表面，所以场极板等方式都不能提高其崩溃电压，故传统的结型场效应晶体管JFET受限于PN结，其崩溃电压约为20~30V左右，限制了其在高压领域的应用。
然而，对于日渐兴起的高压半导体集成电路工艺而言，不仅需要高压MOS晶体管，同时也需要提供具有更高崩溃电压、且能与CMOS/LDMOS集成电路制造工艺兼容的高压JFET，以满足更多电源管理等芯片的需求。
发明内容
本发明要解决的技术问题在于提供一种高压结型场效应晶体管，该晶体管具有高的崩溃电压，且能与CMOS/LDMOS集成电路制造工艺兼容。
为了解决上述技术问题，本发明采用如下技术方案：
一种高压结型场效应晶体管，包括：
具有第一导电类型外延层的半导体衬底；
位于所述第一导电类型外延层上的第二导电类型漂移区；
位于所述第二导电类型漂移区中的第二导电类型漏极重掺杂区；
位于所述第二导电类型漏极重掺杂区一侧、第二导电类型漂移区上的漏端场氧区；
位于所述第二导电类型漂移区一侧的第一导电类型阱区，所述第一导电类型阱区与所述第二导电类型漂移区之间由第一导电类型外延层隔开；
位于所述第一导电类型阱区上的第二导电类型源极重掺杂区和第一导电类型栅极重掺杂区，所述第二导电类型源极重掺杂区和第一导电类型栅极重掺杂区之间设有栅源端场氧区将其隔开；
位于所述第二导电类型源极重掺杂区与第二导电类型漂移区之间的第二导电类型沟道层；
位于所述第二导电类型沟道层之上的场极板，所述场极板延伸至所述漏端场氧区的部分表面，所述场极板与所述第二导电类型沟道层和第二导电类型漂移区之间设有介电层；
其中，漏极由第二导电类型漏极重掺杂区电引出；源极由所述场极板与第二导电类型源极重掺杂区电连接后引出；栅极由第一导电类型栅极重掺杂区电引出。
作为本发明的优选方案，所述第二导电类型沟道层为离子注入形成的第二导电类型注入层。
作为本发明的优选方案，所述场极板为多晶层或金属层。
作为本发明的优选方案，在所述高压场效应晶体管两侧设有第二导电类型阱区，在所述第一导电类型外延层之下设有第二导电类型深阱区，以将所述高压场效应晶体管隔离。
作为本发明的优选方案，在所述第二导电类型漂移区相对第一导电类型阱区的另一侧设有抗高压结构。
作为本发明的优选方案，所述第一导电类型为P型，第二导电类型为N型。
作为本发明的优选方案，所述第一导电类型为N型，第二导电类型为P型。
另一种高压结型场效应晶体管，包括：
具有第一导电类型外延层的半导体衬底；
位于所述第一导电类型外延层上的第二导电类型漂移区；
位于所述第二导电类型漂移区中的第二导电类型漏极重掺杂区；
分别位于所述第二导电类型漏极重掺杂区两侧、第二导电类型漂移区上的漏端场氧区；
分别位于所述第二导电类型漂移区两侧的第一导电类型阱区，所述第一导电类型阱区与所述第二导电类型漂移区之间由第一导电类型外延层隔开；
位于所述第一导电类型阱区上的第二导电类型源极重掺杂区和第一导电类型栅极重掺杂区，所述第二导电类型源极重掺杂区和第一导电类型栅极重掺杂区之间设有栅源端场氧区将其隔开；
分别位于所述第二导电类型源极重掺杂区与第二导电类型漂移区之间的第二导电类型沟道层；
分别位于所述第二导电类型沟道层之上的场极板，所述场极板延伸至漏端场氧区的部分表面，所述场极板与所述第二导电类型沟道层和第二导电类型漂移区之间设有介电层；
其中，漏极由第二导电类型漏极重掺杂区电引出；源极由漏极两侧的场极板与第二导电类型源极重掺杂区电连接后引出；栅极由漏极两侧的第一导电类型栅极重掺杂区电连接后引出。
作为本发明的优选方案，所述第二导电类型沟道层为离子注入形成的第二导电类型注入层。
作为本发明的优选方案，所述场极板为多晶层或金属层。
作为本发明的优选方案，在所述高压场效应晶体管两侧设有第二导电类型阱区，在所述第一导电类型外延层之下设有第二导电类型深阱区，以将所述高压场效应晶体管隔离。
作为本发明的优选方案，所述第一导电类型为P型，第二导电类型为N型。
作为本发明的优选方案，所述第一导电类型为N型，第二导电类型为P型。
本发明的有益效果在于：
本发明提供的高压结型场效应晶体管借鉴了LDMOS的耐高压结构，将沟道设置于外延层表面，并利用RESURF（降低表面电场）原理在沟道和漏端场氧区上设置场极板，极大地提高了JFET的崩溃电压；其截止电压可由沟道注入层的注入条件进行调节；且其制造工艺可与典型CMOS/LDMOS集成电路制造工艺兼容，满足了高压半导体集成电路工艺的需求。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一实施例中高压JFET器件结构示意图。
图2为本发明另一实施例中高压JFET器件结构示意图。
图3为本发明另一实施例中高压JFET器件的Id-Vgs特性曲线。
图4为本发明另一实施例中高压JFET器件的Id-Vds特性曲线。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
正如背景技术部分所述，传统的结型场效应晶体管JFET受限于PN结，其崩溃电压约为20~30V左右，为了满足高压半导体集成电路工艺的需要，本发明提供了一种高压JFET，使其可以应用于更高的输入电压，并与CMOS/LDMOS集成电路制造工艺兼容。下面结合附图对该器件结构进行详细的描述。
实施例一
请参阅图1，一种高压结型场效应晶体管，包括：
具有第一导电类型外延层100的半导体衬底；位于所述第一导电类型外延层100上的第二导电类型漂移区110；位于所述第二导电类型漂移区110中的第二导电类型漏极重掺杂区120；位于所述第二导电类型漏极重掺杂区120一侧、第二导电类型漂移区110上的漏端场氧区130；位于所述第二导电类型漂移区110一侧的第一导电类型阱区140，所述第一导电类型阱区140与所述第二导电类型漂移区110之间由第一导电类型外延层100隔开；位于所述第一导电类型阱区140上的第二导电类型源极重掺杂区150和第一导电类型栅极重掺杂区160，所述第二导电类型源极重掺杂区150和第一导电类型栅极重掺杂区160之间设有栅源端场氧区170将其隔开；位于所述第二导电类型源极重掺杂区150与第二导电类型漂移区110之间的第二导电类型沟道层180；位于所述第二导电类型沟道层180之上的场极板190，所述场极板190延伸至所述漏端场氧区130的部分表面，所述场极板190与所述第二导电类型沟道层180和第二导电类型漂移区110之间设有介电层191；漏极D由第二导电类型漏极重掺杂区120电引出；源极S由所述场极板190与第二导电类型源极重掺杂区150电连接后引出；栅极G由第一导电类型栅极重掺杂区160电引出。
当所述第一导电类型选为P型，第二导电类型选为N型时，则该器件为N沟道JFET；当所述第一导电类型选为N型，第二导电类型选为P型时，则该器件为P沟道JFET。漏极D、源极S、栅极G的引出可以通过金属布线实现，此为本领域技术人员习知，故不再赘述。
其中，栅极G通过第一导电类型栅极重掺杂区160连接第一导电类型阱区140，因此第一导电类型阱区140与第二导电类型沟道层180之间的空乏区受到栅极电压的影响，从而控制该结型场效应晶体管的电流及开关。优选地，第二导电类型沟道层180为离子注入形成的第二导电类型注入层，通过控制注入条件可以调节场效应晶体管的截止电压（Pinch-offVoltage）。
该JFET的漏端借鉴了LDMOS的耐高压结构，设置了第二导电类型漂移区110、漏端场氧区130以及延伸至所述漏端场氧区130部分表面的场极板190，并将沟道设置于外延层表面，利用RESURF原理极大地提高了JFET的崩溃电压。其中，场极板190可以是多晶（poly）层或金属层，本实施例优选为多晶层。场极板190与源极S连接，以保持相同的电位。这样的金属布线方式，可使截止电压完全仅由第一导电类型阱区140及第二导电类型沟道层180之间的空乏区控制，若是场极板190电位为浮接（floating）则可能因感应电位而造成截止电压的波动，若是场极板190与栅极G也就是第一导电类型阱区140相连接，则产生的反向偏压将容易耗尽图1中A处区域的第二导电类型漂移区110的电荷，造成截止电压不受第二导电类型沟道层180的工艺条件控制，或是晶体管提前进入截止区的情形。
此外，为了将器件与衬底隔离，以满足不同电路设计的需求，在所述高压场效应晶体管两侧可以设置第二导电类型阱区101，并在所述第一导电类型外延层100之下设置第二导电类型深阱区102，形成隔离结构，从而将所述高压场效应晶体管隔离。
由于高压JFET的漏极D加载高压，作为本实施例的优选方案，在所述第二导电类型漂移区110相对第一导电类型阱区140的另一侧可以设置抗高压结构，例如低浓度、大尺寸的阱区，即传统的阱隔离结构（图中未示出），以避免该JFET加载高压时对周围器件的影响。
实施例二
请参阅图2，另一种高压结型场效应晶体管，包括：
具有第一导电类型外延层200的半导体衬底；位于所述第一导电类型外延层200上的第二导电类型漂移区210；位于所述第二导电类型漂移区210中的第二导电类型漏极重掺杂区220；分别位于所述第二导电类型漏极重掺杂区220两侧、第二导电类型漂移区210上的第一漏端场氧区230和第二漏端场氧区2300；分别位于所述第二导电类型漂移区210两侧的第一第一导电类型阱区240和第二第一导电类型阱区2400，所述第一第一导电类型阱区240和第二第一导电类型阱区2400与所述第二导电类型漂移区210之间由第一导电类型外延层200隔开；位于所述第一第一导电类型阱区240内的第一第二导电类型源极重掺杂区260和第一第一导电类型栅极重掺杂区250，所述第一第二导电类型源极重掺杂区260和第一第一导电类型栅极重掺杂区250之间设有第一栅源端场氧区270将其隔开；位于所述第二第一导电类型阱区2400内的第二第二导电类型源极重掺杂区2600和第二第一导电类型栅极重掺杂区2500，所述第二第二导电类型源极重掺杂区2600和第二第一导电类型栅极重掺杂区2500之间设有第二栅源端场氧区2700将其隔开；位于所述第一第二导电类型源极重掺杂区250与第二导电类型漂移区210之间的第一第二导电类型沟道层280；位于所述第二第二导电类型源极重掺杂区2500与第二导电类型漂移区210之间的第二第二导电类型沟道层2800；分别位于所述第一第二导电类型沟道层280和第二第二导电类型沟道层2800之上的第一场极板290和第二多晶区场极板2900，第一场极板290和第二场极板2900分别延伸至第一漏端场氧区230和第二漏端场氧区2300的部分表面，所述第一场极板290与第一第二导电类型沟道层280和第二导电类型漂移区210之间设有第一介电层291；所述第二场极板2900与第二第二导电类型沟道层2800和第二导电类型漂移区210之间设有第二介电层2910；漏极D由第二导电类型漏极重掺杂区220电引出；源极S由漏极D两侧的第一场极板290和第二场极板2900与第一第二导电类型源极重掺杂区250和第二第二导电类型源极重掺杂区2500电连接后引出；栅极G由漏极D两侧的第一第一导电类型栅极重掺杂区260和第二第一导电类型栅极重掺杂区2600电连接后引出。
当所述第一导电类型选为P型，第二导电类型选为N型时，则该器件为N沟道JFET；当所述第一导电类型选为N型，第二导电类型选为P型时，则该器件为P沟道JFET。漏极D、源极S、栅极G的引出可以通过金属布线实现，此为本领域技术人员习知，故不再赘述。
优选地，所述第一第二导电类型沟道层280和第二第二导电类型沟道层2800均为离子注入形成的第二导电类型注入层。
优选地，所述场极板190可以是多晶（poly）层或金属层，本实施例为多晶层。
优选地，在所述高压场效应晶体管两侧设有第二导电类型阱区201，在所述第一导电类型外延层200之下设有第二导电类型深阱区201，以将所述高压场效应晶体管隔离。
该结构与实施例一提供的JFET结构不同之处在于：在漏极D两侧设置了对称的有源结构（源极和栅极），这样设计可避免当漏极加载高压时对周围其他器件的影响，不需要增加额外的抗高压结构，节约了芯片面积，双源端和栅端结构的设计同时也提升了器件性能。
制作上述高压JFET器件结构，除了需增加一次光刻并注入第二导电类型注入层以形成沟道区之外，其余的工艺流程，制成条件皆可与典型的CMOS/LDMOS集成电路制造工艺兼容。
为了验证本方案的可行性，对制作的器件结构进行了测试：
请参考图3、图4，图3为Id-Vgs的漏电流-栅源电压特性曲线，图4为Id-Vds的漏电流-漏源电压特性曲线，其截止电压约为-6V，崩溃电压均高于50V。
可见，本发明提供的高压JFET晶体管在满足高耐压的同时具有良好的JFET的IV特性，且CMOS/LDMOS集成电路制造工艺兼容，易于集成。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (13)

1.一种高压结型场效应晶体管，其特征在于，包括：
具有第一导电类型外延层的半导体衬底；
位于所述第一导电类型外延层上的第二导电类型漂移区；
位于所述第二导电类型漂移区中的第二导电类型漏极重掺杂区；
位于所述第二导电类型漏极重掺杂区一侧、第二导电类型漂移区上的漏端场氧区；
位于所述第二导电类型漂移区一侧的第一导电类型阱区，所述第一导电类型阱区与所述第二导电类型漂移区之间由第一导电类型外延层隔开；
位于所述第一导电类型阱区上的第二导电类型源极重掺杂区和第一导电类型栅极重掺杂区，所述第二导电类型源极重掺杂区和第一导电类型栅极重掺杂区之间设有栅源端场氧区将其隔开；
位于所述第二导电类型源极重掺杂区与第二导电类型漂移区之间的第二导电类型沟道层；
位于所述第二导电类型沟道层之上的场极板，所述场极板延伸至所述漏端场氧区的部分表面，所述场极板与所述第二导电类型沟道层和第二导电类型漂移区之间设有介电层；
其中，漏极由第二导电类型漏极重掺杂区电引出；源极由所述场极板与第二导电类型源极重掺杂区电连接后引出；栅极由第一导电类型栅极重掺杂区电引出。
2.根据权利要求1所述的高压结型场效应晶体管，其特征在于：所述第二导电类型沟道层为离子注入形成的第二导电类型注入层。
3.根据权利要求1所述的高压结型场效应晶体管，其特征在于：所述场极板为多晶层或金属层。
4.根据权利要求1所述的高压结型场效应晶体管，其特征在于：在所述高压结型场效应晶体管两侧设有第二导电类型阱区，在所述第一导电类型外延层之下设有第二导电类型深阱区，以将所述高压结型场效应晶体管隔离。
5.根据权利要求1所述的高压结型场效应晶体管，其特征在于：在所述第二导电类型漂移区相对第一导电类型阱区的另一侧设有抗高压结构。
6.根据权利要求1所述的高压结型场效应晶体管，其特征在于：所述第一导电类型为P型，第二导电类型为N型。
7.根据权利要求1所述的高压结型场效应晶体管，其特征在于：所述第一导电类型为N型，第二导电类型为P型。
8.一种高压结型场效应晶体管，其特征在于，包括：
具有第一导电类型外延层的半导体衬底；
位于所述第一导电类型外延层上的第二导电类型漂移区；
位于所述第二导电类型漂移区中的第二导电类型漏极重掺杂区；
分别位于所述第二导电类型漏极重掺杂区两侧、第二导电类型漂移区上的漏端场氧区；
分别位于所述第二导电类型漂移区两侧的第一导电类型阱区，所述第一导电类型阱区与所述第二导电类型漂移区之间由第一导电类型外延层隔开；
位于所述第一导电类型阱区上的第二导电类型源极重掺杂区和第一导电类型栅极重掺杂区，所述第二导电类型源极重掺杂区和第一导电类型栅极重掺杂区之间设有栅源端场氧区将其隔开；
分别位于所述第二导电类型源极重掺杂区与第二导电类型漂移区之间的第二导电类型沟道层；
分别位于所述第二导电类型沟道层之上的场极板，所述场极板延伸至漏端场氧区的部分表面，所述场极板与所述第二导电类型沟道层和第二导电类型漂移区之间设有介电层；
其中，漏极由第二导电类型漏极重掺杂区电引出；源极由漏极两侧的场极板与第二导电类型源极重掺杂区电连接后引出；栅极由漏极两侧的第一导电类型栅极重掺杂区电连接后引出。
9.根据权利要求8所述的高压结型场效应晶体管，其特征在于：所述第二导电类型沟道层为离子注入形成的第二导电类型注入层。
10.根据权利要求8所述的高压结型场效应晶体管，其特征在于：所述场极板为多晶层或金属层。
11.根据权利要求8所述的高压结型场效应晶体管，其特征在于：在所述高压结型场效应晶体管两侧设有第二导电类型阱区，在所述第一导电类型外延层之下设有第二导电类型深阱区，以将所述高压结型场效应晶体管隔离。
12.根据权利要求8所述的高压结型场效应晶体管，其特征在于：所述第一导电类型为P型，第二导电类型为N型。
13.根据权利要求8所述的高压结型场效应晶体管，其特征在于：所述第一导电类型为N型，第二导电类型为P型。
CN201210192221.4A 2012-06-12 2012-06-12 一种高压结型场效应晶体管 Active CN103489912B (zh)

Priority Applications (5)

Application Number Priority Date Filing Date Title
CN201210192221.4A CN103489912B (zh) 2012-06-12 2012-06-12 一种高压结型场效应晶体管
EP13804198.3A EP2860762B1 (en) 2012-06-12 2013-06-10 High voltage junction field effect transistor
US14/407,599 US9543451B2 (en) 2012-06-12 2013-06-10 High voltage junction field effect transistor
JP2015516426A JP6109931B2 (ja) 2012-06-12 2013-06-10 高電圧接合型電界効果トランジスタ
PCT/CN2013/077119 WO2013185604A1 (zh) 2012-06-12 2013-06-10 一种高压结型场效应晶体管

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210192221.4A CN103489912B (zh) 2012-06-12 2012-06-12 一种高压结型场效应晶体管

Publications (2)

Publication Number Publication Date
CN103489912A CN103489912A (zh) 2014-01-01
CN103489912B true CN103489912B (zh) 2016-02-24

Family

ID=49757533

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210192221.4A Active CN103489912B (zh) 2012-06-12 2012-06-12 一种高压结型场效应晶体管

Country Status (5)

Country Link
US (1) US9543451B2 (zh)
EP (1) EP2860762B1 (zh)
JP (1) JP6109931B2 (zh)
CN (1) CN103489912B (zh)
WO (1) WO2013185604A1 (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9111992B2 (en) * 2011-09-13 2015-08-18 Globalfoundries Singapore Pte. Ltd. Semiconductor device including an n-well structure
US9299857B2 (en) * 2014-06-19 2016-03-29 Macronix International Co., Ltd. Semiconductor device
US10784372B2 (en) * 2015-04-03 2020-09-22 Magnachip Semiconductor, Ltd. Semiconductor device with high voltage field effect transistor and junction field effect transistor
KR101975630B1 (ko) * 2015-04-03 2019-08-29 매그나칩 반도체 유한회사 접합 트랜지스터와 고전압 트랜지스터 구조를 포함한 반도체 소자 및 그 제조 방법
US9543452B1 (en) * 2015-07-01 2017-01-10 Macronix International Co., Ltd. High voltage junction field effect transistor
US9583612B1 (en) * 2016-01-21 2017-02-28 Texas Instruments Incorporated Drift region implant self-aligned to field relief oxide with sidewall dielectric
CN108807379B (zh) * 2017-05-05 2021-08-27 立锜科技股份有限公司 具有可调整临界电压的高压耗尽型mos元件及其制造方法
US10361296B2 (en) * 2017-06-29 2019-07-23 Monolith Semiconductor Inc. Metal oxide semiconductor (MOS) controlled devices and methods of making the same
TWI650866B (zh) * 2017-08-30 2019-02-11 立錡科技股份有限公司 高壓元件及其製造方法
CN109473427B (zh) * 2017-09-08 2020-06-30 立锜科技股份有限公司 高压元件及其制造方法
CN110350018B (zh) * 2018-04-02 2023-05-26 世界先进积体电路股份有限公司 半导体结构及其制造方法
US11289613B2 (en) 2019-10-16 2022-03-29 Semiconductor Components Industries, Llc Electronic device including a junction field-effect transistor
CN111180509B (zh) * 2019-12-31 2022-08-23 杰华特微电子股份有限公司 一种结型场效应管及其静电放电结构
CN113066854B (zh) * 2021-03-18 2023-02-03 电子科技大学 一种高压jfet器件及其制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101969072A (zh) * 2010-08-27 2011-02-09 东南大学 降压用耗尽型n型横向双扩散金属氧化物半导体管

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4314267A (en) * 1978-06-13 1982-02-02 Ibm Corporation Dense high performance JFET compatible with NPN transistor formation and merged BIFET
US4407005A (en) * 1980-01-21 1983-09-27 Texas Instruments Incorporated N-Channel JFET device having a buried channel region, and method for making same
JPS5889872A (ja) * 1981-11-24 1983-05-28 Hitachi Ltd 接合形電界効果半導体装置
US5910664A (en) * 1996-11-05 1999-06-08 International Rectifier Corporation Emitter-switched transistor structures
JPH10209175A (ja) * 1997-01-22 1998-08-07 Nikon Corp 接合型電界効果トランジスタ及びその製造方法
US6037238A (en) 1999-01-04 2000-03-14 Vanguard International Semiconductor Corporation Process to reduce defect formation occurring during shallow trench isolation formation
US20050104132A1 (en) * 2001-01-23 2005-05-19 Tsutomu Imoto Semiconductor device and manufacturing method thereof
JP2004200391A (ja) * 2002-12-18 2004-07-15 Hitachi Ltd 半導体装置
US8207580B2 (en) 2009-05-29 2012-06-26 Power Integrations, Inc. Power integrated circuit device with incorporated sense FET
US8344472B2 (en) * 2010-03-30 2013-01-01 Freescale Semiconductor, Inc. Semiconductor device and method
US8541862B2 (en) * 2011-11-30 2013-09-24 Freescale Semiconductor, Inc. Semiconductor device with self-biased isolation

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101969072A (zh) * 2010-08-27 2011-02-09 东南大学 降压用耗尽型n型横向双扩散金属氧化物半导体管

Also Published As

Publication number Publication date
JP2015523723A (ja) 2015-08-13
WO2013185604A1 (zh) 2013-12-19
EP2860762A1 (en) 2015-04-15
EP2860762B1 (en) 2019-10-23
US20150137192A1 (en) 2015-05-21
JP6109931B2 (ja) 2017-04-05
EP2860762A4 (en) 2016-02-17
US9543451B2 (en) 2017-01-10
CN103489912A (zh) 2014-01-01

Similar Documents

Publication Publication Date Title
CN103489912B (zh) 一种高压结型场效应晶体管
US10109625B2 (en) JFET and LDMOS transistor formed using deep diffusion regions
CN103022140B (zh) 横向晶体管及其制造方法
JP2015523723A5 (zh)
CN101552291B (zh) N沟道超结纵向双扩散金属氧化物半导体管
CN107452800A (zh) Ldmos晶体管及相关系统和方法
US8698237B2 (en) Superjunction LDMOS and manufacturing method of the same
CN103296081B (zh) 一种横向双扩散金属氧化物半导体场效应晶体管
CN102751330A (zh) 横向高压器件及其制造方法
CN107785411B (zh) 集成有结型场效应晶体管的器件及其制造方法
JP6618615B2 (ja) 横方向拡散金属酸化物半導体電界効果トランジスタ
CN103872054B (zh) 一种集成器件及其制造方法、分立器件、cdmos
CN107785367B (zh) 集成有耗尽型结型场效应晶体管的器件及其制造方法
US20150115362A1 (en) Lateral Diffused Metal Oxide Semiconductor
CN104037231B (zh) 一种高边横向双扩散场效应晶体管
CN107785365A (zh) 集成有结型场效应晶体管的器件及其制造方法
CN102386227B (zh) 双向表面电场减弱的漏极隔离dddmos晶体管及方法
CN102790092A (zh) 一种横向高压dmos器件
CN106129116A (zh) 一种具有变k介质折叠横向双扩散金属氧化物半导体场效应管
CN103187443B (zh) 横向双扩散金属氧化物半导体场效应晶体管
CN109216440B (zh) 具有双向电平传输的凹槽型漏极结构的mosfet器件
CN104821335B (zh) N型埋层覆盖型半超结横向双扩散金属氧化物半导体场效应管
CN103928435A (zh) 一种高压集成电路
CN101847659A (zh) 横向双扩散金属氧化物半导体

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20171212

Address after: 214028 Xinzhou Road, Wuxi national hi tech Industrial Development Zone, Jiangsu, China, No. 8

Patentee after: CSMC TECHNOLOGIES FAB2 Co.,Ltd.

Address before: 214028 Wuxi provincial high tech Industrial Development Zone, Hanjiang Road, No. 5, Jiangsu, China

Patentee before: CSMC TECHNOLOGIES FAB1 Co.,Ltd.

PE01 Entry into force of the registration of the contract for pledge of patent right
PE01 Entry into force of the registration of the contract for pledge of patent right

Denomination of invention: A High Voltage Junction Field Effect Transistor

Effective date of registration: 20231007

Granted publication date: 20160224

Pledgee: Bank of China Limited Wuxi Branch

Pledgor: CSMC TECHNOLOGIES FAB2 Co.,Ltd.

Registration number: Y2023980059915

PC01 Cancellation of the registration of the contract for pledge of patent right
PC01 Cancellation of the registration of the contract for pledge of patent right

Granted publication date: 20160224

Pledgee: Bank of China Limited Wuxi Branch

Pledgor: CSMC TECHNOLOGIES FAB2 Co.,Ltd.

Registration number: Y2023980059915