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JP2013243227A - 配線板及びその製造方法 - Google Patents

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JP2013243227A
JP2013243227A JP2012115103A JP2012115103A JP2013243227A JP 2013243227 A JP2013243227 A JP 2013243227A JP 2012115103 A JP2012115103 A JP 2012115103A JP 2012115103 A JP2012115103 A JP 2012115103A JP 2013243227 A JP2013243227 A JP 2013243227A
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conductor
layer
conductor pattern
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Yoshinori Kanno
義則 閑野
Nobuya Takahashi
延也 高橋
Hisayuki Nakagome
久幸 中込
Asuka Ii
明日香 伊井
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Ibiden Co Ltd
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Ibiden Co Ltd
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Abstract

【課題】高い信頼性を有する配線板及びその製造方法を提供する。
【解決手段】配線板は、層間樹脂絶縁層２６ａと、層間樹脂絶縁層上に形成されているカラム電極３６ｃと、層間樹脂絶縁層上に配置され、絶縁層１２０とこの絶縁層上の導体パターン１１１とを有する副配線板１０と、層間樹脂絶縁層上、カラム電極上及び副配線板を覆うように設けられ、カラム電極の少なくとも一部、及び導体パターンの少なくとも一部を開口する開口部を有するソルダーレジスト層４０ａと、を備える。
【選択図】図１Ｂ

Description

本発明は、配線板及びその製造方法に関し、詳しくは、高密度の配線を部分的に有する配線板及びその製造方法に関する。
ＩＣチップ（半導体素子）を実装するための多層プリント配線板として、スルーホール導体を有する樹脂性のコア基板上に層間樹脂絶縁層と導体層を交互に積層し、導体層間をバイアホール導体で接続する配線板が知られている。
近年のＩＣチップの微細化、高集積化に伴い、パッケージ基板の最上層に形成されるパッド数が増大し、パッド数の増大によってパッドのファインピッチ化が進行している。このようなパッドのファインピッチ化に伴い、パッケージ基板の配線ピッチも急速に細線化している（例えば、特許文献１を参照）。
この配線板では、その内部に、高密度の配線を部分的に形成している。具体的には、配線板の層間樹脂絶縁層の内部に、シリコン、ガラス等の耐熱性基材からなり、熱膨張係数が低い基板上に、そのような高密度の配線層が形成されている電子部品が配設されている。そして、このような構造により、上述したパッドのファインピッチ化の傾向に対応している。
国際公開第２００７／１２９５４５号
しかしながら、この配線板では、ＩＣチップに接続される微細な配線の全てが耐熱性基材上に形成されている。このため、配線の形状（体積）等に起因して所望の電気特性が得られない可能性がある。
さらに、耐熱性基材の側方には配線が設けられていないため、熱履歴に応じた樹脂の収縮や膨張等の変形が大きくなる。このため、耐熱性基板に応力が生じやすく、それに伴って配線の信頼性が低下する可能性がある。
本発明は、こうした実情に鑑みてなされたものであり、高い信頼性を有する配線板を提供することを目的とする。
本発明に係る配線板は、
第１絶縁層と、
前記第１絶縁層上に形成されている第１導体パターンと、
前記第１絶縁層上に配置され、第２絶縁層と前記第２絶縁層上の第２導体パターンとを有する配線構造体と、
前記第１絶縁層上、前記第１導体パターン上及び前記配線構造体上に設けられ、前記第１導体パターンの少なくとも一部、及び前記第２導体パターンの少なくとも一部を開口する開口部を有するソルダーレジスト層と、を備える、
ことを特徴とする。
前記第２導体パターンの幅は、前記第１導体パターンの幅よりも小さい、
ことが好ましい。
隣接する前記第２導体パターン同士の間隔は、隣接する第１導体パターン同士の間隔よりも小さい、
ことが好ましい。
前記第１導体パターンの上表面と前記第２導体パターンの上表面とは、同一の平面上に位置する、
ことが好ましい。
前記第２絶縁層上に形成され、前記第２導体パターンを覆う第３絶縁層と、前記第２導体パターンに接続されたビアとを有する基板をさらに有する、
ことが好ましい。
前記第１絶縁層と前記配線構造体との間には接着層が介在されている、
ことが好ましい。
前記第２導体パターン及び第３導体パターンを覆うように第４絶縁層が設けられ、前記第４絶縁層上には第１半導体素子と第２半導体素子とを実装する実装パッドが設けられている、
ことが好ましい。
前記実装パッドは、前記第２導体パターンに接続されている第１パッドと、前記第３導体パターンに接続されている第２パッドと、を備え、
前記第１パッド同士のピッチは前記第２パッド同士のピッチよりも小さい、
ことが好ましい。
前記第１導体パターンは、前記第１半導体素子と前記第２半導体素子とを接続する信号線である、
ことが好ましい。
前記第２導体パターンのＬ／Ｓ（ラインスペース）が１μｍ／１μｍ〜５μｍ／５μｍである、
ことが好ましい。
前記第１絶縁層には開口部が形成され、前記配線構造体は、前記開口部に収容されている、
ことが好ましい。
本発明の第２の観点に係る配線板の製造方法は、
第１絶縁層上に第１導体パターンを形成することと、
前記第１絶縁層上に、第２絶縁層と前記第２絶縁層上の第２導体パターンとを有する配線構造体を配置することと、
前記第１絶縁層上、前記第１導体パターン上及び前記配線構造体上に、前記第１導体パターンの少なくとも一部、及び前記第２導体パターンの少なくとも一部を開口する開口部を有するソルダーレジスト層を形成することと、を有する、
ことを特徴とする。
前記第１絶縁層に開口部を形成することをさらに有し、
前記第１絶縁層上に、前記配線構造体を配置するときに、当該配線構造体を前記開口部に配置する、
ことが好ましい。
本発明によれば、高い信頼性を有する配線板を提供することができる。
本発明の第１実施形態に係る配線板が使用されたパッケージ基板を示す断面図である（下側の図は上側の図の要部である領域Ａの拡大断面図を示す）。 第１実施形態に係る配線板が使用されたパッケージ基板を詳細に示す断面図である。 図１ＡをＹ２方向からみた平面図である。 第１実施形態に係る配線板の要部を示す図であり、図１Ａ及び図１Ｂの一部を拡大して示す断面図である（下側の図は上側の図の要部である領域Ｂの拡大断面図を示す）。 第１実施形態に係る副配線板の製造プロセスを示すフローチャートである。 図４に示す副配線板の製造方法を説明する工程図である。 図４に示す副配線板の製造方法を説明する工程図である。 図４に示す副配線板の製造方法を説明する工程図である。 図４に示す副配線板の製造方法を説明する工程図である。 図４に示す副配線板の製造方法を説明する工程図である。 図４に示す副配線板の製造方法を説明する工程図である。 図４に示す副配線板の製造方法を説明する工程図である。 図４に示す副配線板の製造方法を説明する工程図である。 図４に示す副配線板の製造方法を説明する工程図である。 第１実施形態に係る配線板の製造プロセスを示すフローチャートである。 図６に示す配線板の製造方法を説明する工程図である。 図６に示す配線板の製造方法を説明する工程図である。 図６に示す配線板の製造方法を説明する工程図である。 図６に示す配線板の製造方法を説明する工程図である。 図６に示す配線板の製造方法を説明する工程図である。 図６に示す配線板の製造方法を説明する工程図である。 図６に示す配線板の製造方法を説明する工程図である。 図６に示す配線板の製造方法を説明する工程図である。 図６に示す配線板の製造方法を説明する工程図である（下側の図は上側の図の要部である領域Ｃの拡大断面図を示す）。 図６に示す配線板の製造方法を説明する工程図である。 図６に示す配線板の製造方法を説明する工程図である。 図６に示す配線板の製造方法を説明する工程図である。 図６に示す配線板の製造方法を説明する工程図である。 図６に示す配線板の製造方法を説明する工程図である。 図６に示す配線板の製造方法を説明する工程図である。 第１実施形態の第１変形例に係る配線板の要部を示す断面図である。 第１実施形態の第２変形例に係る配線板の要部を示す断面図である。 第１実施形態の第３変形例に係る配線板の要部を示す断面図である。 第１実施形態の第４変形例に係る配線板の要部を示す平面図である。 第１実施形態の第５変形例に係る配線板の要部を示す断面図である。 本発明の第２実施形態に係る配線板が使用されたパッケージ基板を示す断面図である（下側の図は上側の図の要部である領域Ａの拡大断面図を示す）。 第２実施形態に係る配線板が使用されたパッケージ基板を詳細に示す断面図である。 図１３ＡをＹ２方向からみた平面図である。 第２実施形態に係る配線板の要部を示す図であり、図１３Ａ及び図１３Ｂの一部を拡大して示す断面図である（下側の図は上側の図の要部である領域Ｄの拡大断面図を示す）。 第２実施形態に係る配線板の製造プロセスを示すフローチャートである。 図１６に示す配線板の製造方法を説明する工程図である。 図１６に示す配線板の製造方法を説明する工程図である。 図１６に示す配線板の製造方法を説明する工程図である。 図１６に示す配線板の製造方法を説明する工程図である。 第３実施形態に係る配線板の要部を示す断面図である。 第３実施形態の変形例に係る配線板の要部を示す平面図である。
以下、本発明の実施形態について、図面を参照しつつ詳細に説明する。なお、図中、矢印Ｚ１、Ｚ２は、それぞれ配線板の主面（表裏面）の法線方向に相当する配線板の積層方向（又は配線板の厚み方向）を指す。一方、矢印Ｘ１、Ｘ２及びＹ１、Ｙ２は、それぞれ積層方向に直交する方向（又は各層の側方）を指す。配線板の主面は、Ｘ−Ｙ平面となる。また、配線板の側面は、Ｘ−Ｚ平面又はＹ−Ｚ平面となる。積層方向において、配線板のコアに近い側を下層、コアから遠い側を上層という。
以下の実施形態において、導体層は、一乃至複数の導体パターンで構成される層である。導体層は、電気回路を構成する導体パターン、例えば配線（グランドも含む）、パッド、又はランド等を含む場合もあれば、電気回路を構成しない面状の導体パターン等を含む場合もある。
開口部には、孔及び溝のほか、切欠及び切れ目等も含まれる。
開口部内に形成される導体のうち、ビアホール内に形成される導体をビア導体といい、スルーホール内に形成される導体をスルーホール導体といい、開口部に充填された導体をフィルド導体という。
ランドは、孔（ビアホール又はスルーホール等）の上又は縁部に形成される導体であり、少なくとも一部が孔内の導体（ビア導体又はスルーホール導体等）と一体的に形成される。
スタックとは、ビア導体が、その下層に形成されたビア導体のランド上に形成されていることをいう。すなわち、ビア導体の底面が、その下層のビア導体のランドからはみ出さなければ、スタックされていることになる。
めっきには、電解めっき又は無電解めっき等の湿式めっきのほか、ＰＶＤ（Physical Vapor Deposition）又はＣＶＤ（Chemical Vapor Deposition）等の乾式めっきも含まれる。
層間材（層間樹脂絶縁層）には、層間絶縁用フィルム（味の素（株）製：商品名；ＡＢＦ−ＧＸ１３）が使用される。
孔又は柱体（突起）の「幅（又は太さ）」は、特に指定がなければ、円の場合には直径を意味し、円以外の場合には２√（断面積／π）を意味する。ただし、他の寸法を指すことを明記している場合は、この限りでない。また、寸法が均一でない場合（凹凸がある場合又はテーパしている場合など）は、原則として、その寸法の平均値（異常値を除いた有効値のみの平均）を用いる。ただし、最大値など、平均値以外の値を用いることを明記している場合は、この限りでない。
＜第１実施形態＞
本実施形態に係る配線板１００は、例えば図１Ａ、図１Ｂに示されるような多層プリント配線板である。本実施形態の配線板１００は、コア基板を有するビルドアップ多層積層配線板である。ただし、本発明に係る配線板は、コア基板を有するビルドアップ多層積層配線板には限定されず、例えばコア基板を有しないコアレス配線板であってもよい。また、配線板１００において、本発明の技術思想の範囲にて、導体層及び絶縁層の寸法、層数等は、任意に変更することができる。
図１Ａ、図１Ｂ、図２に示されるように、配線板１００上には、第１半導体素子としてのマイクロプロセッサＭＰＵ（Micro-Processing Unit）５０と第２半導体素子としてのダイナミックラムＤＲＡＭ(Dynamic Random Access Memory)５１とが実装配置され、パッケージ基板２０００を構成している。図１Ｂに示すように、配線板１００は、マザーボード基板６０上に実装配置される。配線板１００と、ＭＰＵ５０、ＤＲＡＭ５１との間は、アンダーフィル樹脂７０で封止されている。
配線板１００は、コア基板２０と、層間樹脂絶縁層２５ａ、２６ａ、２５ｂ、２６ｂ、３３ｂ、３９ｂ、導体層２４ａ、２９ａ、３１ａ、２４ｂ、２９ｂ、３１ｂ、３５ｂ、３７ｄと、ビア導体２３、３０ａ、３２ａ、３０ｂ、３２ｂ、３６ｂ、３８ｄと、最表層に形成されたソルダーレジスト層４０ａ、４０ｂと、を有する。
コア基板２０は、第１面Ｆ１（Ｚ１側）及びその反対側の第２面Ｆ２（Ｚ２側）を有し、ビア導体２３は、コア基板２０を貫通している。コア基板２０、ビア導体２３、及び導体層２４ａ、２４ｂは、コア部に相当する。また、コア基板２０の第１面Ｆ１上には、ビルドアップ部Ｂ１（第１積層部）が形成され、コア基板２０の第２面Ｆ２上には、ビルドアップ部Ｂ２（第２積層部）が形成されている。ビルドアップ部Ｂ１は、２組の層間樹脂絶縁層及び導体層（層間樹脂絶縁層２５ａ、２６ａ、及び導体層２４ａ、２９ａ、３１ａ）を含み、ビルドアップ部Ｂ２は、４組の層間樹脂絶縁層及び導体層（層間樹脂絶縁層２５ｂ、２６ｂ、３３ｂ、３９ｂ及び導体層２４ｂ、２９ｂ、３１ｂ、３５ｂ、３７ｄ）を含んでいる。
コア基板２０の第１面Ｆ１側には、３層の導体層２４ａ、２９ａ、３１ａと２層の層間樹脂絶縁層２５ａ、２６ａとが下方（Ｚ２側）から交互に積層される。層間樹脂絶縁層２５ａ、２６ａは、それぞれ、導体層２４ａ、２９ａ、３１ａの各層間に形成されている。また、コア基板２０の第１面Ｆ１側の最上層の表面には、ソルダーレジスト層４０ａが配置されている。
コア基板２０の第２面Ｆ２側には、５層の導体層２４ｂ、２９ｂ、３１ｂ、３５ｂ、３７ｄと４層の層間樹脂絶縁層２５ｂ、２６ｂ、３３ｂ、３９ｂとが交互に積層される。層間樹脂絶縁層２５ｂ、２６ｂ、３３ｂ、３９ｂは、それぞれ、導体層２４ｂ、２９ｂ、３１ｂ、３５ｂ、３７ｄの各層間に形成されている。また、コア基板２０の第２面Ｆ２側の最上層の表面には、ソルダーレジスト層４０ｂが配置されている。
コア基板２０には、コア基板２０を貫通する貫通孔２１（図７Ｂ参照）が形成されている。スルーホール導体２３は、フィルド導体であり、貫通孔２１に金属などの導体が充填されて構成されている。コア基板２０の第１面Ｆ１上に形成される導体層２４ａとコア基板２０の第２面Ｆ２上に形成される導体層２４ｂとは、ビア導体２３を介して、互いに電気的に接続されている。
コア基板２０は、例えば芯材を樹脂含浸してなる。コア基板２０は、例えばガラス繊維の布にエポキシ樹脂を含浸させて熱硬化処理し、さらに板状に成形することで得られる。ただしこれに限定されず、コア基板２０の材料は任意である。
スルーホール導体２３の形状は、例えばコア基板２０の第１面Ｆ１及び第２面Ｆ２から中央部に向かって縮径されるつづみ型の円柱である。また、スルーホール導体２３の平面形状（Ｘ−Ｙ平面）は例えば真円である。しかしこれに限定されず、スルーホール導体２３の形状は任意である。
層間樹脂絶縁層２５ａ、２６ａ、２５ｂ、２６ｂ、３３ｂ、３９ｂの内部には、それぞれビア導体３０ａ、３２ａ、３０ｂ、３２ｂ、３６ｂ、３８ｄが形成されている。これらビア導体は、いずれもフィルド導体であり、各層間樹脂絶縁層を貫通する各ビアホールに導体が充填されてなる。ビア導体３０ａ、３２ａ、３０ｂ、３２ｂ、３６ｂ、３８ｄの形状はそれぞれ、例えばコア基板２０に向かって縮径されるようにテーパしたテーパ円柱（円錐台）であり、その平面形状（Ｘ−Ｙ平面）は例えば真円である。しかしこれに限定されず、ビア導体３０ａ等の形状は任意である。また、層間樹脂絶縁層２６ａ上には、ソルダーレジスト層４０ａに覆われた、カラム電極３８ａ、３８ｃが形成されている。
層間樹脂絶縁層２５ａ（第１積層部の最下層の層間樹脂絶縁層）、層間樹脂絶縁層２５ｂ（第２積層部の最下層の層間樹脂絶縁層）、及びこれらよりも上層の層間樹脂絶縁層２６ａ、２６ｂ、３３ｂ、３９ｂはそれぞれエポキシ樹脂からなり、後述する粗化溶液に対して溶解しやすい成分と溶解し難い成分とを含んでいる。ただしこれに限定されず、各絶縁層の材料は任意である。
配線板１００の最上層には、半田バンプ４３ａが配置されており、半田バンプ４３ａは、パッド５０ａ、５１ａを介してＭＰＵ５０、ＤＲＡＭ５１に電気的に接続されている。
本実施形態では、配線板１００は、主配線板２００と、この主配線板２００の内部に配置された副配線板（配線構造体）１０とを含んでいる。副配線板１０は、多層プリント配線板の配線ルールではなく、後に詳述するようにＩＣやＬＳＩなどの半導体素子の配線ルールに従って配線設計されたものであり、主配線板２００よりも、配線の密度の指標である、ラインとスペースの比を示すＬ／Ｓ（ラインスペース）が微細になるように設計されている。ここで、ラインはパターン幅、スペースはパターン間の間隙を示し、パターン幅の中心同士の距離を示す。具体的には、ラインとスペースの比を示すＬ／Ｓ（ラインスペース）が１μｍ／１μｍ〜５μｍ／５μｍ、好ましくは３μｍ／３μｍ〜５μｍ／５μｍになるように高配線密度に形成されている。これは、本実施形態の主配線板２００を含む通常の多層プリント配線板のＬ／Ｓが１０μｍ／１０μｍ程度であることに比較すると微細なレベルである。
主配線板２００は、半導体素子であるＭＰＵ５０及びＤＲＡＭ５１の電源端子Ｖｄｄへの電源の供給ラインと、信号の伝送ラインとを含む（図２参照）。
層間樹脂絶縁層２６ａ（第１樹脂絶縁層）と副配線板１０との間には、接着層１２０ｃが設けられている（図１Ａ参照）。この接着層１２０ｃを介して、副配線板１０が絶縁層２６ａに固定されているとともに、ソルダーレジスト層４０ａで覆われている。
副配線板１０は、絶縁層１１０と、絶縁層１１０上に形成されている導体パターン１１１と、導体パターン１１１を覆うように設けられている絶縁層１２０と、絶縁層１２０の内部に設けられて上下の導体パターン同士を接続するビア導体１２０ａとを有している。
絶縁層１１０、１２０には、ポリイミド、フェノール系樹脂、ポリベンゾオキサゾール系樹脂のいずれかが使用できる。また、副配線板１０上に形成された導体層３６ａは、層間樹脂絶縁層２６ａ上に形成されたカラム電極３６ｃと同一の平面上に位置するようにされている。
副配線板１０は、電源の供給ラインを含まず、信号の伝送ラインのみを含んでおり、ＭＰＵ５０とＤＲＡＭ５１との間の信号の伝送に使用される。
詳しくは、導体パターン１１１は、ＭＰＵ５０とＤＲＡＭ５１との間の信号の伝送に使用され、ＭＰＵ５０及びＤＲＡＭ５１への電源の供給には使用されない。ＭＰＵ５０、ＤＲＡＭ５１の電源端子Ｖｄｄは、主配線板２００内のスタックドビア８０（図３参照）に電気的に接続され、外部の直流電源から電源が供給される。ＭＰＵ５０、ＤＲＡＭ５１のグランド端子Ｇｎｄは、主配線板２００内の別のスタックドビアを介してグランドに接続される。
接着層１２０ｃに使用する材料としては、例えばエポキシ樹脂系、アクリル樹脂系、シリコーン樹脂系等の接着剤を用いることができる。絶縁層１２０には、小径の孔１２０ａが形成されており、孔１２０ａは導体でフィルドされ、フィルドビアであるビア導体１２０ａを構成している。
ビア導体１２０ａは、上層の導体層（パッド）３６ａと電気的に接続されている。導体層３６ａは、上層の半田バンプ４３ａ、パッド５０ａ、５１ａを介して、それぞれ、ＭＰＵ５０、ＤＲＡＭ５１に電気的に接続されている。なお、本実施形態の配線板１００では、導体パターン１１１と接着層１２０ｃとの間に、絶縁層１１０が介在配置されている。即ち、副配線板１０は、３層構成とされている。しかしこれに限られず、絶縁層１１０が配置されず、接着層１２０ｃ上に直接導体パターン１１１が形成された２層構成であってもよい。
ビア導体１２０ａの直径は、１μｍ以上１０μｍ以下、好ましくは０．５μｍ以上５μｍ以下であることがよい。ビア導体１２０ａの直径をこのような微小なサイズとすることにより、副配線板１０での導体パターン１１１の配線取り回しの自由度が向上し、例えば、１層の絶縁層１２０にのみ形成された導体パターン１１１で、副配線板１０の左右の辺の一方辺側から多くの配線を取り出すことが可能となる。また、導体パターン１１１は、１層のみに形成されるので、副配線板１０での配線の総数を減少させることも可能となる。
図３に示されるように、ビア導体３２ａは、例えば銅箔などの金属箔、銅の無電解めっき膜、及び銅の電解めっきからなる金属層３０５ａを介して副配線板１０上及びビア導体３２ａ上に配置されている。
図３に示されるビア導体などの寸法のうち、カラム電極３６ａの上面の直径（幅）Ｄ２は、例えば６２μｍであり、半田バンプ４３ａの直径Ｄ１は、例えば４６μｍである。また、副配線板１０の厚さｔ１は、例えば２５μｍ、副配線板１０の接着層１２０ｃの厚さｔ２は、例えば１０μｍ、ソルダーレジスト層４０ａの厚さｔ４は、例えば１５μｍである。このように、副配線板１０の接着層１２０ｃの厚さｔ２を１０μｍ程度とすることで、主配線板２００との間で十分な接着力が得られ、接着層１２０ｃに使用する材料の選択の幅が広がる。また、副配線板１０上の導体層（パッド）３６ｂの直径Ｄ３は、１５〜２５μｍである。
半田バンプ４３ａは、ソルダーレジスト層４０ａ、４０ｂの開口部（ＳＲＯ）４４内において、導体層３６ｂ上に配置されている。半田バンプ４３ａと、導体層３６ｂとの間には、ニッケルめっき層４１ａと、金めっき層４２ａとが形成されている。ソルダーレジスト層４０ａ、４０ｂの開口部４４の直径Ｄａが大きくなると、一般に、製造時の公差の精度が厳しくなるが、副配線板１０は、ビア導体１２０ａの直径が１μｍ以上１０μｍ以下と小さいので、副配線板１０を主配線板２００に搭載（貼り付け）する場合に位置ずれを生じても、電気的接続が確保される範囲が広くなるという利点がある。
本実施形態の配線板１００には、主配線板２００の全層を貫通するスルーホールは形成されていない。しかしこれに限られず、主配線板２００の全層を貫通するスルーホールを形成し、表層部の導体層同士を電気的に接続し、配線板１００上の半導体素子への信号の伝送や電源の供給に使用することもできる。
本実施形態では、コア基板２０に形成される全てのビア導体３０ａ、３２ａ、３０ｂ、３２ｂ、３６ｂ、３８ｄが、互いに略同じ寸法を有する。このような構造によれば、電気的特性又は製造条件等をより容易に均一とすることができる。
本実施形態の配線板１００によれば、主配線板２００に、主配線板２００よりも高配線密度とされた、半導体素子間の信号伝送用の副配線板１０を内蔵するので、多層プリント配線板である配線板１００の設計の自由度を向上させることができる。例えば、電源系及び信号系の配線の全てが配線板の特定の部位に集中することを回避することができる。また、例えば、電子部品の周辺の電子部品が存在しない領域では、導体が存在せず樹脂のみ存在するような構造となることを避けることができる。
以下、本実施形態に係る配線板１００の製造方法の一例について説明する。配線板１００の製造プロセスは、副配線板１０の製造プロセス、主配線板２００に副配線板１０を実装する工程を含む主配線板（多層プリント基板）２００の製造プロセスで構成される。
副配線板１０は、例えば図４に示すようなプロセスで製造される。
＜副配線板１０の製造プロセス＞
図４のステップＳ１１では、図５Ａに示されるように、支持板（支持材）１００１を準備する。支持板１００１は、例えば表面の平坦なガラスからなる。そして、支持板１００１上に、接着層１００２を形成する。
図４のステップＳ１２では、支持板１００１上に、接着層１００２を介して、積層部を形成する。この積層部は、樹脂絶縁層と導体パターン（導体層）とが交互に積層されてなる。
具体的には、図５Ｂに示されるように、接着層１００２上に、例えば樹脂からなる絶縁層１１０（樹脂絶縁層）を配置する。絶縁層１１０と接着層１００２とは、例えば加熱処理により接着する。
続いて、図５Ｂに示されるように、例えばセミアディティブ（ＳＡＰ）法により、絶縁層１１０上に導体パターン１１１を形成する。導体パターン１１１は、第１導体膜１１１ａと第２導体膜１１１ｂとからなる（図３参照）。より詳しくは、第１導体膜１１１ａは、ＴｉＮ層（下層）とＴｉ層（中間層）とＣｕ層（上層）の３層からなる。これらの金属層は、それぞれ、例えばスパッタ法によって製膜されるので、微細とされた導体パターン１１１と基材との良好な密着性が確保される。また、第２導体膜１１１ｂは、Ｃｕ層上の無電解銅めっき膜と、無電解銅めっき膜上の電解めっき膜とからなる。
導体パターン１１１は、ラインとスペースの比を示すＬ／Ｓ（ラインスペース）が１μｍ／１μｍ〜５μｍ／５μｍ、好ましくは３μｍ／３μｍ〜５μｍ／５μｍになるように高配線密度に形成する。ここで、ラインはパターン幅、スペースはパターン間の間隙を示し、パターン幅の中心同士の距離を示す。ここでの配線密度は、ＩＣ（Integrated Circuit）やＬＳＩ（Large Scale Integrated Circuit）などの半導体素子に配線を形成する場合と同等の配線ルールで形成する。
続いて、図５Ｄに示されるように、絶縁層１１０上に、例えばラミネート等により、絶縁層１２０を形成する。絶縁層１２０は、導体パターン１１１を覆うように形成する。
続いて、例えばレーザにより、絶縁層１２０に孔１２０ａ（ビアホール）を形成する。孔１２０ａは、導体パターン１１１に到達し、その一部を露出させる。ここでの孔１２０ａの直径は、１μｍ以上１０μｍ以下、好ましくは０．５μｍ以上５μｍ以下の微小なサイズとする。その後、必要に応じて、デスミアやソフトエッチをする。
続いて、例えばセミアディティブ（ＳＡＰ）法により、孔１２０ａ内にビア導体１２０ａ（フィルド導体）を形成する。導体パターン１２１及びビア導体１２０ａはそれぞれ、第１導体膜１２１ａと第２導体膜１２１ｂとの２層からなる（図３参照）。より詳しくは、第１導体膜１２１ａは、ＴｉＮ層（下層）とＴｉ層（中間層）とＣｕ層（上層）の３層からなる。また、第２導体膜１２１ｂは、Ｃｕ層上の無電解銅めっき膜と、無電解銅めっき膜上の電解めっき膜とからなる。
これにより、図５Ｅに示されるように、支持板１００１上に、絶縁層１１０、１２０、及び導体パターン１１１から構成され、絶縁層１２０にビア導体１２０ａが形成された積層部１０１が得られる。
図４のステップＳ１３では、図５Ｆに示されるように、別の支持板１００３（支持材）を準備する。支持板１００３は、支持板１００１と同様、例えば表面の平坦なガラスからなる。そして、支持板１００３を積層部１０１上に接着層１２０ｂを介して積層する。
図４のステップＳ１４では、支持板１００１（支持材）を取り外す。具体的には、図５Ｇに示すように、例えばレーザを照射して接着層１００２を軟化させた後、Ｘ方向（又はＹ方向）に支持板１００１をスライド移動させることにより、積層部１０１の第２主面から支持板１００１を剥離する。なお、積層部１０１から支持板１００１を剥離した後において、例えば接着層１００２が積層部１０１の第２主面上に残っている場合には、洗浄を行い、その接着層１００２を除去する。そうすると、図５Ｈに示されるような、支持板１００３上に積層部１０１が形成された状態となる。なお、支持板１００１は、例えば洗浄等を行って再利用することができる。
図４のステップＳ１５では、積層部１０１上に接着層１２０ｃを形成する。具体的には、接着層１２０ｃは、例えば積層部１０１上にラミネータで接着剤を厚さが均一になるようにラミネートすることで形成する。
図４のステップＳ１６では、図５Ｉに示されるように、例えばダイシングソーにより、所定のダイシングラインに沿ってカットして、配線板１００を個片化する。これにより、複数の副配線板（第２配線板）１０が得られる。ここで得られた副配線板１０は、支持板１００３上に接着層１２０ｂを介して積層部１０１が形成され、さらに積層部１０１の上に接着層１２０ｃが形成されたものである。
本実施形態の副配線板１０の製造方法は、支持材１００１、１００３として表面の平坦なガラス板を使用するので、副配線板１０の製造に適している。このような製造方法であれば、表面が平坦とされ、かつ、反りが抑制された高品質の配線板１００が得られる。
次に主配線板２００を製造するとともに、主配線板２００に副配線板１０を実装し、本実施形態の配線板１００を製造する。配線板１００は、例えば図６に示されるようなプロセスで製造する。
＜配線板１００の製造プロセス＞
まず、図６のステップＳ２１では、図７Ａに示されるように、補強材に樹脂が含浸されてなるコア基板２０を準備する。コア基板２０の第１面Ｆ上及び第２面Ｓ上には銅箔２２がラミネートにより形成されている。コア基板２０の厚さは、例えば０．４〜０．７ｍｍである。補強材としては、例えばガラスクロス、アラミド繊維、ガラス繊維などが使用できる。樹脂としては、例えばエポキシ樹脂、ＢＴ（ビスマレイミドトリアジン）樹脂などが使用できる。さらに、樹脂中には、水酸化物からなる粒子が含有されている。水酸化物としては、水酸化アルミニウム、水酸化マグネシウム、水酸化カルシウム、水酸化バリウム等の金属水酸化物が挙げられる。水酸化物は熱で分解されることで水が生成する。このため、水酸化物は、コア基板を構成する材料から熱を奪うことが可能であると考えられる。すなわち、コア基板が水酸化物を含むことで、レーザでの加工性が向上すると推測される。
次に、銅箔２２の表面に、ＮａＯＨ（１０ｇ／ｌ）、ＮａＣｌＯ2 （４０ｇ／ｌ）、Ｎａ3 ＰＯ4 （６ｇ／ｌ）を含む水溶液を施し、黒化浴（酸化浴）による黒化処理を施す。
続いて、図６のステップＳ２２では、図７Ｂに示されるように、コア基板２０の第１面Ｆ（上面）側及び第２面Ｓ（下面）側からＣＯ２レーザにて、レーザを照射してコア基板２０を貫通する貫通孔２１を形成する。具体的には、ＣＯ２レーザを用い、コア基板２０の第１面Ｆ側及び第２面Ｓ（下面）側から、交互にレーザを照射することで、第１面Ｆ側及び第２面Ｓ側から穿孔された孔を連通させ、貫通孔２１を形成する。
続いて、コア基板２０を、所定濃度の過マンガン酸を含む溶液に浸漬し、デスミア処理を行う。このとき、コア基板２０の重量減少度が１．０重量％以下、好ましくは０．５重量％以下であるように処理することがよい。コア基板２０は、ガラスクロス等の強化材に樹脂が含浸されて成り、デスミア処理で樹脂を溶解すると、貫通孔内にはガラスクロスが突き出すことになるが、コア基板２０の重量減少度がこのような範囲の場合、ガラスクロスの突き出しが抑制され、貫通孔内にめっきを充填する際にボイドが残ることが防止される。その後、コア基板２０の表面に、パラジウム触媒を付与する。
続いて、図７Ｃに示されるように、無電解めっき液にコア基板２０を浸漬し、コア基板２０の第１面Ｆ上、第２面Ｓ上及び貫通孔２１の内壁に無電解めっき膜２２を形成する。無電解めっき膜２２を形成する材料としては、銅、ニッケルなどが挙げられる。この無電解めっき膜２２をシード層として、無電解めっき膜２２上に電解めっき膜２３を形成する。貫通孔２１は、電解めっき膜２３で充填される。
続いて、図７Ｄに示されるように、基板表面の電解めっき膜２３に所定パターンのエッチングレジストを形成し、エッチングレジストの非形成部の無電解めっき膜２２、電解めっき膜２３、及び銅箔を除去する。その後、エッチングレジストを除去することにより、コア基板２０の第１面Ｆ上に第１導体（導体層）２４ａが、コア基板２０の第２面Ｓ上に第２導体（導体層）２４ｂが形成される。これら導体層２４ａと導体層２４ｂとは、貫通孔２１内の電解めっき膜２３（スルーホール導体）により互いに接続される。
続いて、図６のステップＳ２３では、図７Ｅに示されるように、コア基板２０の両面Ｆ、Ｓ上に、層間絶縁用フィルム（味の素（株）製：商品名；ＡＢＦ−４５ＳＨ）を積層し、層間樹脂絶縁層２５ａ、２５ｂを形成する。
続いて、図７Ｆに示されるように、ＣＯ２ガスレーザを用い、層間樹脂絶縁層２５ａ、２５ｂにそれぞれバイアホール用開口部２６ｃ、２６ｄを形成する。さらに、過マンガン酸塩などの酸化剤等に基板を浸漬し、デスミア処理を行う。
続いて、図７Ｇに示されるように、層間樹脂絶縁層２５ａ、２５ｂの表面にパラジウムなどの触媒を付与し、無電解めっき液に基板を浸漬させることにより、無電解めっき膜２７ａ、２７ｂを形成する。その後、無電解めっき膜２７ａ、２７ｂ上にめっきレジストを形成する。そして、めっきレジストから露出する無電解めっき膜２７ａ、２７ｂ上に、電解めっき膜２８ａ、２８ｂを形成する。その後、モノエタノールアミンを含む溶液を用いてめっきレジストを除去する。電解めっき膜間の無電解めっき膜をエッチングで除去することで、導体層２９ａ、２９ｂ及びビア導体３０ａ、３０ｂを形成する。次いで、導体層２９ａ、２９ｂの表面にＳｎめっきを施し、ＳｎＣｕ層を形成する。このＳｎＣｕ層上にシランカップリング剤を塗布する。
続いて、図６のステップＳ２４では、図７Ｈ、図７Ｉに示されるように、上述した工程を繰り返す。これにより、層間樹脂絶縁層２５ａ、２５ｂ上に、コア基板２０の第１面Ｆ側及び第２面Ｓ（下面）側から層間樹脂絶縁層２６ａ、２６ｂが積層され、層間樹脂絶縁層２６ａ、２６ｂに導体層３１ａ、３１ｂ及びビア導体３２ａ、３２ｂが形成される（図７Ｊ参照）。
続いて、図６のステップＳ２５では、図７Ｋに示されるように、副配線板１０を、層間樹脂絶縁層２６ａ、２６ｂ上の所定領域に、接着層１２０ｃを介して搭載（貼り付ける）する。これにより、図７Ｌに示す状態となる。
続いて、図７Ｍに示されるように、支持板１００３を剥離する。
続いて、図６のステップＳ２６では、図７Ｎに示されるように、層間樹脂絶縁層３３ｂ上から層間樹脂絶縁層３９ｂを積層する。さらに、上述した工程を繰り返す。これにより、層間樹脂絶縁層２６ｂ上に、コア基板２０の第２面Ｓ側から、層間樹脂絶縁層３３ｂが積層され、層間樹脂絶縁層３３ｂに、導体層３５ｂ及びビア導体３６ｂが形成される。その後、基板の両面に、開口部４４を有するソルダーレジスト層４０ａ、４０ｂを形成する。ここでは、開口部４４から露出する導体層３６ａ、３６ｃ、導体層３８ｄの上面が半田パッドとして機能する。
続いて、図６のステップＳ２９では、図７Ｐに示されるように、半田パッド上にニッケルめっき層４１ａ、４１ｂを形成し、さらにニッケルめっき層４１ａ、４１ｂ上に金めっき層４２ａ、４２ｂを形成する。ニッケル−金層の代わりに、ニッケルーパラジウムー金層を形成することもできる。その後、開口部３８ａ、３８ｂ内に半田バンプを搭載し、リフローを行うことで、第１面（上面）側に半田バンプ４３ａを、第２面（裏面）側に半田バンプ４３ｂを形成し、多層プリント配線板である配線板１００が完成する。
本実施形態に係る配線板の製造方法は、上述した実施形態に限られず、本発明の技術思想を逸脱しない範囲で変形することが可能である。以下に本実施形態に係る変形例の一例について説明する。
＜変形例１＞
上記実施形態では、副配線板１０は上から１層目の層間樹脂絶縁層２６ａに形成され、副配線板１０に上方で接続される導体層３６ａと、カラム導体層３６ｃと、導体層３２ａとは、いずれも上から１層目のソルダーレジスト層４０ａに形成されていた。しかしこれに限られず、図８に示されるように、副配線板１０と、副配線板１０に上方で接続されるビア導体３６ａと、カラム導体層３６ｃとのみが、同じ絶縁層（図８では、ソルダーレジスト層４０ａ）内に形成されていてもよい。これ以外の構成及び各構成要素の寸法は、上記実施形態と同様である。また、配線板１００の製造プロセスについても、副配線板１０と、副配線板１０に上方で接続される導体層３６ａと、カラム導体層３６ｃとのみを、同じ層間樹脂絶縁層に形成する点以外は上記実施形態と同様である。
＜変形例２＞
上記実施形態では、副配線板１０は１層目の層間樹脂絶縁層２６ａの表面上に形成されていた。しかしこれに限られず、図９に示されるように、副配線板１０は、上から１層目の層間樹脂絶縁層２６ａに形成された開口部４５内に収容されていてもよい。この場合、副配線板１０は、開口部４５に充填されたソルダーレジスト層４０ａで覆われる。これ以外の構成及び各構成要素の寸法は、上記実施形態と同様である。また、配線板１００の製造プロセスについても、副配線板１０は、上から１層目の層間樹脂絶縁層２６ａに形成された開口部４５内に収容され、開口部４５に充填されたソルダーレジスト層４０ａで覆われる点以外は上記実施形態と同様である。
＜変形例３＞
上記変形例２では、図９に示されるように、副配線板１０は、開口部４５内において、直接、層間樹脂絶縁層２６ａ上に配置されていた。しかしこれに限られず、図１０に示されるように、開口部４５の底面には、導体プレーン３４が形成され、副配線板１０の接着層１２０ｃは、導体プレーン３４を含む開口部４５の底面に接着され、これにより、副配線板１０は、開口部４５内部に搭載されていてもよい。これ以外の構成及び各構成要素の寸法は、上記変形例２と同様である。また、配線板１００の製造プロセスについても、層間樹脂絶縁層２６ａの開口部４５内に導体プレーン３４を配置し、導体プレーン３４を介して副配線板１０を開口部４５内に収容する点以外は上記実施形態と同様である。
＜変形例４＞
本変形例では、図１１に示すように、配線板１０２において、主配線板２０２と、上述した第１実施形態における副配線板１０と、ソルダーレジスト層４０ａ内に形成された電気配線５５とを使用する。電気配線５５は、導体層３６ａとカラム導体層３６ｃとを電気的に接続し、信号の伝送に使用される。副配線板１０上では、半田バンプを設けることなく、電気配線５５上に設けた半田バンプ４３ａを介して外部の半導体チップ、例えば、図１１に示すＤＲＡＭ５１と電気的に接続する。これ以外の構成及び機能は、以下に説明する内容を除いて、第１実施形態及びその変形例と同様であり、対応する箇所には対応する符号を付して詳細な説明を省略する。
本変形例において、主配線板２０２は、コア基板２０上に、層間樹脂絶縁層３３ａ、２５ａ、２６ａがこの順で積層され、最上層がソルダーレジスト層４０ａで覆われたものである。
本変形例では、図１１に示すように、例えば、メモリ（ＤＲＡＭ）の中心部分の端子５５ａと、副配線板１０上の端子５５ｂとが電気配線５５を介して電気的に接続されている。
＜変形例５＞
本実施形態では、図１２に示すように、配線板１０３（主配線板２０３）において、２つ（複数）の副配線板１０を用い、この副配線板１０によって、ＭＰＵ５０と、２つのＤＲＡＭ５１ａ、５１ｂとを接続する以外は、以下に説明する内容を除いて、第１実施形態及びその変形例と同様であり、対応する箇所には対応する符号を付して詳細な説明を省略する。
このような接続形態を採用することにより、単一の副配線板１０のみを使用する場合と比較して、ＭＰＵ５０と、２つのＤＲＡＭ５１ａ、５１ｂとの電気的接続の信頼性が向上するようになる。即ち、例えば、ＤＲＡＭ５１ａ、５１ｂの特性（配線ピッチ、配線幅など）に応じた専用の副配線板１０を使用することができるようになり、電気的接続の精度が向上する。この結果、ＭＰＵ５０に接続されたＤＲＡＭ５１ａ、５１ｂの性能を最大限に発揮させることができるようになる。
＜第２実施形態＞
上記第１実施形態では、図１Ａ、図１Ｂ、図３に示されるように、副配線板１０は、層間樹脂絶縁層２６ａの一部の領域内に形成されていた。これに対して、本第２実施形態のとおり、図１３Ａ、図１３Ｂ、図１４、図１５に示されるように、副配線板１０は、層間樹脂絶縁層２６ａの全部の領域内に形成されていてもよい。
本第２実施形態においても、副配線板１０には、信号の伝送ラインのみが存在し、電源の供給ラインは存在しない。ＭＰＵ５０、ＤＲＡＭ５１への電源は、図１３Ａに示されるように、主配線板２００に形成されたスタックビア８０を介して供給される。このスタックビア８０は、副配線板１０を貫通するように形成される。
本実施形態において、これ以外の構成及び各構成要素の寸法は、上記第１実施形態と同様である。
以下、本実施形態に係る配線板１００の製造方法の一例について説明する。配線板１００の製造プロセスは、第１実施形態と同様に、副配線板１０の製造プロセス、主配線板２００に副配線板１０を実装する工程を含む主配線板（多層プリント基板）２００の製造プロセスで構成される。
＜副配線板１０の製造プロセス＞
副配線板１０は、例えば第１実施形態と同様に、図４に示すようなプロセスで製造される。ただし、図４における個片化ステップＳ１６は行わず、図５Ｈに示される状態で、主配線板２００に搭載する。また、支持板１００３も使用しない。
次に主配線板２００を製造するとともに、主配線板２００に副配線板１０を実装し、本実施形態の配線板１００を製造する。配線板１００は、例えば図１６に示されるようなプロセスで製造する。
＜配線板１００の製造プロセス＞
配線板１００は、第１実施形態の図６のプロセスフローにおいて、ステップＳ２４まで（本実施形態では、図１６のステップＳ３４まで）は、第１実施形態と同様に配線板を製造する。即ち、図７Ａ〜図７Ｊまでは、同様に製造されるので、説明を省略する。
図１６のステップＳ３４（図６のステップＳ２４）の後、図１６のステップＳ３５では、図１７Ｋに示されるように、副配線板１０（支持板１００３のないもの）を、層間樹脂絶縁層２６ａ、２６ｂ上の全面領域に、接着層１２０ｃを介して搭載（貼り付ける）する。これにより、図１７Ｌに示す状態となる。
続いて、図１６のステップＳ３６では、図１７Ｍに示されるように、層間樹脂絶縁層３３ｂ上から層間樹脂絶縁層３９ｂを積層する。さらに、上述した工程を繰り返す。これにより、層間樹脂絶縁層２６ｂ上に、コア基板２０の第２面Ｓ側から、層間樹脂絶縁層３３ｂが積層され、層間樹脂絶縁層３３ｂに、導体層３５ｂ及びビア導体３６ｂが形成される。
そして、基板の両面に、開口部４４を有するソルダーレジスト層４０ａ、４０ｂを形成する。ここでは、開口部４４から露出する導体層３６ａ、３８ｄ及びカラム電極３６ｃの上面が半田パッドとして機能する。
その後、図１７Ｎに示されるように、半田パッド上にニッケルめっき層４１ａ、４１ｂを形成し、さらにニッケルめっき層４１ａ、４１ｂ上に金めっき層４２ａ、４２ｂを形成する。ニッケル−金層の代わりに、ニッケルーパラジウムー金層を形成することもできる。その後、開口部４４内に半田バンプを搭載し、リフローを行うことで、第１面（上面）側に半田バンプ４３ａを、第２面（裏面）側に半田バンプ４３ｂを形成し、多層プリント配線板である配線板１００が完成する。
＜変形例＞
本変形例では、図１８Ａ、図１８Ｂに示すように、配線板１０４において、上記第１実施形態又はその変形例で使用した副配線板１０を、主配線板２０４の最上層に形成された絶縁層４６内に埋め込むとともに、当該絶縁層４６上に配設されたＩＣチップ６１に対する専用の副配線板１０として使用する。ここで、図１８Ａに示す配線板１０４では、主配線板２０４の最上層に形成された絶縁層４６内に埋め込まれており、図１８Ｂに示す配線板１０４では、主配線板２０４の最上層の絶縁層４６から２番目の絶縁層４６ａに形成された開口部４５内に収容された状態で絶縁層４６内に埋め込まれている。
ここで、主配線板２０４は、コア基板２０上に層間樹脂絶縁層４７、絶縁層４６がこの順で積層された構成のものである。
本実施形態では、副配線板１０を、主配線板２０４とは別の専用の製造工程で作成するとともに、主配線板２０４内に埋め込んでいる。これにより、ＩＣチップ６１の特性（配線ピッチ、配線幅など）ごとに専用の副配線板１０を設計、製造した上で、主配線板２０４に埋め込んでＩＣチップ６１に電気的に接続して使用することができる。この結果、副配線板１０の不良を低減でき、ひいては配線板１０４の製造時の歩留まりを向上させることができるようになる。
さらに、本発明に係る配線板の製造方法は、上記各実施形態及び変形例で示した順序及び内容に限定されるものではなく、本発明の趣旨を逸脱しない範囲において任意に順序や内容を変更することができる。また、用途等に応じて、不要な工程を適宜に省略することもできる。
また、上記各実施形態及び変形例では、コア基板２０の第１面Ｆ１側に形成される導体層の層数及びコア基板２０の第２面Ｆ２側に形成される導体層の層数がそれぞれ２層、４層の場合を示している。しかしこれに限られず、上記構造が適用される配線板の層数（導体層の数）は実用可能な範囲で任意に変更可能である。
さらに、本発明に係る配線板の製造プロセスは、上記各実施形態及び変形例で示した順序及び内容に限定されるものではなく、本発明の趣旨を逸脱しない範囲において任意に順序や内容を変更することができる。また、用途等に応じて、不要な工程を適宜に省略することもできる。
上記各実施形態及び変形例は、任意に組み合わせることができる。用途等に応じて適切な組み合わせを選ぶことができる。
以上、本発明の実施形態について説明したが、設計上の都合やその他の要因によって必要となる様々な修正や組み合わせは、「請求項」に記載されている発明や「発明を実施するための形態」に記載されている具体例に対応する発明の範囲に含まれると理解されるべきである。
本発明に係る配線板は、複数の半導体素子（ダイ）が搭載されるパッケージ基板に好適に使用できる。また、本発明に係る配線板の製造方法は、そのようなパッケージ基板の製造に適している。
１０ 副配線板
２０ コア基板
２１ 貫通孔
２２ 銅箔
２３ ビア導体
２４ａ、２４ｂ、２９ａ 導体層
２５ａ、２５ｂ、２６ａ、２６ｂ 層間樹脂絶縁層
２６ｃ バイアホール用開口部
３０ａ、３１ａ、３２ａ ビア導体
３４ 導体プレーン
３４ａ 貫通孔
３８ａ、４４、４５ 開口部
４０ａ、４０ｂ ソルダーレジスト層
４３ａ、４３ｂ 半田バンプ
５０ａ パッド
６０ マザーボード基板
８０ スタックドビア
１００ 配線板
１０１ 積層部
１１０、１２０ 絶縁層
１１１ 導体パターン
１１１ａ、１１１ｂ 導体膜
１２０ 絶縁層
１２０ａ ビア導体（孔）
１２０ｂ、１２０ｃ 接着層
１２１ 導体パターン
１２１ａ、１２１ｂ 導体膜
２００ 主配線板
３０１ａ 金属層
Ｂ１、Ｂ２ ビルドアップ部
Ｄ１、Ｄ２、Ｄ３、Ｄａ、Ｄｂ、Ｄｃ、Ｄｄ 直径
Ｆ１ 第１面
Ｆ２ 第２面
ＤＲＡＭ ダイナミックラム
Ｇｎｄ グランド端子
ＭＰＵ マイクロプロセッサ
Ｖｄｄ 電源端子

Claims (13)

  1. 第１絶縁層と、
    前記第１絶縁層上に形成されている第１導体パターンと、
    前記第１絶縁層上に配置され、第２絶縁層と前記第２絶縁層上の第２導体パターンとを有する配線構造体と、
    前記第１絶縁層上、前記第１導体パターン上及び前記配線構造体上に設けられ、前記第１導体パターンの少なくとも一部、及び前記第２導体パターンの少なくとも一部を開口する開口部を有するソルダーレジスト層と、を備える、
    ことを特徴とする配線板。
  2. 前記第２導体パターンの幅は、前記第１導体パターンの幅よりも小さい、
    ことを特徴とする請求項１に記載の配線板。
  3. 隣接する前記第２導体パターン同士の間隔は、隣接する第１導体パターン同士の間隔よりも小さい、
    ことを特徴とする請求項１又は２に記載の配線板。
  4. 前記第１導体パターンの上表面と前記第２導体パターンの上表面とは、同一の平面上に位置する、
    ことを特徴とする請求項１乃至３のいずれか１項に記載の配線板。
  5. 前記第２絶縁層上に形成され、前記第２導体パターンを覆う第３絶縁層と、前記第２導体パターンに接続されたビアとを有する基板をさらに有する、
    ことを特徴とする請求項１乃至４のいずれか１項に記載の配線板。
  6. 前記第１絶縁層と前記配線構造体との間には接着層が介在されている、
    ことを特徴とする請求項５に記載の配線板。
  7. 前記第２導体パターン及び第３導体パターンを覆うように第４絶縁層が設けられ、前記第４絶縁層上には第１半導体素子と第２半導体素子とを実装する実装パッドが設けられている、
    ことを特徴とする請求項１乃至６のいずれか１項に記載の配線板。
  8. 前記実装パッドは、前記第２導体パターンに接続されている第１パッドと、前記第３導体パターンに接続されている第２パッドと、を備え、
    前記第１パッド同士のピッチは前記第２パッド同士のピッチよりも小さい、
    ことを特徴とする請求項７に記載の配線板。
  9. 前記第１導体パターンは、前記第１半導体素子と前記第２半導体素子とを接続する信号線である、
    ことを特徴とする請求項１乃至８のいずれか１項に記載の配線板。
  10. 前記第２導体パターンのＬ／Ｓ（ラインスペース）が１μｍ／１μｍ〜５μｍ／５μｍである、
    ことを特徴とする請求項１乃至９のいずれか１項に記載の配線板。
  11. 前記第１絶縁層には開口部が形成され、前記配線構造体は、前記開口部に収容されている、
    ことを特徴とする請求項１乃至１０のいずれか１項に記載の配線板。
  12. 第１絶縁層上に第１導体パターンを形成することと、
    前記第１絶縁層上に、第２絶縁層と前記第２絶縁層上の第２導体パターンとを有する配線構造体を配置することと、
    前記第１絶縁層上、前記第１導体パターン上及び前記配線構造体上に、前記第１導体パターンの少なくとも一部、及び前記第２導体パターンの少なくとも一部を開口する開口部を有するソルダーレジスト層を形成することと、を有する、
    ことを特徴とする配線板の製造方法。
  13. 前記第１絶縁層に開口部を形成することをさらに有し、
    前記第１絶縁層上に、前記配線構造体を配置するときに、当該配線構造体を前記開口部に配置する、
    ことを特徴とする請求項１２に記載の配線板の製造方法。
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