JP2013236247A - レベル変換回路 - Google Patents

Abstract

【課題】各電源ラインに電圧が供給される順番にかかわらず素子の破壊が回避されるレベル変換回路を提供する。
【解決手段】レベル変換回路２０は、第１の電源ライン２６と第２の電源ライン２７とに接続された第１のレベルシフタ２１と、第３の電源ライン２８と第４の電源ライン３１とに接続された第２のレベルシフタ２２と、第１の電源ライン２６、第２の電源ライン２７、第３の電源ライン２８及び第４の電源ライン３１に接続された保護回路２５とを有する。保護回路２５は、第３の電源ライン２８と第４の電源ライン３１との間の電圧差が、第３の電源ライン２８と第４の電源ライン３１との間に接続された素子の耐圧よりも高くならないように、第４の電源ライン３１の電圧を制御する。
【選択図】図４

Description

本発明は、信号レベルを変換するレベル変換回路に関する。

近年の高集積化された半導体装置では論理回路の動作電圧が低く、インターフェース部に設けられたレベル変換回路を介して外部回路と接続するようになっているものが多い。例えば、半導体装置内部の論理回路の動作電圧が１．２Ｖであり、当該半導体装置に接続する外部回路の動作電圧が３．３Ｖの場合、１．２Ｖの信号を３．３Ｖの信号に変換するレベル変換回路が使用される。

この種のレベル変換回路は、一般的に耐圧が３．３Ｖ以上のトランジスタを使用して形成されている。しかし、耐圧が高いトランジスタを使用すると半導体装置の集積度が低下するため、耐圧が３．３Ｖよりも低いトランジスタを使用してレベル変換回路を形成することもある。

ＷＯ２００４／０７７６７４ 特開２０００−２６９４３２号公報

各電源ラインに電圧が供給される順番にかかわらず素子の破壊が回避されるレベル変換回路を提供することを目的とする。

開示の技術の一観点によれば、第１の電圧が供給される第１の電源ラインと、前記第１の電圧よりも高い第２の電圧が供給される第２の電源ラインと、前記第２の電圧よりも高い第３の電圧が供給される第３の電源ラインと、第４の電源ラインと、前記第１の電源ラインと前記第２の電源ラインとに接続されて入力信号のレベルを変換する第１のレベルシフタと、前記第３の電源ラインと前記第４の電源ラインとに接続されて前記第１のレベルシフタから出力される信号のレベルを変換する第２のレベルシフタと、前記第１の電源ライン、前記第２の電源ライン、前記第３の電源ライン及び前記第４の電源ラインに接続された保護回路とを有し、前記保護回路は、前記第３の電源ラインと前記第４の電源ラインとの間の電圧差が、前記第３の電源ラインと前記第４の電源ラインとの間に接続された素子の耐圧よりも高くならないように、前記第４の電源ラインの電圧を制御するレベル変換回路が提供される。

上記一観点に係るレベル変換回路によれば、第３の電源ラインと第４の電源ラインとの間の電圧差が、第３の電源ラインと第４の電源ラインとの間に接続された素子の耐圧よりも高くなることを防止する保護回路を有する。これにより、各電源ラインに電圧が供給される順番にかかわらず、素子の破壊を回避することができる。

図１は、レベル変換回路の一例を示すブロック図である。 図２は、図１中にＮ１で示すノードの電圧変化を示す図（その１）である。 図３は、図１中にＮ１で示すノードの電圧変化を示す図（その２）である。 図４は、実施形態に係るレベル変換回路のブロック図である。 図５は、実施形態に係るレベル変換回路の具体例を示す回路図である。 図６は、バイアス電圧発生回路の一例を示す回路図である。 図７は、各電源ライン及びノードＮ１の電圧変化をシミュレーション計算した結果を表す図（その１）である。 図８は、各電源ライン及びノードＮ１の電圧変化をシミュレーション計算した結果を表す図（その２）である。

以下、実施形態について説明する前に、実施形態の理解を容易にするための予備的事項について説明する。

図１は、レベル変換回路の一例を示すブロック図である。

図１に例示したレベル変換回路１０は、第１のレベルシフタ１１と、第２のレベルシフタ１２と、第１のドライバ回路１３と、第２のドライバ回路１４と、バイアス電圧発生回路１９と、出力トランジスタＱ１〜Ｑ４とを有する。

第１のレベルシフタ１１及び第１のドライバ回路１３は第１の電源ライン１６及び第２の電源ライン１７に接続され、第２のレベルシフタ１２及び第２のドライバ回路１４は第２の電源ライン１７及び第３の電源ライン１８に接続されている。ここでは、第１の電源ライン１６の電圧が０Ｖ、第２の電源ライン１７の電圧が１．８Ｖ、第３の電源ライン１８の電圧が３．３Ｖであるとする。

出力トランジスタＱ１，Ｑ２はｐ型ＭＯＳトランジスタであり、第３の電源ライン１８と出力端子ＯＵＴとの間に直列に接続されている。また、出力トランジスタＱ３，Ｑ４はｎ型ＭＯＳトランジスタであり、出力端子ＯＵＴと第１の電源ライン１６との間に直列に接続されている。出力トランジスタＱ１のゲートは第２のドライバ回路１４の出力に接続され、出力トランジスタＱ２，Ｑ３のゲートは第２の電源ライン１７に接続され、出力トランジスタＱ４のゲートは第１のドライバ回路１３の出力に接続されている。

第１のレベルシフタ１１には、内部回路から信号Ａ及びその反転信号ＡＸが入力される。ここで、信号Ａ，ＡＸは、“Ｌ”レベルが０Ｖ、“Ｈ”レベルが１．２Ｖのデジタル信号である。

第１のレベルシフタ１１は、信号Ａ，ＡＸの“Ｌ”レベルを０Ｖ、“Ｈ”レベルを１．８Ｖに変換し、信号Ａ１，ＡＸ１として出力する。第１のレベルシフタ１１から出力された信号ＡＸ１は、第１のドライバ回路１３を介して出力トランジスタＱ４のゲートに伝達される。

第２のレベルシフタ１２は、第１のレベルシフタ１１から信号Ａ１，ＡＸ１を入力し、“Ｌ”レベルを１．８Ｖ、“Ｈ”レベルを３．３Ｖに変換する。そして、第２のレベルシフタ１２から出力される“Ｈ”レベル又は“Ｌ”レベルの信号は、第２のドライバ回路１４を介して出力トランジスタＱ１のゲートに伝達される。

なお、バイアス電圧発生回路１９は、第２のレベルシフタ１２内のトランジスタがオン−オフするためのバイアス電圧を生成している。

上述したレベル変換回路１０では、信号Ａ，ＡＸに応じて出力トランジスタＱ１，Ｑ２及び出力トランジスタＱ３，Ｑ４のいずれか一方がオン、他方がオフになる。トランジスタＱ１，Ｑ２がオンのときには出力端子ＯＵＴの電圧は３．３Ｖ、トランジスタＱ３，Ｑ４がオンのときには出力端子ＯＵＴの電圧は０Ｖとなる。この場合、第１のレベルシフタ１１、第２のレベルシフタ１２、第１のドライバ回路１３、第２のドライバ回路１４及び出力トランジスタＱ１〜Ｑ４のいずれにおいても、印加電圧の最大値は１．８Ｖ以下になる。従って、図１に示すレベル変換回路１０は、耐圧が２Ｖ程度のトランジスタで形成することが可能である。

ところで、上述したレベル変換回路１０では、第２の電源ライン１７及び第３の電源ライン１８に供給される電圧の立ち上がりの順番が重要である。以下にその理由を説明する。

図２は、横軸に時間をとり、縦軸に電圧をとって、図１中にＮ１で示すノードの電圧変化、すなわち出力トランジスタＱ１のゲート電圧の変化を示す図である。図２では、第１の電源ライン１６が０Ｖになってから２ｎｓ後に第２の電源ライン１７に供給される１．８Ｖの電圧が立ち上がり、６ｎｓ後に第３の電源ライン１８に供給される３．３Ｖの電圧が立ち上がる場合のノードＮ１の電圧変化を示している。

この場合、ノードＮ１と第２の電源ライン１７及び第３の電源ライン１８との間の電圧差はいずれも２Ｖ未満であり、出力トランジスタＱ１の耐圧よりも低い。このため、第１の電源ライン１６、第２の電源ライン１７、第３の電源ライン１８の順番で電圧が立ち上がるときには、出力トランジスタＱ１が破壊されることはない。

図３は、横軸に時間をとり、縦軸に電圧をとって、ノードＮ１の電圧変化を示す図である。但し、図３では、第１の電源ライン１６が０Ｖになってから２ｎｓ後に第３の電源ライン１９に供給される３．３Ｖの電圧が立ち上がり、６ｎｓ後に第２の電源ライン１７に供給される１．８Ｖの電圧が立ち上がる場合のノードＮ１の電圧変化を示している。

この場合、図３に示すように、第３の電源ライン１８の電圧の立ち上がりと同時にノードＮ１の電圧も上昇するが、その後ノードＮ１と第３の電源ライン１９との間の電圧差は約３．３Ｖとなる。このため、耐圧が２Ｖ程度の出力トランジスタＱ１は破壊されてしまう。

以下の実施形態では、各電源ラインに電圧が供給される順番にかかわらず素子の破壊が回避されるレベル変換回路について説明する。

（実施形態）
図４は実施形態に係るレベル変換回路のブロック図、図５は同じくそのレベル変換回路の具体例を示す回路図である。なお、本実施形態では、半導体装置（ＬＳＩ）のインターフェース部に適用されるレベル変換回路について説明している。

図４，図５に例示するレベル変換回路２０は、第１のレベルシフタ２１と、第２のレベルシフタ２２と、第１のドライバ回路２３と、第２のドライバ回路２４と、保護回路２５と、バイアス電圧発生回路２９と、出力トランジスタＱ１〜Ｑ４とを有する。

第１のレベルシフタ２１及び第１のドライバ回路２３は、第１の電源ライン２６及び第２の電源ライン２７に接続され、これらの電源ライン２６，２７から電力が供給される。また、保護回路２５は、第１の電源ライン２６、第２の電源ライン２７、第３の電源ライン２８及び第４の電源ライン３１に接続されており、第２の電源ライン２７とほぼ同じ電圧を第４の電源ライン３１に供給する。

第２のレベルシフタ２２及び第２のドライバ回路２４は、第４の電源ライン３１及び第３の電源ライン２８に接続され、これらの電源ライン３１，２８から電力が供給される。ここで、第１の電源ライン２６の電圧は０Ｖ、第２の電源ライン２７の電圧は１．８Ｖ、第３の電源ライン２８の電圧は３．３Ｖ、第４の電源ライン３１の電圧は１．８Ｖであるとする。

出力トランジスタＱ１，Ｑ２はｐ型ＭＯＳトランジスタであり、第３の電源ライン２８と出力端子ＯＵＴとの間に直列に接続されている。出力トランジスタＱ１のゲートは第２のドライバ回路２４の出力に接続され、出力トランジスタＱ２のゲートは第４の電源ライン３１に接続されている。

また、出力トランジスタＱ３，Ｑ４はｎ型ＭＯＳトランジスタであり、出力端子ＯＵＴと第１の電源ライン２６との間に直列に接続されている。出力トランジスタＱ３のゲートは第２の電源ライン２７に接続されており、出力トランジスタＱ４のゲートは第１のドライバ回路２３の出力に接続されている。

図５に示すように、第１のレベルシフタ２１は、ｎ型ＭＯＳトランジスタＱ１１，Ｑ１３とｐ型ＭＯＳトランジスタＱ１２，Ｑ１４とにより形成されている。トランジスタＱ１１のソースは第１の電源ライン２６に接続され、ドレインはトランジスタＱ１２のドレイン及びトランジスタＱ１４のゲートに接続されている。また、トランジスタＱ１１のゲートは反転信号ＡＸが入力される端子に接続されている。

トランジスタＱ１２のソースは第２の電源ライン２７に接続され、ゲートはトランジスタＱ１３，Ｑ１４のドレインに接続されている。また、トランジスタＱ１３のソースは第１の電源ライン２６に接続され、ゲートは信号Ａが入力される端子に接続されている。更に、トランジスタＱ１４のソースは第２の電源ライン２７に接続されている。

トランジスタＱ１１のドレインとトランジスタＱ１２のドレインとの接続部が、第１のレベルシフタ２１の一方の出力として、第２のレベルシフタ２４に接続されている。また、トランジスタＱ１３のドレインとトランジスタＱ１４のドレインとの接続部が、第１のレベルシフタ２１の他方の出力として、第１のドライバ回路２３及び第２のレベルシフタ２４に接続されている。

第２のレベルシフタ２２は、ｐ型ＭＯＳトランジスタＱ２１，Ｑ２３，Ｑ２４，Ｑ２６と、ｎ型ＭＯＳトランジスタＱ２２，Ｑ２５とにより形成されている。

トランジスタＱ２３のソースは第３の電源ライン２８に接続され、トランジスタＱ２３のドレインと第４の電源ライン３１との間にはトランジスタＱ２２及びトランジスタＱ２３が直列に接続されている。また、トランジスタＱ２６のソースは第３の電源ライン２８に接続され、トランジスタＱ２６のドレインと第４の電源ライン３１との間にはトランジスタＱ２５及びトランジスタＱ２４が直列に接続されている。

トランジスタＱ２１のゲートには第１のレベルシフタ２１の一方の出力が伝達され、トランジスタＱ２４のゲートには第１のレベルシフタ２１の他方の出力が伝達される。また、トランジスタＱ２２及びトランジスタＱ２５のゲートはバイアス電圧発生回路２９に接続されている。更に、トランジスタＱ２３のゲートはトランジスタＱ２６のドレインに接続されている。そして、トランジスタＱ２６のゲートはトランジスタＱ２３のドレインに接続され、更に当該第２のレベルシフタ２２の出力として、第２のドライバ回路２４に接続されている。

第２のドライバ回路２４は、直列に接続された２つのインバータ３４ａ，３４ｂにより形成されている。これらのインバータ３４ａ，３４ｂは第３の電源ライン２８及び第４の電源ライン３１から電力が供給され、第２のレベルシフタ２２から出力される信号を出力トランジスタＱ１のゲートに伝達する。

一方、第１のドライバ回路２３は、直列に接続された複数（図５では５個）のインバータ３２ａ〜３２ｅにより形成されている。これらのインバータ３２ａ〜３２ｅは第１の電源ライン２６及び第２の電源ライン２７から電力が供給され、第１のレベルシフタ２１から出力された信号を出力トランジスタＱ４のゲートに伝達する。

バイアス電圧発生回路２９は、トランジスタＱ２２，Ｑ２５をオン−オフするためのバイアス電圧を発生する。このバイアス電圧発生回路２９は、例えば図６に示すように、第１の電源ライン２６と第３の電源ライン２８との間に接続された２つの抵抗値Ｒb1，Ｒb2により形成され、抵抗器Ｒb1，Ｒb2間のノードがトランジスタＱ２２，Ｑ２５のゲートに接続されている。第１の電源ライン２６の電圧が０Ｖ、第３の電源ライン２８の電圧が３．３Ｖのとき、バイアス電圧発生回路２９は例えば２．７Ｖのバイアス電圧Ｖｂを発生する。

保護回路２５は、ｐ型ＭＯＳトランジスタＱ５１，Ｑ５２と、ｎ型ＭＯＳトランジスタＱ５３と、抵抗器Ｒ１〜Ｒ４と、コンデンサＣ１とにより形成されている。

抵抗器Ｒ２及び抵抗器Ｒ３は、第３の電源ライン２８と第２の電源ライン２７との間に直列に接続されている。抵抗器Ｒ２と抵抗器Ｒ３との接続部（ノードＧ）は、トランジスタＱ５１のゲート及びトランジスタＱ５２のゲートに接続されている。

トランジスタＱ５１のソースは第３の電源ライン２８に接続され、トランジスタＱ５１のドレインと第２の電源ライン２７との間には抵抗器Ｒ１が接続されている。そして、トランジスタＱ５１のドレインと抵抗器Ｒ１との接続部が、第４の電源ライン３１に接続されている。

また、トランジスタＱ５２のソースは第３の電源ライン２８に接続され、ドレインはトランジスタＱ５３のゲートに接続されている。更に、トランジスタＱ５２のドレインと第１の電源ライン２６との間には抵抗器Ｒ４が接続されている。

トランジスタＱ５３は第１の電源ライン２６と第２の電源ライン２７との間に接続されており、コンデンサＣ１も第１の電源ライン２６と第２の電源ライン２７との間に接続されている。

本実施形態では、第２の電源ライン２７、第３の電源ライン２８の順番で電圧が供給されたときにはトランジスタＱ５１がオフになり、第３の電源ライン２８、第２の電源ライン２７の順番で電圧が供給されたときにはトランジスタＱ５１がオンになるようにする。具体的には、以下の手順で抵抗器Ｒ２，Ｒ３の抵抗値を決定する。

第３の電源ライン２８、第２の電源ライン２７の順番で電圧が供給された場合、第４の電源ライン３１の電圧を０Ｖとすると、図５中にＧで示すノードの電圧Ｖg1は下記（１）式で表される。

Ｖg1＝（３．３−０）×Ｒ２／（Ｒ３＋Ｒ２） …（１）
このときの電圧Ｖg1はトランジスタＱ５１をオンにする電圧であるので、トランジスタＱ５１のしきい値電圧をＶthとすると、電圧Ｖg1は下記（２）の不等式を満足することが必要になる。

３．３−｜Ｖth｜＞Ｖg1 …（２）
一方、第２の電源ライン２７、第３の電源ライン２８の順番で電圧が供給された場合は、ノードＧの電圧Ｖg2は下記（３）式で表される。

Ｖg2＝１．８＋（３．３−１．８）×Ｒ２／（Ｒ３＋Ｒ２） …（３）
このときの電圧Ｖg2はトランジスタＱ５１をオフにする電圧であるので、電圧Ｖg2は下記（４）の不等式を満足することが必要になる。

３．３−｜Ｖth｜＜Ｖg2 …（４）
従って、これらの（１）式〜（４）式を満たすように、抵抗器Ｒ２，Ｒ３の抵抗値を決定する。但し、第１〜第４の電源ライン２１，２７，２８，３１の電圧がそれぞれ所定の値に到達した後は、抵抗器Ｒ２，Ｒ３に静的な電流が流れる。抵抗器Ｒ２，Ｒ３に流れる電流が大きいと無駄に電力を消費することになるので、抵抗器Ｒ２，Ｒ３の抵抗値を決定する際には抵抗器Ｒ２，Ｒ３に流れる電流を考慮することが重要である。

一方、抵抗器Ｒ１の抵抗値及びトランジスタＱ５１のサイズは、第４の電源ライン３１に接続される素子の耐圧ΔＶｈに応じて決められる。ここで、第２の電源ライン２７に１．８Ｖの電圧が供給される前であって第３の電源ライン２８に３．３Ｖの電圧が供給されているときの第４の電源ライン３１の電圧を、Ｖｈとする。

本実施形態では、前述したように、第２の電源ライン２７に１．８Ｖの電圧が供給される前に第３の電源ライン２８に３．３Ｖの電圧が供給されると、トランジスタＱ５１がオンになるように抵抗器Ｒ２，Ｒ３の抵抗値を決定している。ここで、トランジスタＱ５１がオンのときにトランジスタＱ５１に流れる電流をＩｈとし、第２の電源ライン２７の電圧を０Ｖとすると、第４の電源ライン３１の電圧Ｖｈは、Ｖｈ＝Ｉｈ×Ｒ１となる。

第３の電源ライン２８と第４の電源ライン３１との間に接続された各素子が破壊されないためには、（３．３−Ｖｈ）の値が各素子の耐圧ΔＶｈよりも小さいことが必要である。この条件を満足するように、抵抗器Ｒ１の抵抗値及び電流Ｉｈが流れるトランジスタＱ５１の素子サイズを決定する。

なお、トランジスタＱ５１がオンになると、トランジスタＱ５２もオンになり、トランジスタＱ５３のゲート電圧が上昇する。これにより、トランジスタＱ５３がオンになって第１の電源ライン２６と第２の電源ライン２７とが電気的に接続され、第２の電源ライン２７の電圧が第１の電源ライン２６の電圧（０Ｖ）と同じになる。

図７は、第１の電源ライン２６、第２の電源ライン２７及び第３の電源ライン２８の順番で電圧が立ち上がる場合の各電源ライン２６，２７，２８，３１及びノードＮ１の電圧変化をシミュレーション計算した結果を表す図である。ここでは、第１の電源ライン２６の電圧が０Ｖになってから２ｎｓ後に第２の電源ライン２７に１．８Ｖの電圧が供給され、６ｎｓ後に第３の電源ライン２８に３．３Ｖの電圧が供給されるものとしている。

第１の電源ライン２６、第２の電源ライン２７及び第３の電源ライン２８の順番で電圧が立ち上がる場合は、図７に示すように、２ｎｓ〜２．３ｎｓの間に第２の電源ライン２８の電圧が０Ｖから１．８Ｖに変化している。第３の電源ライン３１に供給される電圧が立ち上がる前は、第４の電源ライン３１の電圧は０．８Ｖ程度である。第３の電源ライン２８の電圧が３．３Ｖになると、第４の電源ライン３１の電圧は１．８０５Ｖ程度になる。

図７からわかるように、第２の電源ライン２７，第３の電源ライン２８及び第４の電源ライン３１とノードＮ１との間の電圧差は２Ｖ以下である。また、第１の電源ライン２６と第２の電源ライン２７との間の電圧差、及び第３の電源ライン２８と第４の電源ライン３１との間の電圧差も２Ｖ以下である。このため、レベルシフタ回路２０を形成する各素子の耐圧が２Ｖ程度であっても、素子が破壊されることはない。

図８は、第１の電源ライン２６、第３の電源ライン２８及び第２の電源ライン２７の順番で電圧が立ち上がる場合の各電源ライン２６，２７，２８，３１及びノードＮ１の電圧変化をシミュレーション計算した結果を表す図である。ここでは、第１の電源ライン２６の電圧が０Ｖになってから２ｎｓ後に第３の電源ライン２８に３．３Ｖの電圧が供給され、６ｎｓ後に第２の電源ライン２８に１．８Ｖの電圧が供給されるものとしている。

第３の電源ライン２８に３．３Ｖの電圧が供給されると、トランジスタＱ５１がオンになり、抵抗器Ｒ１に電流が流れて、第４の電源ライン３１の電圧は１．５Ｖ程度になる。このため、第３の電源ライン２８と第４の電源ライン３１との間に接続された各素子には１．８Ｖ程度の電圧しかかからない。この場合も、レベルシフタ回路２０を形成する各素子が破壊されることはない。

１０，２０…レベル変換回路、１１，１２，２１，２２…レベルシフタ、１３，１４，２３，２４…ドライバ回路、１６，２６…第１の電源ライン、１７，２７…第２の電源ライン、１８，２８…第３の電源ライン、１９，２９…バイアス電圧発生回路、２５…保護回路、３１…第４の電源ライン、３２ａ〜３２ｅ，３４ａ，３４ｂ…インバータ。

Claims (5)

1. 第１の電圧が供給される第１の電源ラインと、
   前記第１の電圧よりも高い第２の電圧が供給される第２の電源ラインと、
   前記第２の電圧よりも高い第３の電圧が供給される第３の電源ラインと、
   第４の電源ラインと、
   前記第１の電源ラインと前記第２の電源ラインとに接続されて入力信号のレベルを変換する第１のレベルシフタと、
   前記第３の電源ラインと前記第４の電源ラインとに接続されて前記第１のレベルシフタから出力される信号のレベルを変換する第２のレベルシフタと、
   前記第１の電源ライン、前記第２の電源ライン、前記第３の電源ライン及び前記第４の電源ラインに接続された保護回路とを有し、
   前記保護回路は、前記第３の電源ラインと前記第４の電源ラインとの間の電圧差が、前記第３の電源ラインと前記第４の電源ラインとの間に接続された素子の耐圧よりも高くならないように、前記第４の電源ラインの電圧を制御することを特徴とするレベル変換回路。
2. 前記保護回路は、
   前記第３の電源ラインと前記第２の電源ラインとの間に直列に接続されたトランジスタ及び第１の抵抗器と、
   前記第３の電源ラインと前記第２の電源ラインとの間に直列に接続された第２の抵抗器及び第３の抵抗器とを有し、
   前記トランジスタのゲートが前記第２の抵抗器と前記第３の抵抗器との接続部に接続され、前記トランジスタと前記第１の抵抗器との接続部が前記第４の電源ラインに接続されていることを特徴とする請求項１に記載のレベル変換回路。
3. 前記保護回路は、
   前記第１の電源ラインに前記第１の電圧が供給された後、前記第３の電源ラインに前記第３の電圧が供給される前に前記第２の電源ラインに前記第２の電圧が供給されたときには前記トランジスタをオフにし、
   前記第１の電源ラインに前記第１の電圧が供給された後、前記第２の電源ラインに前記第２の電圧が供給される前に前記第３の電源ラインに前記第３の電圧が供給されたときには前記トランジスタをオンにすることを特徴とする請求項２に記載のレベル変換回路。
4. 前記保護回路は、前記トランジスタがオンとなったときに、前記第２の電源ラインと前記第１の電源ラインとを電気的に接続する回路を有することを特徴とする請求項２又３に記載のレベル変換回路。
5. 前記第３の電源ラインと出力端子との間に接続された第１の出力トランジスタと、
   前記出力端子と前記第１の電源ラインとの間に接続された第２の出力トランジスタと、
   前記第１のレベルシフタから出力された信号を前記第２の出力トランジスタに伝達する第１のドライバ回路と、
   前記第２のレベルシフタから出力された信号を前記第１の出力トランジスタに伝達する第２のドライバ回路と
   を有することを特徴とする請求項２乃至４のいずれか１項に記載のレベル変換回路。

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