JP2013183054A - 半導体装置の製造方法および半導体装置 - Google Patents
半導体装置の製造方法および半導体装置 Download PDFInfo
- Publication number
- JP2013183054A JP2013183054A JP2012046329A JP2012046329A JP2013183054A JP 2013183054 A JP2013183054 A JP 2013183054A JP 2012046329 A JP2012046329 A JP 2012046329A JP 2012046329 A JP2012046329 A JP 2012046329A JP 2013183054 A JP2013183054 A JP 2013183054A
- Authority
- JP
- Japan
- Prior art keywords
- cap
- lid member
- semiconductor device
- leads
- resin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
- H01L23/293—Organic, e.g. plastic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/565—Moulds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49503—Lead-frames or other flat leads characterised by the die pad
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49503—Lead-frames or other flat leads characterised by the die pad
- H01L23/49513—Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49517—Additional leads
- H01L23/4952—Additional leads the additional leads being a bump or a wire
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49575—Assemblies of semiconductor devices on lead frames
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/561—Batch processing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
【解決手段】半導体チップ1、6および複数のワイヤ5を覆うようにキャップ(蓋部材)11を配置した後、キャップ11により形成された空間内に樹脂7pを供給して半導体チップ1、6および複数のワイヤ5を覆う封止体7を形成する。また、封止体7を形成する工程では、平面視においてキャップ11の角部に形成された開口部から樹脂7pを供給する。封止体7はキャップ11の角部において露出するが、封止体7の露出部からワイヤ5までの距離を遠ざけることができる。
【選択図】図30
Description
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
<半導体装置の構成>
まず、本実施の形態の半導体装置の構成について説明する。図1は本実施の形態の半導体装置の上面側を示す平面図、図2は図1に示す半導体装置の下面側を示す平面図、図3は、図1に示す半導体装置の側面図である。また、図4は、図1のA−A線に沿った断面図、図5は、図1のB−B線に沿った断面図である。また、図6は、図1に示す半導体装置の上キャップを透視して内部構造を示す透視平面図である。また、図7は図6の一部の拡大平面図である。また、図8は図4または図5に示すキャップを示す断面図である。また、図9は、図6のA−A線に沿った断面図である。
まず、半導体装置10の外観構造について説明する。図1に示す上面側の上キャップ(蓋部材)12は、外面(上面)12aおよび外面12aの周囲に配置される側面12cを有し、平面視において四角形(四辺形)を成す。上キャップ12は周縁部に以下の四辺(四つの主辺)を備えている。すなわち、上キャップ12は、周縁部に、X方向に沿って延びる辺(主辺)12h1、辺12h1と交差(直交)するY方向に沿って延びる辺(主辺)12h2、辺12h1と対向する辺(主辺)12h3、および辺(主辺)12h2と対向する辺12h4を備える。また、上キャップ12は、辺12h1、辺12h2、辺12h3、辺12h4が交差する領域に位置する四つの角部12kを備える。詳しくは、上キャップ12は、辺12h1と辺12h2が交差する領域に角部12k1を備える。また、上キャップ12は、辺12h3と辺12h4が交差する領域に角部12k2を備える。また、上キャップ12は、辺12h1と辺12h4が交差する領域に角部12k3を備える。また、上キャップ12は、辺12h2と辺12h3が交差する領域に角部12k4を備える。
次に、半導体装置10の内部構造について説明する。図4に示すように、半導体装置10は、半導体チップ1、半導体チップ6、ダイパッド(チップ搭載部)2、およびダイパッド2の周囲に配置された複数のリード3を有している。また、半導体装置10は、半導体チップ1と複数のリード3を電気的に接続する複数のワイヤ5を有している。また、半導体装置10は、半導体チップ1、6、および複数のワイヤ5を封止する封止体7を有している。また半導体装置10は封止体7を覆うキャップ(蓋部材)11を有している。
次に図5〜図9に示す半導体装置10の製造工程について説明する。半導体装置10は、図10に示す組み立てフローに沿って製造される。図10は、本実施の形態の半導体装置の組み立てフローを示す説明図である。各工程の詳細については、図11〜図33を用いて、以下に説明する。
図11は、図10に示すリードフレーム準備工程で準備するリードフレームの全体構造を示す平面図、図12は、図11に示す複数の製品形成領域のうち、1つの製品形成領域周辺の拡大平面図である。また、図13は図12のA−A線に沿った拡大断面図である。
図14は、図12に示すダイパッド上に接着材を介して半導体チップを搭載した状態を示す拡大平面図、図15は図14のA−A線に沿った拡大断面図である。また、図16は、図14に示す半導体チップ上に接着材を介して別の半導体チップを搭載した状態を示す拡大平面図、図17は図16のA−A線に沿った拡大断面図である。
図18は、図16に示す半導体チップと複数のリードを、ワイヤを介して電気的に接続した状態を示す平面図、図19は、図18のA−A線に沿った拡大断面図である。
図20は、図18に示す複数のリード上にキャップを接着固定した状態を示す拡大平面図、図21は、図20のA−A線に沿った拡大断面図である。また、図22は図20に示すリードフレームの上下を反転させた状態を示す拡大平面図、図23は、図22のA−A線に沿った拡大断面図である。また、図24は、図18に示すキャップおよび複数のリード上に封着材を塗布した状態を示す拡大平面図、図25は、図24のA−A線に沿った拡大断面図である。また、図26は、図24に示す封着材を介して実装面側のキャップを接着固定した状態を示す拡大平面図、図27は、図26のA−A線に沿った拡大断面図である。また、図28は、図26のB−B線に沿った拡大断面図である。
図29は、図20に示すリードフレームの製品形成領域に、封止体を形成した状態を示す拡大平面図、図30は図29のA−A線に沿った拡大断面図である。また、図31は、図29に示すB−B線に沿った断面において、キャップが形成する空間内に、封止用の樹脂を供給する状態を示す拡大断面図である。
図32は、図29に示すアウタリード部を切断し、成形した状態を示す拡大平面図である。なお、図32に示すA−A線に沿った拡大断面図は、図4と同様なので図示を省略し、図4を用いて説明する。
図33は、図32に示す製品形成領域をリードフレームの枠部から切り離し、個片化した状態を示す拡大平面図である。
本実施の形態では、前記実施の形態1で説明した半導体装置10の変形例として、半導体チップの裏面側に配置するキャップにはキャビティ部を形成せず、平板であるキャップを用いたパッケージ構造について説明する。なお、本実施の形態では、前記実施の形態1で説明した半導体装置およびその製造方法との相違点を中心に説明し、共通する部分は、説明を省略する。また、図面についても前記実施の形態1との相違点を説明するために必要な図面を示し、必要に応じ、前記実施の形態1で説明した図面を引用して説明する。
図34は、図2に対する変形例である半導体装置の下面側を示す平面図である。また、図35は、図4に対する変形例である半導体装置の断面図、図36は図5に対する変形例である半導体装置の断面図である。また、図37は、図6に対する変形例である半導体装置の透視平面図である。なお、図34に示す半導体装置の上面図は、前記実施の形態1で説明した図1と同様なので図示は省略する。
次に、図34〜図37に示す半導体装置50の製造方法について説明する。本セクションでも、前記実施の形態1で説明した半導体装置の製造方法との相違点を中心に説明し、共通する部分は、説明を省略する。図38は、図10に対する変形例である半導体装置の組み立てフローを示す説明図である。
本実施の形態では、前記実施の形態1で説明した半導体装置10の変形例として、封止体を形成した後で、封止体を覆うようにキャップを配置する実施態様について説明する。なお、本実施の形態では、前記実施の形態1で説明した半導体装置の製造方法およびその構造の相違点を中心に説明し、共通する部分は、説明を省略する。また、図面についても前記実施の形態1との相違点を説明するために必要な図面を示し、必要に応じ、前記実施の形態1で説明した図面を引用して説明する。
まず、本実施の形態の半導体装置の製造方法について説明する。図42は、図10に対する変形例である半導体装置の組み立てフローを示す説明図である。また、図43は、図4に対する他の変形例である半導体装置の断面図、図44は図5に対する他の変形例である半導体装置の断面図である。また、図45は、図43に対する変形例である半導体装置の断面図である。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
1a、6a 表面(主面、上面)
1b、6b 裏面(主面、下面)
1c、6c 側面
1p、6p パッド(電極、ボンディングパッド)
2 ダイパッド(チップ搭載部)
2a 上面
2b 下面
3 リード
3a インナリード部
3b アウタリード部
3c ボンディング領域
3d 封止領域
3e 封着領域
5、5a、5b ワイヤ(導電性部材)
7 封止体
7a 上面
7b 下面
7c 側面
7p 樹脂
8 吊りリード
10、50、51、52、53、54 半導体装置
11 キャップ(蓋部材、部材)
12 上キャップ(蓋部材)
12a 外面(上面、露出面)
12b 内面(下面)
12c 側面
12d 窪み部(空間形成部)
12e フランジ部(突出部、接着領域)
12f 接着面
12h1、12h2、12h3、12h4 辺
12k、12k1、12k2、12k3、12k4 角部
13 下キャップ(蓋部材)
13a 内面(上面)
13b 外面(下面、露出面、実装面)
13c 側面
13d 窪み部(空間形成部)
13e フランジ部(突出部、接着領域)
13f 接着面
13h1、13h2、13h3、13h4 辺
13k、13k1、13k2、13k3、13k4 角部
14、14a、14b 封着材
15 下キャップ(蓋部材)
15a 内面(上面)
15b 外面(下面、露出面、実装面)
15h1、15h2、15h3、15h4 辺
15k、15k1、15k2、15k3、15k4 角部
16 接着材
20 リードフレーム
20a 製品形成領域
20b 外枠(枠体)
20c 枠部
20h、20h1、20h2、20h3、20h4 辺
20k、20k1、20k2、20k3、20k4 角部
21 基材
22 ダムバー(ダム部、タイバー)
30、31 押圧治具
32 ステージ
32a 凹部
32b リード保持部
40 成形金型
40B ベント部(排出部)
40G ゲート部(供給部)
41 上金型(第1金型)
41a 内面(下面)
41b 金型面(クランプ面)
42a 内面(上面)
42b 金型面(クランプ面)
42 下金型(第2金型)
43、44 キャビティ
45 樹脂フィルム
MM 金属膜
S1 接着材
S2 接着材
SK 隙間
TK 空間
Claims (19)
- 以下の工程を含む半導体装置の製造方法:
(a)チップ搭載部、および前記チップ搭載部の周囲に配置された複数のリードを有するリードフレームを準備する工程;
(b)前記(a)工程の後、表面、前記表面に形成された複数の電極、および前記表面とは反対側の裏面を有する半導体チップを、前記チップ搭載部上に搭載する工程;
(c)前記(b)工程の後、前記半導体チップの前記複数の電極と前記複数のリードを、複数のワイヤを介して電気的に接続する工程;
(d)前記(c)工程の後、前記半導体チップおよび前記複数のワイヤを覆うように蓋部材を配置し、封着材を介して前記蓋部材を前記複数のリードに接着する工程;
(e)前記(d)工程の後、前記蓋部材内の前記半導体チップが配置された空間内に樹脂を供給し、前記複数のワイヤおよび前記半導体チップを前記樹脂で封止する工程;
ここで、
前記蓋部材の平面形状は、第1角部を有する四角形からなり、
前記(d)工程では、前記複数のリードのうちの互いに隣り合うリード間が前記封着材の一部で塞がれ、
前記(e)工程では、前記封着材により塞がれない前記第1角部から前記空間内に前記樹脂を供給する。 - 請求項1において、
前記蓋部材は金属部材であり、
前記(d)工程では、前記蓋部材と前記複数のリードが接触しないように絶縁材料から成る前記封着材を介して接着する半導体装置の製造方法。 - 請求項1において、
前記(d)工程には、
(d1)第1窪み部、前記第1窪み部の周囲に設けられた第1突出部を有する第1蓋部材を準備して、前記半導体チップおよび前記複数のワイヤを覆うように前記第1蓋部材を配置し、第1封着材を介して前記複数のリードに接着する工程、
(d2)第2窪み部、前記第2窪み部の周囲に設けられた第2突出部を有する第2蓋部材を準備して、前記第1窪み部と前記第2窪み部が対向するように前記第2蓋部材を配置し、第2封着材を介して前記複数のリードに接着する工程、
が含まれる半導体装置の製造方法。 - 請求項3において、
前記(d2)工程では、前記複数のリードのうち隣り合うリードの間に前記封着材が埋め込まれる半導体装置の製造方法。 - 請求項1において、
前記(e)工程では、前記蓋部材の内部の気体を前記蓋部材の前記第1角部とは異なる第2角部から排出する半導体装置の製造方法。 - 請求項1において、
前記(a)工程で準備するリードフレームの前記チップ搭載部には第1吊りリードが接続され、
前記第1吊りリードは、前記第1角部と前記チップ搭載部の間で複数に分岐し、前記第1角部を避けるように配置される半導体装置の製造方法。 - 請求項1において、
前記(e)工程では、
前記蓋部材の内面と前記樹脂が密着するように前記樹脂を供給する半導体装置の製造方法。 - 請求項1において、
前記(e)工程では、成形金型のキャビティ内に前記蓋部材を収容した状態で前記樹脂が供給され、
前記成形金型と前記蓋部材の間には、前記成形金型および前記蓋部材よりも柔らかい樹脂フィルムが介在する半導体装置の製造方法。 - 請求項1において、
前記(e)工程では、減圧室内に前記リードフレームを配置して前記蓋部材内に前記樹脂を供給する半導体装置の製造方法。 - 請求項1において、
前記(e)工程では、前記蓋部材内が樹脂で満たされた後、前記樹脂を供給する圧力よりも高い圧力を前記蓋部材内に印加する半導体装置の製造方法。 - 請求項1において、
前記(e)工程では、
前記複数のリードは、隣り合うリードのそれぞれが、絶縁材料から成る前記封着材を介して連結されている半導体装置の製造方法。 - 請求項1において、
前記(a)工程で準備するリードフレームには、
平面視において四角形を成し、前記チップ搭載部を有する平板である第1蓋部材が予め接着され、
前記チップ搭載部の周囲には前記複数のリードが第1封着材を介して接着され、
前記(d)工程では、窪み部、前記窪み部の周囲に設けられた突出部を有する第2蓋部材を準備して、前記第1蓋部材の周縁部と前記第2蓋部材の周縁部が重なるように前記第2蓋部材を配置し、第2封着材を介して前記複数のリードに接着する半導体装置の製造方法。 - チップ搭載部と、
表面、前記表面に形成された複数の電極、および前記表面とは反対側の裏面を有し、前記チップ搭載部上に搭載された半導体チップと、
前記半導体チップの周囲に配置された複数のリードと、
前記半導体チップの前記複数の電極と前記複数のリードを電気的に接続する複数のワイヤと、
前記複数のワイヤ上に配置される上面、および前記上面の反対側の下面を有し、前記半導体チップおよび前記複数のワイヤを封止する封止体と、
前記封止体を覆い、平面形状が第1角部を有する四角形から成る蓋部材と、
を有し、
前記封止体は、前記上面が前記蓋部材により覆われ、かつ、前記蓋部材の前記第1角部において、露出している半導体装置。 - 請求項13において、
前記蓋部材は金属部材であり、
前記蓋部材と前記複数のリードの間には絶縁材料から成る前記封着材が介在する。
半導体装置。 - 請求項13において、
前記半導体チップは珪素から成り、
前記蓋部材は、コバールから成る半導体装置。 - 請求項13において、
前記蓋部材の内面と前記封止体の前記上面は、密着している半導体装置。 - 請求項13において、
前記チップ搭載部には第1吊りリードが接続され、
前記第1吊りリードは、前記第1角部と前記チップ搭載部の間で複数に分岐し、前記第1角部を避けるように配置される半導体装置。 - 請求項13において、
前記蓋部材の四つの角部のうち、前記第1角部とは異なる第2角部において、前記封止体が露出ししている半導体装置。 - 請求項18において、
前記チップ搭載部には第1吊りリードおよび第2吊りリードが接続され、
前記第1吊りリードは、前記第1角部と前記チップ搭載部の間で複数に分岐し、前記第1角部を避けるように配置され、
前記第2吊りリードは、前記第2角部と前記チップ搭載部の間で複数に分岐し、前記第2角部を避けるように配置される半導体装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012046329A JP5956783B2 (ja) | 2012-03-02 | 2012-03-02 | 半導体装置の製造方法 |
TW102106787A TWI627684B (zh) | 2012-03-02 | 2013-02-26 | 半導體裝置之製造方法及半導體裝置 |
US13/777,219 US8841166B2 (en) | 2012-03-02 | 2013-02-26 | Manufacturing method of semiconductor device, and semiconductor device |
CN201310067465.4A CN103295922B (zh) | 2012-03-02 | 2013-03-04 | 半导体器件的制造方法和半导体器件 |
US14/464,401 US20140353812A1 (en) | 2012-03-02 | 2014-08-20 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012046329A JP5956783B2 (ja) | 2012-03-02 | 2012-03-02 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013183054A true JP2013183054A (ja) | 2013-09-12 |
JP5956783B2 JP5956783B2 (ja) | 2016-07-27 |
Family
ID=49042370
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012046329A Expired - Fee Related JP5956783B2 (ja) | 2012-03-02 | 2012-03-02 | 半導体装置の製造方法 |
Country Status (4)
Country | Link |
---|---|
US (2) | US8841166B2 (ja) |
JP (1) | JP5956783B2 (ja) |
CN (1) | CN103295922B (ja) |
TW (1) | TWI627684B (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP3001453A1 (en) | 2014-09-29 | 2016-03-30 | Renesas Electronics Corporation | Semiconductor device |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104425392A (zh) | 2013-08-27 | 2015-03-18 | 优博创新科技有限公司 | 具有预模制的基板的空腔封装 |
US9257370B2 (en) * | 2013-08-27 | 2016-02-09 | Ubotic Company Limited | Cavity package with pre-molded cavity leadframe |
US9627329B1 (en) * | 2014-02-07 | 2017-04-18 | Xilinx, Inc. | Interposer with edge reinforcement and method for manufacturing same |
JP6783128B2 (ja) * | 2016-12-06 | 2020-11-11 | 三菱電機株式会社 | リード加工装置 |
KR102554431B1 (ko) * | 2018-09-05 | 2023-07-13 | 삼성전자주식회사 | 반도체 장치 및 반도체 장치 제조 방법 |
JP2021148653A (ja) * | 2020-03-19 | 2021-09-27 | キオクシア株式会社 | 半導体装置、検査用部品、および検査装置 |
US11765836B2 (en) | 2022-01-27 | 2023-09-19 | Xilinx, Inc. | Integrated circuit device with edge bond dam |
Citations (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04127456A (ja) * | 1989-09-14 | 1992-04-28 | Toshiba Corp | 樹脂封止型半導体装置及びその製造方法 |
JPH04133453A (ja) * | 1990-09-26 | 1992-05-07 | Nec Corp | 半導体装置用リードフレーム |
JPH04157757A (ja) * | 1990-10-22 | 1992-05-29 | Oki Electric Ind Co Ltd | 樹脂封止型半導体装置及びその製造方法 |
JPH0697321A (ja) * | 1992-06-04 | 1994-04-08 | Shinko Electric Ind Co Ltd | 半導体装置 |
JPH077032A (ja) * | 1993-06-16 | 1995-01-10 | Hitachi Ltd | 半導体装置の樹脂封止方法及びその実施装置 |
JPH08125055A (ja) * | 1994-10-21 | 1996-05-17 | Murata Mfg Co Ltd | 電子部品のシール構造 |
JPH10144822A (ja) * | 1996-11-05 | 1998-05-29 | Ibiden Co Ltd | 電子部品搭載用基板 |
US6278182B1 (en) * | 1999-01-06 | 2001-08-21 | Walsin Advanced Electronics Ltd. | Lead frame type semiconductor package |
JP2005347769A (ja) * | 2001-11-12 | 2005-12-15 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
JP2009027191A (ja) * | 2005-08-30 | 2009-02-05 | Panasonic Corp | 携帯電話 |
JP2009049115A (ja) * | 2007-08-17 | 2009-03-05 | Seiko Epson Corp | 半導体装置及びその製造方法 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4594770A (en) * | 1982-07-15 | 1986-06-17 | Olin Corporation | Method of making semiconductor casing |
US5293301A (en) * | 1990-11-30 | 1994-03-08 | Shinko Electric Industries Co., Ltd. | Semiconductor device and lead frame used therein |
US5324888A (en) * | 1992-10-13 | 1994-06-28 | Olin Corporation | Metal electronic package with reduced seal width |
US5451715A (en) * | 1993-08-11 | 1995-09-19 | Sgs-Thomson Microelectronics, Inc. | Molded package integrated circuit with electrochemical cell |
US6368899B1 (en) * | 2000-03-08 | 2002-04-09 | Maxwell Electronic Components Group, Inc. | Electronic device packaging |
JP2003247903A (ja) * | 2002-02-21 | 2003-09-05 | Denso Corp | 圧力センサ |
US7582951B2 (en) * | 2005-10-20 | 2009-09-01 | Broadcom Corporation | Methods and apparatus for improved thermal performance and electromagnetic interference (EMI) shielding in leadframe integrated circuit (IC) packages |
CN100477176C (zh) * | 2006-06-01 | 2009-04-08 | 美国博通公司 | 集成电路封装体及其装配方法 |
JP2010080931A (ja) | 2008-08-27 | 2010-04-08 | Kyocera Corp | 電子部品モジュールおよびその製造方法 |
TWI392065B (zh) * | 2009-06-08 | 2013-04-01 | Cyntec Co Ltd | 電子元件封裝模組 |
CN102589753B (zh) * | 2011-01-05 | 2016-05-04 | 飞思卡尔半导体公司 | 压力传感器及其封装方法 |
-
2012
- 2012-03-02 JP JP2012046329A patent/JP5956783B2/ja not_active Expired - Fee Related
-
2013
- 2013-02-26 TW TW102106787A patent/TWI627684B/zh active
- 2013-02-26 US US13/777,219 patent/US8841166B2/en active Active
- 2013-03-04 CN CN201310067465.4A patent/CN103295922B/zh not_active Expired - Fee Related
-
2014
- 2014-08-20 US US14/464,401 patent/US20140353812A1/en not_active Abandoned
Patent Citations (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04127456A (ja) * | 1989-09-14 | 1992-04-28 | Toshiba Corp | 樹脂封止型半導体装置及びその製造方法 |
JPH04133453A (ja) * | 1990-09-26 | 1992-05-07 | Nec Corp | 半導体装置用リードフレーム |
JPH04157757A (ja) * | 1990-10-22 | 1992-05-29 | Oki Electric Ind Co Ltd | 樹脂封止型半導体装置及びその製造方法 |
JPH0697321A (ja) * | 1992-06-04 | 1994-04-08 | Shinko Electric Ind Co Ltd | 半導体装置 |
US5365107A (en) * | 1992-06-04 | 1994-11-15 | Shinko Electric Industries, Co., Ltd. | Semiconductor device having tab tape |
JPH077032A (ja) * | 1993-06-16 | 1995-01-10 | Hitachi Ltd | 半導体装置の樹脂封止方法及びその実施装置 |
JPH08125055A (ja) * | 1994-10-21 | 1996-05-17 | Murata Mfg Co Ltd | 電子部品のシール構造 |
JPH10144822A (ja) * | 1996-11-05 | 1998-05-29 | Ibiden Co Ltd | 電子部品搭載用基板 |
US6278182B1 (en) * | 1999-01-06 | 2001-08-21 | Walsin Advanced Electronics Ltd. | Lead frame type semiconductor package |
JP2005347769A (ja) * | 2001-11-12 | 2005-12-15 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
JP2009027191A (ja) * | 2005-08-30 | 2009-02-05 | Panasonic Corp | 携帯電話 |
JP2009049115A (ja) * | 2007-08-17 | 2009-03-05 | Seiko Epson Corp | 半導体装置及びその製造方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP3001453A1 (en) | 2014-09-29 | 2016-03-30 | Renesas Electronics Corporation | Semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
JP5956783B2 (ja) | 2016-07-27 |
TWI627684B (zh) | 2018-06-21 |
US8841166B2 (en) | 2014-09-23 |
US20140353812A1 (en) | 2014-12-04 |
CN103295922B (zh) | 2017-07-18 |
US20130228908A1 (en) | 2013-09-05 |
CN103295922A (zh) | 2013-09-11 |
TW201401388A (zh) | 2014-01-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5956783B2 (ja) | 半導体装置の製造方法 | |
US9368432B2 (en) | Semiconductor device and manufacturing method of semiconductor device | |
JP5689462B2 (ja) | 半導体装置およびその製造方法 | |
JP6129315B2 (ja) | 半導体装置 | |
JP2010062365A (ja) | 半導体装置およびその製造方法 | |
TWI521658B (zh) | 半導體裝置及其製造方法 | |
WO2017002268A1 (ja) | 半導体装置の製造方法および半導体装置 | |
US10388597B2 (en) | Manufacturing method for semiconductor device and semiconductor device | |
JP7149751B2 (ja) | 半導体装置 | |
JP3429245B2 (ja) | 半導体装置及びその製造方法 | |
WO2017154072A1 (ja) | 半導体装置および半導体装置の製造方法 | |
JP2012109435A (ja) | 半導体装置の製造方法 | |
JP2016192523A (ja) | 半導体装置の製造方法 | |
JP2014229884A (ja) | 半導体装置の製造方法 | |
JP5119092B2 (ja) | 半導体装置の製造方法 | |
JP4732138B2 (ja) | 半導体装置及びその製造方法 | |
JP2013016851A (ja) | 半導体装置の製造方法 | |
JP5385438B2 (ja) | 半導体装置 | |
CN115706014A (zh) | 一种改善引脚溢胶的封装方法及封装结构 | |
JP2004207307A (ja) | 半導体装置およびその製造方法 | |
JP2005223352A (ja) | 半導体装置及び半導体装置の製造方法 | |
JP2012190956A (ja) | 半導体装置およびその製造方法 | |
CN102315186A (zh) | 一种通过印刷粘接材料封装的半导体器件及其制造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140814 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150518 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150602 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150803 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160209 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160407 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160607 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20160617 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5956783 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |