JP2013073032A - 液晶装置、液晶装置の製造方法、及び電子機器 - Google Patents

Abstract

【課題】液晶装置において、高品質な画像を表示可能とする。
【解決手段】液晶装置１００は、素子基板と対向基板とに挟持された液晶層と、素子基板に設けられたＴＦＴ３０と、ＴＦＴ３０と電気的に接続された容量電極１６ａと誘電体層１６ｂと画素電極１６ｃとを有する容量素子１６とを備え、容量電極１６ａは、平面的に隣り合う画素電極１６ｃ間の領域に窪み５５を有する。
【選択図】図７

Description

本発明は、液晶装置、液晶装置の製造方法、及び電子機器に関する。

上記液晶装置として、画素ごとに薄膜トランジスターなどのスイッチング素子が設けられたアクティブ駆動型の液晶装置が知られている。アクティブ駆動型の液晶装置は一対の電極間に液晶層を有し、画素ごとに書き込まれた画像信号は該一対の電極と液晶層とからなる電気容量において一時的に保持される。

これに加えて、画素ごとに画像信号を所定の期間電気的に保持するために、例えば、特許文献１に記載のように、ベタ状に配置された容量電極と画素電極との間に誘電体層が挟持された容量素子が設けられている技術が開示されている。

また、特許文献２に記載のように、平面的に画素電極間にスリットを有する容量電極と画素電極との間に誘電体層が挟持された容量素子が設けられている技術が開示されている。

特開２０１０−１７６１１９号公報 特開２００２−２２１７３２号公報

しかしながら、特許文献１に記載の容量素子は、平面的に見て画素電極間に容量電極が露出しているため、画素電極間に電界漏れが発生する。これにより、液晶の配向が乱れ、光漏れや方位角ずれが起き、その結果、表示する明るさが低下するという課題がある。

また、特許文献２に記載の容量素子は、容量電極にスリットを形成する工程が必要になったり、スリットを設けるので容量電極の抵抗が上昇したりする。また、容量電極は、表示領域の外周で繋がっているので、表示領域の外周と中央とにおいて抵抗が変わり、電位の勾配が発生する。これにより、表示ムラが発生するという課題がある。

本発明は、上記課題の少なくとも一部を解決するためになされたものであり、以下の形態又は適用例として実現することが可能である。

［適用例１］本適用例に係る液晶装置は、一対の基板と、前記一対の基板に挟持された液晶層と、前記一対の基板のうち一方の基板に設けられたトランジスターと、前記トランジスターと電気的に接続された、画素電極と、容量電極と、前記画素電極と前記容量電極とに挟持された誘電体層と、を有する容量素子と、を備え、前記容量電極は、平面的に隣り合う画素電極間の領域に窪みを有することを特徴とする。

この構成によれば、平面的に隣り合う画素電極間に相当する容量電極の表面に窪みが設けられているので、その上層に設けられた画素電極から容量電極の窪みの底部までの距離を、窪みを設けない場合と比較して、長くすることができる。よって、画素電極と容量電極間で発生する電界を弱めることが可能となり、画素電極間から液晶層に電界が漏れることを抑えることができる。その結果、液晶層が電界の影響を受けて配向が乱れることを抑えることができる。

［適用例２］上記適用例に係る液晶装置において、前記隣り合う画素電極の外縁と平面的に重なると共に、前記隣り合う画素電極間と前記窪みとの間を埋める絶縁膜を有することが好ましい。

この構成によれば、絶縁膜を挟んで画素電極の外縁と容量電極とが配置されるので、画素電極間が分離している画素電極の外縁から容量電極までの距離を、絶縁膜の厚み分遠ざけることが可能となる。よって、画素電極間から電界が漏れることを抑えることができる。

［適用例３］上記適用例に係る液晶装置において、前記窪みは、平面的にデータ線及び走査線のうち少なくとも一方に沿って配置されていることが好ましい。

この構成によれば、データ線及び走査線が設けられた画素電極間の非開口領域に窪みが配置されているので、開口領域を通る透過光に窪みの影響がでることなく、液晶層に与える電界の影響を抑えることができる。

［適用例４］上記適用例に係る液晶装置において、前記容量電極は、平面的に前記隣り合う画素電極間の領域に前記窪みのない部分があることが好ましい。

この構成によれば、画素電極間と平面的に重なる領域の容量電極の表面に窪みのない部分があるので、窪みの部分の容量電極の膜の長さと比較して、長さを短くすることが可能となり、容量電極の抵抗が著しく上昇することを抑えることができる。

［適用例５］上記適用例に係る液晶装置において、前記窪みは、前記画素電極間の隙間より、前記窪みにおける底部の幅の方が広いことが好ましい。

この構成によれば、画素電極間の隙間（隣り合う画素電極の端部と端部との幅）より窪みの底の幅の方が広いので、画素電極の端部から容量電極までの距離を離すことが可能となる。よって、画素電極と容量電極との間で発生する電界を弱めることが可能となり、画素電極間から電界が漏れることを抑えることができる。

［適用例６］上記適用例に係る液晶装置において、前記画素電極間の隙間は、前記画素電極の厚みに前記絶縁膜の厚みを加えた長さ以下の長さであることが好ましい。

この構成によれば、上記のような画素電極間の隙間にすることにより、画素電極と容量電極との間で発生する電界を弱めることが可能となり、画素電極間から電界が漏れることを抑えることができる。

［適用例７］本適用例に係る液晶装置の製造方法は、一対の基板と、前記一対の基板に挟持された液晶層と、前記一対の基板のうち一方の基板に設けられたトランジスターと、前記トランジスターに接続された、画素電極と、容量電極と、前記画素電極と前記容量電極とに挟持された誘電体層と、を有する容量素子と、を備えた液晶装置の製造方法であって、平面的に前記画素電極間の領域と重なる領域にある前記容量電極の表面に窪みを形成する窪み形成工程と、少なくとも前記窪みを埋めるように絶縁膜を形成する絶縁膜形成工程と、前記絶縁膜及び前記容量電極を覆うように前記誘電体層を形成する誘電体層形成工程と、前記誘電体層を覆うように前記画素電極を形成する画素電極形成工程と、を有することを特徴とする。

この方法によれば、平面的に隣り合う画素電極間にある容量電極の表面に窪みを形成し、少なくとも窪みを埋めるように絶縁膜を形成するので、その上層に形成する画素電極から窪みの底部までの距離を、窪みを設けない場合と比較して、長くすることができる。よって、画素電極と容量電極間で発生する電界を弱めることが可能となり、画素電極間から液晶層に電界が漏れることを抑えることができる。その結果、液晶層が電界の影響を受けて配向が乱れることを抑えることができる。

［適用例８］上記適用例に係る液晶装置の製造方法において、前記絶縁膜形成工程は、前記容量電極を覆うように前記絶縁膜となる絶縁膜前駆体を成膜し、その後、エッチバック処理法、ＣＭＰ処理法、エッチング処理法のいずれかの方法によって、前記少なくとも前記窪みの中に前記絶縁膜を形成することが好ましい。

この方法によれば、上記に記載のいずれかの方法によって絶縁膜を形成するので、窪みが形成された部分であっても、上面が平坦化された絶縁膜を形成することができる。

［適用例９］本適用例に係る電子機器は、上記した液晶装置を備えることを特徴とする。

この構成によれば、上記に記載の液晶装置を備えているので、液晶層が電界の影響を受けて配向が乱れることを抑え、表示品質が劣化することを抑えることが可能な電子機器を提供することができる。

第１実施形態の液晶装置の構成を示す模式平面図。 図１に示す液晶装置のＨ−Ｈ’線に沿う模式断面図。 液晶装置の電気的な構成を示す等価回路図。 液晶装置における画素の構成を示す模式平面図。 画素の一部分の構成を示す模式平面図。 画素の一部分の構成を示す模式平面図。 （ａ）は図４〜図６に示す画素のＡ−Ａ’線に沿う模式断面図であり、（ｂ）は図６に示す画素のＢ−Ｂ’線に沿う拡大断面図。 液晶装置の製造方法を工程順に示すフローチャート。 液晶装置の製造方法の一部を示す模式断面図。 液晶装置の製造方法の一部を示す模式断面図。 液晶装置を備えた電子機器としての投射型表示装置（プロジェクター）の構成を示す概略図。 第２実施形態の液晶装置の構造を示す模式平面図。 画素Ｐ間における容量素子の構造を示す拡大断面図。 画素Ｐ間における容量素子の構造を示す拡大断面図。

以下、本発明を具体化した実施形態について図面に従って説明する。なお、使用する図面は、説明する部分が認識可能な状態となるように、適宜拡大又は縮小して表示している。

なお、以下の形態において、例えば「基板上に」と記載された場合、基板の上に接するように配置される場合、又は基板の上に他の構成物を介して配置される場合、又は基板の上に一部が接するように配置され、一部が他の構成物を介して配置される場合を表すものとする。

本実施形態では、薄膜トランジスター（ＴＦＴ：Thin Film Transistor）を画素のスイッチング素子として備えたアクティブマトリックス型の液晶装置を例に挙げて説明する。この液晶装置は、例えば、後述する投射型表示装置（液晶プロジェクター）の光変調素子（液晶ライトバルブ）として好適に用いることができるものである。

（第１実施形態）
＜液晶装置の構成＞
図１は、液晶装置の構成を示す模式平面図である。図２は、図１に示す液晶装置のＨ−Ｈ’線に沿う模式断面図である。図３は、液晶装置の電気的な構成を示す等価回路図である。以下、液晶装置の構造を、図１〜図３を参照しながら説明する。

図１及び図２に示すように、本実施形態の液晶装置１００は、対向配置された素子基板１０および対向基板２０と、これら一対の基板によって挟持された液晶層１５とを有する。素子基板１０を構成する第１基板１１、および対向基板２０を構成する第２基板１２は、例えば、ガラス基板等の透明基板、又はシリコン基板が用いられている。

素子基板１０は対向基板２０よりも一回り大きく、両基板は、額縁状に配置されたシール材１４を介して接合され、その隙間に正または負の誘電異方性を有する液晶が封入されて液晶層１５を構成している。シール材１４は、例えば、熱硬化性又は紫外線硬化性のエポキシ樹脂などの接着剤が採用されている。シール材１４には、一対の基板の間隔を一定に保持するためのギャップ材が混入されている。

対向基板２０側における額縁状に配置されたシール材１４の内側には、同じく額縁状に遮光層１８が設けられている。遮光層１８は、例えば、遮光性の金属あるいは金属酸化物などからなり、遮光層１８の内側が複数の画素Ｐを有する表示領域Ｅとなっている。なお、図１では図示省略したが、表示領域Ｅにおいても複数の画素Ｐを平面的に区分する遮光部が設けられている。

第１基板１１の１辺部と、１辺部に沿ったシール材１４との間にデータ線駆動回路２２が設けられている。また、該１辺部に対向する他の１辺部に沿ったシール材１４の内側に検査回路２５が設けられている。さらに、該１辺部と直交し互いに対向する他の２辺部に沿ったシール材１４の内側に走査線駆動回路２４が設けられている。該１辺部と対向する他の１辺部のシール材１４の内側には、２つの走査線駆動回路２４を繋ぐ複数の配線（図示せず）が設けられている。

これらデータ線駆動回路２２、走査線駆動回路２４に繋がる配線は、該１辺部に沿って配列した複数の外部接続端子６１に接続されている。以降、該１辺部に沿った方向をＸ方向とし、該１辺部と直交し互いに対向する他の２辺部に沿った方向をＹ方向として説明する。なお、検査回路２５の配置はこれに限定されず、データ線駆動回路２２と表示領域Ｅとの間のシール材１４の内側に沿った位置に設けてもよい。

図２に示すように、第１基板１１の液晶層１５側の表面には、画素Ｐごとに設けられた光透過性を有する画素電極１６ｃおよびスイッチング素子としての薄膜トランジスター３０（以降、「ＴＦＴ３０」と称する。）と、信号配線と、これらを覆う配向膜２８とが形成されている。また、ＴＦＴ３０における半導体層に光が入射してスイッチング動作が不安定になることを防ぐ遮光構造が採用されている。

第２基板１２の液晶層１５側の表面には、遮光層１８と、これを覆うように成膜された層間絶縁層（図示せず）と、層間絶縁層を覆うように設けられた共通電極３１と、共通電極３１を覆う配向膜３２とが設けられている。

遮光層１８は、図１に示すように平面的に走査線駆動回路２４、検査回路２５と重なる位置において額縁状に設けられている。これにより対向基板２０側から入射する光を遮蔽して、これらの駆動回路を含む周辺回路の光による誤動作を防止する役目を果たしている。また、不必要な迷光が表示領域Ｅに入射しないように遮蔽して、表示領域Ｅの表示における高いコントラストを確保している。

層間絶縁層は、例えば、酸化シリコンなどの無機材料からなり、光透過性を有して遮光層１８を覆うように設けられている。このような層間絶縁層の形成方法としては、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法などを用いて成膜する方法が挙げられる。

共通電極３１は、例えばＩＴＯ（Indium Tin Oxide）などの透明導電膜からなり、層間絶縁層を覆うと共に、図２に示すように対向基板２０の四隅に設けられた上下導通部２６により素子基板１０側の配線に電気的に接続している。

画素電極１６ｃを覆う配向膜２８および共通電極３１を覆う配向膜３２は、液晶装置１００の光学設計に基づいて選定される。例えば、ポリイミドなどの有機材料を成膜して、その表面をラビングすることにより、液晶分子に対して略水平配向処理が施されたものや、ＳｉＯｘ（酸化シリコン）などの無機材料を気相成長法を用いて成膜して、液晶分子に対して略垂直配向させたものが挙げられる。

図３に示すように、液晶装置１００は、少なくとも表示領域Ｅにおいて互いに絶縁されて直交する複数の走査線３ａおよび複数のデータ線６ａと、容量線３ｂとを有する。走査線３ａが延在する方向がＸ方向であり、データ線６ａが延在する方向がＹ方向である。

走査線３ａとデータ線６ａならびに容量線３ｂと、これらの信号線類により区分された領域に、画素電極１６ｃと、ＴＦＴ３０と、容量素子１６とが設けられ、これらが画素Ｐの画素回路を構成している。

走査線３ａはＴＦＴ３０のゲートに電気的に接続され、データ線６ａはＴＦＴ３０のデータ線側ソースドレイン領域に電気的に接続されている。画素電極１６ｃは、ＴＦＴ３０の画素電極側ソースドレイン領域に電気的に接続されている。

データ線６ａは、データ線駆動回路２２（図１参照）に接続されており、データ線駆動回路２２から供給される画像信号Ｄ１，Ｄ２，…，Ｄｎを画素Ｐに供給する。走査線３ａは、走査線駆動回路２４（図１参照）に接続されており、走査線駆動回路２４から供給される走査信号ＳＣ１，ＳＣ２，…，ＳＣｍを各画素Ｐに供給する。

データ線駆動回路２２からデータ線６ａに供給される画像信号Ｄ１〜Ｄｎは、この順に線順次で供給してもよく、互いに隣り合う複数のデータ線６ａ同士に対してグループごとに供給してもよい。走査線駆動回路２４は、走査線３ａに対して、走査信号ＳＣ１〜ＳＣｍを所定のタイミングでパルス的に線順次で供給する。

液晶装置１００は、スイッチング素子であるＴＦＴ３０が走査信号ＳＣ１〜ＳＣｍの入力により一定期間だけオン状態とされることで、データ線６ａから供給される画像信号Ｄ１〜Ｄｎが所定のタイミングで画素電極１６ｃに書き込まれる構成となっている。そして、画素電極１６ｃを介して液晶層１５に書き込まれた所定レベルの画像信号Ｄ１〜Ｄｎは、画素電極１６ｃと液晶層１５を介して対向配置された共通電極３１との間で一定期間保持される。

保持された画像信号Ｄ１〜Ｄｎがリークするのを防止するため、画素電極１６ｃと共通電極３１との間に形成される液晶容量と並列に容量素子１６が接続されている。容量素子１６は、ＴＦＴ３０の画素電極側ソースドレイン領域と容量線３ｂとの間に設けられている。容量素子１６は、透明導電膜からなる容量電極および画素電極１６ｃとの間に誘電体層を有するものである。

このような液晶装置１００は、例えば透過型であって、画素Ｐが非駆動時に明表示となるノーマリーホワイトモードや、非駆動時に暗表示となるノーマリーブラックモードの光学設計が採用される。光の入射側と射出側とにそれぞれ偏光素子が光学設計に応じて配置されて用いられる。

図４は、液晶装置における画素の構成を示す模式平面図である。図５及び図６は、画素の一部分の構成を示す模式平面図である。図７（ａ）は、図４〜図６に示す画素のＡ−Ａ’線に沿う模式断面図である。図７（ｂ）は、図６に示す画素のＢ−Ｂ’線に沿う拡大断面図である。以下、画素の平面的な構造と断面構造について、図４〜図７を参照しながら説明する。

なお、図５は、画素Ｐのうちデータ線６ａから容量電極１６ａまでの層を示す模式平面図である。図６は、画素電極１６ｃの層を示す模式平面図である。

図４に示すように、液晶装置１００における画素Ｐは、例えば、平面的に略四角形の開口領域を有する。開口領域は、Ｘ方向とＹ方向とに延在し格子状に設けられた遮光性の非開口領域により囲まれている。

Ｘ方向に延在する非開口領域には、走査線３ａが設けられている。走査線３ａは、遮光性の導電部材が用いられており、走査線３ａによって非開口領域の少なくとも一部が構成されている。遮光性の導電材料としては、例えば、Ｗ（タングステン）、Ｔｉ（チタン）、ＴｉＮ（窒化チタン）等が挙げられる。

同じく、Ｙ方向に延在する非開口領域には、データ線６ａが設けられている。データ線６ａも遮光性の導電部材が用いられており、これらによって非開口領域の少なくとも一部が構成されている。

非開口領域は、素子基板１０側に設けられた上記信号線類によって構成されるだけでなく、対向基板２０側において格子状にパターニングされた遮光層１８（図１参照）などによっても構成することができる。

非開口領域の交差部（走査線３ａとデータ線６ａとの交差部）付近には、図３に示したＴＦＴ３０が設けられている。遮光性を有する非開口領域の交差部付近にＴＦＴ３０を設けることにより、ＴＦＴ３０の光誤動作を防止すると共に、開口領域における開口率を確保している。

具体的には、図４に示すように、ＴＦＴ３０は、データ線側ソースドレイン領域３０ｓと、画素電極側ソースドレイン領域３０ｄと、チャネル領域３０ｃと、を有する半導体層３０ａを備えている。半導体層３０ａは、上記交差部を通過して、走査線３ａに沿うように配置されている。

データ線側ソースドレイン領域３０ｓは、Ｘ方向に突出した部分に設けられたコンタクトホールＣＮＴ４１によって、データ線６ａと電気的に接続されている。画素電極側ソースドレイン領域３０ｄは、Ｘ方向に突出した部分に設けられたコンタクトホールＣＮＴ４２によって、中継層５１と電気的に接続されている。

更に、ＴＦＴ３０は、交差部においてデータ線６ａに沿うようにゲート電極３０ｇが設けられている。ゲート電極３０ｇは、Ｙ方向に延在した部分が平面的にチャネル領域３０ｃと重なっている。また、ゲート電極３０ｇは、Ｙ方向に延在した一部分と走査線３ａとの間に設けられたコンタクトホールＣＮＴ４３によって、電気的に走査線３ａと接続している（図示省略）。

走査線３ａは半導体層３０ａより下層側に配置されているので、走査線３ａをＴＦＴ３０の半導体層３０ａよりも幅広に形成することによって、液晶プロジェクター等からの光に対して、ＴＦＴ３０のチャネル領域３０ｃを殆ど或いは完全に遮光できる。その結果、液晶装置１００の動作時に、ＴＦＴ３０における光リーク電流が低減され、コントラスト比を向上させることができ、高品位の画像表示が可能となる。

データ線６ａ及び走査線３ａは、各々のＹ方向及びＸ方向に延在している。各画素Ｐは、データ線６ａ及び走査線３ａによって区分けされている。

画素電極１６ｃは、画素Ｐ毎に島状に形成されており、走査線３ａやデータ線６ａと外縁部とが平面的に重なるように設けられている。各画素Ｐは、データ線６ａ及び走査線３ａによってマトリックス状に区分けされており、各画素Ｐの端部がデータ線６ａ及び走査線３ａに部分的に重なるように形成されている。

図５及び図６に示すように、容量素子１６は、容量電極１６ａ及び画素電極１６ｃが相互に重なる領域に形成されている。容量電極１６ａは、例えば、ＩＴＯ等の透明導電材料から構成されており、画素電極１６ｃと共に、容量素子１６における一対の容量電極を構成している。容量電極１６ａは、表示領域Ｅの略全体に重なって配置されている。

容量電極１６ａは、画素電極１６ｃより下層側に形成されており、画素Ｐ毎に開口部５２を有している。開口部５２の内側には、画素電極１６ｃと画素電極側ソースドレイン領域３０ｄ（図７参照）間を電気的に接続するコンタクトホールが形成されている。

次に、図７を参照して、画素Ｐの構造について、さらに詳しく説明する。図７に示すように、第１基板１１上には、走査線３ａが設けられている。走査線３ａは、遮光性を有し、例えば、Ａｌ（アルミニウム）、Ｔｉ（チタン）、Ｃｒ（クロム）、Ｗ（タングステン）、Ｔａ（タンタル）、Ｍｏ（モリブデン）などの金属のうちの少なくとも１つを含む金属単体、合金、金属シリサイド、ポリシリサイド、ナイトライド、あるいはこれらが積層されたものを用いることができる。

走査線３ａ上には、第１基板１１及び走査線３ａを覆うように、例えば、酸化シリコンなどからなる下地絶縁層１１ａが設けられている。更に、下地絶縁層１１ａ上には、島状に半導体層３０ａが設けられている。

半導体層３０ａは、例えば、多結晶シリコン膜からなり、不純物イオンが注入されて、データ線側ソースドレイン領域３０ｓ、チャネル領域３０ｃ、画素電極側ソースドレイン領域３０ｄを有する。

半導体層３０ａ上には、半導体層３０ａ及び下地絶縁層１１ａを覆うように、第１層間絶縁層（ゲート絶縁層）１１ｂが形成される。更に、第１層間絶縁層１１ｂを挟んでチャネル領域３０ｃに対向する位置にゲート電極３０ｇが設けられている。

ゲート電極３０ｇ上には、ゲート電極３０ｇ及び第１層間絶縁層１１ｂとを覆うようにして第２層間絶縁層１１ｃが設けられている。更に、平面的に半導体層３０ａの端部と重なる位置に、第１層間絶縁層１１ｂ及び第２層間絶縁層１１ｃを貫通する２つのコンタクトホールＣＮＴ４１，ＣＮＴ４２が設けられている。

具体的には、コンタクトホールＣＮＴ４１及びコンタクトホールＣＮＴ４２を埋めると共に第２層間絶縁層１１ｃを覆うようにＡｌ（アルミニウム）などの遮光性の導電部材料を用いて導電膜を成膜し、これをパターニングすることにより、コンタクトホールＣＮＴ４１、コンタクトホールＣＮＴ４２、及びコンタクトホールＣＮＴ４２を介して画素電極側ソースドレイン領域３０ｄに繋がる中継層５１が形成される。

中継層５１は、データ線６ａと共にＴＦＴ３０を遮光している。更に、中継層５１は、ＴＦＴ３０及び画素電極１６ｃ間の一部を電気的に接続している。

中継層５１上には、中継層５１及び第２層間絶縁層１１ｃを覆うようにして、第３層間絶縁層１１ｄが設けられている。第３層間絶縁層１１ｄには、平面的にコンタクトホールＣＮＴ４１の一部と重なるようにコンタクトホールＣＮＴ４３が設けられ、更に、中継層５１の一部と重なるようにコンタクトホールＣＮＴ４４が設けられている。

具体的には、コンタクトホールＣＮＴ４３，ＣＮＴ４４を埋めると共に第３層間絶縁層１１ｄを覆うように、Ａｌ（アルミニウム）などの遮光性の導電部材料を用いて導電膜を成膜し、これをパターニングすることにより、データ線６ａ及びコンタクトホールＣＮＴ４３，ＣＮＴ４４が形成される。

データ線６ａ上には、データ線６ａ及び第３層間絶縁層１１ｄを覆うように、第４層間絶縁層１１ｅが設けられている。第４層間絶縁層１１ｅは、例えば、シリコンの酸化物や窒化物からなり、ＴＦＴ３０などを覆うことによって生ずる表面の凹凸を平坦化する平坦化処理が施される。

平坦化処理の方法としては、例えば、化学的機械的研磨処理（Chemical Mechanical Polishing：ＣＭＰ処理）やスピンコート処理などが挙げられる。また、第４層間絶縁層１１ｅには、平面的にコンタクトホールＣＮＴ４４の一部と重なるように、コンタクトホールＣＮＴ４５が設けられている。また、第４層間絶縁層１１ｅの一部の領域（非開口領域の一部）の表面には、窪み５５が設けられている。

窪み５５は、図５に示すように、画素Ｐ間において平面的に略十字形状に形成されている。言い換えれば、画素Ｐを囲むように略十字形状の窪み５５が複数形成されている。なお、窪み５５についての詳細は、後述する。第４層間絶縁層１１ｅ上には、容量素子１６を構成する容量電極１６ａが設けられている。

具体的には、コンタクトホールＣＮＴ４５を埋めると共に第４層間絶縁層１１ｅを覆うようにＩＴＯなどの透明導電膜を成膜し、これをパターニングすることにより、コンタクトホールＣＮＴ４５及び容量電極１６ａが形成される。

容量電極１６ａ上には、容量電極１６ａ及び第４層間絶縁層１１ｅを覆うように第５層間絶縁層１１ｆを成膜し、これをパターニングすることにより、表示領域Ｅの第５層間絶縁層１１ｆを除去する。第５層間絶縁層１１ｆ上には、第５層間絶縁層１１ｆ及び露出した容量電極１６ａを覆うように、容量素子７０を構成する誘電体層１６ｂが設けられている。

誘電体層１６ｂは、例えば、他の誘電体層より相対的に誘電率が高いアルミナで構成されており、表示領域Ｅにおいて、容量電極１６ａ及び画素電極１６ｃと共に容量素子１６を構成している。アルミナは、他の誘電材料に比べて相対的に誘電率が高いため、容量素子１６のサイズが一定である場合に設定可能な容量値を高めることが可能である。なお、誘電体層１６ｂの膜厚が薄いほうが、容量素子１６の容量値を高めるためにはより好ましい。

第５層間絶縁層１１ｆ及び誘電体層１６ｂにおける、コンタクトホールＣＮＴ４５の一部と平面的に重なる領域には、コンタクトホールＣＮＴ４６が設けられている。更に、誘電体層１６ｂ上には、画素電極１６ｃが設けられている。

具体的には、コンタクトホールＣＮＴ４６を埋めると共に誘電体層１６ｂを覆うようにＩＴＯなどの透明導電膜を成膜し、これをパターニングすることにより、コンタクトホールＣＮＴ４６及び画素電極１６ｃが形成される。

画素電極１６ｃは、コンタクトホールＣＮＴ４６，ＣＮＴ４５，ＣＮＴ４４、及び中継層５１、コンタクトホールＣＮＴ４２を介して、画素電極側ソースドレイン領域３０ｄに電気的に接続されている。

容量素子１６は、各々が透明な容量電極１６ａ、誘電体層１６ｂ、及び画素電極１６ｃによって構成されているため、開口領域を狭めることもなく、画素Ｐのうち表示領域Ｅが占める割合である開口率を低下させることもない。

次に、図７（ｂ）に示すように、画素電極１６ｃ間における容量素子１１６の構成について説明する。画素電極１６ｃ間の容量素子１１６は、第４層間絶縁層１１ｅの表面に窪み５５を有し、窪み５５及び第４層間絶縁層１１ｅを覆うように容量電極１６ａが設けられている。更に、窪み５５の中、及びその上方が盛り上げるように、第５層間絶縁層１１ｆがパターニングされて設けられている。以降、この部分の第５層間絶縁層１１ｆ（絶縁膜）を、「絶縁部１１ｆ１」と称する。

絶縁部１１ｆ１上には、絶縁部１１ｆ１及び容量電極１６ａを覆うように誘電体層１６ｂが設けられている。誘電体層１６ｂ上には、画素電極１６ｃが設けられており、隣り合う画素電極間を境に画素電極１６ｃ１と画素電極１６ｃ２とが別々に設けられている。

具体的には、窪み５５の深さＨ１は、例えば、１００ｎｍ〜４００ｎｍである。絶縁部１１ｆ１の盛り上がった高さＨ２は、例えば、１５０ｎｍである。

また、画素電極１６ｃ１と画素電極１６ｃ２との隙間Ｌ１は、例えば、０．７μｍである。窪み５５に成膜された容量電極１６ａの底面（底部）の幅Ｌ２は、例えば、０．８μｍである。画素電極１６ｃ１，１６ｃ２の盛り上がった幅Ｌ３は、例えば、０．２５μｍである。

このように、平面的に画素電極１６ｃ間と重なる領域の容量電極１６ａの表面に窪み５５を設け、画素電極１６ｃと容量電極１６ａとの距離を離すことにより、画素電極１６ｃ１と画素電極１６ｃ２との間から、画素電極１６ｃと容量電極１６ａ間で発生する電界が漏れることを抑えることが可能となる。よって、液晶層１５が電界の影響を受けて配向が乱れることを抑えることができる。

また、画素電極１６ｃ１と画素電極１６ｃ２との間の隙間Ｌ１は、画素電極１６ｃの厚みに絶縁部１１ｆ１の厚みを加えた長さ以下であることが好ましい。これによれば、画素電極１６ｃと容量電極１６ａとの間で発生する電界を弱めることが可能となり、画素電極１６ｃ１と画素電極１６ｃ２との間から電界が漏れることを抑えることができる。

＜液晶装置の製造方法＞
図８は、液晶装置の製造方法を工程順に示すフローチャートである。図９及び図１０は、液晶装置の製造方法の一部を示す模式断面図である。以下、液晶装置の製造方法を、図８〜図１０を参照しながら説明する。なお、素子基板上に設けられた各層を含めて素子基板と称する場合がある。また、対向基板上に設けられた各層を含めて対向基板と称する場合がある。

最初に、素子基板１０側の製造方法を説明する。ステップＳ１１では、ガラス基板などからなる第１基板１１上にＴＦＴ３０等を形成する。具体的には、周知の成膜技術、フォトリソグラフィ技術及びエッチング技術を用いて、第１基板１１上にＴＦＴ３０などを形成する。

ステップＳ１２（窪み形成工程）では、第１基板１１上の第４層間絶縁層１１ｅの表面に窪み５５を形成する。具体的には、図９（ａ）に示すように、第４層間絶縁層１１ｅの表面に、例えば、エッチング処理を施して窪み５５を形成する。

ステップＳ１３では、窪み５５を有する第４層間絶縁層１１ｅを覆うように容量電極１６ａを形成する（図９（ａ）参照）。容量電極１６ａの厚みは、例えば、５０ｎｍ〜１４０ｎｍである。

ステップＳ１４（絶縁膜形成工程）では、窪み５５の中及びその上方に絶縁部１１ｆ１を形成する。具体的には、まず、図９（ｂ）に示すように、容量電極１６ａを覆うように第５層間絶縁層１１ｆ（絶縁膜前駆体）を成膜する。第５層間絶縁層１１ｆの製造方法としては、例えば、ＣＶＤ（Chemical Vapor Deposition）法を用いて製造することができる。このときの第５層間絶縁層１１ｆの厚みとしては、例えば、８００ｎｍである。

次に、図９（ｃ）に示すように、第５層間絶縁層１１ｆの上面を平坦化する。平坦化処理の方法としては、例えば、エッチバック処理法や化学的機械的研磨処理（Chemical Mechanical Polishing：ＣＭＰ処理）、エッチング処理法などが挙げられる。このときの第５層間絶縁層１１ｆの厚みとしては、例えば、上記したように１５０ｎｍである。

次に、図１０（ｄ）に示すように、第５層間絶縁層１１ｆをパターニングして、絶縁部１１ｆ１を形成する。これにより、窪み５５及びその周辺の上方を絶縁部１１ｆ１で盛り上げることができる。

ステップＳ１５（誘電体層形成工程）では、誘電体層１６ｂを形成する。具体的には、図１０（ｄ）に示すように、絶縁部１１ｆ１及び容量電極１６ａを覆うように、誘電体層１６ｂを成膜する。

ステップＳ１６（画素電極形成工程）では、画素電極１６ｃを形成する。具体的には、図１０（ｅ）に示すように、誘電体層１６ｂを覆うように、画素電極１６ｃを成膜する。画素電極１６ｃの厚みは、例えば、５０ｎｍ〜１４０ｎｍである。その後、図１０（ｆ）に示すように、画素電極１６ｃをパターニングして画素Ｐ間を分断する。つまり、画素Ｐ間に形成した窪み５５の上方に、誘電体層１６ｂを覆うように、画素電極１６ｃ１と画素電極１６ｃ２とが形成される。

このように、画素Ｐ間に窪み５５を設け、画素電極１６ｃと容量電極１６ａとの距離を離すことにより、画素電極１６ｃ１と画素電極１６ｃ２との間に、画素電極１６ｃと容量電極１６ａ間で発生する電界漏れを抑えることが可能となる。よって、液晶層１５が電界の影響を受けて配向が乱れることを抑えることができる。

なお、図７（ｂ）に示すように、画素電極間（画素電極１６ｃ１，１６ｃ２間）の隙間Ｌ１に対して窪み５５の底部の幅Ｌ２が大きい場合、電界が漏れることによる影響は少ないが、窪み５５を第５層間絶縁層１１ｆで埋めたとき表面に窪みができやすい。また、隙間Ｌ１を広くしていくと、電界の漏れによる影響が大きくなる。よって、電界が漏れることによる影響や第５層間絶縁層１１ｆの成膜状況などから、隙間Ｌ１や幅Ｌ２を決めることが望ましい。

ステップＳ１７では、画素電極１６ｃの上方に配向膜２８を形成する。配向膜２８の製造方法としては、例えば、酸化シリコン（ＳｉＯ₂）などの無機材料を斜方蒸着する斜方蒸着法が用いられる。以上により、素子基板１０側が完成する。

次に、対向基板２０側の製造方法を説明する。まず、ステップＳ２１では、ガラス基板等の透光性材料からなる第２基板１２上に、周知の成膜技術、フォトリソグラフィ技術及びエッチング技術を用いて、共通電極３１を形成する。

ステップＳ２２では、共通電極３１上に配向膜３２を形成する。配向膜３２の製造方法は、配向膜２８と場合と同様であり、例えば、斜方蒸着法を用いて形成する。以上により、対向基板２０側が完成する。次に、素子基板１０と対向基板２０とを貼り合わせる方法を説明する。

ステップＳ３１では、素子基板１０上にシール材１４を塗布する。詳しくは、素子基板１０とディスペンサー（吐出装置でも可能）との相対的な位置関係を変化させて、素子基板１０における表示領域Ｅの周縁部に（表示領域Ｅを囲むように）シール材１４を塗布する。

ステップＳ３２では、素子基板１０と対向基板２０とを貼り合わせる。具体的には、素子基板１０に塗布されたシール材１４を介して素子基板１０と対向基板２０とを貼り合わせる。より具体的には、互いの基板１０，２０の平面的な縦方向や横方向の位置精度を確保しながら行う。

ステップＳ３３では、液晶注入口（図示せず）から構造体の内部に液晶を注入し、その後、液晶注入口を封止する。封止には、例えば、樹脂等の封止材が用いられる。以上により、液晶装置１００が完成する。

＜電子機器の構成＞
図１１は、上記した液晶装置を備えた電子機器としての投射型表示装置の構成を示す概略図である。以下、液晶装置を備えた投射型表示装置の構成を、図１１を参照しながら説明する。

図１１に示すように、本実施形態の電子機器としての投射型表示装置１０００は、システム光軸Ｌに沿って配置された偏光照明装置１１００と、光分離素子としての２つのダイクロイックミラー１１０４，１１０５と、３つの反射ミラー１１０６，１１０７，１１０８と、５つのリレーレンズ１２０１，１２０２，１２０３，１２０４，１２０５と、３つの光変調手段としての透過型の液晶ライトバルブ１２１０，１２２０，１２３０と、光合成素子としてのクロスダイクロイックプリズム１２０６と、投射レンズ１２０７とを備えている。

偏光照明装置１１００は、超高圧水銀灯やハロゲンランプなどの白色光源からなる光源としてのランプユニット１１０１と、インテグレーターレンズ１１０２と、偏光変換素子１１０３とから概略構成されている。

ダイクロイックミラー１１０４は、偏光照明装置１１００から射出された偏光光束のうち、赤色光（Ｒ）を反射させ、緑色光（Ｇ）と青色光（Ｂ）とを透過させる。もう１つのダイクロイックミラー１１０５は、ダイクロイックミラー１１０４を透過した緑色光（Ｇ）を反射させ、青色光（Ｂ）を透過させる。

ダイクロイックミラー１１０４で反射した赤色光（Ｒ）は、反射ミラー１１０６で反射した後にリレーレンズ１２０５を経由して液晶ライトバルブ１２１０に入射する。ダイクロイックミラー１１０５で反射した緑色光（Ｇ）は、リレーレンズ１２０４を経由して液晶ライトバルブ１２２０に入射する。ダイクロイックミラー１１０５を透過した青色光（Ｂ）は、３つのリレーレンズ１２０１，１２０２，１２０３と２つの反射ミラー１１０７，１１０８とからなる導光系を経由して液晶ライトバルブ１２３０に入射する。

液晶ライトバルブ１２１０，１２２０，１２３０は、クロスダイクロイックプリズム１２０６の色光ごとの入射面に対してそれぞれ対向配置されている。液晶ライトバルブ１２１０，１２２０，１２３０に入射した色光は、映像情報（映像信号）に基づいて変調されクロスダイクロイックプリズム１２０６に向けて射出される。このプリズムは、４つの直角プリズムが貼り合わされ、その内面に赤色光を反射する誘電体多層膜と青色光を反射する誘電体多層膜とが十字状に形成されている。これらの誘電体多層膜によって３つの色光が合成されて、カラー画像を表す光が合成される。合成された光は、投射光学系である投射レンズ１２０７によってスクリーン１３００上に投射され、画像が拡大されて表示される。

液晶ライトバルブ１２１０は、上述した液晶装置１００が適用されたものである。液晶装置１００は、色光の入射側と射出側とにおいてクロスニコルに配置された一対の偏光素子の間に隙間を置いて配置されている。他の液晶ライトバルブ１２２０，１２３０も同様である。

このような投射型表示装置１０００によれば、上記した液晶装置１００が採用された液晶モジュールを介すことによって、表示品質を向上させることが可能な電子機器を提供することができる。

以上詳述したように、本実施形態の液晶装置１００、液晶装置１００の製造方法、及び電子機器によれば、以下に示す効果が得られる。

（１）本実施形態の液晶装置１００によれば、平面的に隣り合う画素電極１６ｃ１，１６ｃ２間に相当する領域の第４層間絶縁層１１ｅの表面に窪み５５を設け、絶縁部１１ｆ１を挟んで誘電体層１６ｂ及び画素電極１６ｃが設けられているので、その上層にある画素電極１６ｃ１，１６ｃ２から窪み５５の底部までの距離を、窪み５５を設けない場合と比較して長くすることができる。よって、画素電極１６ｃ１，１６ｃ２と容量電極１６ａ間で発生する電界を弱めることが可能となり、画素電極１６ｃ１，１６ｃ２間から液晶層１５に電界が漏れることを抑えることができる。その結果、液晶層１５が電界の影響を受けて配向が乱れることを抑えることができる。

（２）本実施形態の液晶装置１００によれば、画素電極１６ｃ間の隙間Ｌ１（隣り合う画素電極１６ｃ１，１６ｃ２の端部と端部との幅）より窪み５５の底の幅Ｌ２の方が広いので、画素電極１６ｃの端部から容量電極１６ａまでの距離を離すことが可能となる。よって、画素電極１６ｃと容量電極１６ａとの間で発生する電界を弱めることが可能となり、画素電極１６ｃ１，１６ｃ２間から液晶層１５に電界が漏れることを抑えることができる。

（３）本実施形態の液晶装置１００の製造方法によれば、平面的に隣り合う画素電極１６ｃ１，１６ｃ２間に相当する領域の第４層間絶縁層１１ｅの表面に窪み５５を形成し、絶縁部１１ｆ１を挟んで誘電体層１６ｂ及び画素電極１６ｃを形成するので、その上層にある画素電極１６ｃ１，１６ｃ２から窪み５５の底部までの距離を、窪み５５を設けない場合と比較して長くすることができる。よって、画素電極１６ｃ１，１６ｃ２と容量電極１６ａ間で発生する電界を弱めることが可能となり、画素電極１６ｃ１，１６ｃ２間から液晶層１５に電界が漏れることを抑えることができる。その結果、液晶層１５が電界の影響を受けて配向が乱れることを抑えることができる。

（４）本実施形態の電子機器によれば、上記に記載の液晶装置１００を備えているので、液晶層１５が電界の影響を受けて配向が乱れることを抑え、表示品質を向上させることが可能な電子機器を提供することができる。

（第２実施形態）
＜液晶装置の構成＞
図１２は、第２実施形態の液晶装置の一部の構造を示す模式断面図である。以下、第２実施形態の液晶装置の構造について、図１２を参照しながら説明する。

第２実施形態の液晶装置２００は、上述の第１実施形態と比べて、容量素子２１６の構造が異なり、その他の構成については概ね同様である。このため第２実施形態では、第１実施形態と異なる部分について詳細に説明し、その他の重複する部分については適宜説明を省略する。

図１２に示すように、第２実施形態の液晶装置２００は、第１実施形態と同様に、画素Ｐ間に窪み５５を有する容量素子２１６が設けられている。画素Ｐ間の容量素子２１６は、第４層間絶縁層１１ｅに窪み５５を有し、窪み５５及び第４層間絶縁層１１ｅを覆うように容量電極１６ａが設けられている。

そして、第２実施形態では、窪み５５の中のみに絶縁部２１１ｆ１が設けられている。絶縁部２１１ｆ１上には、絶縁部２１１ｆ１及び容量電極１６ａを覆うように誘電体層２１６ｂが設けられている。誘電体層２１６ｂ上には、画素電極２１６ｃが設けられており、隣り合う画素電極間を境に画素電極２１６ｃ１と画素電極２１６ｃ２とが別々に設けられている。

第２実施形態の液晶装置２００の製造方法は、略第１実施形態の製造方法と同様である。異なる部分としては、窪み５５の中に容量電極１６ａを成膜した後、窪み５５の中のみに絶縁部２１１ｆ１を形成する。

具体的には、容量電極１６ａを覆うように第５層間絶縁層２１１ｆを成膜する。次に、第５層間絶縁層１１ｆの上面を平坦化する。平坦化処理の方法としては、例えば、エッチバック法やＣＭＰ処理などが挙げられる。また、ウエットエッチングを行って容量電極１６ａの表面を除去するようにしてもよい。このとき、絶縁部２１１ｆ１の高さとして、容量電極１６ａの表面までの高さにする。

次に、絶縁部２１１ｆ１及び容量電極１６ａを覆うように、誘電体層２１６ｂを形成する。その後、誘電体層２１６ｂを覆うように、画素電極２１６ｃ１と画素電極２１６ｃ２とをパターニングして形成する。

以上詳述したように、第２実施形態の液晶装置２００によれば、以下に示す効果が得られる。

（５）第２実施形態の液晶装置２００によれば、容量電極１６ａの上面と、絶縁部２１１ｆ１の上面との高さを合わせたので、その上に形成する誘電体層２１６ｂと画素電極２１６ｃ（２１６ｃ１，２１６ｃ２）とを平坦に形成することが可能となる。よって、液晶層１５における液晶の配向が乱れることを抑えることができる。

なお、本発明は、上記した実施形態に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨あるいは思想に反しない範囲で適宜変更可能であり、本発明の技術範囲に含まれるものである。また、以下のような形態で実施することもできる。

（変形例１）
上記した第１実施形態のように、窪み５５の上は、絶縁部１１ｆ１を介して誘電体層１６ｂを成膜する構造に限定されず、例えば、図１３に示すようにしてもよい。図１３は、画素Ｐ間における容量素子の構造を示す拡大断面図である。図１３に示す液晶装置５００のように、窪み５５の中に成膜された容量電極１６ａの上には、容量電極１６ａを覆うように、誘電体層５１６ｂが設けられている。誘電体層５１６ｂ上における窪み５５の上方には、絶縁部１１ｆ１が設けられている。

この場合においても、画素電極１６ｃ１，１６ｃ２と容量電極１６ａとの距離を離すことができ、画素電極１６ｃ１と画素電極１６ｃ２との間から、画素電極１６ｃと容量電極１６ａ間で発生する電界が液晶層１５に漏れることを抑えることが可能となる。よって、液晶層１５が電界の影響を受けて配向が乱れることを抑えることができる。

（変形例２）
上記した第２実施形態のように、窪み５５の上は、絶縁部２１１ｆ１を介して誘電体層２１６ｂを成膜する構造に限定されず、例えば、図１４に示すようにしてもよい。図１４は、画素Ｐ間における容量素子の構造を示す拡大断面図である。図１４に示す液晶装置６００のように、窪み５５の中に成膜された容量電極１６ａの上には、容量電極１６ａを覆うように、誘電体層６１６ｂが設けられている。誘電体層６１６ｂ上における窪み５５の上方には、絶縁部２１１ｆ１が設けられている。

この場合においても、画素電極２１６ｃ１，２１６ｃ２と容量電極１６ａとの距離を離すことができ、画素電極２１６ｃ１と画素電極２１６ｃ２との間から、画素電極２１６ｃと容量電極１６ａ間で発生する電界が液晶層１５に漏れることを抑えることが可能となる。よって、液晶層１５が電界の影響を受けて配向が乱れることを抑えることができる。

（変形例３）
上記したように、窪み５５の形状は、画素Ｐ間において十字形状に形成することに限定されず、例えば、画素Ｐ間において平面的に走査線３ａに沿う方向に延在して設けるようにしてもよい。また、画素Ｐ間において平面的にデータ線６ａに沿う方向に延在して設けるようにしてもよい。

（変形例４）
上記したように、第４層間絶縁層１１ｅに形成した窪み５５の上に容量電極１６ａを成膜することに限定されず、例えば、窪み５５の上に吸湿性を有するＢＳＧ膜を成膜し、その上に容量電極１６ａを成膜するようにしてもよい。具体的には、ＢＳＧ膜の厚みは、例えば、５０ｎｍ〜７５ｎｍである。

（変形例５）
上記したように、電子機器として投射型表示装置１０００（プロジェクター）を例に説明してきたが、これに限定されず、例えば、ビューワー、ビューファインダー、ヘッドマウントディスプレイなどに適用するようにしてもよい。また、液晶テレビ、携帯電話、電子手帳、ワードプロセッサー、ビューファインダー型又はモニター直視型のビデオテープレコーダー、ワークステーション、モバイル型のパーソナルコンピューター、テレビ電話、ＰＯＳ端末、ページャー、電卓、タッチパネルなどの各種電子機器、また、電子ペーパーなどの電気泳動装置、カーナビゲーション装置等に適用するようにしてもよい。

３ａ…走査線、３ｂ…容量線、６ａ…データ線、１０…素子基板、１１…第１基板、１１ａ…下地絶縁層、１１ｂ…ゲート絶縁層、１１ｃ…第２層間絶縁層、１１ｄ…第３層間絶縁層、１１ｅ…第４層間絶縁層、１１ｆ…第５層間絶縁層（絶縁膜）、１１ｆ１，２１１ｆ１…絶縁部（絶縁膜）、１２…第２基板、１４…シール材、１５…液晶層、１６，１１６，２１６…容量素子、１６ａ…容量電極、１６ｂ，２１６ｂ，５１６ｂ，６１６ｂ…誘電体層、１６ｃ，２１６ｃ…画素電極、１８…遮光層、２０…対向基板、２２…データ線駆動回路、２４…走査線駆動回路、２５…検査回路、２６…上下導通部、２８…配向膜、３０…ＴＦＴ、３０ａ…半導体層、３０ｃ…チャネル領域、３０ｄ…画素電極側ソースドレイン領域、３０ｇ…ゲート電極、３０ｓ…データ線側ソースドレイン領域、３１…共通電極、３２…配向膜、４１，４２，４３，４４，４５，４６…コンタクトホールＣＮＴ、５１…中継層、５２…開口部、６１…外部接続端子、７０…容量素子、１００，２００…液晶装置、１０００…投射型表示装置、１１００…偏光照明装置、１１０１…ランプユニット、１１０２…インテグレーターレンズ、１１０３…偏光変換素子、１１０４，１１０５…ダイクロイックミラー、１１０６，１１０７，１１０８…反射ミラー、１２０１，１２０２，１２０３，１２０４，１２０５…リレーレンズ、１２０６…クロスダイクロイックプリズム、１２０７…投射レンズ、１２１０…液晶ライトバルブ、１２１０，１２２０，１２３０…液晶ライトバルブ、１３００…スクリーン。

Claims (9)

1. 一対の基板と、
   前記一対の基板に挟持された液晶層と、
   前記一対の基板のうち一方の基板に設けられたトランジスターと、
   前記トランジスターと電気的に接続された、画素電極と、容量電極と、前記画素電極と前記容量電極とに挟持された誘電体層と、を有する容量素子と、
   を備え、
   前記容量電極は、平面的に隣り合う画素電極間の領域に窪みを有することを特徴とする液晶装置。
2. 請求項１に記載の液晶装置であって、
   前記隣り合う画素電極の外縁と平面的に重なると共に、前記隣り合う画素電極間と前記窪みとの間を埋める絶縁膜を有することを特徴とする液晶装置。
3. 請求項１又は請求項２に記載の液晶装置であって、
   前記窪みは、平面的にデータ線及び走査線のうち少なくとも一方に沿って配置されていることを特徴とする液晶装置。
4. 請求項３に記載の液晶装置であって、
   前記容量電極は、平面的に前記隣り合う画素電極間の領域に前記窪みのない部分があることを特徴とする液晶装置。
5. 請求項１乃至請求項４のいずれか一項に記載の液晶装置であって、
   前記窪みは、前記画素電極間の隙間より、前記窪みにおける底部の幅の方が広いことを特徴とする液晶装置。
6. 請求項５に記載の液晶装置であって、
   前記画素電極間の隙間は、前記画素電極の厚みに前記絶縁膜の厚みを加えた長さ以下の長さであることを特徴とする液晶装置。
7. 一対の基板と、
   前記一対の基板に挟持された液晶層と、
   前記一対の基板のうち一方の基板に設けられたトランジスターと、
   前記トランジスターに接続された、画素電極と、容量電極と、前記画素電極と前記容量電極とに挟持された誘電体層と、を有する容量素子と、
   を備えた液晶装置の製造方法であって、
   平面的に前記画素電極間の領域と重なる領域にある前記容量電極の表面に窪みを形成する窪み形成工程と、
   少なくとも前記窪みを埋めるように絶縁膜を形成する絶縁膜形成工程と、
   前記絶縁膜及び前記容量電極を覆うように前記誘電体層を形成する誘電体層形成工程と、
   前記誘電体層を覆うように前記画素電極を形成する画素電極形成工程と、
   を有することを特徴とする液晶装置の製造方法。
8. 請求項７に記載の液晶装置の製造方法であって、
   前記絶縁膜形成工程は、前記容量電極を覆うように前記絶縁膜となる絶縁膜前駆体を成膜し、その後、エッチバック処理法、ＣＭＰ処理法、エッチング処理法のいずれかの方法によって、前記少なくとも前記窪みの中に前記絶縁膜を形成することを特徴とする液晶装置の製造方法。
9. 請求項１乃至請求項６のいずれか一項に記載の液晶装置を備えることを特徴とする電子機器。

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