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JP2012164730A - 半導体装置 - Google Patents

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JP2012164730A
JP2012164730A JP2011022390A JP2011022390A JP2012164730A JP 2012164730 A JP2012164730 A JP 2012164730A JP 2011022390 A JP2011022390 A JP 2011022390A JP 2011022390 A JP2011022390 A JP 2011022390A JP 2012164730 A JP2012164730 A JP 2012164730A
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drain
source
region
divided
wiring
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JP2011022390A
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Inventor
Kyoya Nitta
恭也 新田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
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Publication date
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Priority to US13/365,211 priority patent/US8698241B2/en
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Abstract

【課題】半導体装置の特性を向上させる。
【解決手段】ＬＤＭＯＳと、ＬＤＭＯＳのソース領域と電気的に接続されるソースプラグＰ１Ｓと、ソースプラグＰ１Ｓ上に配置されるソース配線Ｍ１Ｓと、ＬＤＭＯＳのドレイン領域と電気的に接続されるドレインプラグＰ１Ｄと、ドレインプラグＰ１Ｄ上に配置されるドレイン配線Ｍ１Ｄと、を有する半導体装置のソースプラグＰ１Ｓの構成を工夫する。ドレインプラグＰ１Ｄは、Ｙ方向に延在するライン状に配置され、ソースプラグＰ１Ｓは、Ｙ方向に所定の間隔を置いて配置された複数の分割ソースプラグＰ１Ｓを有するように半導体装置を構成する。このように、ソースプラグＰ１Ｓを分割することにより、ソースプラグＰ１ＳとドレインプラグＰ１Ｄ等との対向面積が低減し、寄生容量の低減を図ることができる。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、ＬＤＭＯＳＦＥＴを有する半導体装置に適用して有効な技術に関する。
近年、ＧＳＭ（Global System for Mobile Communications）方式、ＰＣＳ（Personal Communications Service）方式、ＰＤＣ（Personal Digital Cellular）方式、ＣＤＭＡ（Code Division Multiple Access）方式といった通信方式を用いた移動体通信装置（いわゆる携帯電話）が普及している。
一般に、この種の移動体通信装置は、電波の放射と受信をするアンテナ、電力変調された高周波信号を増幅してアンテナへ供給する高周波電力増幅器（ＲＦ（radio frequency）パワーモジュール）、アンテナで受信した高周波信号を信号処理する受信部、これらの制御を行う制御部、そしてこれらに電源電圧を供給する電池（バッテリー）で構成される。
上記高周波電力増幅器には、大きな負荷変動に対して高破壊耐量が求められ、高周波電力増幅器の増幅デバイスには、ＬＤＭＯＳ（Laterally Diffused MOS：横方向拡散ＭＯＳ）トランジスタが多く用いられている。
例えば、下記特許文献１（特開２０１０−５０２１９号公報）には、ＬＤＭＯＳ部（１０ａ）のＮ型エピ層（１２）上に、ゲート酸化膜（２４ａ）及びゲート電極（２５ａ）が形成され、ＬＤＭＯＳ部（１０ａ）の層間絶縁層（１４）内には、各ソース電極又は各ドレイン電極とＰ+領域（１７ａ〜１７ｃ）又はＮ+領域（１８）とを電気的に接続するコンタクト配線（２６ａ〜２６ｃ）が形成された半導体装置が開示されている。
また、下記特許文献２（特開２００９−３２９６８号公報）には、ＬＤＭＯＳのドレイン領域（５）はダイオードのカソード領域（１１）として用いられ、ＬＤＭＯＳのバックゲート領域（４）はダイオードのアノード領域（１４）として用いられる半導体装置が開示されている。また、上記半導体装置において、ドレイン領域（５）と電気的に接続されたドレイン電極（９）およびバックゲート領域（４）に電気的に接続されたソース電極（８）は、層間絶縁膜（１０）のコンタクトホール内に形成されている。
また、下記特許文献３（特開２００７−１７３３１４号公報）には、ＬＤＭＯＳＦＥＴのソース領域と基板（１）の裏面に形成されたソース裏面電極（３６）とを電気的に接続するｐ型打ち抜き層（４）を不純物を高濃度でドープした低抵抗のｐ型多結晶シリコン膜もしくは低抵抗の金属膜から形成した半導体装置が開示されている。また、上記ＬＤＭＯＳＦＥＴの基本セルのソース同士を電気的に接続するソース配線は配線２４Ａのみとし、ソース配線を形成する配線層数は、ドレイン配線（配線２４Ｂ、２９Ｂ、３３）を形成する配線層数より少なくした半導体装置が開示されている。
なお、本欄において、カッコ内は、各特許文献に記載の符号を示す。
特開２０１０−５０２１９号公報 特開２００９−３２９６８号公報 特開２００７−１７３３１４号公報
本発明者は、上記移動体通信装置に用いられるＬＤＭＯＳＥＦＥ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor、横方向拡散ＭＯＳＦＥＴ、ＬＤＭＩＳＦＥＴ、以下、単に「ＬＤＭＯＳ」という）の研究開発に従事している。
上記ＬＤＭＯＳは、耐圧を高くするため、ドレイン領域近傍の不純物を横方向に拡散した構造を採用している。このＬＤＭＯＳのソース領域は、ソースコンタクト部を介してソース線と接続され、ＬＤＭＯＳのドレイン領域は、ドレインコンタクト部を介してドレイン線に接続されている。
この場合、ソースコンタクト部とドレインコンタクト部との間、およびソース線とドレインとの間に寄生容量が生じる。この寄生容量は、素子の微細化に伴い大きくなり、ＬＤＭＯＳを有する半導体装置の特性を劣化させる。
特に、ＬＤＭＯＳが用いられる上記移動体通信装置用の高周波電力増幅器においては、１回のバッテリ（電池）の充電おいて装置（機器）の稼働時間を長く保つ必要があることから、高い電力効率が要求される。この電力効率は、高周波電力増幅器に入力される電力に対する、高周波電力増幅器から出力される電力の割合であり、上記寄生容量は、電力効率の低下の要因となり、結果として、装置（機器）全体の特性の劣化の要因となる。
そこで、本発明は、ＬＤＭＯＳを有する半導体装置の特性の向上を図ることを目的とする。特に、ＬＤＭＯＳを有する半導体装置の寄生容量を低減することにより、その特性の向上を図ることを目的とする。
また、ＬＤＭＯＳを有する半導体装置の小型化を図りつつ、その特性の向上を図ることを目的とする。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、（ａ）横方向拡散ＭＩＳＦＥＴであって、（ａ１）半導体基板の第１面上にゲート絶縁膜を介して配置され、第１方向に延在するゲート電極と、（ａ２）前記ゲート電極の一方の側の前記半導体基板中に配置されたソース領域、および前記ゲート電極の他方の側の前記半導体基板中に配置されたドレイン領域と、を有する横方向拡散ＭＩＳＦＥＴを有する。さらに、（ｂ）前記半導体基板上であって、前記ゲート電極の一方の側に位置する第１領域に配置され、前記ソース領域と電気的に接続されるソースコンタクト部と、（ｃ）前記ソースコンタクト部上に配置されるソース配線と、（ｄ）前記半導体基板上であって、前記ゲート電極の他方の側に位置する第２領域に配置され、前記ドレイン領域と電気的に接続されるドレインコンタクト部と、を有する。さらに、（ｅ）前記ドレインコンタクト部上に配置されるドレイン配線と、を有し、前記ドレインコンタクト部は、前記第１領域において、前記第１方向に延在するライン状に配置され、前記ソースコンタクト部は、前記第２領域において、前記第１方向に所定の間隔を置いて配置された複数の分割ソースコンタクトを有する。
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、（ａ）横方向拡散ＭＩＳＦＥＴであって、（ａ１）半導体基板の第１面上にゲート絶縁膜を介して配置され、第１方向に延在するゲート電極と、（ａ２）前記ゲート電極の一方の側の前記半導体基板中に配置されたソース領域、および前記ゲート電極の他方の側の前記半導体基板中に配置されたドレイン領域と、を有する横方向拡散ＭＩＳＦＥＴを有する。さらに、（ｂ）前記半導体基板上であって、前記ゲート電極の一方の側に位置する第１領域に配置され、前記ソース領域と電気的に接続されるソースコンタクト部と、（ｃ）前記ソースコンタクト部上に配置されるソース配線と、（ｄ）前記半導体基板上であって、前記ゲート電極の他方の側に位置する第２領域に配置され、前記ドレイン領域と電気的に接続されるドレインコンタクト部と、を有する。さらに、（ｅ）前記ドレインコンタクト部上に配置されるドレイン配線と、を有し、前記ドレインコンタクト部は、前記第１領域において、前記第１方向に第１の間隔を置いて配置された複数の分割ドレインコンタクトを有し、前記ソースコンタクト部は、前記第２領域において、前記第１方向に前記第１の間隔を置いて配置された複数の分割ソースコンタクトを有する。さらに、前記複数の分割ドレインコンタクトの各分割ドレインコンタクトの前記第１方向の位置は、前記複数の分割ソースコンタクトの前記第１方向の位置の間に位置するようにずれて配置されている。
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、（ａ）横方向拡散ＭＩＳＦＥＴであって、（ａ１）半導体基板の第１面上にゲート絶縁膜を介して配置され、第１方向に延在するゲート電極と、（ａ２）前記ゲート電極の一方の側の前記半導体基板中に配置されたソース領域、および前記ゲート電極の他方の側の前記半導体基板中に配置されたドレイン領域と、を有する横方向拡散ＭＩＳＦＥＴを有する。さらに、（ｂ）前記半導体基板上であって、前記ゲート電極の一方の側に位置する第１領域に配置され、前記ソース領域と電気的に接続されるソースコンタクト部と、（ｃ）前記ソースコンタクト部上に配置されるソース配線と、（ｄ）前記半導体基板上であって、前記ゲート電極の他方の側に位置する第２領域に配置され、前記ドレイン領域と電気的に接続されるドレインコンタクト部と、を有する。さらに、（ｅ）前記ドレインコンタクト部上に配置されるドレイン配線と、を有し、前記ドレインコンタクト部は、前記第１領域において、前記第１方向に第１の間隔を置いて配置された複数の分割ドレインコンタクトを有し、前記ソースコンタクト部は、前記第２領域において、前記第１方向に前記第１の間隔を置いて配置された複数の分割ソースコンタクトを有する。さらに、前記複数の分割ドレインコンタクトの各分割ドレインコンタクトの前記第１方向の位置は、前記複数の分割ソースコンタクトの前記第１方向の位置に対応するように並んで配置され、前記ドレイン配線は、前記第１領域において、前記第１方向に第２の間隔を置いて配置された複数の分割ドレイン配線部を有する。
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、（ａ）横方向拡散ＭＩＳＦＥＴであって、（ａ１）半導体基板の第１面上にゲート絶縁膜を介して配置され、第１方向に延在するゲート電極と、（ａ２）前記ゲート電極の一方の側の前記半導体基板中に配置されたソース領域、および前記ゲート電極の他方の側の前記半導体基板中に配置されたドレイン領域と、を有する横方向拡散ＭＩＳＦＥＴを有する。さらに、（ｂ）前記半導体基板上であって、前記ゲート電極の一方の側に位置する第１領域に配置され、前記ソース領域と電気的に接続されるソースコンタクト部と、（ｃ）前記半導体基板上であって、前記ゲート電極の他方の側に位置する第２領域に配置され、前記ドレイン領域と電気的に接続されるドレインコンタクト部と、を有する。さらに、（ｄ）前記ドレインコンタクト部上に配置されるドレイン配線と、を有し、前記ソースコンタクト部は、前記第２領域において、前記第１方向に所定の間隔を置いて配置された複数の分割ソースコンタクトを有し、前記ソースコンタクト部上において、前記ソースコンタクト部と電気的に接続されるソース配線が形成されていない。
本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
また、本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の小型化を図りつつ、その特性の向上を図ることができる。
実施の形態１の半導体装置の構成を模式的に示す断面斜視図である。 実施の形態１の半導体装置の構成を模式的に示す断面図である。 実施の形態１の半導体装置の構成を示す要部平面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部平面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図４に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部平面図であって、図５に続く半導体装置の製造工程を示す要部平面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図６に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部平面図であって、図７に続く半導体装置の製造工程を示す要部平面図である。 実施の形態１の半導体装置の製造工程を示す要部平面図であり、図９の部分拡大図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図８に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部平面図であって、図９に続く半導体装置の製造工程を示す要部平面図である。 実施の形態１の半導体装置の製造工程を示す要部平面図であって、図１２の部分拡大図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１１に続く半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部平面図であって、図１２に続く半導体装置の製造工程を示す要部平面図である。 実施の形態１のＬＤＭＯＳの繰り返し構造を示す要部平面図である。 電力増幅モジュール（チップ）の構成例を模式的に示す平面図である。 実施の形態２の半導体装置の構成を示す要部平面図である。 実施の形態２の他の領域の構成を示す要部平面図である。 実施の形態３の半導体装置の構成を示す要部平面図である。 実施の形態４の半導体装置の構成を示す要部平面図である。 実施の形態５の半導体装置の構成を示す要部平面図である。 実施の形態６の半導体装置の構成を示す要部平面図である。 実施の形態７の半導体装置の構成を示す要部平面図である。 実施の形態８の半導体装置の構成を示す要部平面図である。 実施の形態９の半導体装置の構成を示す要部平面図である。 比較例の半導体装置の構成を示す要部平面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置の構造と製造方法について詳細に説明する。
［構造説明］
図１〜図３は、本実施の形態の半導体装置の構成を模式的に示す図であり、図１は、断面斜視図、図２は、断面図、図３は、要部平面図である。
本実施の形態の半導体装置の特徴的な構成について、図１〜図３を参照しながら説明する。
本実施の形態の半導体装置は、半導体基板１上のエピタキシャル層２の主表面に形成されたＬＤＭＯＳを有する。
このＬＤＭＯＳは、第１のｎ−型ドレイン領域１０と第２のｎ−型ドレイン領域１３とｎ＋型ドレイン領域１４とからなるドレイン領域、ｎ−型ソース領域１１とｎ＋型ソース領域１５とからなるソース領域、およびこのソース・ドレイン領域間（チャネル形成領域）上にゲート絶縁膜８を介して形成されたゲート電極Ｇとを有する。
ここで、ＬＤＭＯＳは、ＭＯＳＦＥＴ素子の一種であるが、次のような特徴（第１〜第３の特徴）を有するＭＯＳＦＥＴ素子である。
第１の特徴として、ＬＤＭＯＳは、短いチャネル長で高電圧動作を可能とするために、ゲート電極Ｇのドレイン側にＬＤＤ（Lightly doped drain）領域が形成されている。即ち、ＬＤＭＯＳのドレインは、高不純物濃度のｎ＋型領域（ここではｎ＋型ドレイン領域１４）と、それよりも低不純物濃度のＬＤＤ領域（ここでは第１のｎ−型ドレイン領域１０および第２のｎ−型ドレイン領域１３）とから構成され、ｎ＋型領域（ｎ＋型ドレイン領域１４）はＬＤＤ領域を介してゲート電極Ｇから離間して形成されている。これにより、高耐圧を実現することができる。ドレイン側のＬＤＤ領域における電荷量（不純物濃度）、およびゲート電極Ｇの端部とｎ＋型ドレイン領域（ドレイン高濃度領域）１４との間の距離は、ＬＤＭＯＳのブレークダウン電圧が最大値となるように最適化することが好ましい。
第２の特徴として、ＬＤＭＯＳは、ソース側のソース領域（ｎ−型ソース領域１１およびｎ＋型ソース領域１５）とチャネル形成領域とに、パンチスルーストッパ用のｐ型ウエル（ｐ型ベース領域）７が形成されている。ＬＤＭＯＳのドレイン側（ドレイン領域）では、このｐ型ウエル７は、形成されていないか、あるいはチャネル形成領域に近い側のドレイン領域の端部の一部に接するようにしか形成されていない。言い換えれば、ドレイン領域（ここでは第１のｎ−型ドレイン領域１０、第２のｎ−型ドレイン領域１３およびｎ＋型ドレイン領域１４からなるドレイン領域）下に、ｐ型ウエル７が形成されていない領域が存在する。また、別の言い方をすれば、少なくとも、ドレインを構成するｎ＋型ドレイン領域１４の下にはｐ型ウエル７が形成されない。
第３の特徴として、ＬＤＭＯＳは、ソース領域（ここではｎ−型ソース領域１１およびｎ＋型ソース領域１５）とドレイン領域（ここでは第１のｎ−型ドレイン領域１０、第２のｎ−型ドレイン領域１３およびｎ＋型ドレイン領域１４）とが、ゲート電極Ｇに対して非対称な構造を有している。
特に、ＬＤＭＯＳは、ソース領域を構成するｎ＋型ソース領域１５とゲート電極Ｇのソース領域側の端部との距離（これを「ＤＳ」とする）と、ドレインを構成するｎ＋型ドレイン領域１４とゲート電極Ｇのドレイン領域側の端部との距離（これを「ＤＤ」とする）と、が非対称であり、ＤＳ＜ＤＤの関係にある。
次いで、上記ＬＤＭＯＳを構成するドレイン領域、ソース領域、およびゲート電極Ｇのパターン形状（上面からの平面視における形状）について説明する。
ゲート電極Ｇは、図３に示すように、Ｙ方向に延在している。このゲート電極Ｇの一方の側に位置する領域（図３においては、ゲート電極Ｇの左側、第１領域）にソース領域がＹ方向に延在するように配置される。また、ゲート電極Ｇの他方の側に位置する領域（図３においては、ゲート電極Ｇの右側、第２領域）にドレイン領域がＹ方向に延在するように配置される。
また、上記ＬＤＭＯＳを構成するドレイン領域、ソース領域、およびゲート電極Ｇ上には、金属シリサイド層１７が形成されている（図１等参照）。
また、図３には示していないが、図１に示すように、この金属シリサイド層１７を介してソース領域とソースプラグＰ１Ｓが電気的に接続される。また、金属シリサイド層１７を介してドレイン領域（ここでは、ｎ＋型ドレイン領域１４）とドレインプラグＰ１Ｄが電気的に接続される。また、図１には現れないが、金属シリサイド層１７を介してゲート電極ＧとゲートプラグＰ１Ｇが電気的に接続される（図９参照）。
上記ドレインプラグＰ１Ｄは、ゲート電極Ｇの一方の側に位置する領域（図３においては、ゲート電極Ｇの右側）に形成され、上記ソースプラグＰ１Ｓは、ゲート電極Ｇの他方の側に位置する領域（図３においては、ゲート電極Ｇの左側）に形成される。
図３に示すように、ドレインプラグＰ１Ｄは、Ｙ方向に延在するライン状である。言い換えれば、ドレインプラグＰ１Ｄのパターン形状（上面からの平面視における形状）は、Ｙ方向に長辺を有する矩形状である。
また、ソースプラグＰ１Ｓは、複数の分割ソースプラグ（分割ソースコンタクト）Ｐ１Ｓよりなる。即ち、四角柱状の分割ソースプラグＰ１Ｓが、Ｘ方向およびＹ方向にアレイ状に配置されている。言い換えれば、分割ソースプラグＰ１Ｓのパターン形状（上面からの平面視における形状）は、矩形状であり、Ｙ方向に所定の間隔を置いて複数配置されている。Ｙ方向に配置される複数の分割ソースプラグＰ１Ｓを分割ソースプラグ列という。図３においては、ゲート電極Ｇの左側の領域に、３列の分割ソースプラグ列が所定の間隔を置いてＸ方向に配置されている。なお、本明細書においては、「ソースプラグ」と「分割ソースプラグ」とを同じ符号「Ｐ１Ｓ」で示すが、特に、断りの無い場合には、「ソースプラグ」は、複数の分割ソースプラグＰ１Ｓ全体を示すものとする。
図１および図２に示すように、ドレインプラグＰ１Ｄ上には、ドレイン配線Ｍ１Ｄが配置される。また、ソースプラグＰ１Ｓ上には、ソース配線Ｍ１Ｓが配置される。また、図１および図２には示されないが、ゲートプラグＰ１Ｇ上には、ゲート配線Ｍ１Ｇが配置される（図９参照）。図３に示すように、ドレイン配線Ｍ１Ｄは、ドレインプラグＰ１Ｄを覆うように、Ｙ方向に延在するライン状に配置される。また、ソース配線Ｍ１Ｓは、複数の分割ソースプラグＰ１Ｓを覆うように、Ｙ方向に延在するライン状に配置される。ドレイン配線Ｍ１Ｄ、ソース配線Ｍ１Ｓおよびゲート配線Ｍ１Ｇは、第１層配線である。
さらに、図１および図３に示すように、ドレイン配線Ｍ１Ｄは、ドレインプラグＰ２Ｄを介して第２層配線であるドレイン配線Ｍ２Ｄと接続される。また、ドレイン配線Ｍ２Ｄは、ドレインプラグＰ３Ｄを介して第３層配線であるドレイン配線Ｍ３Ｄと接続される。
このように、本実施の形態においては、ソースプラグＰ１ＳをドレインプラグＰ１Ｄのようなライン状とせず、複数の分割ソースプラグＰ１Ｓで構成したので、ソースプラグＰ１ＳとドレインプラグＰ１Ｄとの対向面積を少なくすることができる。ソースプラグＰ１ＳをドレインプラグＰ１Ｄのようにライン状とした比較例の半導体装置の平面図を図２７に示す。
このように、ソースプラグＰ１ＳとドレインプラグＰ１Ｄとの対向面積を少なくすることで、ソースプラグＰ１ＳとドレインプラグＰ１Ｄとの寄生容量を小さくすることができる。同様に、ソースプラグＰ１Ｓとドレイン配線Ｍ１Ｄとの寄生容量も小さくすることができる。また、同様に、ソースプラグＰ１Ｓと他の配線（Ｍ２Ｄ、Ｍ３Ｄなど）との寄生容量を小さくすることができる。
その結果、ＬＤＭＯＳが用いられる電力増幅回路などにおいて、電力効率を向上するなどの回路特性を向上させることができる。このように、半導体装置の性能を向上させることができる。
［製法説明］
次いで、図４〜図１６を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図４〜図１６は、本実施の形態の半導体装置の製造工程を示す要部断面図または要部平面図である。要部断面図は、例えば、要部平面図のＢ−Ｂ断面部に対応する。
まず、図４および図５に基づいて説明する。図４に示すように、例えばｐ＋型のシリコン（Ｓｉ）単結晶からなり、その抵抗率（比抵抗）が例えば１〜１０ｍΩｃｍ程度の低抵抗基板とされている半導体基板（以下、単に「基板」という）１を準備する。次いで、基板（半導体基板、半導体ウエハ）１の主面上に周知のエピタキシャル成長法を用いて、例えば抵抗率が２０Ωｃｍ程度で膜厚が２μｍ程度のｐ型単結晶シリコンからなるエピタキシャル層（半導体層）２を形成する。エピタキシャル層２は、半導体層であるが、エピタキシャル層２の不純物濃度は基板１の不純物濃度よりも低く、エピタキシャル層２の抵抗率は基板１の抵抗率よりも高い。基板１とエピタキシャル層２を合わせたものを半導体基板とみなすこともできる。
次に、フォトリソグラフィ技術およびドライエッチング技術を用いてエピタキシャル層２の一部をエッチングして、基板１に達する溝を形成する。次いで、この溝の内部を含むエピタキシャル層２上にＣＶＤ（Chemical Vapor Deposition；化学気相成長）法などを用いてｐ型多結晶シリコン膜を堆積した後、溝の外部のｐ型多結晶シリコン膜をエッチバック法などで除去する。これにより、溝内に埋め込まれたｐ型多結晶シリコン膜からなるｐ型埋め込み層（シンカー（Sinker）、ｐ型半導体層）３が形成される。ｐ型埋め込み層３は、エピタキシャル層２を貫通し、ｐ型埋め込み層３の底部は基板１に到達している。
図５に示すように、ｐ型埋め込み層３は、近接して２つ設けられ、この対が、Ｙ方向に所定の間隔を置いて複数配置されて、ｐ型埋め込み層３の対列を構成している。図５には、この列が２列示されている。
このように、不純物を高濃度でドープしたｐ型多結晶シリコン膜を溝の内部に埋め込むことにより、寄生抵抗の小さいｐ型埋め込み層３を形成することができる。従って、ｐ型埋め込み層３の不純物濃度は、エピタキシャル層２の不純物濃度よりも高く、ｐ型埋め込み層３の抵抗率は、エピタキシャル層２の抵抗率よりも低い。なお、多結晶シリコン膜に代えて溝の内部に金属膜を埋め込むことにより、さらに寄生抵抗の小さい埋め込み層を形成してもよい。
次に、エピタキシャル層２の主面に、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより絶縁体からなる素子分離領域を形成する。なお、この素子分離領域は、図４および図５には現れない。例えば、エッチングによりエピタキシャル層２に溝を形成し、その溝内に酸化シリコン膜などの絶縁膜を埋め込むことによって、エピタキシャル層２に素子分離領域を形成することができる。素子分離領域を形成することにより、基板１の主面（エピタキシャル層２の主面）ではＬＤＭＯＳのセルが形成される活性領域Ａｃが規定される（図３参照）。活性領域Ａｃは、周囲を素子分離領域によって囲まれた領域である。
次に、図６および図７に基づいて説明する。図６に示すように、所定の形状のフォトレジスト膜（図示せず）をイオン注入阻止マスクにしてエピタキシャル層２の一部にホウ素（Ｂ）などのｐ型の不純物をイオン注入することによって、パンチスルーストッパ用のｐ型ウエル（ｐ型ベース領域、ｐ型半導体領域）７を形成する。このｐ型ウエル７は、ＬＤＭＯＳのドレイン領域からソース領域への空乏層の延びを抑えるパンチスルーストッパとしての機能を有している。ｐ型ウエル７は、主としてＬＤＭＯＳのソース領域とチャネル形成領域とに形成される。また、ｐ型ウエル７はＬＤＭＯＳの閾値調整用としても用いられる。
次に、エピタキシャル層２の表面をフッ酸などで洗浄した後、基板１を例えば８００℃程度で熱処理（熱酸化処理）することなどによって、エピタキシャル層２の表面に例えば膜厚１１ｎｍ程度の酸化シリコン膜などからなるゲート絶縁膜８を形成する。ゲート絶縁膜８は、熱酸化膜に代えて、窒素を含む酸化シリコン膜、いわゆる酸窒化膜を適用してもよい。また、熱酸化膜の上部にＣＶＤ法で酸化シリコン膜を堆積し、これら２層の酸化膜でゲート絶縁膜８を構成してもよい。
次に、ゲート絶縁膜８の上部にゲート電極Ｇを形成する。ゲート電極Ｇを形成するには、例えば、エピタキシャル層２の主面上（即ちゲート絶縁膜８上）にＣＶＤ法などによりｎ型多結晶シリコン膜（ドープトポリシリコン膜）を堆積し、これをフォトリソグラフィ技術およびドライエッチング技術を用いてパターニングする。これにより、パターニングされたｎ型多結晶シリコン膜からなるゲート電極Ｇが、ｐ型ウエル７の表面にゲート絶縁膜８を介して形成される。
次に、所定の形状のフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いて、ｐ型ウエル７の一部の表面にヒ素（Ａｓ）などのｎ型の不純物をイオン注入することによって、ｎ−型ソース領域１１を形成する。ｎ−型ソース領域１１は、ゲート電極Ｇに対して自己整合的に形成される。低加速エネルギーでイオン注入を行うことで、ｎ−型ソース領域１１を浅く形成することにより、ソース領域からチャネル形成領域への不純物の広がりを抑制できる。これにより、しきい値電圧の低下を抑制することができる。
次に、ゲート電極Ｇの側壁に酸化シリコン膜などの絶縁膜からなるサイドウォールスペーサ（側壁絶縁膜）ＳＷ１を形成する。サイドウォールスペーサＳＷ１は、例えば、基板１上にＣＶＤ法などで酸化シリコン膜などの絶縁膜を堆積した後、この絶縁膜を異方性エッチングして形成することができる。次いで、ドレイン領域の上部に開口を有するフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いて、エピタキシャル層２の一部にリン（Ｐ）などのｎ型の不純物をイオン注入することによって、第１のｎ−型ドレイン領域（第１の低濃度ｎ型ドレイン領域、第１のｎ型ＬＤＤ（Lightly Doped Drain）領域）１０を形成する。第１のｎ−型ドレイン領域１０は、サイドウォールスペーサＳＷ１に対して自己整合的に形成される。第１のｎ−型ドレイン領域１０の不純物濃度を低くすることにより、ゲート電極Ｇとドレインとの間に空乏層が広がるようになるので、両者の間に形成される帰還容量（ドレインとゲート電極間の寄生容量、Ｃｇｄ）が低減される。
次いで、上記所定の形状のフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いて、ｐ型ウエル７にホウ素（Ｂ）などのｐ型の不純物をイオン注入することによって、ｎ−型ソース領域１１の下部にｐ型ハロー領域１２を形成する。この際、基板１の主面に対して３０度の斜め方向から不純物をイオン注入する。このｐ型ハロー領域１２は、必ずしも形成する必要はないが、これを形成した場合は、ソース領域からチャネル形成領域への不純物の広がりがさらに抑制され、さらに短チャネル効果が抑制される。よって、しきい値電圧の低下をさらに抑制することができる。
次に、ゲート電極Ｇ（サイドウォールスペーサＳＷ１）の側壁に酸化シリコン膜などの絶縁膜からなるサイドウォールスペーサ（側壁絶縁膜）ＳＷ２を形成する。サイドウォールスペーサＳＷ２は、例えば、基板１上にＣＶＤ法などで酸化シリコン膜などの絶縁膜を堆積した後、この絶縁膜を異方性エッチングして形成することができる。次いで、ドレイン領域の上部に開口を有するフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いて、第１のｎ−型ドレイン領域１０の一部にリン（Ｐ）などのｎ型の不純物をイオン注入する。これにより、第１のｎ−型ドレイン領域１０の一部には、ゲート電極Ｇのドレイン側の側壁に形成されたサイドウォールスペーサＳＷ１、ＳＷ２に対して自己整合的に、第２のｎ−型ドレイン領域（第２の低濃度ｎ型ドレイン領域、第２のｎ型ＬＤＤ（Lightly Doped Drain）領域）１３が形成される。
第２のｎ−型ドレイン領域１３形成時に注入された不純物は、第１のｎ−型ドレイン領域１０形成時に注入された不純物と同じ導電型の不純物（Ｐ）なので、第２のｎ−型ドレイン領域１３の不純物濃度は、第１のｎ−型ドレイン領域１０の不純物濃度よりも高くなる。即ち、第２のｎ−型ドレイン領域１３は、第１のｎ−型ドレイン領域１０よりも低抵抗となるので、オン抵抗（Ｒon）を低減することができる。
また、第１のｎ−型ドレイン領域１０は、ゲート電極の側壁のサイドウォールスペーサＳＷ１に対して自己整合的に形成されるのに対し、第２のｎ−型ドレイン領域１３は、ゲート電極Ｇの側壁のサイドウォールスペーサＳＷ２に対して自己整合的に形成されることから、第２のｎ−型ドレイン領域１３は、ゲート長方向に沿ったサイドウォールスペーサＳＷ１およびＳＷ２の膜厚に相当する分、ゲート電極Ｇから離間して形成される。従って、第２のｎ−型ドレイン領域１３の不純物濃度を高くしても、帰還容量（Ｃgd）に及ぼす影響は僅かである。また、第２のｎ−型ドレイン領域１３形成時のイオン注入の加速エネルギーは、第１のｎ−型ドレイン領域１０形成時のイオン注入の加速エネルギーと同じなので、第２のｎ−型ドレイン領域１３の接合深さは、第１のｎ−型ドレイン領域１０の接合深さとほぼ同じになる。
次に、第２のｎ−型ドレイン領域１３の一部とソース領域のｐ型ウエル７のそれぞれの上部に開口を有するフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いて、第２のｎ−型ドレイン領域１３の一部とソース領域のｐ型ウエル７にヒ素（Ａｓ）などのｎ型の不純物をイオン注入する。
このイオン注入により、第２のｎ−型ドレイン領域１３の一部には、第２のｎ−型ドレイン領域１３よりも不純物濃度が高く、かつ第２のｎ−型ドレイン領域１３よりもさらにチャネル形成領域から離間したｎ＋型ドレイン領域（ドレイン高濃度領域、高濃度ｎ型ドレイン領域）１４が形成される。なお、このとき、高不純物濃度のｎ＋型ドレイン領域１４を低不純物濃度の第２のｎ−型ドレイン領域１３や第１のｎ−型ドレイン領域１０に比べて浅く形成する。
また、このイオン注入により、ｐ型ウエル７には、ｎ−型ソース領域１１よりも不純物濃度が高く、かつｎ−型ソース領域１１よりも底部の位置が深いｎ＋型ソース領域１５が形成される。ｎ＋型ソース領域１５は、ゲート電極Ｇの側壁のサイドウォールスペーサＳＷ２に対して自己整合的に形成される。このため、ｎ＋型ソース領域１５は、ゲート長方向に沿ったサイドウォールスペーサＳＷ１およびＳＷ２の膜厚に相当する分、チャネル形成領域から離間して形成される。
このように、ゲート電極Ｇとｎ＋型ドレイン領域１４との間に介在する低濃度ｎ型ドレイン領域（ｎ型ＬＤＤ領域）を二重構造とし、ゲート電極Ｇに最も近い第１のｎ−型ドレイン領域１０の不純物濃度を相対的に低く、ゲート電極Ｇから離間した第２のｎ−型ドレイン領域１３の不純物濃度を相対的に高くしている。これにより、ゲート電極Ｇとドレインとの間に空乏層が広がるようになる結果、ゲート電極Ｇとその近傍の第１のｎ−型ドレイン領域１０との間に形成される帰還容量（Ｃgd）は小さくなる。また、第２のｎ−型ドレイン領域１３の不純物濃度が高いことから、オン抵抗（Ｒon）も小さくなる。第２のｎ−型ドレイン領域１３は、ゲート電極Ｇから離間した位置に形成されているために、帰還容量（Ｃgd）に及ぼす影響は僅かである。このため、オン抵抗（Ｒon）と帰還容量（Ｃgd）を共に小さくすることができるので、増幅回路の電力付加効率を向上させることができる。
ここまでの工程により、第１のｎ−型ドレイン領域１０と第２のｎ−型ドレイン領域１３とｎ＋型ドレイン領域１４とからなるドレイン領域、ｎ−型ソース領域１１とｎ＋型ソース領域１５とからなるソース領域、およびゲート電極Ｇを有するＬＤＭＯＳが、エピタキシャル層２の主面（活性領域）に形成される。
なお、本願においては、便宜上「ＭＯＳＦＥＴ」と示したが、本願において、ＭＯＳＦＥＴというときは、ゲート絶縁膜に酸化膜（酸化シリコン膜）を用いたＭＯＳＦＥＴだけでなく、酸化膜（酸化シリコン膜）以外の絶縁膜をゲート絶縁膜に用いたＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）も含むものとする。
次に、ｐ型埋め込み層３の上部に開口を有するフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いて、ｐ型埋め込み層３の近傍の基板１の表面にフッ化ホウ素（ＢＦ2）などのｐ型の不純物をイオン注入することにより、ｐ型埋め込み層３の上部領域にｐ＋型半導体領域１６を形成する。ｐ型埋め込み層３の上部領域にｐ＋型半導体領域１６を形成することで、ｐ型埋め込み層３の表面を低抵抗化することができる。
ここまでの工程により、図６の構造が得られる。
図７は、図６の工程段階に対応する要部平面図であり、図７に示されるように、ＬＤＭＯＳのゲート電極ＧはＹ方向に延在している。図７では図示していないが、ＬＤＭＯＳのドレイン領域（第１のｎ−型ドレイン領域１０、第２のｎ−型ドレイン領域１３およびｎ＋型ドレイン領域１４）は、活性領域において、隣り合うゲート電極Ｇの間の領域に形成されてＹ方向に延在している。また、ＬＤＭＯＳのソース領域（ｎ−型ソース領域１１およびｎ＋型ソース領域１５）は、活性領域において、ゲート電極Ｇのドレイン領域とは逆側の領域に形成されてＹ方向に延在している。また、ｐ型埋め込み層３は、隣り合うＬＤＭＯＳのｎ＋型ソース領域１５（図７において、図示せず）の間の領域に形成されている。また、図７では図示していないが、ｐ＋型半導体領域１６は、隣り合うＬＤＭＯＳのｎ＋型ソース領域１５の間の領域に形成されてＹ方向に延在している。
また、ＬＤＭＯＳ形成領域（活性領域）においては、図６および図７に示す領域ＵＣに対応する単位セル（繰り返し単位、基本セル、単位領域、ＬＤＭＯＳの単位セル）の構造（レイアウト）がＸ方向に繰り返されている（図１６参照）。一つの単位セルは２つのＬＤＭＯＳ部（２つのゲート電極Ｇ部）により構成される。即ち、ｎ＋型ドレイン領域１４を共通にしてＸ方向に対称な構造の２つのＬＤＭＯＳ部により構成されている。なお、ＬＤＭＯＳは、ＭＩＳＦＥＴ素子であるため、一のＬＤＭＯＳ部を単位ＭＩＳＦＥＴ素子とみなすこともできる。
このように単位セルをＸ方向に繰り返し配置する。即ち、複数のＬＤＭＯＳ部が並列に接続された構成となっている。この並列接続は、後述のゲート配線Ｍ１Ｇ、ソース裏面電極ＳＥ、ドレイン配線（Ｍ１Ｄ、Ｍ２Ｄ、Ｍ３Ｄ）およびプラグ（Ｐ１Ｄ、Ｐ１Ｇ、Ｐ２Ｄ、Ｐ３Ｄ）等によってなされている。
次に、図８〜図１０に基づいて説明する。まず、ソース領域（ｎ−型ソース領域１１およびｎ＋型ソース領域１５）、ドレイン領域（第１のｎ−型ドレイン領域１０、第２のｎ−型ドレイン領域１３およびｎ＋型ドレイン領域１４）、ｐ＋型半導体領域１６およびゲート電極Ｇの表面（上面、上部）に、半導体と金属との化合物層を形成する。ここでは、例えばコバルトシリサイドなどからなる金属シリサイド層１７を形成する。この金属シリサイド層１７は、例えば、次のようにして形成することができる。基板１の主面全面上に、金属膜としてコバルト（Ｃｏ）膜（図示せず）を形成し、基板１に対して熱処理を施すことによって、ソース領域（ｎ−型ソース領域１１およびｎ＋型ソース領域１５）、ドレイン領域（第１のｎ−型ドレイン領域１０、第２のｎ−型ドレイン領域１３およびｎ＋型ドレイン領域１４）、ｐ＋型半導体領域１６およびゲート電極Ｇを構成するシリコン（半導体膜）と上記金属膜とを反応させる。これにより、ソース領域（ｎ−型ソース領域１１およびｎ＋型ソース領域１５）、ドレイン領域（第１のｎ−型ドレイン領域１０、第２のｎ−型ドレイン領域１３およびｎ＋型ドレイン領域１４）、ｐ＋型半導体領域１６およびゲート電極Ｇ上部に、それぞれ金属シリサイド層１７が形成される。上記金属膜は、例えば、スパッタリング法などを用いて形成することができる。次いで、未反応の金属膜を除去する。なお、ドレイン領域（第１のｎ−型ドレイン領域１０、第２のｎ−型ドレイン領域１３およびｎ＋型ドレイン領域１４）、ｐ＋型半導体領域１６およびゲート電極Ｇの全ての領域に金属シリサイド層１７を形成する必要はなく、例えば、一部の領域上に上記金属シリサイド層１７を形成させないようにしてもよい。この場合、例えば、酸化シリコン膜などをシリサイド化させない領域上に形成しておくことで、上記シリサイド化反応を防止することができる。但し、ソース領域（ｎ−型ソース領域１１およびｎ＋型ソース領域１５）およびｐ＋型半導体領域１６の上部には、金属シリサイド層１７を形成することが好ましい。かかる金属シリサイド層１７により、ソース領域の低抵抗化を図ることができる。また、ソース領域と後述のソースプラグＰ１Ｓとの接続抵抗を低減することができる。
次に、基板１上にＣＶＤ法などを用いて相対的に薄い窒化シリコン膜とその上の相対的に厚い酸化シリコン膜の積層膜などからなる絶縁膜（層間絶縁膜）２１を形成し、必要に応じてその表面をＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）法などを用いて平坦化する。
次に、所定の形状のフォトレジスト膜（図示せず）をエッチングマスクとして用いて、絶縁膜２１をドライエッチングすることにより、絶縁膜２１にコンタクトホール（貫通孔）を形成してから、このコンタクトホールの内部にタングステン（Ｗ）膜を主体とする導電性膜を埋め込むことにより、プラグ（コンタクト、コンタクト部、接続部、接続用導電体部、Ｐ１Ｓ、Ｐ１Ｄ、Ｐ１Ｇ）を形成する。例えば、コンタクトホールの内部を含む絶縁膜２１上に窒化チタン膜などのバリア膜を形成した後、タングステン膜をバリア膜上にコンタクトホールを埋めるように形成し、絶縁膜２１上の不要なタングステン膜およびバリア膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグ（Ｐ１Ｓ、Ｐ１Ｄ、Ｐ１Ｇ）を形成することができる。
ここまでの工程により、図８に示す構造が得られる。図９は、図８の工程段階に対応する要部平面図である。図１０は、例えば、図９の一点鎖線で囲んだ領域の拡大図に対応する（図１３、図１８〜図２７についても同様）。図９および図１０に示すように、プラグ（Ｐ１）は、ソース領域に形成されたソースプラグ（ソースコンタクト部）Ｐ１Ｓと、ドレイン領域に形成されたドレインプラグ（ドレインコンタクト部）Ｐ１Ｄと、ゲート電極Ｇ上に形成されたゲートプラグ（ゲートコンタクト部）Ｐ１Ｇとを有している。
ソースプラグＰ１Ｓは、ｎ＋型ソース領域１５およびｐ＋型半導体領域１６よりなるソース領域に形成される。また、ドレインプラグＰ１Ｄは、第１のｎ−型ドレイン領域１０、第２のｎ−型ドレイン領域１３およびｎ＋型ドレイン領域１４よりなるドレイン領域に形成される。また、ゲートプラグＰ１Ｇは、ゲート電極Ｇ上に形成される。
ここで、ドレインプラグＰ１Ｄは、Ｙ方向に延在するドレイン領域と対応して、Ｙ方向に延在するライン状に形成される。
これに対し、ソースプラグＰ１Ｓは、Ｙ方向に延在するソース領域上に、複数に分割されて配置される。また、図９において、ソースプラグＰ１Ｓは、３列の分割ソースプラグＰ１Ｓの列より構成され、分割ソースプラグＰ１Ｓの列は、Ｙ方向に延在している。分割ソースプラグＰ１Ｓは、パターン形状（上面からの平面視における形状）が略正方形の四角柱状であり、Ｘ方向およびＹ方向に所定の間隔をおいて複数配置されている。例えば、分割ソースプラグＰ１Ｓのパターン形状（上面からの平面視における形状）は、正方形状でありその一辺は、０．３５μｍ、Ｘ方向の間隔およびＹ方向の間隔（第１の間隔）は、０．４５μｍ程度である。分割ソースプラグＰ１Ｓのパターン形状（上面からの平面視における形状）は、上記のものに限定されるものではなく、Ｘ方向の間隔とＹ方向の間隔が異なっていてもよく、また、例えば、分割ソースプラグＰ１Ｓのパターン形状の一辺は、０．２〜１μｍ程度、Ｘ方向およびＹ方向の間隔は、０．２〜１μｍ程度とすることもできる。
このように、本実施の形態においては、ソースプラグＰ１Ｓを複数の分割ソースプラグＰ１Ｓで形成したので、追って詳細に説明するように、寄生容量を低減することができる。
ゲートプラグＰ１Ｇは、図８の断面図には現れないが、図９に示すように、Ｙ方向に延在するゲート電極Ｇの端部上に配置される。
次に、図１１〜１３に基づいて説明する。図１１に示すように、プラグ（Ｐ１Ｓ、Ｐ１Ｄ、Ｐ１Ｇ）が埋め込まれた絶縁膜２１上に配線（第１層配線）Ｍ１を形成する。配線Ｍ１は、プラグ（Ｐ１Ｓ、Ｐ１Ｄ、Ｐ１Ｇ）が埋め込まれた絶縁膜２１上に導電体膜を形成してから、この導電体膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより形成することができる。配線Ｍ１は、タングステン（Ｗ）膜を主体としたタングステン配線またはアルミニウム（Ａｌ）膜を主体としたアルミニウム配線などとすることができる。
ここまでの工程により、図１１に示す構造が得られる。図１２は、図１１の工程段階に対応する要部平面図である。図１３は、図１２の部分拡大図である。図１２および図１３に示すように、配線Ｍ１は、ソース配線（ソース用配線）Ｍ１Ｓと、ドレイン配線（ドレイン用配線）Ｍ１Ｄと、ゲート配線（ゲート用配線）Ｍ１Ｇとを有している。ソース配線（ソース用配線）Ｍ１Ｓは、ソースプラグＰ１Ｓを介してｎ＋型ソース領域１５およびｐ＋型半導体領域１６の両者と電気的に接続する。ドレイン配線Ｍ１Ｄは、ドレインプラグＰ１Ｄを介してｎ＋型ドレイン領域１４と電気的に接続する。ゲート配線（ゲート用配線）Ｍ１Ｇは、図１１の断面図には現れないが、図１２に示すように、ゲートプラグＰ１Ｇを介してゲート電極Ｇと電気的に接続する。
図１２および図１３に示すように、ドレイン配線Ｍ１Ｄは、ドレイン領域（第１のｎ−型ドレイン領域１０、第２のｎ−型ドレイン領域１３およびｎ＋型ドレイン領域１４）において、隣り合うゲート電極Ｇの間の領域に形成されてＹ方向に延在している。また、ソース配線Ｍ１Ｓは、ソース領域（ｎ−型ソース領域１１およびｎ＋型ソース領域１５）において、隣り合うゲート電極Ｇの他の間の領域に形成されてＹ方向に延在することとなる。ゲート配線Ｍ１Ｇは、ゲート電極Ｇの端部上をＸ方向に延在している。
次に、図１４に示すように、絶縁膜２１上に、配線Ｍ１を覆うように、酸化シリコン膜などからなる絶縁膜（層間絶縁膜）２４をＣＶＤ法などにより形成する。
次に、所定の形状のフォトレジスト膜（図示せず）をエッチングマスクとして用いて絶縁膜２４をドライエッチングすることにより、絶縁膜２４にドレイン配線Ｍ１Ｄの一部を露出するコンタクトホール（貫通孔）を形成してから、このコンタクトホールの内部にタングステン（Ｗ）膜を主体とする導電成膜を埋め込むことによりドレインプラグ（接続用導電体部）Ｐ２Ｄを形成する。ドレインプラグＰ２Ｄは、上記プラグＰ１とほぼ同様にして形成することができる。上記ドレインプラグＰ２Ｄは、少なくともドレイン配線Ｍ１Ｄ上に位置するように配置する。ここでは、ドレインプラグＰ１Ｄと同じパターン形状およびレイアウトで形成する。このように、ドレインプラグＰ２Ｄは、その底部でドレイン配線Ｍ１Ｄと接して電気的に接続されている。
次に、ドレインプラグＰ２Ｄが埋め込まれた絶縁膜２４上に、ドレイン配線（第２層配線）Ｍ２Ｄを形成する。ドレイン配線Ｍ２Ｄは、ドレインプラグＰ２Ｄが埋め込まれた絶縁膜２４上に、アルミニウム（Ａｌ）合金膜を主体とする導電体膜を形成し、この導電体膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより形成することができる。ドレイン配線Ｍ２Ｄのパターン形状は、ドレイン配線Ｍ１Ｄとほぼ同様である（図１２参照）。即ち、ドレイン配線Ｍ１Ｄとほぼ同じパターン形状で形成する。ドレイン配線Ｍ２Ｄ形成用の導電体膜としては、下から順にバリア導体膜（例えばチタン膜と窒化チタン膜の積層膜）、アルミニウム膜（またはアルミニウム合金膜）およびバリア導体膜（例えばチタン膜と窒化チタン膜の積層膜）の積層膜を用いることができる。この積層膜では、主導体膜であるアルミニウム膜の膜厚に比べて、その上下のバリア導体膜の膜厚は薄い。
次に、絶縁膜２４上に、ドレイン配線Ｍ２Ｄを覆うように、酸化シリコン膜などからなる絶縁膜（層間絶縁膜）２７をＣＶＤ法などにより形成する。
次に、所定の形状のフォトレジスト膜（図示せず）をエッチングマスクとして用いて絶縁膜２７をドライエッチングすることにより、絶縁膜２４にドレイン配線Ｍ２Ｄの一部を露出するコンタクトホール（貫通孔）を形成してから、このコンタクトホール（貫通孔）の内部にタングステン（Ｗ）膜またはアルミニウム膜などを主体とする導電成膜を埋め込むことによりドレインプラグ（接続用導電体部）Ｐ３Ｄを形成する。ドレインプラグＰ３Ｄは、上記プラグＰ１とほぼ同様にして形成することができる。上記ドレインプラグＰ２Ｄは、少なくともドレイン配線Ｍ２Ｄ上に位置するように配置する。ここでは、ドレインプラグＰ２Ｄ（Ｐ１Ｄ）と同じパターン形状およびレイアウトで形成する。ドレインプラグＰ３Ｄは、その底部でドレイン配線Ｍ２Ｄと接して電気的に接続されている。
次に、ドレインプラグＰ３Ｄが埋め込まれた絶縁膜２７上に、ドレイン配線（第３層配線）Ｍ３Ｄを形成する。ドレイン配線Ｍ３Ｄは、ドレインプラグＰ３Ｄが埋め込まれた絶縁膜２７上に、アルミニウム（Ａｌ）合金膜を主体とする導電体膜を形成し、この導電体膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることで、パターニングされた導電体膜からなるドレイン配線Ｍ３Ｄを形成することができる。ドレイン配線Ｍ３Ｄ形成用の導電体膜としては、下から順にバリア導体膜（例えばチタン膜と窒化チタン膜の積層膜）、アルミニウム膜（またはアルミニウム合金膜）およびバリア導体膜（例えばチタン膜と窒化チタン膜の積層膜）の積層膜を用いることができる。この積層膜では、主導体膜であるアルミニウム膜の膜厚に比べて、その上下のバリア導体膜の膜厚は薄い。このため、ドレイン配線Ｍ３Ｄは、アルミニウム（Ａｌ）を主体として形成されている。
このドレイン配線Ｍ３Ｄにより、Ｙ方向に延在するドレイン領域やドレインプラグＰ１ＤなどがＸ方向に接続される（図１５参照）。即ち、ドレイン配線Ｍ３Ｄは、ドレイン配線Ｍ１ＤやＭ２Ｄと同様にＹ方向に延在するライン状の第１部と、Ｘ方向に延在する第２部とを有する。この第２部によって、複数の第１部がＸ方向に接続される。上記第１部のＸ方向の幅は、ドレイン配線Ｍ１ＤやＭ２Ｄの幅より大きいが（図１４、図１５参照）、前述の平面図である図３においては、便宜上同じ幅として表示してある。
上記図１５に示すような単位セル（繰り返し単位、基本セル、単位領域、ＬＤＭＯＳの単位セル）の構造（レイアウト）がＸ方向に繰り返されている。図１６に示すように、ＬＤＭＯＳは、繰り返し構造となっている。即ち、上記Ｙ方向に延在するソース配線Ｍ１ＳとＹ方向に延在するドレイン配線Ｍ１Ｄ（Ｍ２Ｄおよびドレイン配線Ｍ３Ｄ）とは、Ｘ方向に交互に配置される。なお、Ｙ方向に延在するソース配線Ｍ１ＳとＹ方向に延在するドレイン配線Ｍ１Ｄとの間には、ゲート電極Ｇが位置する（図１５等参照）。
続いて、ドレイン配線Ｍ３Ｄ上に保護膜２９として窒化シリコン膜および酸化シリコン膜の積層膜をＣＶＤ法などで堆積する。次いで、保護膜の一部を所定の形状のフォトレジスト膜をマスクとしてエッチングし、ドレイン配線Ｍ３Ｄ上に開口部（ドレインパッド領域、図示せず）を形成する。また、ゲート配線Ｍ１Ｇと電気的に接続する第３層配線（図示せず）上にも開口部（ゲートパッド領域）を形成する。
次に、基板１の裏面を２８０ｎｍ程度研磨し、続いて基板１の裏面にソース裏面電極（ソース電極）ＳＥを形成する。ソース裏面電極ＳＥは、たとえば膜厚６００ｎｍ程度のＮｉ（ニッケル）−Ｃｕ（銅）合金膜をスパッタリング法で堆積することによって形成することができる。
その後、基板１を分割領域（図示せず）に沿って切断することにより、複数のチップを形成する。この後、例えば、チップの裏面のソース裏面電極ＳＥ側を、配線基板の接続部上に半田などを介して接続する。また、配線基板の外部接続端子と上記ドレインパッド領域やゲートパッド領域をワイヤ（金線）などで接続することにより、本実施の形態１の半導体装置を製造する。
[電子機器への適用例]
本実施の形態の半導体装置（チップ）の適用機器に制限はないが、例えば、デジタル携帯電話機（ＤＰＳ；digital cellular phone）のような移動体通信装置に用いられている電力増幅モジュール（半導体装置、電子装置、電力増幅器、高出力増幅器、高周波電力増幅器、高周波電力増幅装置、電力増幅器モジュール、ＲＦパワーモジュール）に適用することができる。
図１７は、電力増幅モジュール（チップ）の構成例を模式的に示した平面図である。チップ内には、ＬＤＭＯＳ形成領域ＬＤ、容量形成領域Ｃおよび抵抗形成領域Ｒ等を有している。なお、ＢＰは、パッド領域を示す。これらの素子により、電力増幅回路が構成される。図１７に示すように、２つの周波数帯に対応するように、ＬＤＭＯＳ形成領域ＬＤが２つ設けられ、一のＬＤＭＯＳが比較的大きい領域に配置されている。
このように、比較的大きい領域に繰り返し配置されるＬＤＭＯＳ（図１６参照）においては、寄生容量が生じやすく、本実施の形態の構成を用いることで、寄生容量の大幅な低減を図ることができる。
本実施の形態における効果を以下に説明する。
本実施の形態によれば、ソース配線を形成する配線層数を、ドレイン配線を形成する配線層数より少なくしているため、ドレイン配線とソース配線との間の寄生容量を低減することができる。
さらに、ソースプラグＰ１Ｓを分割したので、ソースプラグＰ１ＳとドレインプラグＰ１Ｄの対向面積が少なくなり、更に、寄生容量を低減することができる。また、ソースプラグＰ１Ｓを分割したので、ソースプラグＰ１Ｓとドレイン配線Ｍ１Ｄとの間の寄生容量も低減することができる。
即ち、ソースプラグＰ１Ｓを分割せず、Ｙ方向に延在させた比較例の図２７の場合には、ソースプラグＰ１ＳとドレインプラグＰ１Ｄの対向面積、ソースプラグＰ１Ｓとドレイン配線Ｍ１Ｄとの対向面積が大きくなり、寄生容量が増加してしまう。特に、ＬＤＭＯＳは、比較的大きい領域に、複数繰り返して配置され、その寄生容量の影響はとても大きい。
これに対し、本実施の形態の半導体装置においては、上記比較的簡易な構成で寄生容量の大幅な低減を図ることができる。また、本実施の形態の半導体装置の製造工程においては、上記比較例の製造工程に対し、マスク（原版）の数や製造工程数を増やすことなく、特性の良好な半導体装置を形成することができる。また、上記寄生容量の問題は、素子の微細化に伴い顕著となるが、本実施の形態の半導体装置においては、微細化にも容易に対応でき、装置の小型化を図りつつ、その特性を維持あるいは向上させることができる。
このように、寄生容量を低減することにより、例えば、上記電力増幅回路などにおいて、出力容量の増大による増幅素子の電力効率の低下を防止することができる。言い換えれば、増幅素子としての電力効率を向上することができる。このように、半導体装置の特性の向上を図ることができる。
（実施の形態２）
実施の形態１においては、ドレインプラグＰ１ＤをＹ方向に延在するライン状に配置し、ソースプラグＰ１Ｓのみ分割したが、ドレインプラグＰ１Ｄも分割してもよい。
図１８は、本実施の形態の半導体装置の構成を示す平面図である。なお、実施の形態１の構成（図１〜図３）とは、ドレインプラグＰ１Ｄの形状のみ異なるため、ドレインプラグＰ１Ｄの構成についてのみ詳細に説明し、他の部位の構成については、その説明を省略する。
［構造説明］
本実施の形態の半導体装置においても、実施の形態１と同様の構成のＬＤＭＯＳを有する。即ち、第１のｎ−型ドレイン領域１０と第２のｎ−型ドレイン領域１３とｎ＋型ドレイン領域１４とからなるドレイン領域、ｎ−型ソース領域１１とｎ＋型ソース領域１５とからなるソースソース領域、およびこのソース・ドレイン領域間（チャネル形成領域）上にゲート絶縁膜８を介して形成されたゲート電極Ｇと、を有するＬＤＭＯＳを有する（図１、図２等参照）。
上記ゲート電極Ｇは、図１８に示すように、Ｙ方向に延在している。このゲート電極Ｇの一方の側に位置する領域（図１８においては、ゲート電極Ｇの左側）にソース領域がＹ方向に延在するように配置される。また、ゲート電極Ｇの他方の側に位置する領域（図１８においては、ゲート電極Ｇの右側）にドレイン領域がＹ方向に延在するように配置される。
なお、図１８においては図示していないが、上記ＬＤＭＯＳを構成するドレイン領域、ソース領域、およびゲート電極Ｇ上には、金属シリサイド層１７が形成されている（図１、図２等参照）。この金属シリサイド層１７を介してソース領域とソースプラグＰ１Ｓが電気的に接続される。また、金属シリサイド層１７を介してドレイン領域とドレインプラグＰ１Ｄが電気的に接続される。また、図１８には示されないが、金属シリサイド層１７を介してゲート電極ＧとゲートプラグＰ１Ｇが電気的に接続される（図９参照）。
上記ドレインプラグＰ１Ｄは、ゲート電極Ｇの一方の側に位置する領域（図１８においては、ゲート電極Ｇの右側）に形成され、上記ソースプラグＰ１Ｓは、ゲート電極Ｇの他方の側に位置する領域（図１８においては、ゲート電極Ｇの左側）に形成される。
図１８に示すように、本実施の形態において、ドレインプラグＰ１Ｄは、複数の分割ドレインプラグＰ１Ｄよりなる。即ち、四角柱状の分割ドレインプラグＰ１Ｄが、Ｙ方向に所定の間隔（第１の間隔）をおいて配置されている。言い換えれば、Ｙ方向に配置される分割ドレインプラグＰ１Ｄのパターン形状（上面からの平面視における形状）は、矩形状であり、所定の間隔を置いてＹ方向に複数配置されている。
また、ソースプラグＰ１Ｓは、実施の形態１と同様に、複数の分割ソースプラグＰ１Ｓよりなる。即ち、四角柱状の分割ソースプラグＰ１Ｓが、Ｘ方向およびＹ方向にアレイ状に配置されている。言い換えれば、Ｙ方向に配置される分割ソースプラグＰ１Ｓのパターン形状（上面からの平面視における形状）は、矩形状であり、所定の間隔を置いて複数配置されている。Ｙ方向に配置される複数の分割ソースプラグＰ１Ｓを分割ソースプラグ列という。図１８においては、ゲート電極Ｇの左側の領域に、３列の分割ソースプラグ列が所定の間隔を置いてＸ方向に配置されている。なお、本明細書においては、「ソースプラグ」と「分割ソースプラグ」とを同じ符号「Ｐ１Ｓ」で、「ドレインプラグ」と「分割ドレインプラグ」とを同じ符号「Ｐ１Ｄ」で示すが、特に、断りの無い場合には、「ソースプラグ」は、複数の分割ソースプラグＰ１Ｓ全体を、「ドレインプラグ」は、複数の分割ドレインプラグＰ１Ｄ全体を示すものとする。
さらに、本実施の形態においては、１つの分割ドレインプラグＰ１ＤのＹ方向の位置は、Ｙ方向において隣り合う２つの分割ソースプラグＰ１Ｓとの間に位置するようにずれて配置されている。言い換えれば、Ｙ方向に並ぶ分割ドレインプラグＰ１Ｄと、Ｙ方向に並ぶ分割ソースプラグＰ１Ｓとは、Ｙ方向において交互に配置される。また、別の言い方をすれば、複数の分割ドレインプラグＰ１Ｄと複数の分割ソースプラグＰ１Ｓとは、千鳥配置されている。
ドレインプラグＰ１Ｄ上には、ドレイン配線Ｍ１Ｄが配置される。また、ソースプラグＰ１Ｓ上には、ソース配線Ｍ１Ｓが配置される。また、図１８には示されないが、ゲートプラグＰ１Ｇ上には、ゲート配線Ｍ１Ｇが配置される（図９参照）。図１８に示すように、ドレイン配線Ｍ１Ｄは、複数の分割ドレインプラグＰ１Ｄを覆うように、Ｙ方向に延在するライン状に配置される。また、ソース配線Ｍ１Ｓは、複数の分割ソースプラグＰ１Ｓを覆うように、Ｙ方向に延在するライン状に配置される。ドレイン配線Ｍ１Ｄ、ソース配線Ｍ１Ｓおよびゲート配線Ｍ１Ｇは、第１層配線である。
上記ドレイン配線Ｍ１Ｄ上には、実施の形態１と同様に、ドレインプラグ（Ｐ２Ｄ，Ｐ３Ｄ）およびドレイン配線（Ｍ２Ｄ、ＭＤ３）が配置されるが図示は省略する。
このように、本実施の形態においては、ソースプラグＰ１ＳのみならずドレインプラグＰ１Ｄも分割したので、ソースプラグＰ１ＳとドレインプラグＰ１Ｄとの対向面積を少なくすることができる。
加えて、分割ドレインプラグＰ１Ｄと分割ソースプラグＰ１Ｓとをずらして配置することで、さらに、対抗面積を減少させることができる。
なお、本実施の形態の半導体装置の製法は、実施の形態１におけるドレインプラグＰ１Ｄの形成工程において、そのパターン形状が異なるだけであるため、製法の説明は省略する。
図１９は、本実施の形態の他の領域の構成を示す要部平面図である。図１９においては、ゲート電極Ｇの一方の側に位置する領域（図１９においては、ゲート電極Ｇの左側）に、２×３の分割ソースプラグＰ１Ｓが配置され、ゲート電極Ｇの他方の側に位置する領域（図１９においては、ゲート電極Ｇの右側）に、Ｙ方向に３つの分割ドレインプラグＰ１Ｄが配置されている。図１９は、図１８に示す領域と異なる領域を明示したもので、図１８と同様に、１つの分割ドレインプラグＰ１ＤのＹ方向の位置は、Ｙ方向において隣り合う２つの分割ソースプラグＰ１Ｓとの間に位置するようにずれて配置されている。
（実施の形態３）
実施の形態１においては、ドレインプラグＰ１ＤをＹ方向に延在するライン状に配置し、ソースプラグＰ１Ｓのみ分割したが、ドレインプラグＰ１Ｄも分割してもよい。さらに、実施の形態１においては、ドレイン配線Ｍ１ＤをＹ方向に延在するライン状に配置したが、ドレイン配線Ｍ１Ｄも分割してもよい。
図２０は、本実施の形態の半導体装置の構成を示す平面図である。なお、実施の形態１の構成（図１〜図３）とは、ドレインプラグＰ１Ｄの形状およびドレイン配線Ｍ１Ｄの形状のみ異なるため、ドレインプラグＰ１Ｄおよびドレイン配線Ｍ１Ｄの構成についてのみ詳細に説明し、他の部位の構成については、その説明を省略する。
［構造説明］
本実施の形態の半導体装置においても、実施の形態１と同様の構成のＬＤＭＯＳを有する。即ち、第１のｎ−型ドレイン領域１０と第２のｎ−型ドレイン領域１３とｎ＋型ドレイン領域１４とからなるドレイン領域、ｎ−型ソース領域１１とｎ＋型ソース領域１５とからなるソース領域、およびこのソース・ドレイン領域間（チャネル形成領域）上にゲート絶縁膜８を介して形成されたゲート電極Ｇと、を有するＬＤＭＯＳを有する（図１、図２等参照）。
上記ゲート電極Ｇは、図２０に示すように、Ｙ方向に延在している。このゲート電極Ｇの一方の側に位置する領域（図２０においては、ゲート電極Ｇの左側）にソース領域がＹ方向に延在するように配置される。また、ゲート電極Ｇの他方の側に位置する領域（図２０においては、ゲート電極Ｇの右側）にドレイン領域がＹ方向に延在するように配置される。
なお、図２０においては図示していないが、上記ＬＤＭＯＳを構成するドレイン領域、ソース領域、およびゲート電極Ｇ上には、金属シリサイド層１７が形成されている（図１、図２等参照）。この金属シリサイド層１７を介してソース領域とソースプラグＰ１Ｓが電気的に接続される。また、金属シリサイド層１７を介してドレイン領域とドレインプラグＰ１Ｄが電気的に接続される。また、図２０には示されないが、金属シリサイド層１７を介してゲート電極ＧとゲートプラグＰ１Ｇが電気的に接続される（図９参照）。
上記ドレインプラグＰ１Ｄは、ゲート電極Ｇの一方の側に位置する領域（図２０においては、ゲート電極Ｇの右側）に形成され、上記ソースプラグＰ１Ｓは、ゲート電極Ｇの他方の側に位置する領域（図２０においては、ゲート電極Ｇの左側）に形成される。
図２０に示すように、本実施の形態において、ドレインプラグＰ１Ｄは、複数の分割ドレインプラグＰ１Ｄよりなる。即ち、四角柱状の分割ドレインプラグＰ１Ｄが、Ｙ方向に所定の間隔をおいて配置されている。言い換えれば、Ｙ方向に配置される分割ドレインプラグＰ１Ｄのパターン形状（上面からの平面視における形状）は、矩形状であり、所定の間隔を置いてＹ方向に複数配置されている。
また、ソースプラグＰ１Ｓは、実施の形態１と同様に、複数の分割ソースプラグＰ１Ｓよりなる。即ち、四角柱状の分割ソースプラグＰ１Ｓが、Ｘ方向およびＹ方向にアレイ状に配置されている。言い換えれば、Ｙ方向に配置される分割ソースプラグＰ１Ｓのパターン形状（上面からの平面視における形状）は、矩形状であり、所定の間隔を置いて複数配置されている。Ｙ方向に配置される複数の分割ソースプラグＰ１Ｓを分割ソースプラグ列という。図２０においては、ゲート電極Ｇの左側の領域に、３列の分割ソースプラグ列が所定の間隔を置いてＸ方向に配置されている。
ここで、本実施の形態においては、１つの分割ドレインプラグＰ１ＤのＹ方向の位置は、分割ソースプラグＰ１ＳのＹ方向の位置と対応している。言い換えれば、分割ドレインプラグＰ１Ｄと分割ソースプラグＰ１Ｓとは、Ｙ方向において並んで配置される。
ドレインプラグＰ１Ｄ上には、ドレイン配線Ｍ１Ｄが配置される。また、ソースプラグＰ１Ｓ上には、ソース配線Ｍ１Ｓが配置される。また、図２０には示されないが、ゲートプラグＰ１Ｇ上には、ゲート配線Ｍ１Ｇが配置される（図９参照）。図２０に示すように、ドレイン配線Ｍ１Ｄは、複数の分割ドレインプラグＰ１Ｄのうち、１の分割ドレインプラグＰ１Ｄ上に配置されるように、分割して配置される。言い換えれば、ドレイン配線Ｍ１Ｄは、Ｙ方向に所定の間隔（第２の間隔）を置いて配置された複数の分割ドレイン配線部Ｍ１Ｄを有する。なお、本明細書においては、「ドレイン配線」と「分割ドレイン配線部」とを同じ符号「Ｍ１Ｄ」で示すが、特に、断りの無い場合には、「ドレイン配線」は、複数の分割ドレイン配線部Ｍ１Ｄ全体を示すものとする。
上記ドレイン配線Ｍ１Ｄ上には、実施の形態１と同様に、ドレインプラグＰ２Ｄを介してドレイン配線（Ｍ２Ｄ）が配置され、さらに、ドレインプラグＰ３Ｄを介してドレイン配線（Ｍ３Ｄ）が配置されるが、これらの図示は省略する。但し、上記ドレインプラグＰ２Ｄは、少なくとも分割ドレイン配線部Ｍ１Ｄの個々の上に位置するように配置することが好ましい。例えば、図２０に示す分割ドレインプラグＰ１Ｄと同じパターン形状およびレイアウトで分割ドレインプラグＰ２Ｄを形成する。分割ドレインプラグＰ２Ｄ上のドレイン配線（Ｍ２Ｄ）は、ライン状でもよく、この場合、ドレインプラグ（Ｐ３Ｄ）およびドレイン配線（Ｍ３Ｄ）もライン状とすることができる。もちろん、ドレイン配線（Ｍ２Ｄ）、ドレインプラグ（Ｐ３Ｄ）およびドレイン配線（Ｍ３Ｄ）を分割してもよい。
このように、本実施の形態においては、ソースプラグＰ１ＳのみならずドレインプラグＰ１Ｄも分割したので、ソースプラグＰ１ＳとドレインプラグＰ１Ｄとの対向面積を少なくすることができる。
加えて、ドレイン配線Ｍ１Ｄを分割することにより、ソースプラグＰ１Ｓとドレイン配線Ｍ１Ｄとの対向面積を少なくすることができる。
なお、本実施の形態の半導体装置の製法は、実施の形態１におけるドレインプラグＰ１Ｄおよびドレイン配線Ｍ１Ｄの形成工程において、各パターン形状が異なるだけであるため、製法の説明は省略する。
また、本実施の形態においては、分割ドレインプラグＰ１Ｄと分割ドレイン配線部Ｍ１Ｄとが１対１で対応するように、ドレイン配線Ｍ１Ｄを分割したが、例えば、Ｙ方向に隣接する分割ドレインプラグＰ１Ｄ上に跨るようにドレイン配線Ｍ１Ｄを分割してもよい。このように、複数の分割ドレインプラグＰ１Ｄごとにドレイン配線Ｍ１Ｄを分割してもよい。
（実施の形態４）
実施の形態１においては、ソース配線Ｍ１ＳをＹ方向に延在するライン状、即ち、ソース配線Ｍ１Ｓのパターン形状をＹ方向に長辺を有する矩形状としたが、このソース配線Ｍ１Ｓに切り欠き部を設けてもよい。さらに、上記実施の形態３のように、<１>ドレインプラグＰ１Ｄを分割し、<2>ドレイン配線Ｍ１Ｄを分割してもよい。
図２１は、本実施の形態の半導体装置の構成を示す平面図である。なお、実施の形態１の構成（図１〜図３）とは、ドレインプラグＰ１Ｄの形状、ドレイン配線Ｍ１Ｄの形状およびソース配線Ｍ１Ｓの形状のみ異なるため、これらの構成についてのみ詳細に説明し、他の部位の構成については、その説明を省略する。
［構造説明］
本実施の形態の半導体装置においても、実施の形態１と同様の構成のＬＤＭＯＳを有する。即ち、第１のｎ−型ドレイン領域１０と第２のｎ−型ドレイン領域１３とｎ＋型ドレイン領域１４とからなるドレイン領域、ｎ−型ソース領域１１とｎ＋型ソース領域１５とからなるソース領域、およびこのソース・ドレイン領域間（チャネル形成領域）上にゲート絶縁膜８を介して形成されたゲート電極Ｇと、を有するＬＤＭＯＳを有する（図１、図２等参照）。
上記ゲート電極Ｇは、図２１に示すように、Ｙ方向に延在している。このゲート電極Ｇの一方の側に位置する領域（図２１においては、ゲート電極Ｇの左側）にソース領域がＹ方向に延在するように配置される。また、ゲート電極Ｇの他方の側に位置する領域（図２１においては、ゲート電極Ｇの右側）にドレイン領域がＹ方向に延在するように配置される。
なお、図２１においては図示していないが、上記ＬＤＭＯＳを構成するドレイン領域、ソース領域、およびゲート電極Ｇ上には、金属シリサイド層１７が形成されている（図１、図２等参照）。この金属シリサイド層１７を介してソース領域とソースプラグＰ１Ｓが電気的に接続される。また、金属シリサイド層１７を介してドレイン領域とドレインプラグＰ１Ｄが電気的に接続される。また、図２１には示されないが、金属シリサイド層１７を介してゲート電極ＧとゲートプラグＰ１Ｇが電気的に接続される（図９参照）。
上記ドレインプラグＰ１Ｄは、ゲート電極Ｇの一方の側に位置する領域（図２１においては、ゲート電極Ｇの右側）に形成され、上記ソースプラグＰ１Ｓは、ゲート電極Ｇの他方の側に位置する領域（図２１においては、ゲート電極Ｇの左側）に形成される。
図２１に示すように、本実施の形態において、ドレインプラグＰ１Ｄは、複数の分割ドレインプラグＰ１Ｄよりなる。即ち、四角柱状の分割ドレインプラグＰ１Ｄが、Ｙ方向に第１間隔をおいて配置されている。言い換えれば、Ｙ方向に配置される分割ドレインプラグＰ１Ｄのパターン形状（上面からの平面視における形状）は、矩形状であり、所定の間隔を置いてＹ方向に複数配置されている。
また、ソースプラグＰ１Ｓは、実施の形態１と同様に、複数の分割ソースプラグＰ１Ｓよりなる。即ち、四角柱状の分割ソースプラグＰ１Ｓが、Ｘ方向およびＹ方向にアレイ状に配置されている。言い換えれば、Ｙ方向に配置される分割ソースプラグＰ１Ｓのパターン形状（上面からの平面視における形状）は、矩形状であり、所定の間隔を置いて複数配置されている。Ｙ方向に配置される複数の分割ソースプラグＰ１Ｓを分割ソースプラグ列という。図３においては、ゲート電極Ｇの左側の領域に、３列の分割ソースプラグ列が所定の間隔を置いてＸ方向に配置されている。
ここで、本実施の形態においては、１つの分割ドレインプラグＰ１ＤのＹ方向の位置は、分割ソースプラグＰ１ＳのＹ方向の位置と対応している。言い換えれば、分割ドレインプラグＰ１Ｄと分割ソースプラグＰ１Ｓとは、Ｙ方向において並んで配置される。
ドレインプラグＰ１Ｄ上には、ドレイン配線Ｍ１Ｄが配置される。また、ソースプラグＰ１Ｓ上には、ソース配線Ｍ１Ｓが配置される。また、図２１には示されないが、ゲートプラグＰ１Ｇ上には、ゲート配線Ｍ１Ｇが配置される（図９参照）。図２１に示すように、ドレイン配線Ｍ１Ｄは、複数の分割ドレインプラグＰ１Ｄのうち、１の分割ドレインプラグＰ１Ｄ上に配置されるように、分割して配置される。言い換えれば、ドレイン配線Ｍ１Ｄは、Ｙ方向に所定の間隔（第２の間隔）を置いて配置された複数の分割ドレイン配線部Ｍ１Ｄを有する。
また、ソース配線Ｍ１Ｓには、切り欠き部が形成されている。即ち、図２１に示すように、ソース配線Ｍ１Ｓは全体としてＹ方向に延在しているが、Ｙ方向に延在する端部のうち、ドレインプラグＰ１Ｄ側に位置する端部の一部が、Ｘ方向に後退している。この後退部を切り欠き部という。この切り欠き部は、Ｙ方向において隣り合う分割ソースプラグＰ１Ｓ間に位置するように設けられている。前述のとおり分割ドレインプラグＰ１Ｄと分割ソースプラグＰ１Ｓとは、Ｙ方向において並んで配置されているため、上記切り欠き部は、Ｙ方向において隣り合う分割ドレインプラグＰ１Ｄ間に対応する位置に設けられている。
上記ドレイン配線Ｍ１Ｄ上には、実施の形態１と同様に、ドレインプラグＰ２Ｄを介してドレイン配線（Ｍ２Ｄ）が配置され、さらに、ドレインプラグＰ３Ｄを介してドレイン配線（Ｍ３Ｄ）が配置されるが、これらの図示は省略する。但し、上記ドレインプラグＰ２Ｄは、少なくとも分割ドレイン配線部Ｍ１Ｄの個々の上に位置するように配置することが好ましい。例えば、図２１に示す分割ドレインプラグＰ１Ｄと同じパターン形状およびレイアウトで分割ドレインプラグＰ２Ｄを形成する。分割ドレインプラグＰ２Ｄ上のドレイン配線（Ｍ２Ｄ）は、ライン状でもよく、この場合、ドレインプラグ（Ｐ３Ｄ）およびドレイン配線（Ｍ３Ｄ）もライン状とすることができる。もちろん、ドレイン配線（Ｍ２Ｄ）、ドレインプラグ（Ｐ３Ｄ）およびドレイン配線（Ｍ３Ｄ）を分割してもよい。
このように、本実施の形態においては、ソースプラグＰ１ＳのみならずドレインプラグＰ１Ｄも分割したので、ソースプラグＰ１ＳとドレインプラグＰ１Ｄとの対向面積を少なくすることができる。また、ドレイン配線Ｍ１Ｄを分割することにより、ソースプラグＰ１Ｓとドレイン配線Ｍ１Ｄとの対向面積を少なくすることができる。
加えて、ソース配線Ｍ１Ｓに切り欠き部を設けたので、当該部位において、ソース配線Ｍ１Ｓと分割ドレインプラグＰ１Ｄ間の距離が大きくなり、寄生容量を低減することができる。また、上記部位において、ソース配線Ｍ１Ｓと分割ドレイン配線部Ｍ１Ｄ間の距離が大きくなり、寄生容量を低減することができる。
なお、本実施の形態の半導体装置の製法は、実施の形態１におけるドレインプラグＰ１Ｄ、ドレイン配線Ｍ１Ｄおよびソース配線Ｍ１Ｓの形成工程において、各パターン形状やレイアウトが異なるだけであるため、製法の説明は省略する。
また、本実施の形態においては、分割ドレインプラグＰ１Ｄと分割ドレイン配線部Ｍ１Ｄとが１対１で対応するように、ドレイン配線Ｍ１Ｄを分割したが、例えば、Ｙ方向に隣接する分割ドレインプラグＰ１Ｄ上に跨るようにドレイン配線Ｍ１Ｄを分割してもよい。このように、複数の分割ドレインプラグＰ１Ｄごとにドレイン配線Ｍ１Ｄを分割してもよい。
（実施の形態５）
実施の形態１においては、ドレインプラグＰ１ＤをＹ方向に延在するライン状に配置し、ソースプラグＰ１Ｓのみ分割したが、上記実施の形態２のように、<１>ドレインプラグＰ１Ｄを分割し、Ｙ方向において分割ソースプラグＰ１Ｓとずれて配置し、上記実施の形態４のように、<2>ドレイン配線Ｍ１Ｄを分割し、<3>ソース配線Ｍ１Ｓに切り欠き部を設けてもよい。
図２２は、本実施の形態の半導体装置の構成を示す平面図である。なお、実施の形態１の構成（図１〜図３）とは、ドレインプラグＰ１Ｄの形状、ドレイン配線Ｍ１Ｄの形状およびソース配線Ｍ１Ｓの形状のみ異なるため、これらの構成について詳細に説明し、他の部位の構成については、その説明を省略する。
［構造説明］
本実施の形態の半導体装置においても、実施の形態１と同様の構成のＬＤＭＯＳを有する。即ち、第１のｎ−型ドレイン領域１０と第２のｎ−型ドレイン領域１３とｎ＋型ドレイン領域１４とからなるドレイン領域、ｎ−型ソース領域１１とｎ＋型ソース領域１５とからなるソース領域、およびこのソース・ドレイン領域間（チャネル形成領域）上にゲート絶縁膜８を介して形成されたゲート電極Ｇと、を有するＬＤＭＯＳを有する（図１、図２等参照）。
上記ゲート電極Ｇは、図２２に示すように、Ｙ方向に延在している。このゲート電極Ｇの一方の側に位置する領域（図２２においては、ゲート電極Ｇの左側）にソース領域がＹ方向に延在するように配置される。また、ゲート電極Ｇの他方の側に位置する領域（図２２においては、ゲート電極Ｇの右側）にドレイン領域がＹ方向に延在するように配置される。
なお、図２２においては図示していないが、上記ＬＤＭＯＳを構成するドレイン領域、ソース領域、およびゲート電極Ｇ上には、金属シリサイド層１７が形成されている（図１、図２等参照）。この金属シリサイド層１７を介してソース領域とソースプラグＰ１Ｓが電気的に接続される。また、金属シリサイド層１７を介してドレイン領域とドレインプラグＰ１Ｄが電気的に接続される。また、図２２には示されないが、金属シリサイド層１７を介してゲート電極ＧとゲートプラグＰ１Ｇが電気的に接続される（図９参照）。
上記ドレインプラグＰ１Ｄは、ゲート電極Ｇの一方の側に位置する領域（図２２においては、ゲート電極Ｇの右側）に形成され、上記ソースプラグＰ１Ｓは、ゲート電極Ｇの他方の側に位置する領域（図２２においては、ゲート電極Ｇの左側）に形成される。
図２２に示すように、本実施の形態において、ドレインプラグＰ１Ｄは、複数の分割ドレインプラグＰ１Ｄよりなる。即ち、四角柱状の分割ドレインプラグＰ１Ｄが、Ｙ方向に第１間隔をおいて配置されている。言い換えれば、Ｙ方向に配置される分割ドレインプラグＰ１Ｄのパターン形状（上面からの平面視における形状）は、矩形状であり、所定の間隔を置いてＹ方向に複数配置されている。
また、ソースプラグＰ１Ｓは、実施の形態１と同様に、複数の分割ソースプラグＰ１Ｓよりなる。即ち、四角柱状の分割ソースプラグＰ１Ｓが、Ｘ方向およびＹ方向にアレイ状に配置されている。言い換えれば、Ｙ方向に配置される分割ソースプラグＰ１Ｓのパターン形状（上面からの平面視における形状）は、矩形状であり、所定の間隔を置いて複数配置されている。Ｙ方向に配置される複数の分割ソースプラグＰ１Ｓを分割ソースプラグ列という。図２２においては、ゲート電極Ｇの左側の領域に、３列の分割ソースプラグ列が所定の間隔を置いてＸ方向に配置されている。
ここで、本実施の形態においては、１つの分割ドレインプラグＰ１ＤのＹ方向の位置は、Ｙ方向において隣り合う２つの分割ソースプラグＰ１Ｓとの間に位置するようにずれて配置されている。言い換えれば、Ｙ方向に並ぶ分割ドレインプラグＰ１Ｄと、Ｙ方向に並ぶ分割ソースプラグＰ１Ｓとは、Ｙ方向において交互に配置される。また、別の言い方をすれば、複数の分割ドレインプラグＰ１Ｄと複数の分割ソースプラグＰ１Ｓとは、千鳥配置されている。
ドレインプラグＰ１Ｄ上には、ドレイン配線Ｍ１Ｄが配置される。また、ソースプラグＰ１Ｓ上には、ソース配線Ｍ１Ｓが配置される。また、図２２には示されないが、ゲートプラグＰ１Ｇ上には、ゲート配線Ｍ１Ｇが配置される（図９参照）。図２２に示すように、ドレイン配線Ｍ１Ｄは、複数の分割ドレインプラグＰ１Ｄのうち、１の分割ドレインプラグＰ１Ｄ上に配置されるように、分割して配置される。言い換えれば、ドレイン配線Ｍ１Ｄは、Ｙ方向に所定の間隔（第２の間隔）を置いて配置された複数の分割ドレイン配線部Ｍ１Ｄを有する。
また、ソース配線Ｍ１Ｓには、切り欠き部が形成されている。即ち、図２２に示すように、ソース配線Ｍ１Ｓは全体としてＹ方向に延在しているが、Ｙ方向に延在する端部のうち、ドレインプラグＰ１Ｄ側に位置する端部の一部が、Ｘ方向に後退している。この後退部を切り欠き部という。この切り欠き部は、Ｙ方向において隣り合う分割ソースプラグＰ１Ｓ間に位置するように設けられている。前述のとおり分割ドレインプラグＰ１Ｄと分割ソースプラグＰ１Ｓとは、Ｙ方向においてずれて配置されているため、上記切り欠き部は、Ｙ方向において分割ドレインプラグＰ１Ｄと対応する位置に設けられている。
上記ドレイン配線Ｍ１Ｄ上には、実施の形態１と同様に、ドレインプラグＰ２Ｄを介してドレイン配線（Ｍ２Ｄ）が配置され、さらに、ドレインプラグＰ３Ｄを介してドレイン配線（Ｍ３Ｄ）が配置されるが、これらの図示は省略する。但し、上記ドレインプラグＰ２Ｄは、少なくとも分割ドレイン配線部Ｍ１Ｄの個々の上に位置するように配置することが好ましい。例えば、図２２に示す分割ドレインプラグＰ１Ｄと同じパターン形状およびレイアウトで分割ドレインプラグＰ２Ｄを形成する。分割ドレインプラグＰ２Ｄ上のドレイン配線（Ｍ２Ｄ）は、ライン状でもよく、この場合、ドレインプラグ（Ｐ３Ｄ）およびドレイン配線（Ｍ３Ｄ）もライン状とすることができる。もちろん、ドレイン配線（Ｍ２Ｄ）、ドレインプラグ（Ｐ３Ｄ）およびドレイン配線（Ｍ３Ｄ）を分割してもよい。
このように、本実施の形態においては、ソースプラグＰ１ＳのみならずドレインプラグＰ１Ｄも分割したので、ソースプラグＰ１ＳとドレインプラグＰ１Ｄとの対向面積を少なくすることができる。また、ドレイン配線Ｍ１Ｄを分割することにより、ソースプラグＰ１Ｓとドレイン配線Ｍ１Ｄとの対向面積を少なくすることができる。
加えて、ソース配線Ｍ１Ｓにおいて、Ｙ方向において分割ドレインプラグＰ１Ｄに対応する位置に切り欠き部を設けたので、当該部位において、ソース配線Ｍ１Ｓと分割ドレインプラグＰ１Ｄ間の距離が大きくなり、寄生容量を低減することができる。また、上記部位において、ソース配線Ｍ１Ｓと分割ドレイン配線部Ｍ１Ｄ間の距離が大きくなり、寄生容量を低減することができる。
なお、本実施の形態の半導体装置の製法は、実施の形態１におけるドレインプラグＰ１Ｄ、ドレイン配線Ｍ１Ｄおよびソース配線Ｍ１Ｓの形成工程において、各パターン形状やレイアウトが異なるだけであるため、製法の説明は省略する。
また、本実施の形態においては、分割ドレインプラグＰ１Ｄと分割ドレイン配線部Ｍ１Ｄとが１対１で対応するように、ドレイン配線Ｍ１Ｄを分割したが、例えば、Ｙ方向に隣接する分割ドレインプラグＰ１Ｄ上に跨るようにドレイン配線Ｍ１Ｄを分割してもよい。このように、複数の分割ドレインプラグＰ１Ｄごとにドレイン配線Ｍ１Ｄを分割してもよい。
（実施の形態６）
実施の形態１においては、３列の分割ソースプラグ列を設けたが、Ｘ方向に並ぶ分割ソースプラグ（図３におけるＸ方向に並ぶ３個分）を連結して、Ｘ方向に長辺を有する四角柱状としてもよい。また、実施の形態５のように、<１>ドレインプラグＰ１Ｄを分割し、Ｙ方向において分割ソースプラグＰ１Ｓとずれて配置し、<2>ドレイン配線Ｍ１Ｄを分割し、<3>ソース配線Ｍ１Ｓに切り欠き部を設けてもよい。
図２３は、本実施の形態の半導体装置の構成を示す平面図である。なお、実施の形態１の構成（図１〜図３）とは、ソースプラグＰ１Ｓの形状、ドレインプラグＰ１Ｄの形状、ドレイン配線Ｍ１Ｄの形状およびソース配線Ｍ１Ｓの形状が異なるため、これらの構成について詳細に説明し、他の部位の構成については、その説明を省略する。
［構造説明］
本実施の形態の半導体装置においても、実施の形態１と同様の構成のＬＤＭＯＳを有する。即ち、第１のｎ−型ドレイン領域１０と第２のｎ−型ドレイン領域１３とｎ＋型ドレイン領域１４とからなるドレイン領域、ｎ−型ソース領域１１とｎ＋型ソース領域１５とからなるソース領域、およびこのソース・ドレイン領域間（チャネル形成領域）上にゲート絶縁膜８を介して形成されたゲート電極Ｇと、を有するＬＤＭＯＳを有する（図１、図２等参照）。
上記ゲート電極Ｇは、図２３に示すように、Ｙ方向に延在している。このゲート電極Ｇの一方の側に位置する領域（図２３においては、ゲート電極Ｇの左側）にソース領域がＹ方向に延在するように配置される。また、ゲート電極Ｇの他方の側に位置する領域（図２３においては、ゲート電極Ｇの右側）にドレイン領域がＹ方向に延在するように配置される。
なお、図２３においては図示していないが、上記ＬＤＭＯＳを構成するドレイン領域、ソース領域、およびゲート電極Ｇ上には、金属シリサイド層１７が形成されている（図１、図２等参照）。この金属シリサイド層１７を介してソース領域とソースプラグＰ１Ｓが電気的に接続される。また、金属シリサイド層１７を介してドレイン領域とドレインプラグＰ１Ｄが電気的に接続される。また、図２３には示されないが、金属シリサイド層１７を介してゲート電極ＧとゲートプラグＰ１Ｇが電気的に接続される（図９参照）。
上記ドレインプラグＰ１Ｄは、ゲート電極Ｇの一方の側に位置する領域（図２３においては、ゲート電極Ｇの右側）に形成され、上記ソースプラグＰ１Ｓは、ゲート電極Ｇの他方の側に位置する領域（図２３においては、ゲート電極Ｇの左側）に形成される。
図２３に示すように、本実施の形態において、ドレインプラグＰ１Ｄは、複数の分割ドレインプラグＰ１Ｄよりなる。即ち、四角柱状の分割ドレインプラグＰ１Ｄが、Ｙ方向に第１間隔をおいて配置されている。言い換えれば、Ｙ方向に配置される分割ドレインプラグＰ１Ｄのパターン形状（上面からの平面視における形状）は、矩形状であり、所定の間隔を置いてＹ方向に複数配置されている。
また、ソースプラグＰ１Ｓは、複数の分割ソースプラグＰ１Ｓよりなるが、実施の形態１と異なり、１の分割ソースプラグＰ１Ｓは、Ｘ方向に長辺を有する四角柱状である。言い換えれば、分割ソースプラグＰ１Ｓのパターン形状（上面からの平面視における形状）は、Ｘ方向に長辺を有する矩形状であり、Ｙ方向に所定の間隔を置いて複数配置されている。Ｙ方向に配置される複数の分割ソースプラグＰ１Ｓを分割ソースプラグ列とした場合、本実施の形態においては、ゲート電極Ｇの左側の領域に、１列の分割ソースプラグ列が配置されている。
ここで、本実施の形態においては、１つの分割ドレインプラグＰ１ＤのＹ方向の位置は、Ｙ方向において隣り合う２つの分割ソースプラグＰ１Ｓとの間に位置するようにずれて配置されている。言い換えれば、Ｙ方向に並ぶ分割ドレインプラグＰ１Ｄと、Ｙ方向に並ぶ分割ソースプラグＰ１Ｓとは、Ｙ方向において交互に配置される。また、別の言い方をすれば、複数の分割ドレインプラグＰ１Ｄと複数の分割ソースプラグＰ１Ｓとは、千鳥配置されている。
ドレインプラグＰ１Ｄ上には、ドレイン配線Ｍ１Ｄが配置される。また、ソースプラグＰ１Ｓ上には、ソース配線Ｍ１Ｓが配置される。また、図２３には示されないが、ゲートプラグＰ１Ｇ上には、ゲート配線Ｍ１Ｇが配置される（図９参照）。図２３に示すように、ドレイン配線Ｍ１Ｄは、複数の分割ドレインプラグＰ１Ｄのうち、１の分割ドレインプラグＰ１Ｄ上に配置されるように、分割して配置される。言い換えれば、ドレイン配線Ｍ１Ｄは、Ｙ方向に所定の間隔（第２の間隔）を置いて配置された複数の分割ドレイン配線部Ｍ１Ｄを有する。
また、ソース配線Ｍ１Ｓには、切り欠き部が形成されている。即ち、図２３に示すように、ソース配線Ｍ１Ｓは全体としてＹ方向に延在しているが、Ｙ方向に延在する端部のうち、ドレインプラグＰ１Ｄ側に位置する端部の一部が、Ｘ方向に後退している。この後退部を切り欠き部という。この切り欠き部は、Ｙ方向において隣り合う分割ソースプラグＰ１Ｓ間に位置するように設けられている。前述のとおり分割ドレインプラグＰ１Ｄと分割ソースプラグＰ１Ｓとは、Ｙ方向においてずれて配置されているため、上記切り欠き部は、Ｙ方向において分割ドレインプラグＰ１Ｄと対応する位置に設けられている。
上記ドレイン配線Ｍ１Ｄ上には、実施の形態１と同様に、ドレインプラグＰ２Ｄを介してドレイン配線（Ｍ２Ｄ）が配置され、さらに、ドレインプラグＰ３Ｄを介してドレイン配線（Ｍ３Ｄ）が配置されるが、これらの図示は省略する。但し、上記ドレインプラグＰ２Ｄは、少なくとも分割ドレイン配線部Ｍ１Ｄの個々の上に位置するように配置することが好ましい。例えば、図２３に示す分割ドレインプラグＰ１Ｄと同じパターン形状およびレイアウトで分割ドレインプラグＰ２Ｄを形成する。分割ドレインプラグＰ２Ｄ上のドレイン配線（Ｍ２Ｄ）は、ライン状でもよく、この場合、ドレインプラグ（Ｐ３Ｄ）およびドレイン配線（Ｍ３Ｄ）もライン状とすることができる。もちろん、ドレイン配線（Ｍ２Ｄ）、ドレインプラグ（Ｐ３Ｄ）およびドレイン配線（Ｍ３Ｄ）を分割してもよい。
このように、本実施の形態においては、分割ソースプラグＰ１Ｓのパターン形状（上面からの平面視における形状）を、Ｘ方向に長辺を有する矩形状としたので、Ｙ方向に位置する短辺がドレインプラグＰ１Ｄと対向することとなり、対向面積を少なくすることができる。
また、ドレインプラグＰ１Ｄを分割したので、ソースプラグＰ１ＳとドレインプラグＰ１Ｄとの対向面積を少なくすることができる。また、ドレイン配線Ｍ１Ｄを分割することにより、ソースプラグＰ１Ｓとドレイン配線Ｍ１Ｄとの対向面積を少なくすることができる。また、ソース配線Ｍ１Ｓにおいて、Ｙ方向において分割ドレインプラグＰ１Ｄに対応する位置に切り欠き部を設けたので、当該部位において、ソース配線Ｍ１Ｓと分割ドレインプラグＰ１Ｄ間の距離が大きくなり、寄生容量を低減することができる。また、上記部位において、ソース配線Ｍ１Ｓと分割ドレイン配線部Ｍ１Ｄ間の距離が大きくなり、寄生容量を低減することができる。
なお、本実施の形態の半導体装置の製法は、実施の形態１におけるソースプラグＰ１Ｓ、ドレインプラグＰ１Ｄ、ドレイン配線Ｍ１Ｄおよびソース配線Ｍ１Ｓの形成工程において、各パターン形状やレイアウトが異なるだけであるため、製法の説明は省略する。
また、本実施の形態においては、分割ドレインプラグＰ１Ｄと分割ドレイン配線部Ｍ１Ｄとが１対１で対応するように、ドレイン配線Ｍ１Ｄを分割したが、例えば、Ｙ方向に隣接する分割ドレインプラグＰ１Ｄ上に跨るようにドレイン配線Ｍ１Ｄを分割してもよい。このように、複数の分割ドレインプラグＰ１Ｄごとにドレイン配線Ｍ１Ｄを分割してもよい。
（実施の形態７）
実施の形態１においては、３列の分割ソースプラグ列を設け、各分割ソースプラグ列（Ｙ方向に配置される複数の分割ソースプラグＰ１Ｓ）のＹ方向の間隔を一定としたが、所定の列において、分割ソースプラグを間引いてもよい。また、実施の形態５のように、<１>ドレインプラグＰ１Ｄを分割し、Ｙ方向において分割ソースプラグＰ１Ｓとずれて配置し、<2>ドレイン配線Ｍ１Ｄを分割し、<3>ソース配線Ｍ１Ｓに切り欠き部を設けてもよい。
図２４は、本実施の形態の半導体装置の構成を示す平面図である。なお、実施の形態１の構成（図１〜図３）とは、ソースプラグＰ１Ｓのレイアウト、ドレインプラグＰ１Ｄの形状、ドレイン配線Ｍ１Ｄの形状およびソース配線Ｍ１Ｓの形状が異なるため、これらの構成について詳細に説明し、他の部位の構成については、その説明を省略する。
［構造説明］
本実施の形態の半導体装置においても、実施の形態１と同様の構成のＬＤＭＯＳを有する。即ち、第１のｎ−型ドレイン領域１０と第２のｎ−型ドレイン領域１３とｎ＋型ドレイン領域１４とからなるドレイン領域、ｎ−型ソース領域１１とｎ＋型ソース領域１５とからなるソース領域、およびこのソース・ドレイン領域間（チャネル形成領域）上にゲート絶縁膜８を介して形成されたゲート電極Ｇと、を有するＬＤＭＯＳを有する（図１、図２等参照）。
上記ゲート電極Ｇは、図２４に示すように、Ｙ方向に延在している。このゲート電極Ｇの一方の側に位置する領域（図２４においては、ゲート電極Ｇの左側）にソース領域がＹ方向に延在するように配置される。また、ゲート電極Ｇの他方の側に位置する領域（図２４においては、ゲート電極Ｇの右側）にドレイン領域がＹ方向に延在するように配置される。
なお、図２４においては図示していないが、上記ＬＤＭＯＳを構成するドレイン領域、ソース領域、およびゲート電極Ｇ上には、金属シリサイド層１７が形成されている（図１、図２等参照）。この金属シリサイド層１７を介してソース領域とソースプラグＰ１Ｓが電気的に接続される。また、金属シリサイド層１７を介してドレイン領域とドレインプラグＰ１Ｄが電気的に接続される。また、図２４には示されないが、金属シリサイド層１７を介してゲート電極ＧとゲートプラグＰ１Ｇが電気的に接続される（図９参照）。
上記ドレインプラグＰ１Ｄは、ゲート電極Ｇの一方の側に位置する領域（図２４においては、ゲート電極Ｇの右側）に形成され、上記ソースプラグＰ１Ｓは、ゲート電極Ｇの他方の側に位置する領域（図２４においては、ゲート電極Ｇの左側）に形成される。
図２４に示すように、本実施の形態において、ドレインプラグＰ１Ｄは、複数の分割ドレインプラグＰ１Ｄよりなる。即ち、四角柱状の分割ドレインプラグＰ１Ｄが、Ｙ方向に第１間隔をおいて配置されている。言い換えれば、Ｙ方向に配置される分割ドレインプラグＰ１Ｄのパターン形状（上面からの平面視における形状）は、矩形状であり、所定の間隔を置いてＹ方向に複数配置されている。
また、ソースプラグＰ１Ｓは、複数の分割ソースプラグＰ１Ｓよりなるが、実施の形態１と異なる配置となっている。即ち、図３に示す実施の形態１においては、Ｘ方向およびＹ方向にアレイ状に配置されている。例えば、図３に示す領域においては、３×３のアレイ状に配置されているが、本実施の形態においては、図２４に示すように、図中左側から第１列目および第３列目の上から２番目の分割ソースプラグが間引かれている（間引き構成となっている）。別の言い方をすれば、図中左側から第１列目および第３列目の上から２番目の分割ソースプラグＰ１Ｓが省略されている。
このように、ドレインプラグＰ１Ｄ側に位置する分割ソースプラグ列（図２４に示すドレインプラグＰ１Ｄについては、第３列目）の分割ソースプラグ列が間引かれ、他の分割ソースプラグ列（図２４においては、第２列目）より少ない分割ソースプラグＰ１Ｓで構成される。図２４においては、他の分割ソースプラグ列（図２４においては、第２列目）の分割ソースプラグＰ１Ｓに対し、１つおきにＸ方向に並ぶように、ドレインプラグＰ１Ｄ側に位置する分割ソースプラグ列（図２４においては、第３列目）の分割ソースプラグＰ１Ｓが配置される。図２４に示す第１列目の分割ソースプラグ列の分割ソースプラグＰ１Ｓも同様に配置される。この第１列目の分割ソースプラグ列は、図２５中のドレインプラグＰ１Ｄの左側に位置する図示しないドレインプラグ側に位置するため、上記第３列目と同様の間引き構成となっている。
このように、ドレインプラグＰ１Ｄ側に位置する分割ソースプラグ列（図２４に示すドレインプラグＰ１Ｄについては、第３列目）の分割ソースプラグＰ１ＳのＹ方向の間隔（ＷＰ１ＳＹ３、第１の間隔）を、他の分割ソースプラグ列（図２４においては、第２列目）の分割ソースプラグＰ１ＳのＹ方向の間隔（ＷＰ１ＳＹ２、第３の間隔）より大きくする（ＷＰ１ＳＹ３＞ＷＰ１ＳＹ２）。これによりソースプラグＰ１ＳとドレインプラグＰ１Ｄとの寄生容量を低減することができる。
ここで、本実施の形態においては、１つの分割ドレインプラグＰ１ＤのＹ方向の位置は、より密に配置されている分割ソースプラグ列（図２４においては、第２列目）の分割ソースプラグＰ１Ｓのうち、Ｙ方向において隣り合う２つの分割ソースプラグＰ１Ｓの間に位置するようにずれて配置されている。
ドレインプラグＰ１Ｄ上には、ドレイン配線Ｍ１Ｄが配置される。また、ソースプラグＰ１Ｓ上には、ソース配線Ｍ１Ｓが配置される。また、図２４には示されないが、ゲートプラグＰ１Ｇ上には、ゲート配線Ｍ１Ｇが配置される（図９参照）。図２４に示すように、ドレイン配線Ｍ１Ｄは、複数の分割ドレインプラグＰ１Ｄのうち、１の分割ドレインプラグＰ１Ｄ上に配置されるように、分割して配置される。言い換えれば、ドレイン配線Ｍ１Ｄは、Ｙ方向に所定の間隔（第２の間隔）を置いて配置された複数の分割ドレイン配線部Ｍ１Ｄを有する。
また、ソース配線Ｍ１Ｓには、切り欠き部が形成されている。即ち、図２４に示すように、ソース配線Ｍ１Ｓは全体としてＹ方向に延在しているが、Ｙ方向に延在する端部のうち、ドレインプラグＰ１Ｄ側に位置する端部の一部が、Ｘ方向に後退している。この後退部を切り欠き部という。この切り欠き部は、より密に配置されている分割ソースプラグ列（図２４においては、第２列目）のＹ方向において隣り合う分割ソースプラグＰ１Ｓ間に位置するように設けられている。前述のとおり分割ドレインプラグＰ１Ｄと分割ソースプラグＰ１Ｓとは、Ｙ方向においてずれて配置されているため、上記切り欠き部は、Ｙ方向において分割ドレインプラグＰ１Ｄに対応する位置に設けられている。
上記ドレイン配線Ｍ１Ｄ上には、実施の形態１と同様に、ドレインプラグＰ２Ｄを介してドレイン配線（Ｍ２Ｄ）が配置され、さらに、ドレインプラグＰ３Ｄを介してドレイン配線（Ｍ３Ｄ）が配置されるが、これらの図示は省略する。但し、上記ドレインプラグＰ２Ｄは、少なくとも分割ドレイン配線部Ｍ１Ｄの個々の上に位置するように配置することが好ましい。例えば、図２４に示す分割ドレインプラグＰ１Ｄと同じパターン形状およびレイアウトで分割ドレインプラグＰ２Ｄを形成する。分割ドレインプラグＰ２Ｄ上のドレイン配線（Ｍ２Ｄ）は、ライン状でもよく、この場合、ドレインプラグ（Ｐ３Ｄ）およびドレイン配線（Ｍ３Ｄ）もライン状とすることができる。もちろん、ドレイン配線（Ｍ２Ｄ）、ドレインプラグ（Ｐ３Ｄ）およびドレイン配線（Ｍ３Ｄ）を分割してもよい。
このように、ドレインプラグＰ１Ｄ側に位置する分割ソースプラグ列（図２４においては、第３列目）の分割ソースプラグＰ１ＳのＹ方向の間隔（ＷＰ１ＳＹ３）を、他の分割ソースプラグ列（図２４においては、第２列目）の分割ソースプラグＰ１ＳのＹ方向の間隔（ＷＰ１ＳＹ２）より大きくする（ＷＰ１ＳＹ３＞ＷＰ１ＳＹ２）。これによりソースプラグＰ１ＳとドレインプラグＰ１Ｄとの寄生容量を低減することができる。
また、ドレインプラグＰ１Ｄを分割したので、ソースプラグＰ１ＳとドレインプラグＰ１Ｄとの対向面積を少なくすることができる。また、ドレイン配線Ｍ１Ｄを分割することにより、ソースプラグＰ１Ｓとドレイン配線Ｍ１Ｄとの対向面積を少なくすることができる。また、ソース配線Ｍ１Ｓにおいて、Ｙ方向において分割ドレインプラグＰ１Ｄに対応する位置に切り欠き部を設けたので、当該部位において、ソース配線Ｍ１Ｓと分割ドレインプラグＰ１Ｄ間の距離が大きくなり、寄生容量を低減することができる。また、上記部位において、ソース配線Ｍ１Ｓと分割ドレイン配線部Ｍ１Ｄ間の距離が大きくなり、寄生容量を低減することができる。
なお、本実施の形態の半導体装置の製法は、実施の形態１におけるソースプラグＰ１Ｓ、ドレインプラグＰ１Ｄ、ドレイン配線Ｍ１Ｄおよびソース配線Ｍ１Ｓの形成工程において、各パターン形状やレイアウトが異なるだけであるため、製法の説明は省略する。
また、本実施の形態においては、分割ドレインプラグＰ１Ｄと分割ドレイン配線部Ｍ１Ｄとが１対１で対応するように、ドレイン配線Ｍ１Ｄを分割したが、例えば、Ｙ方向に隣接する分割ドレインプラグＰ１Ｄ上に跨るようにドレイン配線Ｍ１Ｄを分割してもよい。このように、複数の分割ドレインプラグＰ１Ｄごとにドレイン配線Ｍ１Ｄを分割してもよい。
（実施の形態８）
実施の形態１においては、３列の分割ソースプラグ列を設け、各分割ソースプラグ列（Ｘ方向に配置される複数の分割ソースプラグＰ１Ｓ）のＸ方向の間隔を一定としたが、所定の列において、分割ソースプラグを間引いてもよい。また、実施の形態５のように、<１>ドレインプラグＰ１Ｄを分割し、Ｙ方向において分割ソースプラグＰ１Ｓとずれて配置し、<2>ドレイン配線Ｍ１Ｄを分割し、<3>ソース配線Ｍ１Ｓに切り欠き部を設けてもよい。さらに、分割ソースプラグを間引いた領域において、上記ソース配線Ｍ１Ｓの切り欠き部が大きくなるようにソース配線Ｍ１Ｓのパターン形状を工夫してもよい。
図２５は、本実施の形態の半導体装置の構成を示す平面図である。なお、実施の形態１の構成（図１〜図３）とは、ソースプラグＰ１Ｓのレイアウト、ドレインプラグＰ１Ｄの形状、ドレイン配線Ｍ１Ｄの形状およびソース配線Ｍ１Ｓの形状が異なるため、これらの構成について詳細に説明し、他の部位の構成については、その説明を省略する。
［構造説明］
本実施の形態の半導体装置においても、実施の形態１と同様の構成のＬＤＭＯＳを有する。即ち、第１のｎ−型ドレイン領域１０と第２のｎ−型ドレイン領域１３とｎ＋型ドレイン領域１４とからなるドレイン領域、ｎ−型ソース領域１１とｎ＋型ソース領域１５とからなるソース領域、およびこのソース・ドレイン領域間（チャネル形成領域）上にゲート絶縁膜８を介して形成されたゲート電極Ｇと、を有するＬＤＭＯＳを有する（図１、図２等参照）。
上記ゲート電極Ｇは、図２５に示すように、Ｙ方向に延在している。このゲート電極Ｇの一方の側に位置する領域（図２５においては、ゲート電極Ｇの左側）にソース領域がＹ方向に延在するように配置される。また、ゲート電極Ｇの他方の側に位置する領域（図２５においては、ゲート電極Ｇの右側）にドレイン領域がＹ方向に延在するように配置される。
なお、図２５においては図示していないが、上記ＬＤＭＯＳを構成するドレイン領域、ソース領域、およびゲート電極Ｇ上には、金属シリサイド層１７が形成されている（図１、図２等参照）。この金属シリサイド層１７を介してソース領域とソースプラグＰ１Ｓが電気的に接続される。また、金属シリサイド層１７を介してドレイン領域とドレインプラグＰ１Ｄが電気的に接続される。また、図２５には示されないが、金属シリサイド層１７を介してゲート電極ＧとゲートプラグＰ１Ｇが電気的に接続される（図９参照）。
上記ドレインプラグＰ１Ｄは、ゲート電極Ｇの一方の側に位置する領域（図２５においては、ゲート電極Ｇの右側）に形成され、上記ソースプラグＰ１Ｓは、ゲート電極Ｇの他方の側に位置する領域（図２５においては、ゲート電極Ｇの左側）に形成される。
図２５に示すように、本実施の形態において、ドレインプラグＰ１Ｄは、複数の分割ドレインプラグＰ１Ｄよりなる。即ち、四角柱状の分割ドレインプラグＰ１Ｄが、Ｙ方向に第１間隔をおいて配置されている。言い換えれば、Ｙ方向に配置される分割ドレインプラグＰ１Ｄのパターン形状（上面からの平面視における形状）は、矩形状であり、所定の間隔を置いてＹ方向に複数配置されている。
また、ソースプラグＰ１Ｓは、複数の分割ソースプラグＰ１Ｓよりなるが、実施の形態１と異なる配置となっている。即ち、図３に示す実施の形態１においては、Ｘ方向およびＹ方向にアレイ状に配置されている。例えば、図３に示す領域においては、３×３のアレイ状に分割ソースプラグＰ１Ｓが配置されているが、本実施の形態においては、図２５に示すように、図中左側から第１列目および第３列目の上から２番目の分割ソースプラグが間引かれている（間引き構成となっている）。別の言い方をすれば、図中左側から第１列目および第３列目の上から２番目の分割ソースプラグＰ１Ｓが省略されている。
このように、ドレインプラグＰ１Ｄ側に位置する分割ソースプラグ列（図２５に示すドレインプラグＰ１Ｄについては、第３列目）の分割ソースプラグ列が間引かれ、他の分割ソースプラグ列（図２５においては、第２列目）より少ない分割ソースプラグＰ１Ｓで構成される。図２５においては、他の分割ソースプラグ列（図２５においては、第２列目）の分割ソースプラグＰ１Ｓに対し、１つおきにＸ方向に並ぶように、ドレインプラグＰ１Ｄ側に位置する分割ソースプラグ列（図２５においては、第３列目）の分割ソースプラグＰ１Ｓが配置される。図２５に示す第１列目の分割ソースプラグ列の分割ソースプラグＰ１Ｓも同様に配置される。この第１列目の分割ソースプラグ列は、図示しない、図２５中のドレインプラグＰ１Ｄの左側に位置する図示しないドレインプラグ側に位置するため、上記第３列目と同様の間引き構成となっている。
このように、ドレインプラグＰ１Ｄ側に位置する分割ソースプラグ列（図２５に示すドレインプラグＰ１Ｄについては、第３列目）の分割ソースプラグＰ１ＳのＹ方向の間隔（ＷＰ１ＳＹ３、第１の間隔）を、他の分割ソースプラグ列（図２５においては、第２列目）の分割ソースプラグＰ１ＳのＹ方向の間隔（ＷＰ１ＳＹ２、第３の間隔）より大きくする（ＷＰ１ＳＹ３＞ＷＰ１ＳＹ２）。これによりソースプラグＰ１ＳとドレインプラグＰ１Ｄとの寄生容量を低減することができる。
ここで、本実施の形態においては、１つの分割ドレインプラグＰ１ＤのＹ方向の位置は、より密に配置されている分割ソースプラグ列（図２５においては、第２列目）の分割ソースプラグＰ１Ｓのうち、Ｙ方向において隣り合う２つの分割ソースプラグＰ１Ｓの間に位置するようにずれて配置されている。
ドレインプラグＰ１Ｄ上には、ドレイン配線Ｍ１Ｄが配置される。また、ソースプラグＰ１Ｓ上には、ソース配線Ｍ１Ｓが配置される。また、図２５には示されないが、ゲートプラグＰ１Ｇ上には、ゲート配線Ｍ１Ｇが配置される（図９参照）。図２５に示すように、ドレイン配線Ｍ１Ｄは、複数の分割ドレインプラグＰ１Ｄのうち、１の分割ドレインプラグＰ１Ｄ上に配置されるように、分割して配置される。言い換えれば、ドレイン配線Ｍ１Ｄは、Ｙ方向に所定の間隔（第２の間隔）を置いて配置された複数の分割ドレイン配線部Ｍ１Ｄを有する。
また、ソース配線Ｍ１Ｓには、切り欠き部が形成されている。即ち、図２５に示すように、ソース配線Ｍ１Ｓは全体としてＹ方向に延在しているが、Ｙ方向に延在する端部のうち、ドレインプラグＰ１Ｄ側に位置する端部の一部が、Ｘ方向に後退している。この後退部を切り欠き部という。この切り欠き部は、Ｙ方向において隣り合う分割ソースプラグＰ１Ｓ間に位置するように設けられている。ここで、本実施の形態においては、前述したとおり、ドレインプラグＰ１Ｄ側に位置する分割ソースプラグ列（図２５においては、第１列目および第３列目）の分割ソースプラグＰ１Ｓを間引いたので、当該領域上のソース配線Ｍ１Ｓを省略することができる。よって、上記切り欠き部のＹ方向の幅を大きくすることができる。
具体的には、より密に配置されている分割ソースプラグ列（図２５においては、第２列目）の分割ソースプラグＰ１ＳのＹ方向の間隔（ＷＰ１ＳＹ２）より切り欠き部のＹ方向の幅（ＷＮＹ）を大きくすることができる（ＷＰ１ＳＹ２＞ＷＮＹ）。
上記ドレイン配線Ｍ１Ｄ上には、実施の形態１と同様に、ドレインプラグＰ２Ｄを介してドレイン配線（Ｍ２Ｄ）が配置され、さらに、ドレインプラグＰ３Ｄを介してドレイン配線（Ｍ３Ｄ）が配置されるが、これらの図示は省略する。但し、上記ドレインプラグＰ２Ｄは、少なくとも分割ドレイン配線部Ｍ１Ｄの個々の上に位置するように配置することが好ましい。例えば、図２５に示す分割ドレインプラグＰ１Ｄと同じパターン形状およびレイアウトで分割ドレインプラグＰ２Ｄを形成する。分割ドレインプラグＰ２Ｄ上のドレイン配線（Ｍ２Ｄ）は、ライン状でもよく、この場合、ドレインプラグ（Ｐ３Ｄ）およびドレイン配線（Ｍ３Ｄ）もライン状とすることができる。もちろん、ドレイン配線（Ｍ２Ｄ）、ドレインプラグ（Ｐ３Ｄ）およびドレイン配線（Ｍ３Ｄ）を分割してもよい。
このように、ドレインプラグＰ１Ｄ側に位置する分割ソースプラグ列（図２５においては、第３列目）の分割ソースプラグＰ１ＳのＹ方向の間隔（ＷＰ１ＳＹ３）を、他の分割ソースプラグ列（図２５においては、第２列目）の分割ソースプラグＰ１ＳのＹ方向の間隔（ＷＰ１ＳＹ２）より大きくすることで（ＷＰ１ＳＹ３＞ＷＰ１ＳＹ２）、ソースプラグＰ１ＳとドレインプラグＰ１Ｄとの寄生容量を低減することができる。また、切り欠き部のＹ方向の幅（ＷＮＹ）を大きくすることにより、ソース配線Ｍ１ＳとドレインプラグＰ１Ｄとの寄生容量を低減することができる。また、ソース配線Ｍ１Ｓとドレイン配線Ｍ１Ｄとの寄生容量を低減することができる。
また、ドレインプラグＰ１Ｄを分割したので、ソースプラグＰ１ＳとドレインプラグＰ１Ｄとの対向面積を少なくすることができる。また、ドレイン配線Ｍ１Ｄを分割することにより、ソースプラグＰ１Ｓとドレイン配線Ｍ１Ｄとの対向面積を少なくすることができる。また、ソース配線Ｍ１Ｓにおいて、Ｙ方向において分割ドレインプラグＰ１Ｄに対応する位置に切り欠き部を設けたので、当該部位において、ソース配線Ｍ１Ｓと分割ドレインプラグＰ１Ｄ間の距離が大きくなり、寄生容量を低減することができる。また、上記部位において、ソース配線Ｍ１Ｓと分割ドレイン配線部Ｍ１Ｄ間の距離が大きくなり、寄生容量を低減することができる。また、本実施の形態においては、ドレインプラグＰ１Ｄ側に位置する分割ソースプラグ列（図２５においては、第１列目および第３列目）を間引き構成としたので、当該領域上のソース配線Ｍ１Ｓを省略することができる。よって、上記切り欠き部のＹ方向の幅を大きくすることができ、寄生容量のさらなる低減を図ることができる。
なお、本実施の形態の半導体装置の製法は、実施の形態１におけるソースプラグＰ１Ｓ、ドレインプラグＰ１Ｄ、ドレイン配線Ｍ１Ｄおよびソース配線Ｍ１Ｓの形成工程において、各パターン形状やレイアウトが異なるだけであるため、製法の説明は省略する。
また、本実施の形態においては、分割ドレインプラグＰ１Ｄと分割ドレイン配線部Ｍ１Ｄとが１対１で対応するように、ドレイン配線Ｍ１Ｄを分割したが、例えば、Ｙ方向に隣接する分割ドレインプラグＰ１Ｄ上に跨るようにドレイン配線Ｍ１Ｄを分割してもよい。このように、複数の分割ドレインプラグＰ１Ｄごとにドレイン配線Ｍ１Ｄを分割してもよい。
（実施の形態９）
実施の形態１においては、ソースプラグＰ１Ｓ上に、ソース配線Ｍ１Ｓを配置したが、このソース配線Ｍ１Ｓを省略してもよい。また、実施の形態７または８のように、<１>３列の分割ソースプラグ列のうち所定の列において、分割ソースプラグを間引き、<2>ドレインプラグＰ１Ｄを分割し、Ｙ方向において分割ソースプラグＰ１Ｓとずれて配置し、<3>ドレイン配線Ｍ１Ｄを分割してもよい。
図２６は、本実施の形態の半導体装置の構成を示す平面図である。なお、実施の形態１の構成（図１〜図３）とは、ソースプラグＰ１Ｓのレイアウト、ドレインプラグＰ１Ｄの形状、ドレイン配線Ｍ１Ｄの形状およびソース配線Ｍ１Ｓを形成しない構成が異なるため、これらの構成について詳細に説明し、他の部位の構成については、その説明を省略する。
［構造説明］
本実施の形態の半導体装置においても、実施の形態１と同様の構成のＬＤＭＯＳを有する。即ち、第１のｎ−型ドレイン領域１０と第２のｎ−型ドレイン領域１３とｎ＋型ドレイン領域１４とからなるドレイン領域、ｎ−型ソース領域１１とｎ＋型ソース領域１５とからなるソース領域、およびこのソース・ドレイン領域間（チャネル形成領域）上にゲート絶縁膜８を介して形成されたゲート電極Ｇと、を有するＬＤＭＯＳを有する（図１、図２等参照）。
上記ゲート電極Ｇは、図２６に示すように、Ｙ方向に延在している。このゲート電極Ｇの一方の側に位置する領域（図２６においては、ゲート電極Ｇの左側）にソース領域がＹ方向に延在するように配置される。また、ゲート電極Ｇの他方の側に位置する領域（図２６においては、ゲート電極Ｇの右側）にドレイン領域がＹ方向に延在するように配置される。
なお、図２６においては図示していないが、上記ＬＤＭＯＳを構成するドレイン領域、ソース領域、およびゲート電極Ｇ上には、金属シリサイド層１７（図１等参照）が形成されている。この金属シリサイド層１７を介してソース領域とソースプラグＰ１Ｓが電気的に接続される。また、金属シリサイド層１７を介してドレイン領域とドレインプラグＰ１Ｄが電気的に接続される。また、図２６には示されないが、金属シリサイド層１７を介してゲート電極ＧとゲートプラグＰ１Ｇが電気的に接続される（図９参照）。
上記ドレインプラグＰ１Ｄは、ゲート電極Ｇの一方の側に位置する領域（図２６においては、ゲート電極Ｇの右側）に形成され、上記ソースプラグＰ１Ｓは、ゲート電極Ｇの他方の側に位置する領域（図２６においては、ゲート電極Ｇの左側）に形成される。
図２６に示すように、本実施の形態において、ドレインプラグＰ１Ｄは、複数の分割ドレインプラグＰ１Ｄよりなる。即ち、四角柱状の分割ドレインプラグＰ１Ｄが、Ｙ方向に第１間隔をおいて配置されている。言い換えれば、Ｙ方向に配置される分割ドレインプラグＰ１Ｄのパターン形状（上面からの平面視における形状）は、矩形状であり、所定の間隔を置いてＹ方向に複数配置されている。
また、ソースプラグＰ１Ｓは、複数の分割ソースプラグＰ１Ｓよりなるが、実施の形態１と異なる配置となっている。即ち、図３に示す実施の形態１においては、Ｘ方向およびＹ方向にアレイ状に配置されている。例えば、図３に示す領域においては、３×３のアレイ状に分割ソースプラグＰ１Ｓが配置されているが、本実施の形態においては、図２６に示すように、図中左側から第１列目および第３列目の上から２番目の分割ソースプラグが間引かれている（間引き構成となっている）。別の言い方をすれば、図中左側から第１列目および第３列目の上から２番目の分割ソースプラグＰ１Ｓが省略されている。
このように、ドレインプラグＰ１Ｄ側に位置する分割ソースプラグ列（図２６に示すドレインプラグＰ１Ｄについては、第３列目）の分割ソースプラグ列が間引かれ、他の分割ソースプラグ列（図２６においては、第２列目）より少ない分割ソースプラグＰ１Ｓで構成される。図２６においては、他の分割ソースプラグ列（図２６においては、第２列目）の分割ソースプラグＰ１Ｓに対し、１つおきにＸ方向に並ぶように、ドレインプラグＰ１Ｄ側に位置する分割ソースプラグ列（図２６においては、第３列目）の分割ソースプラグＰ１Ｓが配置される。図２６に示す第１列目の分割ソースプラグ列の分割ソースプラグＰ１Ｓも同様に配置される。この第１列目の分割ソースプラグ列は、図示しない、図２６中のドレインプラグＰ１Ｄの左側に位置する図示しないドレインプラグ側に位置するため、上記第３列目と同様の間引き構成となっている。
このように、ドレインプラグＰ１Ｄ側に位置する分割ソースプラグ列（図２６に示すドレインプラグＰ１Ｄについては、第３列目）の分割ソースプラグＰ１ＳのＹ方向の間隔（ＷＰ１ＳＹ３、第１の間隔）を、他の分割ソースプラグ列（図２６においては、第２列目）の分割ソースプラグＰ１ＳのＹ方向の間隔（ＷＰ１ＳＹ２、第３の間隔）より大きくすることで（ＷＰ１ＳＹ３＞ＷＰ１ＳＹ２）、ソースプラグＰ１ＳとドレインプラグＰ１Ｄとの寄生容量を低減することができる。
ここで、本実施の形態においては、１つの分割ドレインプラグＰ１ＤのＹ方向の位置は、より密に配置されている分割ソースプラグ列（図２６においては、第２列目）の分割ソースプラグＰ１Ｓのうち、Ｙ方向において隣り合う２つの分割ソースプラグＰ１Ｓの間に位置するようにずれて配置されている。
ドレインプラグＰ１Ｄ上には、ドレイン配線Ｍ１Ｄが配置される。また、図２６には示されないが、ゲートプラグＰ１Ｇ上には、ゲート配線Ｍ１Ｇが配置される（図９参照）。図２６に示すように、ドレイン配線Ｍ１Ｄは、複数の分割ドレインプラグＰ１Ｄのうち、１の分割ドレインプラグＰ１Ｄ上に配置されるように、分割して配置される。言い換えれば、ドレイン配線Ｍ１Ｄは、Ｙ方向に所定の間隔（第２の間隔）を置いて配置された複数の分割ドレイン配線部Ｍ１Ｄを有する。
ここで、本実施の形態においては、ソースプラグＰ１Ｓ上のソース配線Ｍ１Ｓが省略されている。言い換えれば、ソースプラグＰ１Ｓ上において、このソースプラグＰ１Ｓと電気的に接続されるソース配線Ｍ１Ｓが形成されていない。即ち、ソースプラグＰ１Ｓの上面は、絶縁膜（層間絶縁膜）２４で覆われている。
実施の形態１において説明したとおり、基板１の裏面にはソース電極ＳＥが形成され（図１、図２、図１４参照）、配線基板の接続部とソース領域との電気的接続は、上記ソース電極ＳＥを介して成される。よって、ソースプラグＰ１Ｓおよびソース配線Ｍ１Ｓは、ソース領域の低抵抗化や電流パスのために形成されている。よって、ソース配線Ｍ１Ｓを省略してもＬＤＭＯＳの動作上は問題ない。
上記ドレイン配線Ｍ１Ｄ上には、実施の形態１と同様に、ドレインプラグＰ２Ｄを介してドレイン配線（Ｍ２Ｄ）が配置され、さらに、ドレインプラグＰ３Ｄを介してドレイン配線（Ｍ３Ｄ）が配置されるが、これらの図示は省略する。但し、上記ドレインプラグＰ２Ｄは、少なくとも分割ドレイン配線部Ｍ１Ｄの個々の上に位置するように配置することが好ましい。例えば、図２６に示す分割ドレインプラグＰ１Ｄと同じパターン形状およびレイアウトで分割ドレインプラグＰ２Ｄを形成する。分割ドレインプラグＰ２Ｄ上のドレイン配線（Ｍ２Ｄ）は、ライン状でもよく、この場合、ドレインプラグ（Ｐ３Ｄ）およびドレイン配線（Ｍ３Ｄ）もライン状とすることができる。もちろん、ドレイン配線（Ｍ２Ｄ）、ドレインプラグ（Ｐ３Ｄ）およびドレイン配線（Ｍ３Ｄ）を分割してもよい。
このように、ソース配線Ｍ１Ｓを省略することにより、ソース配線Ｍ１ＳとドレインプラグＰ１Ｄとの寄生容量をゼロ（０）とすることができる。また、ソース配線Ｍ１Ｓとドレイン配線Ｍ１Ｄとの寄生容量をゼロ（０）とすることができる。
また、ドレインプラグＰ１Ｄを分割したので、ソースプラグＰ１ＳとドレインプラグＰ１Ｄとの対向面積を少なくすることができる。また、ドレイン配線Ｍ１Ｄを分割することにより、ソースプラグＰ１Ｓとドレイン配線Ｍ１Ｄとの対向面積を少なくすることができる。
なお、本実施の形態の半導体装置の製法は、実施の形態１におけるソースプラグＰ１Ｓ、ドレインプラグＰ１Ｄおよびドレイン配線Ｍ１Ｄの形成工程において各パターン形状やレイアウトが異なり、ソース配線Ｍ１Ｓの形成工程を省略するだけであるため、製法の説明は省略する。
また、本実施の形態においては、分割ドレインプラグＰ１Ｄと分割ドレイン配線部Ｍ１Ｄとが１対１で対応するように、ドレイン配線Ｍ１Ｄを分割したが、例えば、Ｙ方向に隣接する分割ドレインプラグＰ１Ｄ上に跨るようにドレイン配線Ｍ１Ｄを分割してもよい。このように、複数の分割ドレインプラグＰ１Ｄごとにドレイン配線Ｍ１Ｄを分割してもよい。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、実施の形態４の図２１に示すドレインプラグＰ１Ｄおよびドレイン配線Ｍ１Ｄに変えて、実施の形態１の図３に示すドレインプラグＰ１Ｄおよびドレイン配線Ｍ１Ｄを適用してもよい。
例えば、実施の形態５の図２２に示すソース配線Ｍ１Ｓに変えて、実施の形態１の図３に示すソース配線Ｍ１Ｓを適用してもよい。
また、実施の形態６の図２３に示すドレインプラグＰ１Ｄおよびドレイン配線Ｍ１Ｄに変えて、実施の形態１の図３に示すドレインプラグＰ１Ｄおよびドレイン配線Ｍ１Ｄを適用してもよい。また、実施の形態６の図２３に示すドレインプラグＰ１Ｄおよびドレイン配線Ｍ１Ｄに変えて、実施の形態４の図２１に示すドレインプラグＰ１Ｄおよびドレイン配線Ｍ１Ｄを適用してもよい。
また、実施の形態７の図２４に示すドレインプラグＰ１Ｄおよびドレイン配線Ｍ１Ｄに変えて、実施の形態１の図３に示すドレインプラグＰ１Ｄおよびドレイン配線Ｍ１Ｄを適用してもよい。また、実施の形態７の図２４に示すドレインプラグＰ１Ｄおよびドレイン配線Ｍ１Ｄに変えて、実施の形態４の図２１に示すドレインプラグＰ１Ｄおよびドレイン配線Ｍ１Ｄを適用してもよい。
また、実施の形態８の図２５に示すドレインプラグＰ１Ｄおよびドレイン配線Ｍ１Ｄに変えて、実施の形態１の図３に示すドレインプラグＰ１Ｄおよびドレイン配線Ｍ１Ｄを適用してもよい。また、実施の形態８の図２５に示すドレインプラグＰ１Ｄおよびドレイン配線Ｍ１Ｄに変えて、実施の形態４の図２１に示すドレインプラグＰ１Ｄおよびドレイン配線Ｍ１Ｄを適用してもよい。
また、実施の形態９の図２６に示すドレインプラグＰ１Ｄおよびドレイン配線Ｍ１Ｄに変えて、実施の形態１の図３に示すドレインプラグＰ１Ｄおよびドレイン配線Ｍ１Ｄを適用してもよい。また、実施の形態９の図２６に示すドレインプラグＰ１Ｄおよびドレイン配線Ｍ１Ｄに変えて、実施の形態４の図２１に示すドレインプラグＰ１Ｄおよびドレイン配線Ｍ１Ｄを適用してもよい。また、実施の形態９の図２６に示すソースプラグＰ１Ｓに変えて、実施の形態１の図３に示すソースプラグＰ１Ｓを適用してもよい。
また、上記実施の形態においては、ソース裏面電極ＳＥを形成し、配線基板との接続を基板の裏面側から図ったが、上記実施の形態９に係わる構成例以外の構成においては、ソース裏面電極ＳＥを形成せず、基板の上面にソースパッド領域を形成してもよい。例えば、ソース配線Ｍ１Ｓ上に、このソース配線Ｍ１Ｓと接続される第２層配線および第３層配線などの多層配線を構成し、最上層配線の一部をソースパッド領域として、このソースパッド領域と配線基板の外部接続端子とをワイヤ（金線）などで接続する構成としてもよい。
このように、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
本発明は、半導体装置に関し、特に、ＬＤＭＯＳを有する半導体装置に適用して有効な技術に関する。
１ 半導体基板（基板）
２ エピタキシャル層
３ ｐ型埋め込み層
７ ｐ型ウエル
８ ゲート絶縁膜
１０ 第１のｎ−型ドレイン領域
１１ ｎ−型ソース領域
１２ ｐ型ハロー領域
１３ 第２のｎ−型ドレイン領域
１４ ｎ＋型ドレイン領域
１５ ｎ＋型ソース領域
１６ ｐ＋型半導体領域
１７ 金属シリサイド層
２１ 絶縁膜
２４ 絶縁膜
２７ 絶縁膜
２９ 保護膜
Ａｃ 活性領域
Ｃ 容量形成領域
Ｇ ゲート電極
ＬＤ ＬＤＭＯＳ形成領域
Ｍ１、Ｍ２、Ｍ３ 配線
Ｍ１Ｄ ドレイン配線（分割ドレイン配線部）
Ｍ１Ｇ ゲート配線
Ｍ１Ｓ ソース配線
Ｍ２Ｄ ドレイン配線
Ｍ３Ｄ ドレイン配線
Ｐ１、Ｐ２、Ｐ３ プラグ
Ｐ１Ｄ ドレインプラグ（分割ドレインプラグ）
Ｐ１Ｇ ゲートプラグ
Ｐ１Ｓ ソースプラグ（分割ソースプラグ）
Ｐ２Ｄ ドレインプラグ（分割ドレインプラグ）
Ｐ３Ｄ ドレインプラグ
Ｒ 抵抗形成領域
ＳＥ ソース裏面電極
ＳＷ１ サイドウォールスペーサ
ＳＷ２ サイドウォールスペーサ
ＵＣ 領域

Claims (26)

  1. （ａ）横方向拡散ＭＩＳＦＥＴであって、
    （ａ１）半導体基板の第１面上にゲート絶縁膜を介して配置され、第１方向に延在するゲート電極と、
    （ａ２）前記ゲート電極の一方の側の前記半導体基板中に配置されたソース領域、および前記ゲート電極の他方の側の前記半導体基板中に配置されたドレイン領域と、
    を有する横方向拡散ＭＩＳＦＥＴと、
    （ｂ）前記半導体基板上であって、前記ゲート電極の一方の側に位置する第１領域に配置され、前記ソース領域と電気的に接続されるソースコンタクト部と、
    （ｃ）前記ソースコンタクト部上に配置されるソース配線と、
    （ｄ）前記半導体基板上であって、前記ゲート電極の他方の側に位置する第２領域に配置され、前記ドレイン領域と電気的に接続されるドレインコンタクト部と、
    （ｅ）前記ドレインコンタクト部上に配置されるドレイン配線と、
    を有し、
    前記ドレインコンタクト部は、前記第１領域において、前記第１方向に延在するライン状に配置され、
    前記ソースコンタクト部は、前記第２領域において、前記第１方向に所定の間隔を置いて配置された複数の分割ソースコンタクトを有することを特徴とする半導体装置。
  2. （ａ）横方向拡散ＭＩＳＦＥＴであって、
    （ａ１）半導体基板の第１面上にゲート絶縁膜を介して配置され、第１方向に延在するゲート電極と、
    （ａ２）前記ゲート電極の一方の側の前記半導体基板中に配置されたソース領域、および前記ゲート電極の他方の側の前記半導体基板中に配置されたドレイン領域と、
    を有する横方向拡散ＭＩＳＦＥＴと、
    （ｂ）前記半導体基板上であって、前記ゲート電極の一方の側に位置する第１領域に配置され、前記ソース領域と電気的に接続されるソースコンタクト部と、
    （ｃ）前記ソースコンタクト部上に配置されるソース配線と、
    （ｄ）前記半導体基板上であって、前記ゲート電極の他方の側に位置する第２領域に配置され、前記ドレイン領域と電気的に接続されるドレインコンタクト部と、
    （ｅ）前記ドレインコンタクト部上に配置されるドレイン配線と、
    を有し、
    前記ドレインコンタクト部は、前記第１領域において、前記第１方向に第１の間隔を置いて配置された複数の分割ドレインコンタクトを有し、
    前記ソースコンタクト部は、前記第２領域において、前記第１方向に前記第１の間隔を置いて配置された複数の分割ソースコンタクトを有し、
    前記複数の分割ドレインコンタクトの各分割ドレインコンタクトの前記第１方向の位置は、前記複数の分割ソースコンタクトの前記第１方向の位置の間に位置するようにずれて配置されていることを特徴とする半導体装置。
  3. 前記ドレイン配線は、前記第１領域において、前記第１方向に第２の間隔を置いて配置された複数の分割ドレイン配線部を有することを特徴とする請求項２記載の半導体装置。
  4. 前記ソース配線は、前記第２領域において、前記複数の分割ソースコンタクトを覆うように前記第１方向に延在するライン状に配置されることを特徴とする請求項３記載の半導体装置。
  5. 前記ソース配線は、前記第１方向に延在する端部のうち、前記ドレインコンタクト部側に位置する端部が、前記第１方向と交差する第２方向に後退した切り欠き部を有し、
    前記切り欠き部は、前記複数の分割ソースコンタクト間に配置されていることを特徴とする請求項３記載の半導体装置。
  6. 前記分割ソースコンタクトは、前記第１方向の幅より前記第１方向と交差する第２方向の幅が大きいことを特徴とする請求項２記載の半導体装置。
  7. 前記ドレイン配線は、前記第１領域において、前記第１方向に第２の間隔を置いて配置された複数の分割ドレイン配線部を有することを特徴とする請求項６記載の半導体装置。
  8. 前記ソース配線は、前記第２領域において、前記複数の分割ソースコンタクトを覆うように前記第１方向に延在するライン状に配置されることを特徴とする請求項７記載の半導体装置。
  9. 前記ソース配線は、前記第１方向に延在する端部のうち、前記ドレインコンタクト部側に位置する端部が、前記第１方向と交差する第２方向に後退した切り欠き部を有し、
    前記切り欠き部は、前記複数の分割ソースコンタクト間に配置されていることを特徴とする請求項７記載の半導体装置。
  10. 前記ソースコンタクト部は、第１の分割ソースコンタクト列と第２の分割ソースコンタクト列とを有し、
    前記第１の分割ソースコンタクト列は、前記第１の方向に第１の間隔を置いて配置された複数の分割ソースコンタクトを有し、
    前記第２の分割ソースコンタクト列は、前記第１の方向に前記第１の間隔より小さい第３の間隔を置いて配置された複数の分割ソースコンタクトを有し、
    前記第１の分割ソースコンタクト列は、前記第２の分割ソースコンタクト列より前記ドレインコンタクト部側に配置されていることを特徴とする請求項２記載の半導体装置。
  11. 前記ドレイン配線は、前記第１領域において、前記第１方向に第２の間隔を置いて配置された複数の分割ドレイン配線部を有することを特徴とする請求項１０記載の半導体装置。
  12. 前記ソース配線は、前記第１方向に延在する端部のうち、前記ドレインコンタクト部側に位置する端部が、前記第１方向と交差する第２方向に後退した切り欠き部を有し、
    前記切り欠き部は、前記複数の分割ドレインコンタクトの各分割ドレインコンタクトの前記第１方向の位置と対応するよう配置されることを特徴とする請求項１１記載の半導体装置。
  13. 前記ソース配線は、前記第１方向に延在する端部のうち、前記ドレインコンタクト部側に位置する端部が、前記第１方向と交差する第２方向に後退した切り欠き部を有し、
    前記切り欠き部の前記第１方向の幅は、前記第１の間隔より大きいことを特徴とする請求項１０記載の半導体装置。
  14. （ａ）横方向拡散ＭＩＳＦＥＴであって、
    （ａ１）半導体基板の第１面上にゲート絶縁膜を介して配置され、第１方向に延在するゲート電極と、
    （ａ２）前記ゲート電極の一方の側の前記半導体基板中に配置されたソース領域、および前記ゲート電極の他方の側の前記半導体基板中に配置されたドレイン領域と、
    を有する横方向拡散ＭＩＳＦＥＴと、
    （ｂ）前記半導体基板上であって、前記ゲート電極の一方の側に位置する第１領域に配置され、前記ソース領域と電気的に接続されるソースコンタクト部と、
    （ｃ）前記ソースコンタクト部上に配置されるソース配線と、
    （ｄ）前記半導体基板上であって、前記ゲート電極の他方の側に位置する第２領域に配置され、前記ドレイン領域と電気的に接続されるドレインコンタクト部と、
    （ｅ）前記ドレインコンタクト部上に配置されるドレイン配線と、
    を有し、
    前記ドレインコンタクト部は、前記第１領域において、前記第１方向に第１の間隔を置いて配置された複数の分割ドレインコンタクトを有し、
    前記ソースコンタクト部は、前記第２領域において、前記第１方向に前記第１の間隔を置いて配置された複数の分割ソースコンタクトを有し、
    前記複数の分割ドレインコンタクトの各分割ドレインコンタクトの前記第１方向の位置は、前記複数の分割ソースコンタクトの前記第１方向の位置に対応するように並んで配置され、
    前記ドレイン配線は、前記第１領域において、前記第１方向に第２の間隔を置いて配置された複数の分割ドレイン配線部を有することを特徴とする半導体装置。
  15. 前記ソース配線は、前記第２領域において、前記複数の分割ソースコンタクトを覆うように前記第１方向に延在するライン状に配置されることを特徴とする請求項１４記載の半導体装置。
  16. 前記ソース配線は、前記第２領域において、前記複数の分割ソースコンタクトを覆うように前記第１方向に延在し、前記第１方向に延在する端部のうち、前記ドレインコンタクト部側に位置する端部が、前記第１方向と交差する第２方向に後退した切り欠き部を有し、
    前記切り欠き部は、前記複数の分割ソースコンタクト間に配置されていることを特徴とする請求項１４記載の半導体装置。
  17. （ａ）横方向拡散ＭＩＳＦＥＴであって、
    （ａ１）半導体基板の第１面上にゲート絶縁膜を介して配置され、第１方向に延在するゲート電極と、
    （ａ２）前記ゲート電極の一方の側の前記半導体基板中に配置されたソース領域、および前記ゲート電極の他方の側の前記半導体基板中に配置されたドレイン領域と、
    を有する横方向拡散ＭＩＳＦＥＴと、
    （ｂ）前記半導体基板上であって、前記ゲート電極の一方の側に位置する第１領域に配置され、前記ソース領域と電気的に接続されるソースコンタクト部と、
    （ｃ）前記半導体基板上であって、前記ゲート電極の他方の側に位置する第２領域に配置され、前記ドレイン領域と電気的に接続されるドレインコンタクト部と、
    （ｄ）前記ドレインコンタクト部上に配置されるドレイン配線と、
    を有し、
    前記ソースコンタクト部は、前記第２領域において、前記第１方向に所定の間隔を置いて配置された複数の分割ソースコンタクトを有し、
    前記ソースコンタクト部上において、前記ソースコンタクト部と電気的に接続されるソース配線が形成されていないことを特徴とする半導体装置。
  18. 前記半導体基板の前記第１面と逆側の第２面上に、前記ソース領域と電気的に接続されるソース電極が配置されていることを特徴とする請求項１７記載の半導体装置。
  19. 前記ドレインコンタクト部は、前記第１領域において、前記第１方向に延在する矩形状に配置されることを特徴とする請求項１７記載の半導体装置。
  20. 前記ドレインコンタクト部は、前記第１領域において、前記第１方向に第１の間隔を置いて配置された複数のドレインコンタクトを有し、
    前記複数の分割ドレインコンタクトの各分割ドレインコンタクトは、その前記第１方向の位置が前記複数の分割ソースコンタクトの前記第１方向の位置に対応するように、前記複数の分割ソースコンタクトと並んで配置されることを特徴とする請求項１７記載の半導体装置。
  21. 前記ドレイン配線は、前記第１領域において、前記第１方向に第２の間隔を置いて配置された複数の分割ドレイン配線部を有することを特徴とする請求項２０記載の半導体装置。
  22. 前記ドレインコンタクト部は、前記第１領域において、前記第１方向に第１の間隔を置いて配置された複数のドレインコンタクトを有し、
    前記複数の分割ドレインコンタクトの各分割ドレインコンタクトの前記第１方向の位置は、前記複数の分割ソースコンタクトの前記第１方向の位置の間に位置するようにずれて配置されていることを特徴とする請求項１７記載の半導体装置。
  23. 前記ドレイン配線は、前記第１領域において、前記第１方向に第２の間隔を置いて配置された複数の分割ドレイン配線部を有することを特徴とする請求項２２記載の半導体装置。
  24. 前記ゲート電極の他方の側の端部と前記ドレイン領域との距離は、前記ゲート電極の一方の側の端部と前記ソース領域との距離より大きいことを特徴とする請求項１記載の半導体装置。
  25. 前記半導体基板の第１領域には、前記半導体基板を構成する半導体と金属との化合物層が形成されていることを特徴とする請求項１記載の半導体装置。
  26. 前記半導体基板は、エピタキシャル層を有し、前記横方向拡散ＭＩＳＦＥＴは、前記エピタキシャル層の主表面に形成されることを特徴とする請求項１記載の半導体装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160032347A (ko) * 2014-09-15 2016-03-24 삼성전자주식회사 불휘발성 메모리 장치
JP2019021763A (ja) * 2017-07-18 2019-02-07 株式会社ダイレクト・アール・エフ 半導体装置、及び基板

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8604619B2 (en) * 2011-08-31 2013-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Through silicon via keep out zone formation along different crystal orientations
CN102903698B (zh) * 2012-10-25 2017-02-08 上海华虹宏力半导体制造有限公司 半导体器件及集成电路
US9190393B1 (en) * 2013-09-10 2015-11-17 Delta Electronics, Inc. Low parasitic capacitance semiconductor device package
US9590057B2 (en) * 2014-04-02 2017-03-07 International Business Machines Corporation Reduced parasitic capacitance with slotted contact
KR20150118648A (ko) * 2014-04-14 2015-10-23 삼성전자주식회사 불 휘발성 메모리 장치
US9312140B2 (en) 2014-05-19 2016-04-12 International Business Machines Corporation Semiconductor structures having low resistance paths throughout a wafer
CN105336625A (zh) * 2015-10-09 2016-02-17 上海华虹宏力半导体制造有限公司 高压ldmos器件的工艺方法
DE112016005443T5 (de) * 2015-11-29 2018-08-16 Vatbox Ltd. System und Verfahren zur automatischen Validierung
US9911845B2 (en) * 2015-12-10 2018-03-06 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage LDMOS transistor and methods for manufacturing the same
US10998443B2 (en) * 2016-04-15 2021-05-04 Taiwan Semiconductor Manufacturing Co., Ltd. Epi block structure in semiconductor product providing high breakdown voltage
US10090409B2 (en) * 2016-09-28 2018-10-02 Monolithic Power Systems, Inc. Method for fabricating LDMOS with self-aligned body
CN113138527B (zh) * 2020-01-16 2024-04-02 中芯国际集成电路制造(上海)有限公司 掩膜版、存储单元、sram器件
DE102021103791A1 (de) * 2020-05-29 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Silizid-belegter source/drain-bereich und dessen herstellungsverfahren

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4907070B2 (ja) * 2004-09-10 2012-03-28 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7173841B2 (en) 2004-12-03 2007-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetic memory array
JP5042492B2 (ja) 2005-12-19 2012-10-03 ルネサスエレクトロニクス株式会社 半導体装置
CN100423274C (zh) * 2006-01-27 2008-10-01 无锡中微晶园电子有限公司 一种抗辐射bts soi cmos器件结构
JP2009032968A (ja) 2007-07-27 2009-02-12 Toshiba Corp 半導体装置及びその製造方法
JP2009194210A (ja) 2008-02-15 2009-08-27 Renesas Technology Corp 半導体装置及び半導体装置の製造方法
JP5684450B2 (ja) 2008-08-20 2015-03-11 ラピスセミコンダクタ株式会社 半導体装置及びその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160032347A (ko) * 2014-09-15 2016-03-24 삼성전자주식회사 불휘발성 메모리 장치
KR102268296B1 (ko) * 2014-09-15 2021-06-24 삼성전자주식회사 불휘발성 메모리 장치
JP2019021763A (ja) * 2017-07-18 2019-02-07 株式会社ダイレクト・アール・エフ 半導体装置、及び基板

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