JP2009032968A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】ＬＤＭＯＳトランジスタと保護ダイオードの降伏電圧の差を常に一定とする半導体装置の構造及びその製造方法を提供する。
【解決手段】半導体基板１にはＬＤＭＯＳが形成され、このＬＤＭＯＳを静電破壊から保護するダイオードが作り込まれている。ＬＤＭＯＳのドレイン領域５はダイオードのカソード領域１１として用いられ、ＬＤＭＯＳのバックゲート領域はダイオードのアノード領域１４として用いられる。ダイオードのカソード領域１１とＬＤＭＯＳのドレイン領域５とは同じ工程で形成され、ダイオードのアノード１４とＬＤＭＯＳのバックゲート領域４とは同じ工程で形成される。ソース領域とドレイン領域とが半導体基板の横方向に並べられた横型ＭＯＳトランジスタと保護ダイオードとの降伏電圧の差を常に一定とすることができる。
【選択図】図４

Description

本発明は、ソース領域とドレイン領域とが半導体基板の横方向に並べられた横型ＭＯＳＦＥＴ（以下、ＬＤＭＯＳという）の構造及び製造方法に関するものである。

従来、パワー素子は数万から数十万の小さいＬＤＭＯＳが並列に接続された構成となっている。そして、これらのＬＤＭＯＳを同時に動作させることにより出力を得ている。このようなＬＤＭＯＳにおいて、静電気放電；ＥＳＤ（エレクトロ スタティック ディスチャージ；Electric Static Discharge ）サージのように瞬間的に大電流が流れる場合、すべてのＬＤＭＯＳが均一の電流を流すわけではないので一部のＬＤＭＯＳに局所的に大電流が流れ、素子破壊が生じたり、素子に接続された配線が溶断されたりするという問題がある。このため、ＥＳＤサージ耐量の向上が要望され、高いＥＳＤサージ耐量が要望されている。
従来のＬＤＭＯＳのＥＳＤ保護として用いられるダイオードは、ＮＰＮトランジスタのエミッタ、ベース間をショートしアノードとした構造を用いることが一般的である。このような構造の場合、製造バラツキで保護ダイオードの降伏電圧が最も高く、ＬＤＭＯＳの降伏電圧が最も低くなった場合においても、ＬＤＭＯＳは保護ダイオードよりも高い降伏電圧となるように設計しなければならい。そのため、ＬＤＭＯＳは必然的に所望降伏電圧よりも相当に高い降伏電圧に設定することとなり、降伏電圧とトレードオフの関係にあるオン抵抗が大きくなるという問題があった。

特許文献１にはＥＳＤサージ耐量を向上できる半導体装置が開示されている。ＬＤＭＯＳにおいて、ｎ+ 型ドレイン領域を囲むように、ｎ型基板よりも高濃度に形成され、ｎ+ 型ドレイン領域に近づくほど高濃度となるｎ型領域を配置する。さらに、ｎ+ 型ソース領域に隣接配置されるｐ+ 型コンタクト領域がｎ+ 型ソース領域の下部まで入り込むようにし、ｎ+ 型ソース領域、ｐ型ベース領域及びｎ型基板によって形成される寄生トランジスタがオンし難くなるようにする。
特開２００１−３５２０７０号公報

本発明は、このような問題を解決するためになされたものであり、ＬＤＭＯＳと保護ダイオードの降伏電圧の差を常に一定とする半導体装置の構造及び製造方法を提供する。

本発明の半導体装置の一態様は、半導体基板と、前記半導体基板に形成されたＬＤＭＯＳと、前記半導体基板に形成され、前記ＬＤＭＯＳを静電破壊から保護するダイオードとを具備し、前記ダイオードのカソードを構成するＮ型不純物拡散領域は、前記ＬＤＭＯＳのドレイン領域として用いられ、前記ダイオードのアノードを構成するＰ型不純物拡散領域は、前記ＬＤＭＯＳのバックゲート領域として用いられることを特徴としている。
本発明の半導体装置の製造方法の一態様は、半導体基板にＬＤＭＯＳを形成する工程と、前記半導体基板に前記ＬＤＭＯＳを静電破壊から保護するダイオードを形成する工程を具備した半導体装置の製造方法において、前記ダイオードのカソードと前記ＬＤＭＯＳのドレイン領域とは同じ工程で形成され、前記ダイオードのアノードと前記ＬＤＭＯＳのバックゲート領域とは同じ工程で形成されることを特徴としている。

本発明は、このような構成により、ソース領域とドレイン領域とが半導体基板の横方向に並べられた横型ＭＯＳトランジスタ（ＬＤＭＯＳ）と保護ダイオードとの降伏電圧の差を常に一定とすることができる。

以下、実施例を参照して発明の実施の形態を説明する。

まず、図１乃至図４を参照して実施例１を説明する。
図１は、実施例１の半導体基板に形成されたＬＤＭＯＳを具備した半導体装置の平面図、図２は、図１のＬＤＭＯＳが形成された半導体基板の部分断面図、図３は、保護ダイオードＡが形成された図１の半導体基板の平面図、図４は、図３の保護ダイオードが形成された半導体基板の部分断面図である。
半導体装置を構成する半導体基板１には、Ｐ型もしくはＮ型シリコン基板を用いる。図２は、半導体基板１に形成されたＮチャネルＬＤＭＯＳを示している。半導体基板１のＮ型不純物拡散領域は、Ｎ型ソース領域３とＮ型ドレイン領域５である。Ｎ型ソース領域３は、Ｐ型チャネル領域６内に形成されている。Ｎ型ソース領域３の中央部分には、Ｐ型バックゲート領域（Ｐ型不純物拡散領域）４が形成されている。不純物拡散領域、ソース領域、ドレイン領域、チャネル領域、バックゲート領域等は、図面では不純物拡散層、ソース層、ドレイン層、チャネル層、バックゲート層と記載されているが、両者はそれぞれ同じである。

Ｎ型ソース領域３及びＮ型ドレイン領域５は、対向して配置されており、これらを跨ぐように、ゲート絶縁膜を介して、半導体基板１上に、例えば、ポリシリコン等から構成されたゲート７が設けられている。半導体基板１の表面にはゲート７を被覆するようにシリコン酸化膜などの層間絶縁膜１０が形成されている。層間絶縁膜１０にはコンタクトホールが形成され、コンタクトホールを介してＮ型ドレイン領域５に電気的に接続されたドレイン電極９が形成されている。ドレイン領域にドレイン電極を接合する際にはドレイン領域に高濃度のコンタクト領域を形成する。ドレイン領域自体が高濃度の場合にはこのコンタクト領域が不要である。また、Ｎ型ソース領域３とＰ型バックゲート領域４に電気的に接続されたソース電極８が絶縁膜１０のコンタクトホール内に形成されている。

図４は、保護ダイオードを示している。半導体基板１には、Ｎ型カソード領域１１及びＰ型チャネル領域６が形成され、Ｐ型チャネル領域６内にはＰ型アノード領域１４が形成されている。半導体基板１上に、例えば、ポリシリコン等から構成されたゲート７がゲート絶縁膜を介して設けられている。半導体基板１の表面にはゲート７を被覆するようにシリコン酸化膜などの層間絶縁膜１０が形成されている。層間絶縁膜１０にはコンタクトホールが形成され、コンタクトホール内にＰ型アノード領域１４に電気的に接続されたアノード電極１５が形成されている。また、コンタクトホール内にＮ型カソード領域１１に電気的に接続されたカソード電極１６が形成されている。カソード領域にカソード電極を接合する際にはカソード領域に高濃度のコンタクト領域を形成する。カソード領域自体が高濃度の場合にはこのコンタクト領域は不要である。

Ｎ型カソード領域１１を構成するＮ型不純物拡散領域は、ＬＤＭＯＳのＮ型ドレイン領域５と同時形成する。その時の濃度プロファイルは同じである。つまり、Ｎ型ドレイン領域５とＮ型カソード領域１１とは同じＮ型不純物拡散領域から構成されている。Ｐ型アノード領域１４を構成するＰ型不純物拡散領域は、ＬＤＭＯＳのＰ型バックゲート領域４と同時形成する。その時の濃度プロファイルは同じである。つまり、Ｐ型バックゲート領域４とＰ型アノード領域１４とは同じＰ型不純物拡散領域から構成されている。
また、保護ダイオードは、Ｐ型アノード領域１４とＮ型カソード領域１１のＰＮ接合箇所をＬＤＭＯＳよりも低い降伏電圧となる位置に形成する。例えば、図３に示す、Ｐ型チャネル領域６の保護ダイオード領域Ａ部分の幅Ｌ′をＬＤＭＯＳ領域部分の幅Ｌよりも大きくする（Ｌ′＞Ｌ）。

この実施例ではアノード電極１５とカソード電極１６のピッチは、ＬＤＭＯＳのドレイン電極９とソース電極８のピッチと同じにしてある。このような構造とすることで、ＬＤＭＯＳと保護ダイオードの降伏電圧の差は常に一定となるため、従来の技術で必要であった保護ダイオードとＬＤＭＯＳの工程バラツキによる降伏電圧の差を設計に考慮する必要がなくなり、ＬＤＭＯＳのオン抵抗増大を最小限に抑えることができる。さらに、Ｐ型アノード領域１４であるＰ型不純物拡散領域は、ＮＰＮトランジスタのベース拡散よりも深い拡散であるため、ＥＳＤ耐量が向上するという利点がある。また、電極のピッチが並列接続するＬＤＭＯＳと同一であることから、ＬＤＭＯＳアレイの中に任意位置での配置が可能となり、ＥＳＤ印加時に電流集中を起こす箇所に配置することで保護ダイオードの面積を最小限に抑制することができる。また、実施例に示す様に、ＬＤＭＯＳを構成する半導体チップの中に保護ダイオードを組込む構造であるので、保護ダイオードを外付けした従来の半導体チップに比べて、小型化が可能である。

次に、図５及び図６を参照して実施例２を説明する。
図５は、保護ダイオードＢが形成された図１の半導体基板の平面図、図６は、保護ダイオードが形成された半導体基板の部分断面図である。
半導体装置を構成する半導体基板１には、Ｐ型又はＮ型シリコン基板を用いる。半導体基板１にはＮチャネルＬＤＭＯＳとその保護ダイオードが形成されている。半導体基板１には、Ｎ型不純物拡散領域であるＮ型ドレイン領域５及びＮ型ソース領域３、Ｐ型不純物拡散領域であるＰ型チャネル領域６及びＰ型バックゲートが形成されている。Ｎ型ソース領域３の中央部分には、Ｐ型バックゲート領域４が形成されている。Ｎ型ソース領域３及びＮ型ドレイン領域５は、対向配置されており、これらを跨ぐように、ゲート絶縁膜を介して、半導体基板１上に、例えば、ポリシリコン等から構成されたゲート７が設けられている。半導体基板１の表面にはゲート７を被覆するようにシリコン酸化膜などの層間絶縁膜１０が形成されている。層間絶縁膜１０にはコンタクトホールが形成され、コンタクトホール内にＮ型ドレイン領域５に電気的に接続されたドレイン電極９が形成されている。ドレイン領域にドレイン電極を接合する際にはドレイン領域に高濃度のコンタクト領域を形成する。ドレイン領域自体が高濃度の場合にはこのコンタクト領域が不要である。また、コンタクトホール内にＮ型ソース領域３とＰ型バックゲート領域４に電気的に接続されたソース電極８が形成されている。

図６は、半導体基板１に形成された保護ダイオードを示している。半導体基板１には、Ｎ型カソード領域２１、Ｐ型アノード領域２４、Ｎ型不純物拡散領域（Ｎ型層）２７及びＰ型チャネル領域６が形成されている。半導体基板１上に、例えば、ポリシリコン等から構成されたゲート７がゲート絶縁膜を介して設けられている。半導体基板１の表面にはゲート７を被覆するようにシリコン酸化膜などの層間絶縁膜１０が形成されている。層間絶縁膜１０にはコンタクトホールが形成され、コンタクトホール内にＰ型アノード領域２４に電気的に接続されたアノード電極２５が形成されている。また、コンタクトホール内にＮ型カソード領域２１に電気的に接続されたカソード電極２６が形成されている。カソード領域にカソード電極を接合する際にはカソード領域に高濃度のコンタクト領域を形成する。カソード領域自体が高濃度の場合にはこのコンタクト領域は不要である。

Ｎ型カソード領域２１は、ＬＤＭＯＳのＮ型ドレイン領域５と同時形成する。その時の濃度プロファイルは同じである。つまり、ＬＤＭＯＳのＮ型ドレイン領域５とＮ型カソード領域２１とは同じＮ型不純物拡散領域から構成されている。Ｐ型アノード領域２４を構成するＰ型不純物拡散領域は、ＬＤＭＯＳのＰ型バックゲート領域４と同時形成する。その時の濃度プロファイルは同じである。つまり、ＬＤＭＯＳのＰ型バックゲート領域４とＰ型アノード領域２４とは同じＰ型不純物拡散領域から構成されている。また、Ｎ型不純物拡散領域（Ｎ型層）２７は、ＬＤＭＯＳのＮ型ソース領域３と同時形成する。その時の濃度プロファイルは同じである。
この実施例では、ゲート７に重ならないようにアノード側にＮ型不純物拡散領域（Ｎ型層）２７を追加する。アノード電極２５は、このＮ型不純物拡散領域２７にも電気的に接続されている。

また、保護ダイオードは、Ｐ型アノード領域２４とＮ型カソード領域２１のＰＮ接合箇所をＬＤＭＯＳよりも低い降伏電圧となる位置に形成する。アノード電極２５とカソード電極２６のピッチは、ＬＤＭＯＳのドレイン電極とソース電極のピッチと同じにしてある。このような構造とすることで、ＬＤＭＯＳと保護ダイオードの降伏電圧の差は常に一定となるため、従来の技術で必要であった保護ダイオードとＬＤＭＯＳの工程バラツキによる降伏電圧の差を設計に考慮する必要がなくなり、ＬＤＭＯＳのオン抵抗増大を最小限に抑えることができる。さらにＰ型アノード領域２４であるＰ型不純物拡散領域は、ＮＰＮトランジスタのベース拡散よりも深い拡散であるため、ＥＳＤ耐量が向上するという利点がある。また、電極のピッチが並列接続するＬＤＭＯＳと同一であることから、ＬＤＭＯＳアレイの中に任意位置での配置が可能となり、保護ダイオードをＥＳＤ印加時に電流集中を起こす箇所に配置することで、その面積を最小限に抑制することができる。
ゲート電極に重ならないようにアノード側にＮ型不純物拡散領域を追加することにより、ＥＳＤが印加されると、スナップバックを起こし、寄生抵抗で電圧が上昇することを防止できるので、よりＬＤＭＯＳが降伏し難い構造となる。

次に、図７及び図８を参照して実施例１を説明する。
図７は、保護ダイオードＣが形成された図１の半導体基板の平面図、図８は、図７の保護ダイオードが形成された半導体基板の部分断面図である。
半導体装置を構成する半導体基板１には、例えば、Ｐ型又はＮ型シリコン基板を用いる。半導体基板１には、ＮチャネルＬＤＭＯＳ及びその保護ダイオードが形成されている。ＮチャネルＬＤＭＯＳは、Ｎ型不純物拡散領域から構成されるＮ型ドレイン領域５及びＮ型ソース領域３を有している。Ｎ型ソース領域３の中央部分には、Ｐ型バックゲート領域（Ｐ型不純物拡散領域）４が形成されている。半導体基板１の表面にはシリコン酸化膜などの層間絶縁膜１０が形成されている。層間絶縁膜１０にはコンタクトホールが形成され、コンタクトホール内にドレイン領域に電気的に接続されたドレイン電極９が形成されている。また、コンタクトホール内にＮ型ソース領域３とＰ型バックゲート領域４に電気的に接続されたソース電極が形成されている。

図８は、保護ダイオードを示している。半導体基板１には、Ｎ型カソード領域３１及びＰ型チャネル領域６が形成され、Ｎ型カソード領域３１内にはＮ型コンタクト領域（図示しない）が形成され、Ｐ型チャネル領域６内にはＰ型アノード領域３４が形成されている。半導体基板１の表面にはシリコン酸化膜などの層間絶縁膜１０が形成されている。層間絶縁膜１０にはコンタクトホールが形成され、コンタクトホール内にＰ型アノード領域３４に電気的に接続されたアノード電極３５が形成されている。また、コンタクトホール内にＮ型カソード領域６のコンタクト領域に電気的に接続されたカソード電極３６が形成されている。カソード領域自体が高濃度の場合にはこのコンタクト領域は不要である。
Ｎ型カソード領域３１を構成するＮ型不純物拡散領域は、ＬＤＭＯＳのＮ型ドレイン領域５と同時形成する。その時の濃度プロファイルは同じである。つまり、Ｎ型ドレイン領域５とＮ型カソード領域３１とは同じＮ型不純物拡散領域から構成されている。Ｐ型アノード領域３４を構成するＰ型不純物拡散領域は、ＬＤＭＯＳのＰ型バックゲート領域４と同時形成する。その時の濃度プロファイルは同じである。つまり、Ｐ型バックゲート領域４とＰ型アノード領域３４とは同じＰ型不純物拡散領域から構成されている。

また、保護ダイオードは、Ｐ型アノード領域３４とＮ型カソード領域３１のＰＮ接合箇所をＬＤＭＯＳよりも低い降伏電圧となる位置に形成する。アノード電極３５とカソード電極３６のピッチは、ＬＤＭＯＳのドレイン電極とソース電極のピッチと同じにしてある。このような構造とすることで、ＬＤＭＯＳと保護ダイオードの降伏電圧の差は常に一定となるため、従来の技術で必要であった保護ダイオードとＬＤＭＯＳの工程バラツキによる降伏電圧の差を設計に考慮する必要がなくなり、ＬＤＭＯＳのオン抵抗増大を最小限に抑えることができる。さらにＰ型アノード領域３４であるＰ型不純物拡散領域は、ＮＰＮトランジスタのベース拡散よりも深い拡散であるため、ＥＳＤ耐量が向上するという利点がある。また、電極のピッチが並列接続するＬＤＭＯＳと同一であることから、ＬＤＭＯＳアレイの中に任意位置での配置が可能となり、ＥＳＤ印加時に電流集中を起こす箇所に配置することで、保護ダイオードの面積を最小限に抑制することができる。
この実施例では、保護ダイオード領域にゲートが形成されていない。この場合、ＥＳＤが印可された場合、より深い接合部で降伏を起こすことから、更に耐量が大きくなる。

次に、図９及び図１０を参照して実施例４を説明する。
図９は、保護ダイオードＤが形成された半導体基板の平面図、図１０は、図９の保護ダイオードが形成された半導体基板の部分断面図である。ＮチャネルＬＤＭＯＳは、図１に示したとおりである。図１０は、保護ダイオードを示している。半導体基板１には、Ｎ型カソード領域４１及びＰ型チャネル領域６が形成され、Ｎ型カソード領域４１内にはＮ型コンタクト領域（図示しない）が形成され、Ｐ型チャネル領域６内にはＮ型不純物拡散領域（Ｎ型層）４７が形成されている。半導体基板１の表面にはシリコン酸化膜などの層間絶縁膜１０が形成されている。層間絶縁膜１０にはコンタクトホールが形成されコンタクトホール内にＮ型不純物拡散領域（Ｎ型層）４７に電気的に接続されたアノード電極４５が形成されている。また、コンタクトホール内にＮ型カソード領域６のコンタクト領域に電気的に接続されたカソード電極４６が形成されている。カソード領域自体が高濃度の場合にはこのコンタクト領域は不要である。

Ｎ型カソード領域４１を構成するＮ型不純物拡散領域は、ＬＤＭＯＳのＮ型ドレイン領域５と同時形成する。その時の濃度プロファイルは同じである。つまりＮ型ドレイン領域５とＮ型カソード領域３１とは同じＮ型不純物拡散領域から構成されている。Ｎ型不純物拡散領域（Ｎ型層）４７は、ＬＤＭＯＳのＮ型ソース領域３と同時形成する。その時の濃度プロファイルは同じである。
また、保護ダイオードは、アノード電極４５とカソード電極４６のピッチは、ＬＤＭＯＳのドレイン電極９とソース電極８のピッチと同じにしてある。このような構造とすることで、ＬＤＭＯＳと保護ダイオードの降伏電圧の差は常に一定となるため、従来の技術で必要であった保護ダイオードとＬＤＭＯＳの工程バラツキによる降伏電圧の差を設計に考慮する必要がなくなり、ＬＤＭＯＳのオン抵抗増大を最小限に抑えることができる。

この実施例では、保護ダイオードは、アノード領域を無くし、代わりにＮ型不純物拡散領域（Ｎ型層）を形成する。この場合、寄生トランジスタ（ＮＰＮ）のＶceo と同じ動作を起こし、ブレークダウン後よりスナップバックするためにサージ印加時の出力を抑制することができる。即ち、ＬＤＭＯＳをブレークダウンさせずに保護ダイオードだけで電流を逃がすことができる。また、出力が小さいために発熱を抑えることができる。

実施例１の半導体基板に形成されたＬＤＭＯＳを具備した半導体装置の平面図。 図１のＬＤＭＯＳが形成された半導体基板の部分断面図。 保護ダイオードＡが形成された図１の半導体基板の平面図。 図３の保護ダイオードが形成された半導体基板の部分断面図。 保護ダイオードＢが形成された図１の半導体基板の平面図。 図５の保護ダイオードが形成された半導体基板の部分断面図。 保護ダイオードＣが形成された図１の半導体基板の平面図。 図７の保護ダイオードが形成された半導体基板の部分断面図。 保護ダイオードＤが形成された図１の半導体基板の平面図。 図９の保護ダイオードが形成された半導体基板の部分断面図。

符号の説明

１・・・半導体基板
３・・・Ｎ型ソース領域
４・・・Ｐ型バックゲート領域
５・・・Ｎ型ドレイン領域
６・・・Ｐ型チャネル領域
７・・・ゲート
８・・・ソース電極
９・・・ドレイン電極
１０・・・層間絶縁膜
１１、２１、３１、４１・・・Ｎ型カソード領域
１４、２４、３４・・・Ｐ型アノード領域
１５、２５、３５、４５・・・アノード電極
１６、２６、３６、４６・・・カソード電極
２７、４７・・・Ｎ型不純物拡散領域（Ｎ型層）

Claims (5)

1. 半導体基板と、
   前記半導体基板に形成された横型ＭＯＳトランジスタと、
   前記半導体基板に形成され、前記横型ＭＯＳトランジスタを静電破壊から保護するダイオードとを具備し、
   前記保護ダイオードのカソードを構成するＮ型不純物拡散領域は、前記横型ＭＯＳトランジスタのドレイン領域として用いられ、前記保護ダイオードのアノードを構成するＰ型不純物拡散領域は、前記横型ＭＯＳトランジスタのバックゲート領域として用いられることを特徴とする半導体装置。
2. 前記保護ダイオードに形成されたカソード電極は、前記横型ＭＯＳトランジスタに形成されたドレイン電極として用いられることを特徴とする請求項１に記載の半導体装置。
3. 前記アノードと前記カソードとのＰＮ接合箇所は、前記横型ＭＯＳトランジスタより低い降伏電圧となる位置に形成することを特徴とする請求項１又は請求項２に記載の半導体装置。
4. 前記保護ダイオードは、前記アノード内に前記アノード電極に接するように形成されたＮ型不純物拡散領域を有し、前記Ｎ型不純物拡散領域は、前記横型ＭＯＳトランジスタの前記アノードとして用いられることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
5. 半導体基板に横型ＭＯＳトランジスタを形成する工程と、前記半導体基板に前記横型ＭＯＳトランジスタを静電破壊から保護するダイオードを形成する工程を具備した半導体装置の製造方法において、
   前記ダイオードのカソードと前記横型ＭＯＳトランジスタのドレイン領域とは同じ工程で形成され、前記ダイオードのアノードと前記横型ＭＯＳトランジスタのバックゲート領域とは同一工程で形成されることを特徴とする半導体装置の製造方法。

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