JP2012120289A - スイッチング電源回路およびこれを用いた電子機器 - Google Patents

Abstract

【課題】電流制御方式で出力電圧に依存する発振回路を用いたスイッチング電源回路において、コスト上昇を抑えつつソフトスタート時の出力電圧の発振を抑えることができるスイッチング電源回路を提供する。
【解決手段】ソフトスタート電圧Ｖｓｓと基準電圧Ｖｒｅｆと帰還電圧Ｖａｄｊを入力とするエラーアンプＥＡ１０は、ソフトスタート電圧Ｖｓｓと基準電圧Ｖｓとを比較するコンパレータ８の出力に応じてゲインを切替える。
【選択図】図１

Description

本発明は、スイッチング電源回路に関するものである。

従来の電流制御方式のスイッチング電源回路の回路構成を図８に示す。図８に示す従来のスイッチング電源回路は、定電流源Ｉｃと、コンデンサＣｓと、エラーアンプＥＡ１００と、コンパレータ１と、発振回路２と、ロジック部３と、バッファ４、５と、スイッチＳＷ１、ＳＷ２と、電流アンプ６と、スロープ補償部７と、平滑用コイルＬと、抵抗Ｒ１０、Ｒ２０と、平滑用コンデンサＣｏと、を備えている。

グランドと電源電圧ＶＤＤとの間に定電流源ＩｃとコンデンサＣｓが直列接続され、定電流源ＩｃとコンデンサＣｓとの接続点の電圧であるソフトスタート電圧ＶｓｓがエラーアンプＥＡ１００の二つの非反転端子の一方に入力される。エラーアンプＥＡ１００の他方の非反転端子には基準電圧Ｖｒｅｆが入力される。また、エラーアンプＥＡ１００の反転端子には、出力電圧Ｖｏを抵抗Ｒ１０と抵抗Ｒ２０で分圧した帰還電圧Ｖａｄｊが入力される。なお、電源電圧ＶＤＤは、例えば、不図示のシリーズレギュレータにより入力電圧ＶＩＮから生成される。

エラーアンプＥＡ１００は、非反転端子に入力された基準電圧Ｖｒｅｆとソフトスタート電圧Ｖｓｓのうち最小のものと、反転端子に入力された帰還電圧Ｖａｄｊとの差分を増幅してエラーアンプ出力電圧Ｖｅをコンパレータ１に出力する。平滑コイルＬに流れるコイル電流ＩＬの検出電圧を電流アンプ６が増幅して出力し、その出力電圧がスロープ補償部７により補償された電流アンプ出力電圧Ｖｃがコンパレータ１に入力される。低周波発振を防ぐために電流帰還ループにスロープ補償を行っている。

コンパレータ１は、エラーアンプ出力電圧Ｖｅと電流アンプ出力電圧Ｖｃとを比較し、比較結果をロジック部３に出力する。発振回路２は、帰還電圧Ｖａｄｊに応じて発振周波数を変化させ、発振信号をロジック部３に出力する。ロジック部３は、例えばＲＳフリップフロップで構成され、発振回路２が出力する発振信号とコンパレータ１の出力に基づきパルス信号を生成してバッファ４および５に出力する。バッファ４および５は、ロジック部３の出力するパルス信号に基づきスイッチＳＷ１、ＳＷ２の駆動用の駆動信号を生成してスイッチＳＷ１、ＳＷ２に出力する。スイッチＳＷ１とスイッチＳＷ２は交互にオンオフするよう制御され、スイッチＳＷ１とスイッチＳＷ２の接続点であるノードＶＳＷには入力電圧ＶＩＮからグランドまでの振幅を有するパルス信号が発生する。発生したパルス信号は平滑用コイルＬと平滑用コンデンサＣｏにより平滑化され、出力電圧Ｖｏとして出力される。

帰還電圧Ｖａｄｊに応じて発振周波数を変化させる発振回路２を備えているが、これは、過電流保護機能などで出力電圧Ｖｏが低下した場合に発振周波数を下げることによって最小ＯＮパルス幅で制限されるデューティ比以下のデューティ比での動作を可能とし、過電流設定値の超過を防ぐことを目的としている。

また、図８で示す従来のスイッチング電源回路は、スイッチング電源回路の起動時に入力電圧ＶＩＮからの突入電流を抑制するために出力電圧Ｖｏを緩やかに立ち上げるソフトスタート機能を有している。なお、従来のソフトスタート機能の一例としては例えば特許文献１に開示されている。

特開平１０−２５７７５９号公報

しかし、上記従来のスイッチング電源回路のソフトスタート機能については、以下のような問題点があった。図９の上段に従来の出力電圧Ｖｏの波形例を、図９の下段にソフトスタート電圧Ｖｓｓの波形例を示す。また、図１０に従来のスイッチング電源回路におけるソフトスタート時の各部信号の波形例を示す。

スイッチング電源回路の起動タイミングであるタイミングｔ１からソフトスタート電圧Ｖｓｓは立ち上がり、ソフトスタート電圧Ｖｓｓはタイミングｔ２で基準電圧Ｖｒｅｆに達する（図９の下段）。タイミングｔ１からタイミングｔ２までの期間がソフトスタート期間であり、この期間ではエラーアンプＥＡ１００はソフトスタート電圧Ｖｓｓと帰還電圧Ｖａｄｊとの差分を増幅してエラーアンプ出力電圧Ｖｅを出力する。タイミングｔ２以降もソフトスタート電圧Ｖｓｓは上昇し、あるタイミングで一定電圧となる。タイミングｔ２以降、エラーアンプＥＡ１００は、基準電圧Ｖｒｅｆと帰還電圧Ｖａｄｊとの差分を増幅してエラーアンプ出力電圧Ｖｅを出力する。タイミングｔ２以降が通常動作期間となる。

発振防止のためエラーアンプＥＡ１００のゲインを従来低めに設定している場合があり、その場合、ソフトスタート機能開始時にエラーアンプＥＡ１００の出力であるエラーアンプ出力電圧Ｖｅが出力電圧Ｖｏに追従しない（図１０）。そして、追従しない間に発振回路２により発振周波数が上昇し、コイル電流ＩＬに対応する電流アンプ出力電圧Ｖｃのリップルが小さくなり、コイル電流ＩＬの平均値となる出力電流Ｉｏが上昇する。出力電流Ｉｏの急激な上昇により、出力電圧Ｖｏはソフトスタート電圧Ｖｓｓによる設定値より高い値にオーバーシュートし、発振してしまう。その出力電圧Ｖｏの発振波形の一例が図９の上段に示される。

上記問題点を鑑み、本発明は、電流制御方式で出力電圧に依存する発振回路を用いたスイッチング電源回路において、コスト上昇を抑えつつソフトスタート時の出力電圧の発振を抑えることができるスイッチング電源回路を提供することを目的とする。

上記目的を達成するために本発明は、起動時に徐々に増加するソフトスタート電圧と第１基準電圧と出力電圧に応じた帰還電圧とを入力とするエラーアンプと、前記帰還電圧に発振周波数が依存する発振回路と、前記エラーアンプの出力とスイッチングによる電流の検出信号とを比較する第１コンパレータと、前記第１コンパレータの出力と前記発振回路の出力とに基づきスイッチングのためのパルス信号を生成するパルス信号生成部と、を備えたスイッチング電源回路において、前記ソフトスタート電圧と第２基準電圧とを比較する第２コンパレータを備え、前記エラーアンプは、前記第２コンパレータの出力に応じてゲインを変更可能である構成とする。

このような構成によれば、ソフトスタート時にエラーアンプのゲインを高めにすることで、エラーアンプの出力が出力電圧に追従し、発振回路による発振周波数が上昇して電流の検出信号のリップルが小さくなっても出力電圧が急激に上昇することがなく、出力電圧の発振を抑えることができる。また、エラーアンプのゲインを変更する構成は少ない回路の追加で実現でき、コスト上昇を抑えることができる。

また、上記構成において、前記エラーアンプは、差動入力部である入力トランジスタと、テール電流を流すテール電流トランジスタと、前記入力トランジスタのソースまたはエミッタと前記テール電流トランジスタとの間に接続される抵抗と、を有し、前記第２コンパレータの出力に応じて前記抵抗はショートするか否かが切替えられる構成としてもよい。

また、上記構成において、前記エラーアンプは、スイッチと、前記スイッチの切替えに応じて接続が切替えられる電流制限抵抗と、前記電流制限抵抗により制限された電流をテール電流へ変換するカレントミラー回路と、を有し、前記第２コンパレータの出力に応じて前記スイッチは切替えられる構成としてもよい。

また、上記構成において、前記エラーアンプは、差動入力部である入力トランジスタと、前記入力トランジスタのドレインまたはコレクタに接続されるゲイン設定用抵抗と、を有し、前記第２コンパレータの出力に応じて前記ゲイン設定用抵抗はショートするか否かが切替えられる構成としてもよい。

また、上記構成において、前記エラーアンプは、差動入力部である入力トランジスタと、前記入力トランジスタの一方の前段に設けられ前記帰還電圧を入力とするソースフォロアまたはエミッタフォロアと、前記入力トランジスタの他方の前段に設けられ前記ソフトスタート電圧および前記第１基準電圧を入力とするソースフォロアまたはエミッタフォロアと、を有し、前記第２基準電圧は前記第１基準電圧である構成としてもよい。

また、本発明の電子機器は、上記いずれかの構成のスイッチング電源回路を備えることとする。

本発明によると、電流制御方式で出力電圧に依存する発振回路を用いたスイッチング電源回路において、コスト上昇を抑えつつソフトスタート時の出力電圧の発振を抑えることができる。

本発明の実施形態に係るスイッチング電源回路の構成例を示す図である。 本発明の実施形態に係るスイッチング電源回路におけるソフトスタート時の各部信号の波形例を示す図である。 本発明の実施形態に係るスイッチング電源回路をＬＥＤ照明装置に適用した例を示す図である。 本発明に係るエラーアンプの構成例を示す図である。 本発明に係るエラーアンプの構成例を示す図である。 本発明に係るエラーアンプの構成例を示す図である。 本発明に係るエラーアンプの構成例を示す図である。 従来のスイッチング電源回路の構成例を示す図である。 従来および本発明における出力電圧の波形例と、ソフトスタート電圧の波形例を示す図である。 従来のスイッチング電源回路におけるソフトスタート時の各部信号の波形例を示す図である。

以下に本発明の実施形態を図面を参照して説明する。なお、以下の説明に用いる図面では、同一の部分には同一の符号を付している。それらの名称および機能は同一であるため、それらについての詳細な説明は繰り返さない。

本発明の実施形態に係るスイッチング電源回路の構成例を図１に示す。図１に示すスイッチング電源回路は、上述した図８に示す従来の電流制御方式のスイッチング電源回路においてエラーアンプとしてエラーアンプＥＡ１０を用い、コンパレータ８を追加した構成としている。コンパレータ８の反転端子にはソフトスタート電圧Ｖｓｓが入力され、非反転端子には基準電圧Ｖｓが入力される（基準電圧Ｖｓは基準電圧Ｖｒｅｆと同一の値である）。そして、コンパレータ８の出力であるコンパレータ出力電圧Ｖｃｏｍｐがエラーアンプ１０に入力される。

エラーアンプＥＡ１０は、エラーアンプ出力ＶｃｏｍｐがＨｉｇｈレベルの場合にゲインを高くし、Ｌｏｗレベルの場合にゲインを低くする機能を有する。図２に本発明の実施形態に係るスイッチング電源回路におけるソフトスタート時の各部信号の波形例を示す。また、図９の中段に本発明の実施形態に係るスイッチング電源回路の出力電圧Ｖｏの波形例を示す。スイッチング電源回路が起動しソフトスタート電圧Ｖｓｓが基準電圧Ｖｓ（＝Ｖｒｅｆ）より低いと、エラーアンプ出力ＶｃｏｍｐがＨｉｇｈレベルとなり、エラーアンプＥＡ１０はゲインを高くする。これにより、エラーアンプ出力電圧Ｖｅが出力電圧Ｖｏに追従するので、発振回路２による発振周波数の上昇により電流アンプ出力電圧Ｖｃのリップルが小さくなっても、出力電流Ｉｏが急激に上昇することはなくなる（図２）。従って、出力電圧Ｖｏがオーバーシュートすることがなくなり、出力電圧Ｖｏの発振を抑えることができる（図２の下段、図９の中段）。

本発明の実施形態に係るスイッチング電源回路をＬＥＤ照明装置に適用した構成例を図３に示す。交流電圧ＶａをダイオードブリッジＤＢ１および平滑用コンデンサＣ１により直流電圧である入力電圧ＶＩＮに変換してスイッチング電源回路に入力する。スイッチング電源回路の出力側に一または複数のＬＥＤからなるＬＥＤモジュールＬＥＤ１が接続される。本発明の実施形態に係るスイッチング電源回路によりソフトスタート時の出力電圧Ｖｏの発振を抑えることで、交流ラインへのノイズ混入低減、輻射ノイズ低減を行うことができる。

図１で示す本発明の実施形態に係るスイッチング電源回路におけるエラーアンプＥＡ１０の構成例を図４に示す。図４で示すエラーアンプは、差動入力部であるＮｃｈＭＯＳトランジスタＮ１、Ｎ２と、ゲインに関わる抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４と、テール電流を流すＮｃｈＭＯＳトランジスタＮ３と、テール電流を２分割するＰｃｈＭＯＳトランジスタＰ１、Ｐ２と、スイッチ用のＮｃｈＭＯＳトランジスタＮ４、Ｎ５と、最小電圧選択回路９と、エラーアンプ出力段１０と、を有している。最小電圧選択回路９は、入力される基準電圧Ｖｒｅｆとソフトスタート電圧Ｖｓｓを比較し、小さい方の電圧をＮｃｈＭＯＳトランジスタＮ２のゲートに出力する。また、ＮｃｈＭＯＳトランジスタＮ１のゲートには帰還電圧Ｖａｄｊが入力される。エラーアンプ出力段１０は、差動回路の出力を受け、それらの差を増幅してエラーアンプ出力電圧Ｖｅを出力する。

ＮｃｈＭＯＳトランジスタＮ１のソースとＮｃｈＭＯＳトランジスタＮ４のドレインとの接続点と、ＮｃｈＭＯＳトランジスタＮ２のソースとＮｃｈＭＯＳトランジスタＮ５のドレインとの接続点とは、抵抗Ｒ３と抵抗Ｒ４により直列接続される。抵抗Ｒ３と抵抗Ｒ４との接続点は、ＮｃｈＭＯＳトランジスタＮ４のソースとＮｃｈＭＯＳトランジスタＮ５のソースとの接続点と接続される。ＮｃｈＭＯＳトランジスタＮ４のソースとＮｃｈＭＯＳトランジスタＮ５のソースとの接続点は、ＮｃｈＭＯＳトランジスタＮ３のドレインと接続される。ＮｃｈＭＯＳトランジスタＮ４とＮｃｈＭＯＳトランジスタＮ５のゲートにはそれぞれコンパレータ出力電圧Ｖｃｏｍｐが入力される。

コンパレータ出力電圧Ｖｃｏｍｐはソフトスタート時にはＨｉｇｈレベルとなっており、ＮｃｈＭＯＳトランジスタＮ４、Ｎ５は共にＯＮ状態となり、抵抗Ｒ３と抵抗Ｒ４がショートされる。これにより、エラーアンプのゲインは高くなる。また、ソフトスタートが終わり通常動作時にはコンパレータ出力電圧ＶｃｏｍｐはＬｏｗレベルとなっており、ＮｃｈＭＯＳトランジスタＮ４、Ｎ５は共にＯＦＦ状態となり、抵抗Ｒ３と抵抗Ｒ４が効くようになり、エラーアンプのゲインは低くなる。

ここで、ＮｃｈＭＯＳトランジスタＮ１、Ｎ２のトランスコンダクタンスをｇｍとし、抵抗Ｒ３、Ｒ４の抵抗値をｒとすると、抵抗Ｒ３とＲ４がショートされていない場合、差動入力部のトランスコンダクタンスＧｍは（１）式のように表せる。
Ｇｍ＝ｇｍ／（１＋ｇｍ・ｒ） （１）
また、抵抗Ｒ３とＲ４がショートされている場合は、Ｇｍは（２）式のように表せる。
Ｇｍ＝ｇｍ （２）
このことから、抵抗Ｒ３とＲ４がショートされている場合のほうがエラーアンプのゲインが高くなる。

このような図４の構成のエラーアンプを図１のスイッチング電源回路に適用することにより、ソフトスタート時の出力電圧Ｖｏの発振を抑えることができる。なお、図４の構成のエラーアンプにおいて、差動入力部のＮｃｈＭＯＳトランジスタＮ１、Ｎ２の代わりにｎｐｎ型バイポーラトランジスタとし、ｎｐｎ型バイポーラトランジスタのコレクタを抵抗Ｒ１、Ｒ２に接続し、エミッタを抵抗Ｒ３、Ｒ４に接続し、ベースに帰還電圧Ｖａｄｊと最小電圧選択回路９の出力を入力するようにしてもよい。

図１で示す本発明の実施形態に係るスイッチング電源回路におけるエラーアンプＥＡ１０の別の構成例を図５に示す。図５に示すエラーアンプは、差動入力部であるＮｃｈＭＯＳトランジスタＮ１、Ｎ２と、ゲインに関わる抵抗Ｒ１、Ｒ２と、テール電流を流すＮｃｈＭＯＳトランジスタＮ３と、テール電流を２分割するＰｃｈＭＯＳトランジスタＰ１、Ｐ２と、テール電流決定用の抵抗Ｒ５、Ｒ６と、カレントミラー回路用のＮｃｈＭＯＳトランジスタＮ６と、インバータＩＮＶと、スイッチ用のＰｃｈＭＯＳトランジスタＰ３と、最小電圧選択回路９と、エラーアンプ出力段１０と、を有している。

ＮｃｈＭＯＳトランジスタＮ３、Ｎ６のゲート同士が接続され、ＮｃｈＭＯＳトランジスタＮ６のゲートとドレインとが接続され、ＮｃｈＭＯＳトランジスタＮ３、Ｎ６のソースがグランド接続され、カレントミラー回路を構成している。また、電源電圧ＶＤＤは抵抗Ｒ５の一端とＰｃｈＭＯＳトランジスタＰ３のソースに接続される。ＰｃｈＭＯＳトランジスタＰ３のドレインには抵抗Ｒ６の一端が接続され、抵抗Ｒ６の他端と抵抗Ｒ５の他端とがＮｃｈＭＯＳトランジスタＮ６のドレインに接続される。また、インバータＩＮＶにコンパレータ出力電圧Ｖｃｏｍｐが入力され、インバータＩＮＶの出力はＰｃｈＭＯＳトランジスタＰ３のゲートに入力される。

コンパレータ出力電圧Ｖｃｏｍｐはソフトスタート時にはＨｉｇｈレベルとなっており、インバータＩＮＶによりＰｃｈＭＯＳトランジスタＰ３はＯＮ状態となり、抵抗Ｒ６と抵抗Ｒ５が並列に接続される。これにより、テール電流が増加し、エラーアンプのゲインが高くなる。また、ソフトスタートが終わり通常動作時にはコンパレータ出力電圧ＶｃｏｍｐはＬｏｗレベルとなっており、インバータＩＮＶによりＰｃｈＭＯＳトランジスタＰ３はＯＦＦ状態となり、抵抗Ｒ６が効かなくなり、テール電流が減少し、エラーアンプのゲインは低くなる。

テール電流をＩｔとすると、ＮｃｈＭＯＳトランジスタＮ１、Ｎ２のトランスコンダクタンスｇｍは（３）式で表せる。
ｇｍ＝√（Ｉｔ・β） （３）
但し、βはＮｃｈＭＯＳトランジスタＮ１、Ｎ２のプロセスや形状による定数
従って、テール電流Ｉｔが増加することでエラーアンプのゲインが高くなる。

このような図５の構成のエラーアンプを図１のスイッチング電源回路に適用することにより、ソフトスタート時の出力電圧Ｖｏの発振を抑えることができる。

図１で示す本発明の実施形態に係るスイッチング電源回路におけるエラーアンプＥＡ１０のさらに別の構成例を図６に示す。図６に示すエラーアンプは、差動入力部であるＮｃｈＭＯＳトランジスタＮ１、Ｎ２と、ゲインに関わる抵抗Ｒ１、Ｒ２、Ｒ７、Ｒ８と、テール電流を流すＮｃｈＭＯＳトランジスタＮ３と、テール電流を２分割するＰｃｈＭＯＳトランジスタＰ１、Ｐ２と、スイッチ用のＰｃｈＭＯＳトランジスタＰ７、Ｐ８と、最小電圧選択回路９と、エラーアンプ出力段１０と、を有している。

ＰｃｈＭＯＳトランジスタＰ１のドレインとＮｃｈＭＯＳトランジスタＮ１のドレインとの接続点と、ＰｃｈＭＯＳトランジスタＰ２のドレインとＮｃｈＭＯＳトランジスタＮ２のドレインとの接続点との間に抵抗Ｒ８、Ｒ１、Ｒ２、Ｒ７が直列に接続される。ＰｃｈＭＯＳトランジスタＰ１、Ｐ２のゲート同士の接続点と、抵抗Ｒ１、Ｒ２の接続点とが接続される。ＰｃｈＭＯＳトランジスタＰ７のソースが抵抗Ｒ８、Ｒ１の接続点に接続され、ＰｃｈＭＯＳトランジスタＰ７のドレインがＰｃｈＭＯＳトランジスタＰ１のドレインとＮｃｈＭＯＳトランジスタＮ１のドレインとの接続点に接続される。ＰｃｈＭＯＳトランジスタＰ８のソースが抵抗Ｒ２、Ｒ７の接続点に接続され、ＰｃｈＭＯＳトランジスタＰ８のドレインがＰｃｈＭＯＳトランジスタＰ２のドレインとＮｃｈＭＯＳトランジスタＮ２のドレインとの接続点に接続される。ＰｃｈＭＯＳトランジスタＰ７、Ｐ８のゲートにコンパレータ出力電圧Ｖｃｏｍｐが入力される。

コンパレータ出力電圧Ｖｃｏｍｐはソフトスタート時にはＨｉｇｈレベルになっており、ＰｃｈＭＯＳトランジスタＰ７、Ｐ８はＯＦＦ状態となり、抵抗Ｒ８、Ｒ１、Ｒ２、Ｒ７が直列に接続されることにより、エラーアンプのゲインは高くなる。また、ソフトスタートが終わり通常動作時にはコンパレータ出力電圧ＶｃｏｍｐはＬｏｗレベルになっており、ＰｃｈＭＯＳトランジスタＰ７、Ｐ８はＯＮ状態となり、抵抗Ｒ８、Ｒ７がショートされることによりエラーアンプのゲインは低くなる。

抵抗Ｒ８、Ｒ７の抵抗値をｒ１、抵抗Ｒ１、Ｒ２の抵抗値をｒ２とすると、エラーアンプ出力段１０の手前までのゲインＧａｉｎは（４）式のように表せる。
Ｇａｉｎ＝ｇｍ・（ｒ１＋ｒ２） （４）
従って、抵抗Ｒ８、Ｒ１、Ｒ２、Ｒ７が直列に接続されることでエラーアンプのゲインが高くなる。

このような図６の構成のエラーアンプを図１のスイッチング電源回路に適用することにより、ソフトスタート時の出力電圧Ｖｏの発振を抑えることができる。なお、図６の構成のエラーアンプにおいて、差動入力部のＮｃｈＭＯＳトランジスタＮ１、Ｎ２の代わりにｎｐｎ型バイポーラトランジスタとし、ｎｐｎ型バイポーラトランジスタのコレクタを抵抗Ｒ８、Ｒ７に接続し、エミッタをＮｃｈＭＯＳトランジスタＮ３のドレインに接続し、ベースに帰還電圧Ｖａｄｊと最小電圧選択回路９の出力を入力するようにしてもよい。

図１で示す本発明の実施形態に係るスイッチング電源回路におけるエラーアンプＥＡ１０のさらに別の構成例を図７に示す。なお、図７ではコンパレータ８の接続についても示している。図７に示すエラーアンプは、差動入力部であるＮｃｈＭＯＳトランジスタＮ１、Ｎ２と、ゲインに関わる抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４と、テール電流を流すＮｃｈＭＯＳトランジスタＮ３と、テール電流を２分割するＰｃｈＭＯＳトランジスタＰ１、Ｐ２と、スイッチ用のＮｃｈＭＯＳトランジスタＮ４、Ｎ５と、エラーアンプ出力段１０と、定電流源Ｉ１、Ｉ２と、ソースフォロアのＰｃｈＭＯＳトランジスタＰ４、Ｐ５、Ｐ６と、を有している。

ＰｃｈＭＯＳトランジスタＰ４のソースに定電流源Ｉ１とＮｃｈＭＯＳトランジスタＮ１のゲートが接続され、ＰｃｈＭＯＳトランジスタＰ４のドレインがグランド接続され、ＰｃｈＭＯＳトランジスタＰ４のゲートに帰還電圧Ｖａｄｊが入力される。これにより、ＮｃｈＭＯＳトランジスタＮ１の前段に帰還電圧Ｖａｄｊを入力とするソースフォロアが構成される。

ＰｃｈＭＯＳトランジスタＰ５のソースに定電流源Ｉ２とＮｃｈＭＯＳトランジスタＮ２のゲートが接続され、ＰｃｈＭＯＳトランジスタＰ５のドレインがグランド接続され、ＰｃｈＭＯＳトランジスタＰ５のゲートにソフトスタート電圧Ｖｓｓが入力される。これにより、ＮｃｈＭＯＳトランジスタＮ２の前段にソフトスタート電圧Ｖｓｓを入力とするソースフォロアが構成される。また、ＰｃｈＭＯＳトランジスタＰ６のソースに定電流源Ｉ２とＮｃｈＭＯＳトランジスタＮ２のゲートが接続され、ＰｃｈＭＯＳトランジスタＰ６のドレインがグランド接続され、ＰｃｈＭＯＳトランジスタＰ６のゲートに基準電圧Ｖｒｅｆが入力される。これにより、ＮｃｈＭＯＳトランジスタＮ２の前段に基準電圧Ｖｒｅｆを入力とするソースフォロアが構成される。

図１ではコンパレータ８の非反転端子に基準電圧Ｖｓを入力しているが、図７では基準電圧Ｖｒｅｆをコンパレータ８の非反転端子に入力するようにし、基準電圧Ｖｓを不要にしている。

ここで、定電流源Ｉ１、Ｉ２の電流をｉ１とし、βをＰｃｈＭＯＳトランジスタＰ４、Ｐ５、Ｐ６のプロセスや形状による定数とし、ＶｔｈをＰｃｈＭＯＳトランジスタＰ４、Ｐ５、Ｐ６のスレッシュ電圧とする。このとき、ＰｃｈＭＯＳトランジスタＰ４のオーバードライブ電圧は√（２・ｉ１／β）となり、ＮｃｈＭＯＳトランジスタＮ１のゲート電圧はＶａｄｊ＋Ｖｔｈ＋√（２・ｉ１／β）となる。

コンパレータ８の出力が切替るＶｓｓ＝ＶｒｅｆとなるときにはＰｃｈＭＯＳトランジスタＰ５とＰ６には同じ電流が流れるため、ＰｃｈＭＯＳトランジスタＰ５、Ｐ６のオーバードライブ電圧は√（ｉ１／β）となり、ＮｃｈＭＯＳトランジスタＮ２のゲート電圧はＶｒｅｆ＋Ｖｔｈ＋√（ｉ１／β）となる。

また、Ｖｓｓ＞ＶｒｅｆでＰｃｈＭＯＳトランジスタＰ５に電流が流れなくなるのは、ＶｓｓがＶｒｅｆより√（ｉ１／β）分高くなるときである。ＰｃｈＭＯＳトランジスタＰ５に電流が流れない場合、ＰｃｈＭＯＳトランジスタＰ６のオーバードライブ電圧は√（２・ｉ１／β）となるので、ＮｃｈＭＯＳトランジスタＮ２のゲート電圧はＶｒｅｆ＋Ｖｔｈ＋√（２・ｉ１／β）となる。このゲート電圧が通常動作時にＮｃｈＭＯＳトランジスタＮ１のゲート電圧と比較すべき基準電圧である。ＮｃｈＭＯＳトランジスタＮ２のゲート電圧が基準電圧となるＶｓｓよりも√（ｉ１／β）分低いＶｓｓでコンパレータ８の出力を切替えてエラーアンプのゲインを切替えることができる。

なお、図７の構成のエラーアンプにおいて、ＰｃｈＭＯＳトランジスタを用いたソースフォロアの代わりにｐｎｐ型バイポーラトランジスタを用いたエミッタフォロアを設けるようにしてもよい。

本発明に係るスイッチング電源回路は電子機器全般に搭載可能であるが、特に、ＬＥＤ照明装置、光ストレージ装置、液晶テレビなどの電子機器に用いると好適である。

１ コンパレータ
２ 発振回路
３ ロジック部
４ バッファ
５ バッファ
６ 電流アンプ
７ スロープ補償部
８ コンパレータ
９ 最小電圧選択回路
１０ エラーアンプ出力段
Ｉｃ 定電流源
Ｃｓ コンデンサ
Ｌ 平滑用コイル
Ｃｏ 平滑用コンデンサ
Ｒ１０、Ｒ２０ 抵抗
ＳＷ１、ＳＷ２ スイッチ
ＥＡ１０、ＥＡ１００ エラーアンプ

Claims (6)

1. 起動時に徐々に増加するソフトスタート電圧と第１基準電圧と出力電圧に応じた帰還電圧とを入力とするエラーアンプと、前記帰還電圧に発振周波数が依存する発振回路と、前記エラーアンプの出力とスイッチングによる電流の検出信号とを比較する第１コンパレータと、前記第１コンパレータの出力と前記発振回路の出力とに基づきスイッチングのためのパルス信号を生成するパルス信号生成部と、を備えたスイッチング電源回路において、
   前記ソフトスタート電圧と第２基準電圧とを比較する第２コンパレータを備え、前記エラーアンプは、前記第２コンパレータの出力に応じてゲインを変更可能であることを特徴とするスイッチング電源回路。
2. 前記エラーアンプは、差動入力部である入力トランジスタと、テール電流を流すテール電流トランジスタと、前記入力トランジスタのソースまたはエミッタと前記テール電流トランジスタとの間に接続される抵抗と、を有し、前記第２コンパレータの出力に応じて前記抵抗はショートするか否かが切替えられることを特徴とする請求項１に記載のスイッチング電源回路。
3. 前記エラーアンプは、スイッチと、前記スイッチの切替えに応じて接続が切替えられる電流制限抵抗と、前記電流制限抵抗により制限された電流をテール電流へ変換するカレントミラー回路と、を有し、前記第２コンパレータの出力に応じて前記スイッチは切替えられることを特徴とする請求項１に記載のスイッチング電源回路。
4. 前記エラーアンプは、差動入力部である入力トランジスタと、前記入力トランジスタのドレインまたはコレクタに接続されるゲイン設定用抵抗と、を有し、前記第２コンパレータの出力に応じて前記ゲイン設定用抵抗はショートするか否かが切替えられることを特徴とする請求項１に記載のスイッチング電源回路。
5. 前記エラーアンプは、差動入力部である入力トランジスタと、前記入力トランジスタの一方の前段に設けられ前記帰還電圧を入力とするソースフォロアまたはエミッタフォロアと、前記入力トランジスタの他方の前段に設けられ前記ソフトスタート電圧および前記第１基準電圧を入力とするソースフォロアまたはエミッタフォロアと、を有し、前記第２基準電圧は前記第１基準電圧であることを特徴とする請求項１に記載のスイッチング電源回路。
6. 請求項１〜請求項５のいずれかに記載のスイッチング電源回路を備えることを特徴とする電子機器。

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